JPH0684387A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0684387A JPH0684387A JP23495792A JP23495792A JPH0684387A JP H0684387 A JPH0684387 A JP H0684387A JP 23495792 A JP23495792 A JP 23495792A JP 23495792 A JP23495792 A JP 23495792A JP H0684387 A JPH0684387 A JP H0684387A
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- transistor
- floating gate
- memory cell
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Abstract
(57)【要約】
【目的】 不良メモリセルトランジスタの試験時に試験
電圧として印加し、容易かつ的確にメモリセルトランジ
スタの不良を検出する。 【構成】 試験をすべきフローティングゲート型ＭＯＳ
トランジスタＭＣ11、ＭＣ21、ＭＣ13、ＭＣ23に接続さ
れたビット線Ｂ1 、Ｂ3 を選択状態にし、全ワード線Ｗ
1 、…を非選択状態にし、ブレークダウン電圧検出回路
３を動作状態とする試験制御回路２と、トランジスタＭ
Ｃ11〜ＭＣ23と同一特性を有する基準となるメモリセル
トランジスタＭＣREF を有し、基準となるトランジスタ
ＭＣREF をデータの書込状態にして基準トランジスタＭ
ＣREF のドレインブレークダウン電圧ＶBDを検出し、試
験時に選択状態にあるビット線を介して検出したドレイ
ンブレークダウン電圧ＶBDを試験すべき複数のメモリセ
ルトランジスタに印加するブレークダウン電圧検出回路
３とを備える。
電圧として印加し、容易かつ的確にメモリセルトランジ
スタの不良を検出する。 【構成】 試験をすべきフローティングゲート型ＭＯＳ
トランジスタＭＣ11、ＭＣ21、ＭＣ13、ＭＣ23に接続さ
れたビット線Ｂ1 、Ｂ3 を選択状態にし、全ワード線Ｗ
1 、…を非選択状態にし、ブレークダウン電圧検出回路
３を動作状態とする試験制御回路２と、トランジスタＭ
Ｃ11〜ＭＣ23と同一特性を有する基準となるメモリセル
トランジスタＭＣREF を有し、基準となるトランジスタ
ＭＣREF をデータの書込状態にして基準トランジスタＭ
ＣREF のドレインブレークダウン電圧ＶBDを検出し、試
験時に選択状態にあるビット線を介して検出したドレイ
ンブレークダウン電圧ＶBDを試験すべき複数のメモリセ
ルトランジスタに印加するブレークダウン電圧検出回路
３とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にＥＰＲＯＭ、ＥＥＰＲＯＭ等の電気的書込み可
能な不揮発性メモリに関する。
り、特にＥＰＲＯＭ、ＥＥＰＲＯＭ等の電気的書込み可
能な不揮発性メモリに関する。
【０００２】近年の半導体記憶装置は、より大容量かつ
信頼性の高いものが求められており、その信頼性試験を
確実かつ迅速に行う技術が要望されている。
信頼性の高いものが求められており、その信頼性試験を
確実かつ迅速に行う技術が要望されている。
【０００３】
【従来の技術】図１１に従来の半導体記憶装置の概要構
成を示す。半導体記憶装置５０は、外部から入力された
ロウ（ROW ）アドレスＤＲを記憶するロウアドレスバッ
ファ５１と、ロウアドレスバッファ５１からのロウアド
レスＤＲをデコードし、ロウアドレスに対応するワード
線を選択するロウデコーダ５２と、外部からのカラム
（COLUMN）アドレスＤＣを受けるカラムアドレスバッフ
ァ５３と、カラムアドレスバッファ５３からのカラムア
ドレスＤＣをデコードし、カラムアドレスに対応するビ
ット線を選択するためのビット線選択信号ＢＳＥＬを出
力するカラムデコーダ５４と、ビット線選択信号にＢＳ
ＥＬに基づいて対応するビット線を選択するためのビッ
ト線選択トランジスタを有するカラムゲート回路５５
と、メモリセルトランジスタがマトリックス状に配置さ
れたメモリセルアレイ５６と、メモリセルアレイ５６か
らカラムゲートを介して、記憶しているデータを判別
し、一時的に保持するセンスアンプ／出力バッファ５７
と、ロウアドレスＤＲおよびカラムアドレスＤＣに基づ
いて選択されたメモリセルにカラムゲートを介してデー
タを書込む書込み回路５８と、メモリセルアレイ５６を
構成しているメモリセルトランジスタの（リジェクト）
試験時にロウアドレスバッファ５１およびカラムアドレ
スバッファ５３にテスト信号ＴＳを出力し、ロウデコー
ダ５２を制御して全ワード線非選択状態にし、カラムデ
コーダ５４を制御して全ビット線選択状態にするテスト
信号発生回路５９と、を備えて構成されている。
成を示す。半導体記憶装置５０は、外部から入力された
ロウ（ROW ）アドレスＤＲを記憶するロウアドレスバッ
ファ５１と、ロウアドレスバッファ５１からのロウアド
レスＤＲをデコードし、ロウアドレスに対応するワード
線を選択するロウデコーダ５２と、外部からのカラム
（COLUMN）アドレスＤＣを受けるカラムアドレスバッフ
ァ５３と、カラムアドレスバッファ５３からのカラムア
ドレスＤＣをデコードし、カラムアドレスに対応するビ
ット線を選択するためのビット線選択信号ＢＳＥＬを出
力するカラムデコーダ５４と、ビット線選択信号にＢＳ
ＥＬに基づいて対応するビット線を選択するためのビッ
ト線選択トランジスタを有するカラムゲート回路５５
と、メモリセルトランジスタがマトリックス状に配置さ
れたメモリセルアレイ５６と、メモリセルアレイ５６か
らカラムゲートを介して、記憶しているデータを判別
し、一時的に保持するセンスアンプ／出力バッファ５７
と、ロウアドレスＤＲおよびカラムアドレスＤＣに基づ
いて選択されたメモリセルにカラムゲートを介してデー
タを書込む書込み回路５８と、メモリセルアレイ５６を
構成しているメモリセルトランジスタの（リジェクト）
試験時にロウアドレスバッファ５１およびカラムアドレ
スバッファ５３にテスト信号ＴＳを出力し、ロウデコー
ダ５２を制御して全ワード線非選択状態にし、カラムデ
コーダ５４を制御して全ビット線選択状態にするテスト
信号発生回路５９と、を備えて構成されている。
【０００４】図１２にカラムゲート回路５５およびメモ
リセルアレイ５６の詳細図を示す。尚、以下の説明にお
いては、説明の簡略化のため、３本のビット線Ｂ1 〜Ｂ
3 および２本のワード線Ｗ1 、Ｗ2 に関する部分につい
てのみ説明する。
リセルアレイ５６の詳細図を示す。尚、以下の説明にお
いては、説明の簡略化のため、３本のビット線Ｂ1 〜Ｂ
3 および２本のワード線Ｗ1 、Ｗ2 に関する部分につい
てのみ説明する。
【０００５】カラムゲート回路５５は、ドレイン端子Ｄ
が共通バスに接続された３個のビット線選択用のＮチャ
ネルＭＯＳトランジスタＴ1 〜Ｔ3 を備えている。各Ｎ
チャネルＭＯＳトランジスタＴ1 〜Ｔ3 の各ゲート端子
Ｇはカラムデコーダに接続され、各ソース端子Ｓは、そ
れぞれ第１ビット線Ｂ1 、第２ビット線Ｂ2 、第３ビッ
ト線Ｂ3 に接続されている。この場合において、いずれ
かのビット線Ｂ1 〜Ｂ 3 を選択するためには、カラムデ
コーダ５４により対応するＮチャネルＭＯＳトランジス
タのゲート端子Ｇに“Ｈ”レベルの信号が印加される。
が共通バスに接続された３個のビット線選択用のＮチャ
ネルＭＯＳトランジスタＴ1 〜Ｔ3 を備えている。各Ｎ
チャネルＭＯＳトランジスタＴ1 〜Ｔ3 の各ゲート端子
Ｇはカラムデコーダに接続され、各ソース端子Ｓは、そ
れぞれ第１ビット線Ｂ1 、第２ビット線Ｂ2 、第３ビッ
ト線Ｂ3 に接続されている。この場合において、いずれ
かのビット線Ｂ1 〜Ｂ 3 を選択するためには、カラムデ
コーダ５４により対応するＮチャネルＭＯＳトランジス
タのゲート端子Ｇに“Ｈ”レベルの信号が印加される。
【０００６】メモリセルアレイ５６は、ドレイン端子Ｄ
が第１ビット線Ｂ1 に接続されたフローティングゲート
型のＮチャネルＭＯＳトランジスタであるメモリセルト
ランジスタａ、ｂと、ドレイン端子Ｄが第２ビット線Ｂ
2 に接続されたフローティングゲート型のＮチャネルＭ
ＯＳトランジスタであるメモリセルトランジスタｃ、ｄ
と、ドレイン端子Ｄが第３ビット線Ｂ3 に接続されたフ
ローティングゲート型のＮチャネルＭＯＳトランジスタ
であるメモリセルトランジスタｅ、ｆと、を備えてい
る。メモリセルトランジスタａ、ｃ、ｅのゲート端子Ｇ
は、ロウデコーダ５２に接続された第１ワード線Ｗ1 に
共通接続されている。また、メモリセルトランジスタ
ｂ、ｄ、ｆのゲート端子Ｇは、ロウデコーダ５２に接続
された第２ワード線Ｗ2 に共通接続されている。
が第１ビット線Ｂ1 に接続されたフローティングゲート
型のＮチャネルＭＯＳトランジスタであるメモリセルト
ランジスタａ、ｂと、ドレイン端子Ｄが第２ビット線Ｂ
2 に接続されたフローティングゲート型のＮチャネルＭ
ＯＳトランジスタであるメモリセルトランジスタｃ、ｄ
と、ドレイン端子Ｄが第３ビット線Ｂ3 に接続されたフ
ローティングゲート型のＮチャネルＭＯＳトランジスタ
であるメモリセルトランジスタｅ、ｆと、を備えてい
る。メモリセルトランジスタａ、ｃ、ｅのゲート端子Ｇ
は、ロウデコーダ５２に接続された第１ワード線Ｗ1 に
共通接続されている。また、メモリセルトランジスタ
ｂ、ｄ、ｆのゲート端子Ｇは、ロウデコーダ５２に接続
された第２ワード線Ｗ2 に共通接続されている。
【０００７】また、共通バス５９には、書込み回路５８
およびセンスアンプ／出力バッファ５７が接続されてい
る。図１３にフローティングゲート型トランジスタの断
面構造図を示す。
およびセンスアンプ／出力バッファ５７が接続されてい
る。図１３にフローティングゲート型トランジスタの断
面構造図を示す。
【０００８】フローティングゲート型トランジスタＭＣ
は、Ｐ型基板上に２つのＮ型拡散層が形成され、一方の
Ｎ型拡散層にはドレイン端子Ｄが設けられてドレイン電
圧Ｖ D が印加され、他方のＮ型拡散層にはソース端子Ｓ
が設けられてソース電圧ＶSが印加される。さらにＰ型
基板上にはゲート酸化膜（絶縁層）を介してフローティ
ングゲートＦＧが設けられ、フローティングゲートＦＧ
の上部には、シリコン酸化膜（絶縁層）を介してコント
ロールゲートＣＧが設けられている。コントロールゲー
トＣＧ上には、ゲート端子Ｇが設けられてゲート電圧Ｖ
G が印加される。
は、Ｐ型基板上に２つのＮ型拡散層が形成され、一方の
Ｎ型拡散層にはドレイン端子Ｄが設けられてドレイン電
圧Ｖ D が印加され、他方のＮ型拡散層にはソース端子Ｓ
が設けられてソース電圧ＶSが印加される。さらにＰ型
基板上にはゲート酸化膜（絶縁層）を介してフローティ
ングゲートＦＧが設けられ、フローティングゲートＦＧ
の上部には、シリコン酸化膜（絶縁層）を介してコント
ロールゲートＣＧが設けられている。コントロールゲー
トＣＧ上には、ゲート端子Ｇが設けられてゲート電圧Ｖ
G が印加される。
【０００９】図１４に上記フローティングゲート型トラ
ンジスタＭＣの各端子Ｄ、Ｓ、Ｇの動作バイアス条件を
示す。フローティングゲート型トランジスタのデータ読
み出し時には、ゲート電圧Ｖ G として読出電源電圧
ＶCC、ドレイン電圧ＶD として１Ｖ程度の電圧を与え、
メモリセルトランジスタが電流を流すか否かをセンスア
ンプにより判別して、保持されたデータを出力する。
ンジスタＭＣの各端子Ｄ、Ｓ、Ｇの動作バイアス条件を
示す。フローティングゲート型トランジスタのデータ読
み出し時には、ゲート電圧Ｖ G として読出電源電圧
ＶCC、ドレイン電圧ＶD として１Ｖ程度の電圧を与え、
メモリセルトランジスタが電流を流すか否かをセンスア
ンプにより判別して、保持されたデータを出力する。
【００１０】フローティングゲート型トランジスタのデ
ータ書込み時には、ゲート電圧ＶGとして約１２Ｖの書
込電源電圧ＶPP、ドレイン電圧ＶD としてドレイン電圧
ＶDとしては高電圧の６Ｖ程度の電圧を与え、ドレイン
端子ＤからフローティングゲートＦＧに電子を注入する
ことによりデータを書込む。
ータ書込み時には、ゲート電圧ＶGとして約１２Ｖの書
込電源電圧ＶPP、ドレイン電圧ＶD としてドレイン電圧
ＶDとしては高電圧の６Ｖ程度の電圧を与え、ドレイン
端子ＤからフローティングゲートＦＧに電子を注入する
ことによりデータを書込む。
【００１１】図１５にメモリセルトランジスタのデータ
読出し時の電圧電流特性を示す。メモリセルに書き込ま
れているデータが“１”の時および“０”の時は、ゲー
ト電圧Ｖｇのしきい値電圧ＶTHはそれぞれＶTH1 、Ｖ
TH2 となるので、読出電源電圧ＶCCを、 ＶTH1 ＜ＶCC＜ＶTH2 と設定し、その時のドレイン電流Ｉｄを観測することに
よりデータを判別することができる。
読出し時の電圧電流特性を示す。メモリセルに書き込ま
れているデータが“１”の時および“０”の時は、ゲー
ト電圧Ｖｇのしきい値電圧ＶTHはそれぞれＶTH1 、Ｖ
TH2 となるので、読出電源電圧ＶCCを、 ＶTH1 ＜ＶCC＜ＶTH2 と設定し、その時のドレイン電流Ｉｄを観測することに
よりデータを判別することができる。
【００１２】次に図１２を参照して、半導体記憶装置の
動作について説明する。以下の説明においては、例とし
てメモリセルトランジスタｂにデータを書込む場合につ
いて説明する。
動作について説明する。以下の説明においては、例とし
てメモリセルトランジスタｂにデータを書込む場合につ
いて説明する。
【００１３】メモリセルトランジスタｂに書込みを行う
場合、ロウアドレスバッファ５１に所定のロウアドレス
ＤＲを入力し、ロウデコーダ５２により第２ワード線Ｗ
2 を選択し、ゲート電圧ＶG として書込電源電圧ＶPPを
印加するとともに、カラムアドレスバッファ５３に所定
のカラムアドレスＤＣを与え、カラムデコーダ５４によ
りＮチャネルＭＯＳトランジスタＴ1 のゲート端子Ｇを
“Ｈ”レベルとして当該トランジスタＴ1 をオンさせる
ことにより、第１ビット線Ｂ1 を選択する。この状態で
書込回路５８で共通バス５９に高電圧のドレイン電圧Ｖ
D をドレイン端子Ｄに印加することにより、データを書
込む。
場合、ロウアドレスバッファ５１に所定のロウアドレス
ＤＲを入力し、ロウデコーダ５２により第２ワード線Ｗ
2 を選択し、ゲート電圧ＶG として書込電源電圧ＶPPを
印加するとともに、カラムアドレスバッファ５３に所定
のカラムアドレスＤＣを与え、カラムデコーダ５４によ
りＮチャネルＭＯＳトランジスタＴ1 のゲート端子Ｇを
“Ｈ”レベルとして当該トランジスタＴ1 をオンさせる
ことにより、第１ビット線Ｂ1 を選択する。この状態で
書込回路５８で共通バス５９に高電圧のドレイン電圧Ｖ
D をドレイン端子Ｄに印加することにより、データを書
込む。
【００１４】ところで、このときメモリセルトランジス
タａに着目すると、ドレイン電圧Ｖ D が高電圧となり、
ゲート電圧ＶG の電位、すなわち、第１ワード線Ｗ1 の
電位は第１ワード線Ｗ1 が非選択であることから０Ｖと
なって、フローティングゲートＦＧからドレイン端子Ｄ
の間に電圧ストレスが加わることとなる。
タａに着目すると、ドレイン電圧Ｖ D が高電圧となり、
ゲート電圧ＶG の電位、すなわち、第１ワード線Ｗ1 の
電位は第１ワード線Ｗ1 が非選択であることから０Ｖと
なって、フローティングゲートＦＧからドレイン端子Ｄ
の間に電圧ストレスが加わることとなる。
【００１５】この様な状態で、仮にメモリセルトランジ
スタａにデータが書込まれている（すなわち、フローテ
ィングゲートＦＧに電子が注入されている。）とし、フ
ローティングゲートＦＧの周囲の絶縁層に欠陥があった
とすると、電荷がフローティングゲートＦＧからドレイ
ン端子Ｄ側にリークしてしまうことが起こり得る。
スタａにデータが書込まれている（すなわち、フローテ
ィングゲートＦＧに電子が注入されている。）とし、フ
ローティングゲートＦＧの周囲の絶縁層に欠陥があった
とすると、電荷がフローティングゲートＦＧからドレイ
ン端子Ｄ側にリークしてしまうことが起こり得る。
【００１６】この様な不良状態を試験的に発見し、取り
除く（リジェクトする）ために従来では、テスト信号発
生回路５９からロウアドレスバッファ５１およびカラム
アドレスバッファ５３にテスト信号ＴＳを出力し、ロウ
デコーダ５２を制御して全ワード線非選択状態にし、カ
ラムデコーダ５４を制御して全ビット線選択状態にし
て、書込回路５８により共通バス５９に試験用の高電圧
（以下、試験電圧という。）を印加し、同様に全てのメ
モリセルトランジスタのフローティングゲートＦＧから
ドレイン端子Ｄの間に電圧ストレスを加わえる。その
後、データを読み出すことにより、この不良状態が発生
しているか否かを判別して、不良状態が発生しているメ
モリセルトランジスタを検出し、あらかじめ設けておい
た冗長用メモリセルトランジスタと置き換えたり、半導
体記憶装置を不良品としてリジェクトしていた。
除く（リジェクトする）ために従来では、テスト信号発
生回路５９からロウアドレスバッファ５１およびカラム
アドレスバッファ５３にテスト信号ＴＳを出力し、ロウ
デコーダ５２を制御して全ワード線非選択状態にし、カ
ラムデコーダ５４を制御して全ビット線選択状態にし
て、書込回路５８により共通バス５９に試験用の高電圧
（以下、試験電圧という。）を印加し、同様に全てのメ
モリセルトランジスタのフローティングゲートＦＧから
ドレイン端子Ｄの間に電圧ストレスを加わえる。その
後、データを読み出すことにより、この不良状態が発生
しているか否かを判別して、不良状態が発生しているメ
モリセルトランジスタを検出し、あらかじめ設けておい
た冗長用メモリセルトランジスタと置き換えたり、半導
体記憶装置を不良品としてリジェクトしていた。
【００１７】
【発明が解決しようとする課題】上述したように、試験
時には各メモリセルトランジスタへの書込みを行ってい
る。このときビット線→メモリセルトランジスタ→ＧＮ
Ｄの順番で電流が流れるので、メモリセルトランジスタ
のドレイン電位はＶppレベルよりも、カラムゲートトラ
ンジスタの抵抗分降下している。一方、上記従来の試験
方法では、各メモリセルトランジスタａ、ｂ、ｃ、ｄ、
ｅ、ｆのゲート端子の電位は“Ｌ”レベルであるため、
各メモリセルトランジスタはオフ状態であり、ドレイン
端子Ｄ、ソース端子Ｓを介して電流が流れることはな
い。
時には各メモリセルトランジスタへの書込みを行ってい
る。このときビット線→メモリセルトランジスタ→ＧＮ
Ｄの順番で電流が流れるので、メモリセルトランジスタ
のドレイン電位はＶppレベルよりも、カラムゲートトラ
ンジスタの抵抗分降下している。一方、上記従来の試験
方法では、各メモリセルトランジスタａ、ｂ、ｃ、ｄ、
ｅ、ｆのゲート端子の電位は“Ｌ”レベルであるため、
各メモリセルトランジスタはオフ状態であり、ドレイン
端子Ｄ、ソース端子Ｓを介して電流が流れることはな
い。
【００１８】したがって、ビット線選択用のＮチャネル
ＭＯＳトランジスタＴ1 〜Ｔ3 において電圧降下が生じ
ないため、メモリセルトランジスタのドレイン端子Ｄに
は高電圧Ｖppが印加されることになり、実際の書込動作
時にフローティングゲートＦＧとドレイン端子Ｄとの間
に加えられる電圧ストレスにより電荷がリークしてしま
うときの電圧（すなわち、ドレインブレークダウン電
圧）に相当する試験電圧を再現することができず、過剰
ストレスとなってフローティングゲートから電荷ぬけが
激しくなるため、正確にメモリセルの良、不良のリジェ
クトができないという問題点があった。
ＭＯＳトランジスタＴ1 〜Ｔ3 において電圧降下が生じ
ないため、メモリセルトランジスタのドレイン端子Ｄに
は高電圧Ｖppが印加されることになり、実際の書込動作
時にフローティングゲートＦＧとドレイン端子Ｄとの間
に加えられる電圧ストレスにより電荷がリークしてしま
うときの電圧（すなわち、ドレインブレークダウン電
圧）に相当する試験電圧を再現することができず、過剰
ストレスとなってフローティングゲートから電荷ぬけが
激しくなるため、正確にメモリセルの良、不良のリジェ
クトができないという問題点があった。
【００１９】より具体的には、図１６のＤＣ的書込時の
電圧電流特性図に示すように、ゲート電圧Ｖｇ＝０Ｖの
時とゲート電圧Ｖｇ＝Ｖppの時では、ドレインブレーク
ダウン電圧がそれぞれＶBDp （Ｖｇ＝Ｖpp時）、ＶBD0
（Ｖｇ＝０Ｖ時）となり、 ＶBD0 ＝ＶBDp ＋ΔＶBD である。すなわち、試験時（ゲート電圧Ｖｇ＝０Ｖの
時）のドレインブレークダウン電圧ＶBD0 のほうが実際
の書込動作時（ゲート電圧Ｖｇ＝Ｖppの時）のドレイン
ブレークダウン電圧ＶBDp よりも高電圧となる。したが
って、このドレインブレークダウン電圧ＶBD0 を試験電
圧として用いると、過剰ストレスとなってフローティン
グゲートから電荷ぬけが激しくなり、正確にメモリセル
の良、不良のリジェクトができなかった。
電圧電流特性図に示すように、ゲート電圧Ｖｇ＝０Ｖの
時とゲート電圧Ｖｇ＝Ｖppの時では、ドレインブレーク
ダウン電圧がそれぞれＶBDp （Ｖｇ＝Ｖpp時）、ＶBD0
（Ｖｇ＝０Ｖ時）となり、 ＶBD0 ＝ＶBDp ＋ΔＶBD である。すなわち、試験時（ゲート電圧Ｖｇ＝０Ｖの
時）のドレインブレークダウン電圧ＶBD0 のほうが実際
の書込動作時（ゲート電圧Ｖｇ＝Ｖppの時）のドレイン
ブレークダウン電圧ＶBDp よりも高電圧となる。したが
って、このドレインブレークダウン電圧ＶBD0 を試験電
圧として用いると、過剰ストレスとなってフローティン
グゲートから電荷ぬけが激しくなり、正確にメモリセル
の良、不良のリジェクトができなかった。
【００２０】そこで、本発明の目的は、メモリセルトラ
ンジスタへのデータ書込時のドレインブレークダウン電
圧を検出し、不良メモリセルトランジスタのリジェクト
試験時に試験電圧として印加し、容易かつ的確にメモリ
セルトランジスタの不良を検出することができる半導体
記憶装置を提供することにある。
ンジスタへのデータ書込時のドレインブレークダウン電
圧を検出し、不良メモリセルトランジスタのリジェクト
試験時に試験電圧として印加し、容易かつ的確にメモリ
セルトランジスタの不良を検出することができる半導体
記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、図１の原理説明図に示すように、複数の
フローティングゲート型ＭＯＳトランジスタＭＣ11、Ｍ
Ｃ12、…がマトリックス状に配置されたメモリセルアレ
イ４と、前記フローティングゲート型ＭＯＳトランジス
タに接続されたビット線Ｂ1 、Ｂ2 、…を選択するカラ
ムデコーダ５と、前記フローティングゲート型ＭＯＳト
ランジスタＭＣ11、ＭＣ12、…に接続されたワード線Ｗ
1 、Ｗ2 、…を選択するロウデコーダ６と、を有する半
導体記憶装置１において、試験時に、試験すべき前記フ
ローティングゲート型ＭＯＳトランジスタ（例えば、Ｍ
Ｃ11、ＭＣ21、ＭＣ13、ＭＣ23）に接続されたビット線
（Ｂ 1 、Ｂ3 ）をカラムデコーダ５を制御して選択状態
にし、ロウデコーダ６を制御して全ワード線Ｗ1 、
Ｗ2 、…を非選択状態にする試験制御回路２と、前記フ
ローティングゲート型ＭＯＳトランジスタＭＣ11、ＭＣ
12、…の基準となるフローティングゲート型ＭＯＳトラ
ンジスタＭＣREF を備え、前記基準となるフローティン
グゲート型ＭＯＳトランジスタＭＣREF をデータの書込
状態にして前記基準となるフローティングゲート型ＭＯ
ＳトランジスタＭＣREF のドレインと基板間のブレーク
ダウン電圧ＶBDを検出し、前記試験時に前記選択状態に
あるビット線（Ｂ1 、Ｂ3 ）を介して検出した前記ドレ
インと基板間のブレークダウン電圧Ｖ BDを試験すべき複
数のフローティングゲート型ＭＯＳトランジスタ（例え
ば、ＭＣ11、ＭＣ21、ＭＣ13、ＭＣ23）に印加するブレ
ークダウン電圧検出回路３と、を備えて構成する。
め、本発明は、図１の原理説明図に示すように、複数の
フローティングゲート型ＭＯＳトランジスタＭＣ11、Ｍ
Ｃ12、…がマトリックス状に配置されたメモリセルアレ
イ４と、前記フローティングゲート型ＭＯＳトランジス
タに接続されたビット線Ｂ1 、Ｂ2 、…を選択するカラ
ムデコーダ５と、前記フローティングゲート型ＭＯＳト
ランジスタＭＣ11、ＭＣ12、…に接続されたワード線Ｗ
1 、Ｗ2 、…を選択するロウデコーダ６と、を有する半
導体記憶装置１において、試験時に、試験すべき前記フ
ローティングゲート型ＭＯＳトランジスタ（例えば、Ｍ
Ｃ11、ＭＣ21、ＭＣ13、ＭＣ23）に接続されたビット線
（Ｂ 1 、Ｂ3 ）をカラムデコーダ５を制御して選択状態
にし、ロウデコーダ６を制御して全ワード線Ｗ1 、
Ｗ2 、…を非選択状態にする試験制御回路２と、前記フ
ローティングゲート型ＭＯＳトランジスタＭＣ11、ＭＣ
12、…の基準となるフローティングゲート型ＭＯＳトラ
ンジスタＭＣREF を備え、前記基準となるフローティン
グゲート型ＭＯＳトランジスタＭＣREF をデータの書込
状態にして前記基準となるフローティングゲート型ＭＯ
ＳトランジスタＭＣREF のドレインと基板間のブレーク
ダウン電圧ＶBDを検出し、前記試験時に前記選択状態に
あるビット線（Ｂ1 、Ｂ3 ）を介して検出した前記ドレ
インと基板間のブレークダウン電圧Ｖ BDを試験すべき複
数のフローティングゲート型ＭＯＳトランジスタ（例え
ば、ＭＣ11、ＭＣ21、ＭＣ13、ＭＣ23）に印加するブレ
ークダウン電圧検出回路３と、を備えて構成する。
【００２２】
【作用】本発明によれば、試験制御回路２は、試験時に
試験すべき前記フローティングゲート型ＭＯＳトランジ
スタ（例えば、ＭＣ11、ＭＣ21、ＭＣ13、ＭＣ23）に接
続されたビット線（Ｂ1 、Ｂ3 ）をカラムデコーダ５を
制御して選択状態にし、ロウデコーダ６を制御して全ワ
ード線Ｗ1 、Ｗ2 、…を非選択状態にし、ブレークダウ
ン電圧検出回路３を動作状態とする。
試験すべき前記フローティングゲート型ＭＯＳトランジ
スタ（例えば、ＭＣ11、ＭＣ21、ＭＣ13、ＭＣ23）に接
続されたビット線（Ｂ1 、Ｂ3 ）をカラムデコーダ５を
制御して選択状態にし、ロウデコーダ６を制御して全ワ
ード線Ｗ1 、Ｗ2 、…を非選択状態にし、ブレークダウ
ン電圧検出回路３を動作状態とする。
【００２３】これにより、ブレークダウン電圧検出回路
３は、基準となるフローティングゲート型ＭＯＳトラン
ジスタＭＣREF をデータの書込状態にして基準となるフ
ローティングゲート型ＭＯＳトランジスタＭＣREF のド
レインと基板間のブレークダウン電圧ＶBDを検出し、試
験時に選択状態にあるビット線（Ｂ1 、Ｂ3 ）を介して
検出したドレインと基板間のブレークダウン電圧ＶBDを
試験すべき複数のフローティングゲート型ＭＯＳトラン
ジスタ（例えば、ＭＣ11、ＭＣ21、ＭＣ13、ＭＣ23）に
印加する。
３は、基準となるフローティングゲート型ＭＯＳトラン
ジスタＭＣREF をデータの書込状態にして基準となるフ
ローティングゲート型ＭＯＳトランジスタＭＣREF のド
レインと基板間のブレークダウン電圧ＶBDを検出し、試
験時に選択状態にあるビット線（Ｂ1 、Ｂ3 ）を介して
検出したドレインと基板間のブレークダウン電圧ＶBDを
試験すべき複数のフローティングゲート型ＭＯＳトラン
ジスタ（例えば、ＭＣ11、ＭＣ21、ＭＣ13、ＭＣ23）に
印加する。
【００２４】したがって、メモリセルアレイを構成する
メモリセルトランジスタのドレインブレークダウン電圧
を検出し、この検出電圧を試験電圧として各メモリセル
トランジスタに印加することが可能となるので、リジェ
クト試験の信頼性を向上し、不良メモリセルを確実に検
出し、半導体記憶装置の信頼性を向上させることができ
る。
メモリセルトランジスタのドレインブレークダウン電圧
を検出し、この検出電圧を試験電圧として各メモリセル
トランジスタに印加することが可能となるので、リジェ
クト試験の信頼性を向上し、不良メモリセルを確実に検
出し、半導体記憶装置の信頼性を向上させることができ
る。
【００２５】
【実施例】次に、図２乃至図１０を参照して本発明の実
施例を説明する。 ［Ｉ］第１実施例 図２に本発明の第１実施例の半導体記憶装置の概要構成
を示す。
施例を説明する。 ［Ｉ］第１実施例 図２に本発明の第１実施例の半導体記憶装置の概要構成
を示す。
【００２６】半導体記憶装置１０は、外部からのロウ
（ROW ）アドレスＤＲをうけるロウアドレスバッファ１
１と、ロウアドレスバッファ１１の出力をデコードし、
ロウアドレスに対応するワード線を選択するロウデコー
ダ１２と、外部からのカラム（COLUMN）アドレスＤＣを
受けるカラムアドレスバッファ１３と、カラムアドレス
バッファ１３からの出力をデコードし、カラムアドレス
に対応するビット線を選択するためのビット線選択信号
ＢＳＥＬを出力するカラムデコーダ１４と、ビット線選
択信号ＢＳＥＬに基づいて対応するビット線を選択する
ためのビット線選択トランジスタを有するカラムゲート
回路１５と、メモリセルトランジスタがマトリックス状
に配置されたメモリセルアレイ１６と、メモリセルアレ
イ１６からカラムゲート回路１５を介して、記憶してい
るデータを判別し、一時的に保持するセンスアンプ／出
力バッファ１７と、ロウアドレスＤＲおよびカラムアド
レスＤＣに基づいて選択されたメモリセルにカラムゲー
ト回路１５を介してデータを書込む書込み回路１８と、
メモリセルアレイ１６を構成しているメモリセルトラン
ジスタの（リジェクト）試験時にロウアドレスバッファ
１１およびカラムデコーダ１４に第１テスト信号ＴＳ1
を出力し、ロウデコーダ１２を制御して全ワード線を非
選択状態にし、カラムデコーダ１４を制御して試験を行
いたいメモリセルトランジスタが接続されているビット
線（例えば、全ビット線）を選択状態にするとともに、
後述のストレス印加回路および書込み回路１８に第２テ
スト信号ＴＳ2 を出力して、ストレス印加回路を動作状
態にし、書込み回路を動作停止状態とするテスト信号発
生回路１９と、第２テスト信号ＴＳ2 が入力されるとカ
ラムデコーダ１４により選択されたビット線を介してド
レインブレークダウン電圧を各メモリセルトランジスタ
のドレイン端子に印加するストレス印加回路２０と、を
備えて構成されている。
（ROW ）アドレスＤＲをうけるロウアドレスバッファ１
１と、ロウアドレスバッファ１１の出力をデコードし、
ロウアドレスに対応するワード線を選択するロウデコー
ダ１２と、外部からのカラム（COLUMN）アドレスＤＣを
受けるカラムアドレスバッファ１３と、カラムアドレス
バッファ１３からの出力をデコードし、カラムアドレス
に対応するビット線を選択するためのビット線選択信号
ＢＳＥＬを出力するカラムデコーダ１４と、ビット線選
択信号ＢＳＥＬに基づいて対応するビット線を選択する
ためのビット線選択トランジスタを有するカラムゲート
回路１５と、メモリセルトランジスタがマトリックス状
に配置されたメモリセルアレイ１６と、メモリセルアレ
イ１６からカラムゲート回路１５を介して、記憶してい
るデータを判別し、一時的に保持するセンスアンプ／出
力バッファ１７と、ロウアドレスＤＲおよびカラムアド
レスＤＣに基づいて選択されたメモリセルにカラムゲー
ト回路１５を介してデータを書込む書込み回路１８と、
メモリセルアレイ１６を構成しているメモリセルトラン
ジスタの（リジェクト）試験時にロウアドレスバッファ
１１およびカラムデコーダ１４に第１テスト信号ＴＳ1
を出力し、ロウデコーダ１２を制御して全ワード線を非
選択状態にし、カラムデコーダ１４を制御して試験を行
いたいメモリセルトランジスタが接続されているビット
線（例えば、全ビット線）を選択状態にするとともに、
後述のストレス印加回路および書込み回路１８に第２テ
スト信号ＴＳ2 を出力して、ストレス印加回路を動作状
態にし、書込み回路を動作停止状態とするテスト信号発
生回路１９と、第２テスト信号ＴＳ2 が入力されるとカ
ラムデコーダ１４により選択されたビット線を介してド
レインブレークダウン電圧を各メモリセルトランジスタ
のドレイン端子に印加するストレス印加回路２０と、を
備えて構成されている。
【００２７】テスト信号発生回路１９には、通常動作時
には内部回路（アドレスバッファ等）へのデータが入力
され、試験時には試験モード設定信号（ＴＭ）が入力さ
れるパッドＰＡＤが接続されている。
には内部回路（アドレスバッファ等）へのデータが入力
され、試験時には試験モード設定信号（ＴＭ）が入力さ
れるパッドＰＡＤが接続されている。
【００２８】図３に、ストレス印加回路２０、カラムゲ
ート回路１５およびメモリセルアレイ１６のより詳細な
構成図を示す。尚、以下の説明においては、説明の簡略
化のため、３本のビット線Ｂ1 〜Ｂ3 および２本のワー
ド線Ｗ1 、Ｗ2 についてのみ説明する。
ート回路１５およびメモリセルアレイ１６のより詳細な
構成図を示す。尚、以下の説明においては、説明の簡略
化のため、３本のビット線Ｂ1 〜Ｂ3 および２本のワー
ド線Ｗ1 、Ｗ2 についてのみ説明する。
【００２９】ストレス印加回路２０は、ドレインブレー
クダウン電圧を検出し、当該検出したドレインブレーク
ダウン電圧をメモリセルアレイを構成するメモリセルト
ランジスタに印加するブレークダウン電圧検出回路２１
と、“Ｈ”レベルの第２テスト信号が入力されることに
より試験時にブレークダウン検出回路２１を共通バス２
２に接続するスイッチ用のＮチャネルＭＯＳトランジス
タＴ4 と、を備えて構成されている。
クダウン電圧を検出し、当該検出したドレインブレーク
ダウン電圧をメモリセルアレイを構成するメモリセルト
ランジスタに印加するブレークダウン電圧検出回路２１
と、“Ｈ”レベルの第２テスト信号が入力されることに
より試験時にブレークダウン検出回路２１を共通バス２
２に接続するスイッチ用のＮチャネルＭＯＳトランジス
タＴ4 と、を備えて構成されている。
【００３０】ブレークダウン検出回路２１は、図４に示
すように、ドレイン端子Ｄが書込電源ＶPPに接続され、
ゲート端子Ｇはテスト信号発生回路１９に接続され第２
テスト信号ＴＳ2 が入力されるとともに、試験時に当該
ブレークダウン検出回路を動作させるための電源を供給
するスイッチ用ＮチャネルＭＯＳトランジスタＴSWを備
えている。また、定電流源として動作するディプリーシ
ョン型ＮチャネルＭＯＳトランジスタＴD を備えてお
り、このディプリーション型ＮチャネルＭＯＳトランジ
スタＴD のドレイン端子Ｄはスイッチ用ＮチャネルＭＯ
ＳトランジスタＴ SWのソース端子Ｓに接続され、ゲート
端子Ｇは、ソース端子Ｓに短絡されスイッチ用のＮチャ
ネルＭＯＳトランジスタＴ4 のソース端子Ｓに接続され
ている。さらにブレークダウン検出回路２１は、基準Ｎ
チャネルＭＯＳトランジスタＴREFを備えており、その
ドレイン端子Ｄはディプリーション型ＮチャネルＭＯＳ
トランジスタＴD のソース端子Ｓに接続され、ゲート端
子Ｇは書込用電源ＶPPに接続され、ソース端子Ｓは低電
位側電源ＶSSに接続されている。
すように、ドレイン端子Ｄが書込電源ＶPPに接続され、
ゲート端子Ｇはテスト信号発生回路１９に接続され第２
テスト信号ＴＳ2 が入力されるとともに、試験時に当該
ブレークダウン検出回路を動作させるための電源を供給
するスイッチ用ＮチャネルＭＯＳトランジスタＴSWを備
えている。また、定電流源として動作するディプリーシ
ョン型ＮチャネルＭＯＳトランジスタＴD を備えてお
り、このディプリーション型ＮチャネルＭＯＳトランジ
スタＴD のドレイン端子Ｄはスイッチ用ＮチャネルＭＯ
ＳトランジスタＴ SWのソース端子Ｓに接続され、ゲート
端子Ｇは、ソース端子Ｓに短絡されスイッチ用のＮチャ
ネルＭＯＳトランジスタＴ4 のソース端子Ｓに接続され
ている。さらにブレークダウン検出回路２１は、基準Ｎ
チャネルＭＯＳトランジスタＴREFを備えており、その
ドレイン端子Ｄはディプリーション型ＮチャネルＭＯＳ
トランジスタＴD のソース端子Ｓに接続され、ゲート端
子Ｇは書込用電源ＶPPに接続され、ソース端子Ｓは低電
位側電源ＶSSに接続されている。
【００３１】この場合において、基準ＮチャネルＭＯＳ
トランジスタＴREF は、メモリセルトランジスタａ〜ｆ
と同一プロセス、同一チャネル長、同一容量比（＝ＣGF
／Ｃ FS）となるように形成し、ドレインブレイクダウン
電圧に対して同じ特性を示すようにする。ここで、ＣGF
はメモリセルを構成するトランジスタのコントロールゲ
ートＣＧ、フローティングゲートＦＧ間の容量であり、
ＣFSはメモリセルを構成するトランジスタのフローティ
ングゲートＦＧ、基板間の容量である（図１３参照）。
また、最適化するにはメモリセルトランジスタと全く同
じ構成のものを利用すればよい。
トランジスタＴREF は、メモリセルトランジスタａ〜ｆ
と同一プロセス、同一チャネル長、同一容量比（＝ＣGF
／Ｃ FS）となるように形成し、ドレインブレイクダウン
電圧に対して同じ特性を示すようにする。ここで、ＣGF
はメモリセルを構成するトランジスタのコントロールゲ
ートＣＧ、フローティングゲートＦＧ間の容量であり、
ＣFSはメモリセルを構成するトランジスタのフローティ
ングゲートＦＧ、基板間の容量である（図１３参照）。
また、最適化するにはメモリセルトランジスタと全く同
じ構成のものを利用すればよい。
【００３２】カラムゲート回路１５は図３に示すよう
に、ドレイン端子Ｄが共通バスに接続された３個のビッ
ト線選択用のＮチャネルＭＯＳトランジスタＴ1 〜Ｔ3
を備えている。各ＮチャネルＭＯＳトランジスタＴ1 〜
Ｔ3 の各ゲート端子Ｇはカラムデコーダ１４に接続さ
れ、各ソース端子Ｓは、それぞれ第１ビット線Ｂ1 、第
２ビット線Ｂ2 、第３ビット線Ｂ3 に接続されている。
この場合において、いずれかのビット線Ｂ1 〜Ｂ3 を選
択するためには、カラムデコーダ１５により対応するＮ
チャネルＭＯＳトランジスタのゲート端子Ｇに“Ｈ”レ
ベルの信号が印加される。
に、ドレイン端子Ｄが共通バスに接続された３個のビッ
ト線選択用のＮチャネルＭＯＳトランジスタＴ1 〜Ｔ3
を備えている。各ＮチャネルＭＯＳトランジスタＴ1 〜
Ｔ3 の各ゲート端子Ｇはカラムデコーダ１４に接続さ
れ、各ソース端子Ｓは、それぞれ第１ビット線Ｂ1 、第
２ビット線Ｂ2 、第３ビット線Ｂ3 に接続されている。
この場合において、いずれかのビット線Ｂ1 〜Ｂ3 を選
択するためには、カラムデコーダ１５により対応するＮ
チャネルＭＯＳトランジスタのゲート端子Ｇに“Ｈ”レ
ベルの信号が印加される。
【００３３】メモリセルアレイ１６は、図３に示すよう
に、ドレイン端子Ｄが第１ビット線Ｂ1 に接続されたフ
ローティングゲート型のＮチャネルＭＯＳトランジスタ
であるメモリセルトランジスタａ、ｂと、ドレイン端子
Ｄが第２ビット線Ｂ2 に接続されたフローティングゲー
ト型のＮチャネルＭＯＳトランジスタであるメモリセル
トランジスタｃ、ｄと、ドレイン端子Ｄが第３ビット線
Ｂ3 に接続されたフローティングゲート型のＮチャネル
ＭＯＳトランジスタであるメモリセルトランジスタｅ、
ｆと、を備えている。メモリセルトランジスタａ、ｃ、
ｅの各ゲート端子Ｇは、ロウデコーダ１２に接続された
第１ワード線Ｗ1 に共通接続されている。メモリセルト
ランジスタｂ、ｄ、ｆのゲート端子Ｇは、ロウデコーダ
１２に接続された第２ワード線Ｗ2 に共通接続されてい
る。
に、ドレイン端子Ｄが第１ビット線Ｂ1 に接続されたフ
ローティングゲート型のＮチャネルＭＯＳトランジスタ
であるメモリセルトランジスタａ、ｂと、ドレイン端子
Ｄが第２ビット線Ｂ2 に接続されたフローティングゲー
ト型のＮチャネルＭＯＳトランジスタであるメモリセル
トランジスタｃ、ｄと、ドレイン端子Ｄが第３ビット線
Ｂ3 に接続されたフローティングゲート型のＮチャネル
ＭＯＳトランジスタであるメモリセルトランジスタｅ、
ｆと、を備えている。メモリセルトランジスタａ、ｃ、
ｅの各ゲート端子Ｇは、ロウデコーダ１２に接続された
第１ワード線Ｗ1 に共通接続されている。メモリセルト
ランジスタｂ、ｄ、ｆのゲート端子Ｇは、ロウデコーダ
１２に接続された第２ワード線Ｗ2 に共通接続されてい
る。
【００３４】テスト信号発生回路１９は、図５に示すよ
うに、ドレイン端子ＤがパッドＰＡＤに接続され、ゲー
ト端子Ｇおよびソース端子Ｓが短絡されたＰチャネルＭ
ＯＳトランジスタＴ10と、このＰチャネルＭＯＳトラン
ジスタＴ10のゲート端子Ｇおよびソース端子Ｓの共通接
続点にドレイン端子Ｄ接続され、ゲート端子Ｇが高電位
側電源ＶCCに接続されたＰチャネルＭＯＳトランジスタ
Ｔ11と、ＰチャネルＭＯＳトランジスタＴ11とＣＭＯＳ
構成を形成するＮチャネルＭＯＳトランジスタＴ12と、
ＰチャネルＭＯＳトランジスタＴ11のソース端子ＳとＮ
チャネルＭＯＳトランジスタＴ12のドレイン端子Ｄの共
通接続点にその共通ゲート端子Ｇが接続され、ＣＭＯＳ
構成を形成するＰチャネルＭＯＳトランジスタＴ13およ
びＮチャネルＭＯＳトランジスタＴ14と、ＰチャネルＭ
ＯＳトランジスタＴ13のソース端子ＳとＮチャネルＭＯ
ＳトランジスタＴ14のドレイン端子Ｄの共通接続点にそ
の共通ゲート端子Ｇが接続され、ＣＭＯＳ構成を形成す
るＰチャネルＭＯＳトランジスタＴ15およびＮチャネル
ＭＯＳトランジスタＴ16と、を備えて構成されている。
うに、ドレイン端子ＤがパッドＰＡＤに接続され、ゲー
ト端子Ｇおよびソース端子Ｓが短絡されたＰチャネルＭ
ＯＳトランジスタＴ10と、このＰチャネルＭＯＳトラン
ジスタＴ10のゲート端子Ｇおよびソース端子Ｓの共通接
続点にドレイン端子Ｄ接続され、ゲート端子Ｇが高電位
側電源ＶCCに接続されたＰチャネルＭＯＳトランジスタ
Ｔ11と、ＰチャネルＭＯＳトランジスタＴ11とＣＭＯＳ
構成を形成するＮチャネルＭＯＳトランジスタＴ12と、
ＰチャネルＭＯＳトランジスタＴ11のソース端子ＳとＮ
チャネルＭＯＳトランジスタＴ12のドレイン端子Ｄの共
通接続点にその共通ゲート端子Ｇが接続され、ＣＭＯＳ
構成を形成するＰチャネルＭＯＳトランジスタＴ13およ
びＮチャネルＭＯＳトランジスタＴ14と、ＰチャネルＭ
ＯＳトランジスタＴ13のソース端子ＳとＮチャネルＭＯ
ＳトランジスタＴ14のドレイン端子Ｄの共通接続点にそ
の共通ゲート端子Ｇが接続され、ＣＭＯＳ構成を形成す
るＰチャネルＭＯＳトランジスタＴ15およびＮチャネル
ＭＯＳトランジスタＴ16と、を備えて構成されている。
【００３５】ここでテスト信号発生回路１９の動作につ
いて説明する。この場合において、試験動作を行わせる
ための試験モード設定信号ＴＭの電圧ＶTMとＰチャネル
ＭＯＳトランジスタＴ10、Ｔ11のしきい値電圧ＶＴとの
関係は、次式を満足するように設定する。
いて説明する。この場合において、試験動作を行わせる
ための試験モード設定信号ＴＭの電圧ＶTMとＰチャネル
ＭＯＳトランジスタＴ10、Ｔ11のしきい値電圧ＶＴとの
関係は、次式を満足するように設定する。
【００３６】ＶTM≧ＶCC＋２・ＶＴ 上記式を満たすような電圧ＶTMを有する試験モード設定
信号ＴＭをパッドＰＡＤに印加すると、ＭＯＳトランジ
スタＴ10、Ｔ11、Ｔ12、Ｔ14、Ｔ15はオンとなり、他の
ＭＯＳトランジスタＴ13、Ｔ16はオフとなるため、第１
テスト信号ＴＳ1は試験時には“Ｈ”レベルとなる。こ
の第１テスト信号ＴＳ1 は後述のワード線全非選択信号
ＡＲＬおよびカラム全選択信号ＡＣＨとして機能する。
なお、この時のＮチャネルＭＯＳトランジスタＴ12のオ
ン抵抗は、ＰチャネルＭＯＳトランジスタＴ11のオン抵
抗に比較して十分に大きいものとする。
信号ＴＭをパッドＰＡＤに印加すると、ＭＯＳトランジ
スタＴ10、Ｔ11、Ｔ12、Ｔ14、Ｔ15はオンとなり、他の
ＭＯＳトランジスタＴ13、Ｔ16はオフとなるため、第１
テスト信号ＴＳ1は試験時には“Ｈ”レベルとなる。こ
の第１テスト信号ＴＳ1 は後述のワード線全非選択信号
ＡＲＬおよびカラム全選択信号ＡＣＨとして機能する。
なお、この時のＮチャネルＭＯＳトランジスタＴ12のオ
ン抵抗は、ＰチャネルＭＯＳトランジスタＴ11のオン抵
抗に比較して十分に大きいものとする。
【００３７】ロウアドレスバッファ１１は、図６に示す
ように、通常動作時には“Ｌ”レベルとなるスタンバイ
信号ＰＤおよびロウアドレスＤＲに対応するシリアルデ
ータであるロウアドレスデータＡＤが入力される第１Ｎ
ＯＲ回路ＮＯＲ1 と、第１ＮＯＲ回路ＮＯＲ1 の出力信
号を反転する第１インバータＩＮＶ1 と、第１インバー
タＩＮＶ1 の出力信号を反転する第２インバータＩＮＶ
2 と、一方の入力端子にワード線全非選択信号ＡＲＬが
入力され、他方の入力端子には第２インバータＩＮＶ2
の出力信号が入力される第２ＮＯＲ回路ＮＯＲ2-1 と、
一方の入力端子にワード線全非選択信号ＡＲＬが入力さ
れ、他方の入力端子には第１インバータＩＮＶ1 の出力
信号が入力される第３ＮＯＲ回路ＮＯＲ2-2 と、を備え
て構成されている。
ように、通常動作時には“Ｌ”レベルとなるスタンバイ
信号ＰＤおよびロウアドレスＤＲに対応するシリアルデ
ータであるロウアドレスデータＡＤが入力される第１Ｎ
ＯＲ回路ＮＯＲ1 と、第１ＮＯＲ回路ＮＯＲ1 の出力信
号を反転する第１インバータＩＮＶ1 と、第１インバー
タＩＮＶ1 の出力信号を反転する第２インバータＩＮＶ
2 と、一方の入力端子にワード線全非選択信号ＡＲＬが
入力され、他方の入力端子には第２インバータＩＮＶ2
の出力信号が入力される第２ＮＯＲ回路ＮＯＲ2-1 と、
一方の入力端子にワード線全非選択信号ＡＲＬが入力さ
れ、他方の入力端子には第１インバータＩＮＶ1 の出力
信号が入力される第３ＮＯＲ回路ＮＯＲ2-2 と、を備え
て構成されている。
【００３８】ここで、ロウアドレスバッファ１１の動作
について説明する。通常動作時には、スタンバイ信号Ｐ
Ｄおよびワード線全非選択信号ＡＲＬは“Ｌ”レベルで
あるので、第１ＮＯＲ回路ＮＯＲ1 、第２ＮＯＲ回路Ｎ
ＯＲ2-1 および第３ＮＯＲ回路ＮＯＲ2-2 は、すべてイ
ンバータとして機能し、第２ＮＯＲ回路ＮＯＲ2-1 から
は所定時間遅延されたロウアドレスデータＡＤがそのま
ま出力され、第２ＮＯＲ回路ＮＯＲ2-1 からは所定時間
遅延されたロウアドレスデータＡＤの反転信号である反
転ロウアドレスデータＸＡＤが出力される。
について説明する。通常動作時には、スタンバイ信号Ｐ
Ｄおよびワード線全非選択信号ＡＲＬは“Ｌ”レベルで
あるので、第１ＮＯＲ回路ＮＯＲ1 、第２ＮＯＲ回路Ｎ
ＯＲ2-1 および第３ＮＯＲ回路ＮＯＲ2-2 は、すべてイ
ンバータとして機能し、第２ＮＯＲ回路ＮＯＲ2-1 から
は所定時間遅延されたロウアドレスデータＡＤがそのま
ま出力され、第２ＮＯＲ回路ＮＯＲ2-1 からは所定時間
遅延されたロウアドレスデータＡＤの反転信号である反
転ロウアドレスデータＸＡＤが出力される。
【００３９】試験時には、ワード線全非選択信号ＡＲＬ
は“Ｈ”レベルであるので、第２ＮＯＲ回路ＮＯＲ2-1
および第３ＮＯＲ回路ＮＯＲ2-2 の出力は常に双方とも
“Ｌ”レベルとなるため、ロウデコーダ１２はワード線
を非選択状態とする。
は“Ｈ”レベルであるので、第２ＮＯＲ回路ＮＯＲ2-1
および第３ＮＯＲ回路ＮＯＲ2-2 の出力は常に双方とも
“Ｌ”レベルとなるため、ロウデコーダ１２はワード線
を非選択状態とする。
【００４０】カラムデコーダ１４の詳細構成図を図７に
示す。なお、図７では説明の簡略化のため、カラムゲー
ト回路１５のビット線選択用のＮチャネルＭＯＳトラン
ジスタＴ1 の選択用の回路部分を主として示している。
示す。なお、図７では説明の簡略化のため、カラムゲー
ト回路１５のビット線選択用のＮチャネルＭＯＳトラン
ジスタＴ1 の選択用の回路部分を主として示している。
【００４１】カラムデコーダ１４は、通常動作時に所望
のビット線Ｂ1 、Ｂ2 、…を選択する選択回路１４ａ
と、通常動作時に選択回路１４ａに高電位側電源ＶCCを
供給するとともにゲート端子Ｇにカラム全選択信号ＡＣ
Ｈが入力されるＰチャネルトランジスタＴ31と、選択回
路１４ａの一部を構成する選択用ＰチャネルＭＯＳトラ
ンジスタＴ21、Ｔ22、…、Ｔ2nのソース端子Ｓの共通接
続点がドレイン端子Ｄに接続され、ゲート端子Ｇにカラ
ム全選択信号ＡＣＨが入力されるＮチャネルＭＯＳトラ
ンジスタＴ32と、ＮチャネルＭＯＳトランジスタＴ32の
ドレイン端子Ｄにドレイン端子Ｄが接続され、ゲート端
子Ｇに高電位側電源ＶCCが接続されたＮチャネルＭＯＳ
トランジスタＴ33と、ＮチャネルＭＯＳトランジスタＴ
33のソース端子Ｓにゲート端子Ｇが接続され、ドレイン
端子Ｄに書込用電源Ｖppが接続されたＰチャネルＭＯＳ
トランジスタＴ35と、ソース端子ＳがグランドＧＮＤに
接続されＰチャネルＭＯＳトランジスタＴ35とＣＭＯＳ
構成を形成するＮチャネルＭＯＳトランジスタＴ36と、
ＰチャネルＭＯＳトランジスタＴ35のソース端子Ｓおよ
びカラムゲート回路１５のビット線選択用のＮチャネル
ＭＯＳトランジスタＴ 1 のゲート端子Ｇにゲート端子Ｇ
が接続され、ドレイン端子Ｄに書込用電源Ｖppが接続さ
れ、ソース端子ＳにＮチャネルＭＯＳトランジスタＴ33
のソース端子Ｓが接続されたＰチャネルＭＯＳトランジ
スタＴ34と、を備えて構成されている。
のビット線Ｂ1 、Ｂ2 、…を選択する選択回路１４ａ
と、通常動作時に選択回路１４ａに高電位側電源ＶCCを
供給するとともにゲート端子Ｇにカラム全選択信号ＡＣ
Ｈが入力されるＰチャネルトランジスタＴ31と、選択回
路１４ａの一部を構成する選択用ＰチャネルＭＯＳトラ
ンジスタＴ21、Ｔ22、…、Ｔ2nのソース端子Ｓの共通接
続点がドレイン端子Ｄに接続され、ゲート端子Ｇにカラ
ム全選択信号ＡＣＨが入力されるＮチャネルＭＯＳトラ
ンジスタＴ32と、ＮチャネルＭＯＳトランジスタＴ32の
ドレイン端子Ｄにドレイン端子Ｄが接続され、ゲート端
子Ｇに高電位側電源ＶCCが接続されたＮチャネルＭＯＳ
トランジスタＴ33と、ＮチャネルＭＯＳトランジスタＴ
33のソース端子Ｓにゲート端子Ｇが接続され、ドレイン
端子Ｄに書込用電源Ｖppが接続されたＰチャネルＭＯＳ
トランジスタＴ35と、ソース端子ＳがグランドＧＮＤに
接続されＰチャネルＭＯＳトランジスタＴ35とＣＭＯＳ
構成を形成するＮチャネルＭＯＳトランジスタＴ36と、
ＰチャネルＭＯＳトランジスタＴ35のソース端子Ｓおよ
びカラムゲート回路１５のビット線選択用のＮチャネル
ＭＯＳトランジスタＴ 1 のゲート端子Ｇにゲート端子Ｇ
が接続され、ドレイン端子Ｄに書込用電源Ｖppが接続さ
れ、ソース端子ＳにＮチャネルＭＯＳトランジスタＴ33
のソース端子Ｓが接続されたＰチャネルＭＯＳトランジ
スタＴ34と、を備えて構成されている。
【００４２】ここで、カラムデコーダ１４の動作を説明
する。通常動作時には、カラム全選択信号ＡＣＨが
“Ｌ”レベルであるので、ＰチャネルトランジスタＴ31
はオン状態、ＮチャネルＭＯＳトランジスタＴ32はオフ
状態となり、選択回路１４ａには高電位側電源ＶCCが供
給されて、カラムアドレスバッファ１３の出力に応じて
所望のビット線が選択される。
する。通常動作時には、カラム全選択信号ＡＣＨが
“Ｌ”レベルであるので、ＰチャネルトランジスタＴ31
はオン状態、ＮチャネルＭＯＳトランジスタＴ32はオフ
状態となり、選択回路１４ａには高電位側電源ＶCCが供
給されて、カラムアドレスバッファ１３の出力に応じて
所望のビット線が選択される。
【００４３】試験時には、カラム全選択信号ＡＣＨが
“Ｈ”レベルであるので、ＰチャネルトランジスタＴ31
はオフ状態、ＮチャネルＭＯＳトランジスタＴ32はオン
状態となり、選択回路１４ａには高電位側電源ＶCCが供
給されなくなるとともに、選択用ＰチャネルＭＯＳトラ
ンジスタＴ21、Ｔ22、…、Ｔ2nのソース端子Ｓの電位レ
ベルはグランドレベルとなり、カラムアドレスバッファ
１３の出力にかかわらず、選択回路１４ａは非動作状態
となる。
“Ｈ”レベルであるので、ＰチャネルトランジスタＴ31
はオフ状態、ＮチャネルＭＯＳトランジスタＴ32はオン
状態となり、選択回路１４ａには高電位側電源ＶCCが供
給されなくなるとともに、選択用ＰチャネルＭＯＳトラ
ンジスタＴ21、Ｔ22、…、Ｔ2nのソース端子Ｓの電位レ
ベルはグランドレベルとなり、カラムアドレスバッファ
１３の出力にかかわらず、選択回路１４ａは非動作状態
となる。
【００４４】一方、ＰチャネルＭＯＳトランジスタＴ35
とＮチャネルＭＯＳトランジスタＴ 36の共通ゲート端子
Ｇの電位レベルは、ＮチャネルＭＯＳトランジスタＴ33
およびＮチャネルＭＯＳトランジスタＴ32を介してグラ
ンドレベル（“Ｌ”レベル）に引き込まれ、Ｐチャネル
ＭＯＳトランジスタＴ35はオン状態となり、Ｎチャネル
ＭＯＳトランジスタＴ36はオフ状態となるので、Ｎチャ
ネルＭＯＳトランジスタＴ1 のゲート端子ＧにはＰチャ
ネルＭＯＳトランジスタＴ35を介して書込用電源Ｖppが
印加され、ＮチャネルＭＯＳトランジスタＴ1 に接続さ
れたビット線Ｂ 1 （図３参照）が選択される。同様にし
て、試験時にはすべてのビット線が選択される。
とＮチャネルＭＯＳトランジスタＴ 36の共通ゲート端子
Ｇの電位レベルは、ＮチャネルＭＯＳトランジスタＴ33
およびＮチャネルＭＯＳトランジスタＴ32を介してグラ
ンドレベル（“Ｌ”レベル）に引き込まれ、Ｐチャネル
ＭＯＳトランジスタＴ35はオン状態となり、Ｎチャネル
ＭＯＳトランジスタＴ36はオフ状態となるので、Ｎチャ
ネルＭＯＳトランジスタＴ1 のゲート端子ＧにはＰチャ
ネルＭＯＳトランジスタＴ35を介して書込用電源Ｖppが
印加され、ＮチャネルＭＯＳトランジスタＴ1 に接続さ
れたビット線Ｂ 1 （図３参照）が選択される。同様にし
て、試験時にはすべてのビット線が選択される。
【００４５】次に、試験時の全体動作について説明す
る。テスト信号発生回路１９は、第１テスト信号ＴＳ1
（＝ＡＲＬ、ＡＣＨ）をロウアドレスバッファ１１およ
びカラムアドレスバッファ１３に出力し、ロウデコーダ
１２を全ワード線非選択状態にし、カラムデコーダ１４
を全ビット線選択状態にするように制御する。
る。テスト信号発生回路１９は、第１テスト信号ＴＳ1
（＝ＡＲＬ、ＡＣＨ）をロウアドレスバッファ１１およ
びカラムアドレスバッファ１３に出力し、ロウデコーダ
１２を全ワード線非選択状態にし、カラムデコーダ１４
を全ビット線選択状態にするように制御する。
【００４６】次に、テスト信号発生回路１９は、ストレ
ス印加回路２０に“Ｈ”レベルの第２テスト信号ＴＳ2
を出力し、スイッチ用のＮチャネルＭＯＳトランジスタ
Ｔ4のゲート端子Ｇに供給してオン状態にし、ブレーク
ダウン検出回路２１を共通バス２２に接続する。これと
同時に“Ｈ”レベルの第２テスト信号ＴＳ2 をスイッチ
用ＮチャネルＭＯＳトランジスタＴSWのゲート端子Ｇに
供給してオン状態とし、当該ブレークダウン検出回路２
１を動作させるための電源（＝ＶPP）を供給する。これ
により、スイッチ用ＮチャネルＭＯＳトランジスタ
ＴSW、ディプリーション型ＮチャネルＭＯＳトランジス
タＴD を介して、定電流源として動作するディプリーシ
ョン型ＮチャネルＭＯＳトランジスタＴD の作用によ
り、基準ＮチャネルＭＯＳメモリセルトランジスタＴ
REF を介して低電位側電源ＶSSに一定電流が流れること
となる。この結果、基準ＮチャネルＭＯＳメモリセルト
ランジスタＴREF のドレイン端子Ｄ側には、メモリセル
アレイを構成するメモリセルトランジスタの書込動作時
に発生するであろうドレインブレークダウン電圧と同一
電圧で一定の電圧を有するドレインブレークダウン電圧
ＶBDが発生することとなり、このドレインブレークダウ
ン電圧ＶBDは、ディプリーション型ＮチャネルＭＯＳト
ランジスタＴD 、ＮチャネルＭＯＳトランジスタＴ4 、
共通バスおよびビット線Ｂ1 〜Ｂ3 を介して、メモリセ
ルアレイを構成する各メモリセルトランジスタａ、ｂ、
ｃ、ｄ、ｅ、ｆのドレイン端子Ｄに印加されることとな
る。したがって、図８に示すように、スタックゲート型
ＭＯＳトランジスタであっても、シングルゲート型ＭＯ
Ｓトランジスタであっても、印加すべきドレインブレー
クダウン電圧ＶBD（＝ＶBDp ：図１６参照）を容易に検
出し、確実にリジェクト試験を行うことができる。
ス印加回路２０に“Ｈ”レベルの第２テスト信号ＴＳ2
を出力し、スイッチ用のＮチャネルＭＯＳトランジスタ
Ｔ4のゲート端子Ｇに供給してオン状態にし、ブレーク
ダウン検出回路２１を共通バス２２に接続する。これと
同時に“Ｈ”レベルの第２テスト信号ＴＳ2 をスイッチ
用ＮチャネルＭＯＳトランジスタＴSWのゲート端子Ｇに
供給してオン状態とし、当該ブレークダウン検出回路２
１を動作させるための電源（＝ＶPP）を供給する。これ
により、スイッチ用ＮチャネルＭＯＳトランジスタ
ＴSW、ディプリーション型ＮチャネルＭＯＳトランジス
タＴD を介して、定電流源として動作するディプリーシ
ョン型ＮチャネルＭＯＳトランジスタＴD の作用によ
り、基準ＮチャネルＭＯＳメモリセルトランジスタＴ
REF を介して低電位側電源ＶSSに一定電流が流れること
となる。この結果、基準ＮチャネルＭＯＳメモリセルト
ランジスタＴREF のドレイン端子Ｄ側には、メモリセル
アレイを構成するメモリセルトランジスタの書込動作時
に発生するであろうドレインブレークダウン電圧と同一
電圧で一定の電圧を有するドレインブレークダウン電圧
ＶBDが発生することとなり、このドレインブレークダウ
ン電圧ＶBDは、ディプリーション型ＮチャネルＭＯＳト
ランジスタＴD 、ＮチャネルＭＯＳトランジスタＴ4 、
共通バスおよびビット線Ｂ1 〜Ｂ3 を介して、メモリセ
ルアレイを構成する各メモリセルトランジスタａ、ｂ、
ｃ、ｄ、ｅ、ｆのドレイン端子Ｄに印加されることとな
る。したがって、図８に示すように、スタックゲート型
ＭＯＳトランジスタであっても、シングルゲート型ＭＯ
Ｓトランジスタであっても、印加すべきドレインブレー
クダウン電圧ＶBD（＝ＶBDp ：図１６参照）を容易に検
出し、確実にリジェクト試験を行うことができる。
【００４７】上述したように、本第１実施例によれば、
ダミーのメモリセルトランジスタである基準Ｎチャネル
ＭＯＳメモリセルトランジスタＴREF を用いて、ドレイ
ンブレークダウン電圧を検出し、この検出したドレイン
ブレーク電圧を用いて試験を行うことができるので、容
易かつ的確にリジェクト試験を行うことができる。
ダミーのメモリセルトランジスタである基準Ｎチャネル
ＭＯＳメモリセルトランジスタＴREF を用いて、ドレイ
ンブレークダウン電圧を検出し、この検出したドレイン
ブレーク電圧を用いて試験を行うことができるので、容
易かつ的確にリジェクト試験を行うことができる。
【００４８】［II］第２実施例 図９に第２実施例のブレークダウン検出回路の回路図を
示す。本第２実施例が、第１実施例のブレークダウン検
出回路と異なる点は、基準ＮチャネルＭＯＳメモリセル
トランジスタＴREF に代えて、フローティングゲートＦ
Ｇと、コントロールゲートＣＧを短絡した基準Ｎチャネ
ルＭＯＳトランジスタＴREF2を用いた点と、抵抗Ｒ1 と
抵抗Ｒ2 を有し書込電源ＶPPを分圧して基準Ｎチャネル
ＭＯＳトランジスタＴREF2のゲート端子Ｇに印加する分
圧回路（Ｒ1 、Ｒ2 ）を設けた点である。
示す。本第２実施例が、第１実施例のブレークダウン検
出回路と異なる点は、基準ＮチャネルＭＯＳメモリセル
トランジスタＴREF に代えて、フローティングゲートＦ
Ｇと、コントロールゲートＣＧを短絡した基準Ｎチャネ
ルＭＯＳトランジスタＴREF2を用いた点と、抵抗Ｒ1 と
抵抗Ｒ2 を有し書込電源ＶPPを分圧して基準Ｎチャネル
ＭＯＳトランジスタＴREF2のゲート端子Ｇに印加する分
圧回路（Ｒ1 、Ｒ2 ）を設けた点である。
【００４９】第１実施例において、基準ＮチャネルＭＯ
ＳメモリセルトランジスタＴREF の動作を厳密に考慮す
れば、試験時には基準ＮチャネルＭＯＳメモリセルトラ
ンジスタＴREF はデータの書込状態と同一であるため、
ドレイン端子Ｄおよびソース端子Ｓ間に常に電流が流れ
るため、フローティングゲートＦＧに電子が注入される
ため、その注入状態、すなわちフローティングゲートＦ
Ｇ（図４参照）の電位レベルによりドレイン端子Ｄおよ
びソース端子Ｓ間に流れる電流は厳密には一定とはなら
ない。したがって、ドレインブレークダウン電圧ＶBDも
厳密には一定とならないという不具合がある。より具体
的には、長時間の試験を行うとフローティングゲートＦ
Ｇに電子が注入され、図１６に示すブレークダウン電圧
ＶBDP がブレークダウン電圧ＶBD0 側に近付いてずれて
いってしまい、正確なブレークダウン電圧を得られなく
なるという不具合がある。
ＳメモリセルトランジスタＴREF の動作を厳密に考慮す
れば、試験時には基準ＮチャネルＭＯＳメモリセルトラ
ンジスタＴREF はデータの書込状態と同一であるため、
ドレイン端子Ｄおよびソース端子Ｓ間に常に電流が流れ
るため、フローティングゲートＦＧに電子が注入される
ため、その注入状態、すなわちフローティングゲートＦ
Ｇ（図４参照）の電位レベルによりドレイン端子Ｄおよ
びソース端子Ｓ間に流れる電流は厳密には一定とはなら
ない。したがって、ドレインブレークダウン電圧ＶBDも
厳密には一定とならないという不具合がある。より具体
的には、長時間の試験を行うとフローティングゲートＦ
Ｇに電子が注入され、図１６に示すブレークダウン電圧
ＶBDP がブレークダウン電圧ＶBD0 側に近付いてずれて
いってしまい、正確なブレークダウン電圧を得られなく
なるという不具合がある。
【００５０】そこで、本第２実施例は、フローティング
ゲートＦＧおよびコントロールゲートＣＧを短絡するこ
とにより、フローティングゲートＦＧの電位レベルを一
定とし、ドレインブレークダウン電圧を一定としている
のである。これにより、より正確なドレインブレークダ
ウン電圧ＶBDをメモリセルアレイを構成するメモリセル
トランジスタに印加することができる。なお、分圧回路
（Ｒ1 、Ｒ2 ）を設けて、書込電源ＶPPの電圧を降圧し
ているのは、通常のメモリセルトランジスタでは、書込
動作時のフローティングゲート電圧は、書込電源ＶPPの
電圧よりも低くなっているからである。
ゲートＦＧおよびコントロールゲートＣＧを短絡するこ
とにより、フローティングゲートＦＧの電位レベルを一
定とし、ドレインブレークダウン電圧を一定としている
のである。これにより、より正確なドレインブレークダ
ウン電圧ＶBDをメモリセルアレイを構成するメモリセル
トランジスタに印加することができる。なお、分圧回路
（Ｒ1 、Ｒ2 ）を設けて、書込電源ＶPPの電圧を降圧し
ているのは、通常のメモリセルトランジスタでは、書込
動作時のフローティングゲート電圧は、書込電源ＶPPの
電圧よりも低くなっているからである。
【００５１】以上の第２実施例によれば、第１実施例の
場合と比較し、リジェクト試験時においてより正確かつ
安定した（電圧変動がない）ドレインブレークダウン電
圧を印加することができる。
場合と比較し、リジェクト試験時においてより正確かつ
安定した（電圧変動がない）ドレインブレークダウン電
圧を印加することができる。
【００５２】［III ］第３実施例 以上の各実施例においては、ビット線選択用のＮチャネ
ルＭＯＳトランジスタＴ1 〜Ｔ3 を介して、ドレインブ
レークダウン電圧をメモリセルトランジスタに印加して
いたが、本第３実施例は、ビット線選択用のＮチャネル
ＭＯＳトランジスタとは別個にストレス印加回路２０を
メモリセルアレイ１６に接続するストレス印加回路接続
用のＮチャネルＭＯＳトランジスタ群ＴＧを設けたもの
である。
ルＭＯＳトランジスタＴ1 〜Ｔ3 を介して、ドレインブ
レークダウン電圧をメモリセルトランジスタに印加して
いたが、本第３実施例は、ビット線選択用のＮチャネル
ＭＯＳトランジスタとは別個にストレス印加回路２０を
メモリセルアレイ１６に接続するストレス印加回路接続
用のＮチャネルＭＯＳトランジスタ群ＴＧを設けたもの
である。
【００５３】図１０に第３実施例の回路図を示す。図１
０において、図３と同一の部分には同一の符号を付し、
その詳細な説明を省略する。本第３実施例が図３の第１
実施例と異なる点は、ドレイン端子Ｄがそれぞれのビッ
ト線Ｂ1 〜Ｂ3 に接続され、ソース端子Ｓがストレス印
加回路２０に共通接続され、ゲート端子Ｇが共通接続さ
れたストレス印加回路接続用のＮチャネルＭＯＳトラン
ジスタ群ＴＧを設け、そのゲート端子Ｇに第２テスト信
号ＴＳ2 が印加されるようにした点である。
０において、図３と同一の部分には同一の符号を付し、
その詳細な説明を省略する。本第３実施例が図３の第１
実施例と異なる点は、ドレイン端子Ｄがそれぞれのビッ
ト線Ｂ1 〜Ｂ3 に接続され、ソース端子Ｓがストレス印
加回路２０に共通接続され、ゲート端子Ｇが共通接続さ
れたストレス印加回路接続用のＮチャネルＭＯＳトラン
ジスタ群ＴＧを設け、そのゲート端子Ｇに第２テスト信
号ＴＳ2 が印加されるようにした点である。
【００５４】この場合において、試験時にはＹゲート回
路１５の各トランジスタＴ1 〜Ｔ3はオフ状態のままと
する。したがって、“Ｈ”レベルの第２テスト信号ＴＳ
2 がＴＧのゲート端子Ｇに印加されると、ＴＧ内の全ト
ランジスタはオン状態となり、ドレインブレークダウン
電圧ＶBDがメモリセルトランジスタａ〜ｆに印加される
こととなる。他の動作については、第１実施例と同様で
ある。
路１５の各トランジスタＴ1 〜Ｔ3はオフ状態のままと
する。したがって、“Ｈ”レベルの第２テスト信号ＴＳ
2 がＴＧのゲート端子Ｇに印加されると、ＴＧ内の全ト
ランジスタはオン状態となり、ドレインブレークダウン
電圧ＶBDがメモリセルトランジスタａ〜ｆに印加される
こととなる。他の動作については、第１実施例と同様で
ある。
【００５５】以上の各実施例においては、メモリセルア
レイ１６上の全メモリセルトランジスタａ〜ｆを試験す
る場合について説明したが、カラムデコーダ１４により
特定のビット線を選択し、当該選択されたビット線に接
続されているメモリセルトランジスタのみを試験するこ
とも可能である。
レイ１６上の全メモリセルトランジスタａ〜ｆを試験す
る場合について説明したが、カラムデコーダ１４により
特定のビット線を選択し、当該選択されたビット線に接
続されているメモリセルトランジスタのみを試験するこ
とも可能である。
【００５６】
【発明の効果】本発明によれば、ブレークダウン検出回
路により、容易にブレークダウン電圧を検出し、このブ
レークダウン電圧を試験電圧としてメモリセルトランジ
スタに印加することができるので、容易かつ的確にリジ
ェクト試験を行い、不良のメモリセルトランジスタを検
出することができ、半導体記憶装置の信頼性を向上させ
ることができる。
路により、容易にブレークダウン電圧を検出し、このブ
レークダウン電圧を試験電圧としてメモリセルトランジ
スタに印加することができるので、容易かつ的確にリジ
ェクト試験を行い、不良のメモリセルトランジスタを検
出することができ、半導体記憶装置の信頼性を向上させ
ることができる。
【図１】本発明の原理説明図である。
【図２】第１実施例の概要構成を示す図である。
【図３】第１実施例の詳細構成を示す図である。
【図４】第１実施例のブレークダウン検出回路の詳細構
成図である。
成図である。
【図５】第１実施例のテスト信号発生回路の詳細構成図
である。
である。
【図６】第１実施例のロウアドレスバッファの詳細構成
図である。
図である。
【図７】第１実施例のカラムデコーダの詳細構成図であ
る。
る。
【図８】第１実施例によるブレークダウン電圧検出特性
図である。
図である。
【図９】第２実施例のブレークダウン検出回路の詳細構
成図である。
成図である。
【図１０】第３実施例の概要構成を示す図である。
【図１１】従来例の概要構成を示す図である。
【図１２】従来例の詳細構成を示す図である。
【図１３】フローティングゲート型メモリセルトランジ
スタの断面図である。
スタの断面図である。
【図１４】メモリセルトランジスタのバイアス条件を説
明する図である。
明する図である。
【図１５】メモリセルトランジスタの読出し時の電圧電
流特性図である。
流特性図である。
【図１６】メモリセルトランジスタのＤＣ的書込時の電
圧電流特性図である。
圧電流特性図である。
１…半導体記憶装置 ２…試験制御回路 ３…ブレークダウン電圧検出回路 ４…メモリセルアレイ ５…カラムデコーダ ６…ロウデコーダ １０…半導体記憶装置 １１…ロウアドレスバッファ １２…ロウデコーダ １３…カラムアドレスバッファ １４…カラムデコーダ １５…コラムゲート回路 １６…メモリセルアレイ １７…センスアンプ／出力バッファ １８…書込み回路 １９…テスト信号発生回路 ２０…ストレス印加回路 ２１…ブレークダウン検出回路 ２２…共通バス ＡＲＬ…ワード線全非選択信号 ＡＣＨ…カラム全選択信号 Ｂ1 〜Ｂ3 …ビット線 Ｗ1 、Ｗ2 …ワード線 ＭＣ11〜ＭＣ13、ＭＣ21〜ＭＣ23…メモリセルトランジ
スタ ＤＣ…カラムアドレス ＤＲ…ロウアドレス ＢＳＥＬ…ビット線選択信号 ＶBD…ドレインブレークダウン電圧 ＴＳ1 …第１テスト信号 ＴＳ2 …第２テスト信号 ＴREF …基準ＮチャネルＭＯＳトランジスタ ＴSW…スイッチ用ＮチャネルＭＯＳトランジスタ ＴD …ディプリーション型ＮチャネルＭＯＳトランジス
タ
スタ ＤＣ…カラムアドレス ＤＲ…ロウアドレス ＢＳＥＬ…ビット線選択信号 ＶBD…ドレインブレークダウン電圧 ＴＳ1 …第１テスト信号 ＴＳ2 …第２テスト信号 ＴREF …基準ＮチャネルＭＯＳトランジスタ ＴSW…スイッチ用ＮチャネルＭＯＳトランジスタ ＴD …ディプリーション型ＮチャネルＭＯＳトランジス
タ
Claims (4)
- 【請求項１】 複数のフローティングゲート型ＭＯＳト
ランジスタ（ＭＣ11、ＭＣ12、…）がマトリックス状に
配置されたメモリセルアレイ（４）と、前記フローティ
ングゲート型ＭＯＳトランジスタ（ＭＣ11、ＭＣ12、
…）に接続されたビット線（Ｂ1 、Ｂ2 、…）を選択す
るカラムデコーダ（５）と、前記フローティングゲート
型ＭＯＳトランジスタ（ＭＣ11、ＭＣ12、…）に接続さ
れたワード線（Ｗ1 、Ｗ2 、…）を選択するロウデコー
ダ（６）と、を有する半導体記憶装置（１）において、 試験時に、試験すべき前記フローティングゲート型ＭＯ
Ｓトランジスタ（ＭＣ 11、ＭＣ12、…）に接続されたビ
ット線（Ｂ1 、Ｂ2 、…）を前記カラムデコーダ（５）
を制御して選択状態にし、前記ロウデコーダ（６）を制
御して全ワード線（Ｗ1 、Ｗ2 、…）を非選択状態にす
る試験制御回路（２）と、 前記フローティングゲート型ＭＯＳトランジスタ（ＭＣ
11、ＭＣ12、…）の基準となるフローティングゲート型
ＭＯＳトランジスタ（ＭＣREF ）を備え、前記基準とな
るフローティングゲート型ＭＯＳトランジスタ（ＭＣ
REF ）をデータの書込状態にして前記基準となるフロー
ティングゲート型ＭＯＳトランジスタ（ＭＣREF ）のド
レインと基板間のブレークダウン電圧を検出し、前記試
験時に前記選択状態にあるビット線を介して前記検出し
たドレインと基板間のブレークダウン電圧を前記複数の
フローティングゲート型ＭＯＳトランジスタ（ＭＣ11、
ＭＣ 12、…）に印加するブレークダウン電圧検出回路
（３）と、を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記基準となるフローティングゲート型
ＭＯＳトランジスタ（ＭＣREF ）は、前記試験すべき前
記フローティングゲート型ＭＯＳトランジスタ（Ｍ
Ｃ11、ＭＣ12、…）と同じチャネル長を持つことを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記ブレークダウン電圧検出回路（３）
は、試験時に発生される信号に応じてオンするトランジ
スタ（Ｔsw）と、定電流源と、前記基準となるフローテ
ィングゲート型ＭＯＳトランジスタ（ＭＣREF ）とが電
源間に直列に接続され、前記基準となるフローティング
ゲート型ＭＯＳトランジスタ（ＭＣRE F ）のドレイン電
圧を出力することを特徴とする請求項１記載のの半導体
記憶装置。 - 【請求項４】 請求項１乃至請求項３のいずれかに記載
の半導体記憶装置において、 前記基準となるフローティングゲート型トランジスタ
（ＭＣREF ）は、フローティングゲート（ＦＧ）とコン
トロールゲート（ＣＧ）とが短絡されていることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23495792A JP3119531B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23495792A JP3119531B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684387A true JPH0684387A (ja) | 1994-03-25 |
| JP3119531B2 JP3119531B2 (ja) | 2000-12-25 |
Family
ID=16978912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23495792A Expired - Fee Related JP3119531B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119531B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10302498A (ja) * | 1997-04-21 | 1998-11-13 | Ricoh Co Ltd | 半導体メモリーのテスト方法およびその装置 |
| JP2004192796A (ja) * | 2002-12-12 | 2004-07-08 | Samsung Electronics Co Ltd | 全てのコラム選択トランジスタを選択することができるコラムプリデコーダを有するフラッシュメモリ装置とそのストレステスト方法 |
| CN100365789C (zh) * | 2004-03-31 | 2008-01-30 | 恩益禧电子股份有限公司 | 用于检测半导体器件缺陷部分的方法和设备 |
-
1992
- 1992-09-02 JP JP23495792A patent/JP3119531B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10302498A (ja) * | 1997-04-21 | 1998-11-13 | Ricoh Co Ltd | 半導体メモリーのテスト方法およびその装置 |
| JP2004192796A (ja) * | 2002-12-12 | 2004-07-08 | Samsung Electronics Co Ltd | 全てのコラム選択トランジスタを選択することができるコラムプリデコーダを有するフラッシュメモリ装置とそのストレステスト方法 |
| CN100365789C (zh) * | 2004-03-31 | 2008-01-30 | 恩益禧电子股份有限公司 | 用于检测半导体器件缺陷部分的方法和设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3119531B2 (ja) | 2000-12-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
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