JP2004022013A - 不揮発性記憶装置とその製造方法 - Google Patents

Abstract

【課題】高信頼化に向けた試験回路を備えた不揮発性記憶装置及び高信頼化のための試験時間を短縮化した不揮発性記憶装置の製造方法を提供する。
【解決手段】不揮発性メモリセルの複数に対応して設けられたビット線と回路の接地電位との間に第２のスイッチ回路と試験動作を設定するテストモードコントローラと設け、ビット線とメモリセルとの間のＹ系選択回路を全非選択状態にし、上記第２のスイッチをオン状態にし、第１の外部端子から測定回路により上記ビット線に向けて動作電圧の供給と電流を測定する。
【選択図】　　　図６

Description

【０００１】
【発明の属する技術分野】
この発明は、不揮発性記憶装置とその製造方法に関し、例えばフラッシュメモリ等のように電気的に書き込みと消去動作が行われるな不揮発性記憶装置とその製造方法に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本願発明を成した後の公知例調査において、本願発明に関連するものとして（　１）特開平０７−１９２５００号公報、（２）特開平０７−２４００９９号公報、（３）特開平１１−２９７０９８号公報、（４）特開平０８−２４１５８９号公報、（５）特開平０５−２９９０６０号公報、（６）特開平０７−１４１２３０号公報、（７）特開平０６−１２９００号公報の存在が報告された。（１）〜（６）の先行技術では、ワード線やビット線にパッドやスイッチを設けてワード線相互あるいはワード線とビット線との短絡やリークを測定するというものである。（７）の先行技術では、セルのＩ−Ｖ特性やＶｔｈ（しきい値電圧）を測定する。
【０００３】
【発明が解決しようとする課題】
上記（１）〜（６）の先行技術では、単純に短絡又はリーク電流の測定に止まり、不揮発性記憶回路の信頼性試験の短縮化に向けた配慮を欠くものである。つまり、一般的なメモリ製品評価手法であるファンクションテストでは、メモリマット（メモリセル）内の微小な欠陥を網羅的に検出するため、数種類のデータ模様を作り出す為のテストパターンが多く必要とされる。そして本データ模様をチップ内の直接／間接周辺回路を介し、メモリマット内に読み書きすることで欠陥を検出している。
【０００４】
フラッシュメモリ（ＦＬＡＳＨ）製品では、微小な欠陥が動作の蓄積で劣化し、不良に至る様な信頼性不良にも配慮を行うことが必要である。このような不良は、単純に書き込みや読み出し等を行う前記ファンクションパターンで検出することは難しい。上記のような微小な欠陥が動作の蓄積で劣化し、不良に至る様な信頼性不良を除去するために、電圧条件を厳しく設定し、消去（Ｅｒａｓｅ）／書き込み（Ｗｒｉｔｅ）を１００回程度繰り返すような試験等が行われる。かかる試験は、試験時間の効率化のために、同時に多数個のデバイスに対し消去／書き込み（以下、Ｅ／Ｗ）を繰り返して行うが、全デバイスの終了を待って次のＥ／Ｗを実施するため、同時測定デバイス内にＥ／Ｗ時間が遅いものが存在すると、かかるデバイスでの消去／書き込みに長時間を費やすこととなり、例えば試験時間が１０数時間と非常に長くなってしまう傾向にある。そこで、本願発明者等において、動作条件の厳しい回路を含めて直流試験を行うテスト回路を内蔵させることにより、微小な欠陥を直流試験により検出できるようにすることを検討した。
【０００５】
この発明の目的は、高信頼化に向けた試験回路を備えた不揮発性記憶装置を提供することにある。この発明の他の目的は、高信頼化のための試験時間を短縮化した不揮発性記憶装置の製造方法を提供することある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。消去状態又は書き込み状態にされる不揮発性メモリセルに対して消去状態から書き込み状態にする書き込み電圧を与える書き込み回路に第１のスイッチ回路により内部回路で形成された動作電圧と、第１の外部端子から供給される動作電圧との切り替えを行い、Ｙ系の選択回路によって選択され、上記不揮発性メモリセルの複数に対応して設けられたビット線と回路の接地電位との間に第２のスイッチ回路と試験動作を設定するテストモードコントローラと設け、かかるテストモードコントローラにより試験動作のときにビット線とメモリセルとの間のＹ系選択回路を全非選択状態にし、上記第２のスイッチをオン状態にし、上記第１のスイッチ回路により書き込み回路と上記第１の外部端子を接続し、測定回路により動作電圧の供給と電流を測定する。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。消去状態又は書き込み状態にされる不揮発性メモリセルに対して消去状態から書き込み状態にする書き込み電圧を与える書き込み回路に第１のスイッチ回路により内部回路で形成された動作電圧と第１の外部端子から供給される動作電圧との切り替えを行い、Ｙ系の選択回路によって選択され、上記不揮発性メモリセルの複数に対応して設けられたビット線と回路の接地電位との間に第２のスイッチ回路を設け、試験動作のときにビット線とメモリセルとの間のＹ系選択回路を全非選択状態にするテストモードコントローラを設けてなる複数の不揮発性記憶装置をウェハ上に形成し、かかる不揮発性記憶装置に対してプローブ検査をして高温放置を行い、その後にテストモードコントローラにより上記ビット線とメモリセルとの間のＹ系の選択回路を全選択状態にし、上記第２のスイッチをオン状態にし、上記第１のスイッチ回路により書き込み回路と上記第１の外部端子を接続し、測定回路により動作電圧の供給と電流を測定して不良品を除いた良品チップを組み立てて、組み立てられた複数の不揮発性記憶装置に対して共通の試験装置により複数回にわたって消去／書き込みの耐久試験を行う。
【０００８】
【発明の実施の形態】
図１には、この発明に係る不揮発性記憶装置の一実施例の概略回路図が示されている。この実施例の不揮発性記憶装置は、一括消去型の不揮発性記憶装置であり、いわゆるＮＯＲ型のフラッシュメモリに向けられている。メモリアレイ部は、代表として４本のメインビット線ＭＢＬと、それぞれのメインビット線ＭＢＬに対してビット線の延長方向に設けられた２つのサブビット線ＳＢＬと、２本のワード線と、上記ワード線方向に並ぶサブビット線ＳＢＬに対応して設けられ、ワード線の延長方向に配置される共通のソース線とが例示的に示されている。
【０００９】
不揮発性メモリセルは、ソース，ドレインと、ソースとドレインに挟まれた半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、かかるフローティングゲート上に絶縁膜を介して設けられたコントロールゲートからなるスタックド構造とされる。かかるメモリセルは、上記サブビット線ＳＢＬとワード線の交点に配置され、上記コントロールゲートがワード線に接続され、ドレインがサブビット線ＳＢＬに接続され、ソースがソース線に接続される。
【００１０】
上記メインビット線ＭＢＬとサブビット線ＳＢＬとの間には、選択スイッチＭＯＳＦＥＴが設けられる。これらのスイッチＭＯＳＦＥＴのうち、サブゲートデコーダ・ドライバＳＧ−Ｄｅｃ＋Ｄｒにより形成された選択信号により１つのスイッチＭＯＳＦＥＴ（ＳＥＬ−Ｇａｔｅ）がオン状態になり、それぞれのメインビット線ＭＢＬには１つのサブビット線ＳＢＬが接続される。上記複数のワード線ＷＬは、Ｘデコーダ・ドライバＸ−Ｄｅｃ＋Ｄｒで形成された選択信号により１つのワード線ＷＬが選択される。
【００１１】
上記メインビット線ＭＢＬは、スイッチＭＯＳＦＥＴからなるＹゲート（Ｙ−Ｇａｔｅ）を介して書き込みパルス印加回路の出力ノードに接続される。上記Ｙゲートは、ＹデコーダＹ−Ｄｅｃにより選択される。上記書き込みパルス印加回路は、書き込み回路を構成する。上記メインビット線ＭＢＬは２組に分割され、それぞれに対して上記書き込み回路が設けられる。上記２個の書き込み回路の出力ノードが接続される信号線は、一対とされて選択スイッチＭＯＳＦＥＴを介して差動のセンスアンプＳＡの入力端子に接続される。上記スイッチＭＯＳＦＥＴは、ベリファイイネーブル信号（Ｖｅｒｉｆｙ＿ＥＮ）により制御される。
【００１２】
例えば、通常の読み出し動作、あるいは書き込みベリファイ動作では上記Ｙゲート（Ｙ−Ｇａｔｅ）により一対のメインビット線ＭＢＬが選択され、一方のメインビット線ＭＢＬには選択されたサブビット線ＳＢＬを介して流れるメモリ電流が流れるようにされ、他方のメインビット線ＭＢＬはそのプリチャージ電圧が参照電圧として用いられる。センスアンプＳＡは、上記選択されたサブビット線ＳＢＬを介して流れるメモリ電流の有無に対応したメインビット線ＭＢＬの電位変化を上記参照電圧を用いてセンスする。
【００１３】
この実施例では、テストモードコントローラとそれにより制御される複数のスイッチ回路が設けられる。スイッチ回路は、上記書き込み回路に対して内部回路で構成されたポンプ電源で形成された電圧と、外部端子としてのＢＬ電圧Ｐｉｎから入力された電圧との切り替えを行うものと、ワード線の選択回路に対して内部回路で構成されたポンプ電源で形成された電圧と、外部端子としてのＷＬ電圧Ｐｉｎから入力された電圧との切り替えを行うものと、上記メインビット線と回路の接地電位との間に設けられたスイッチＢＬＳＷとから構成される。特に制限されないが、上記書き込み回路にもスイッチが設けられて、上記外部端子としてのＢＬ電圧Ｐｉｎから入力された電圧がそのままＹゲートに伝えられるようにされる。
【００１４】
上記外部端子としてのＢＬ電圧Ｐｉｎ及びＷＬ電圧Ｐｉｎには、後述するような測定回路が接続される。測定回路は、可変電圧源と電流計Ａとから構成される。外部端子は、不揮発性半導体記憶装置がウェハ上に完成されたときにプローブによる電気的接続が行われるような電極（パッド）から構成される。それ故、上記測定回路はプローブを介して上記外部端子としてのパッドに接続される。
【００１５】
テストモードコントローラは、テストモードにされたときに上記Ｙゲートに対等して設けられたＹデコーダＹ−Ｄｅｃ、サブゲートデコーダＳＧ−Ｄｅｃ、ＸデコーダＸ−ｄｅｃ、書き込み回路のスイッチ及びスイッチＢＬＳＥの制御信号ＢＳを形成して、通常動作とは異なるＹゲート、セレクトゲートＳＥＬ−Ｇａｔｅ及びワード線の選択／非選択動作を行わせる。
【００１６】
図２には、上記テストモードコントローラの一実施例の概略構成図が示されている。テストモードコントローラは、特に制限されないが、設定系コマンドデコーダ＋コトローラ部と、実行系コントローラからなり、上記設定系コマンドデコーダ＋コントローラ部は、外部入力信号Ｃｔｒｌ、Ｉ／Ｏを受けて、各種デコーダ及びスイッチの初期設定を実施し、実行系コントローラ部は外部入力信号Ｃｔｒｌ、Ｉ／Ｏを受けて特定アドレスに対応したワード線ＷＬ及びビットＢＬの立ち上げ／立ち下げを行う。このテストモードコントローラによる直流試験動作については、次に説明する。
【００１７】
図３には、この発明に係る不揮発性記憶装置の一実施例の測定系回路図が示されている。この実施例は、前記図１の実施例に対応しており、ワード線の選択回路としてのＸデコーダ・ドライバＸ−Ｄｅｃ＋Ｄｒのうち、ドライバがＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴからなるＣＭＯＳインバータ回路から構成され、その動作電圧が与えられる電源線にスイッチを介してＷＬ電圧Ｐｉｎからの電圧が直接供給できるようにされている。また、同図においては、メインワード線ＭＢＬには、ビット線方向にもサブビット線が設けられることも表している。つまり、この実施例の不揮発性記憶装置では、上記メインビット線ＭＢＬの延長方向においても、サブビット線ＳＢＬがワード線の延長方向に２対ずつ、複数対が設けられるものである。
【００１８】
この実施例では、前記外部端子としてのＢＬ電圧Ｐｉｎには、電流計Ａと可変電圧源からなる測定回路が接続される。同様に、外部端子としてのＷＬ電圧Ｐｉｎにも、電流計Ａと可変電圧源からなる測定回路が接続される。他の構成は、前記図１の実施例と同じくであるので、その説明を省略する。
【００１９】
図４には、上記テストモードコントローラによるワード線ＷＬの短絡チェックに向けた直流試験動作を説明するための不揮発性記憶回路の測定系回路図が示され、図５にはそれに対応した動作波形図が示されている。テストクロックＴＣＫに対応して外部入力信号ＣｔｒｌとしてＴＳＭ１，ＴＳＭ２とＩ／Ｏが入力される。Ｉ／Ｏ端子からの信号は、そのビットの組み合わせによりテスト条件コードが指定される。例えば、この実施例のようなワード線ＷＬの短絡チェックに向けた直流試験動作では、ＳＧ（サブゲート）全選択＋ＷＬ電圧外部切換＋Ｙ全非選択＋ＢＬＳＷオンの条件が指示される。
【００２０】
図４において、ＹデコーダＹ−Ｄｅｃの出力信号が全てロウレベル（　’Ｌ’）にされてＹ全非選択状態となり、サブゲートデコーダＳＧ−Ｄｅｃの出力信号が全てハイレベル（　’Ｈ’）となり、メインビット線ＭＢＬとサブビット線ＳＢＬが全て接続される。そして、信号ＢＳがハイレベル（　’Ｈ’）になり、スイッチ回路ＢＬＳＷがオン状態となり、上記メインビット線ＭＢＬには回路の接地電位が与えられる。そして、ＷＬ電圧Ｐｉｎには、Ｖｗｌのような高い電圧が供給される。
【００２１】
この状態で、テストクロックＴＣＫに同期し、０番地（０＃）のＸアドレス信号Ａｄｄｒｅｓｓがが入力されて、ＸデコーダＸ−Ｄｅｃによりアドレス＃０のワード線の選択信号（　’Ｌ’）が形成され、上記電圧Ｖｗｌがドライバを構成するＰチャネルＭＯＳＦＥＴを介してアドレス＃０に対応した太い線で示したワード線ＷＬに伝えられる。一定時間ウエイト後、ＷＬ電圧ピンに流れる電流を電流計Ａでチェックする。つまり、上記選択ワード線ＷＬを中心にして、他の非選択ワード線ＷＬ、上記選択ワード線と交差するメインビット線ＭＢＬ、サブビット線ＳＢＬとの間の絶縁不良によるリーク電流の有無が電流計Ａにより測定される。例えば、アドレス＃０に対応したワード線のリーク電流がゼロであれば、良品（Ｐａｓｓ）と判定される。
【００２２】
以下、上記テストクロックＴＣＫに対応してＸアドレス信号＃１〜Ｘｍａｘまで変化させて、順次ワード線を選択状態にして上記のような試験電圧Ｖｗｌを供給する。例えばアドレス＃１のように、ＷＬ電流が測定されたなら絶縁不良（Ｆａｉｌ）として判定される。
【００２３】
図６には、上記テストモードコントローラによるメインビット線ＭＢＬの高抵抗・断線及び短絡チェックに向けた直流試験動作を説明するための不揮発性記憶回路の測定系回路図が示され、図７にはそれに対応した動作波形図が示されている。この実施例のようなメインビット線ＭＢＬの高抵抗・断線及び短絡チェックに向けた直流試験動作では、ＳＧ（サブゲート）全非選択＋ＢＬ電圧外部切換＋Ｘ全非選択＋ＢＬＳＷオン＋Ｖｅｒｉｆｙ＿ＥＮオフの条件が指示される。
【００２４】
図６において、ＸデコーダＸ−Ｄｅｃの出力信号が全てハイレベル（　’Ｈ’）にされてＸ全非選択状態となり、サブゲートデコーダＳＧ−Ｄｅｃの全出力信号が全てロウレベル（　’Ｌ’）となる。そして、信号ＢＳがハイレベル（　’Ｈ’）になり、スイッチ回路ＢＬＳＷがオン状態となり、上記メインビット線ＭＢＬには回路の接地電位が与えられる。そして、ＢＬ電圧Ｐｉｎには、Ｖｂｌのような高い電圧が供給される。
【００２５】
この状態で、テストクロックＴＣＫに同期し、０番地（０＃）のＹアドレス信号Ａｄｄｒｅｓｓがが入力されて、ＹデコーダＹ−Ｄｅｃによりアドレス＃０のメインビット線の選択信号（　’Ｈ’）が形成され、上記電圧Ｖｂｌが書き込みパルス印加回路のスイッチを介してアドレス＃０に対応した太い線で示したメインビット線ＭＢＬに伝えられる。これにより、かかるＹゲートのＭＯＳＦＥＴのオン抵抗値及びＢＬＳＷのＭＯＳＦＥＴのオン抵抗値に対応した比較的大きな電流が流れる。
【００２６】
もしも、ＹゲートのＭＯＳＦＥＴのオン抵抗値が大きいときには、アドレス＃１に対応したＭＯＳＦＥＴのようにＢＬ電流値が小さくなる。このような小さな電流しか流さないＭＯＳＦＥＴは、不良（Ｆａｉｌ）と判定し、所定の電流を流すＭＯＳＦＥＴは良品（Ｐａｓｓ）として判定する。最上位のアドレスＹｍａｘまで同様な動作を繰り返して行い、上記メインビット線ＭＢＬの高抵抗・断線及び短絡チェックに向けた直流試験動作を終える。
【００２７】
上記試験において、メインビット線ＭＢＬ相互に短絡不良があれば、スイッチ回路ＢＬＳＷにおいて２つのＭＯＳＦＥＴが並列接続されることにより、オン抵抗値が小さくなる分電流が増加するので判定することができる。逆に、断線があれば上記電流が流れないので判定することができる。また、Ｙゲート（Ｙ−Ｇａｔｅ）を構成するＭＯＳＦＥＴの特性不良のチェックのために、ＹデコーダＹ−Ｄｅｃを介して全Ｙゲートを非選択状態にする。つまり、Ｙゲートを構成するＭＯＳＦＥＴをオフ状態にする。そして、前記同様にスイッチ回路ＢＬＳＷをオン状態にして、全てのメインビット線ＭＢＬに回路の接地電位を供給する。この状態で、ＢＬ電圧Ｐｉｎから書き込み用、あるいはそれよりも高い電圧を印加し、Ｙゲートを構成するＭＯＳＦＥＴのリーク電流の有無を電流計Ａにより測定することもできる。
【００２８】
このようにＹ＝＃０〜Ｙｍａｘ番地のメインビット線ＭＢＬに対してにＢＬ電圧ピンの値を順次に印加し、それぞれにおいて一定時間ウエイト後、ＢＬ電圧ピンに流れる電流をチェックする。電流計Ａにおいては、回路が正常ならばオン状態のＭＯＳＦＥＴによる決まる一定の電流値を示すが、ＭＢＬ間リークやＭＢＬの半断線・高抵抗があつた場合異常な値を示す。
【００２９】
この実施例においては、微小欠陥検出を含めたメモリマット内の試験が可能となる。ＷＬ電圧及びＢＬ電圧を外部より制御でき、リーク対象部や高抵抗・半断線対象部を接地電位ＧＮＤにできることから、Ｉ−Ｖ（電流−電圧）測定を行うことで微小欠陥の検出が可能となる。
【００３０】
図８には、この発明に係る不揮発性記憶装置の一実施例の概略素子構造断面図が示されている。同図には、前記Ｙゲートを構成する高耐圧ＭＯＳとメモリセルの素子構造断面図が例示的に示されている。高耐圧ＭＯＳは、ｎ＋型のソース，ドレインは、高耐圧化のためにゲートＧａｔｅに対応した半導体領域がｎ−型にされ、ゲート絶縁膜も厚く形成される。高耐圧ＭＯＳの一方のソース，ドレインは、書き込み回路に至る配線が、多層配線と配線間のコンタクトによって導かれる。メインビット線ＭＢＬにおいても同様に配線経路によって接続される。
【００３１】
本願発明者の不良解析によれば、上記コンタクト部での製造工程で不良が発生し、そこに高抵抗が介在してしまう可能性が高い。このような高抵抗が介在すると、Ｙゲートがオン状態にされたときに書き込み動作のときの高電圧が上記高抵抗によって十分にメインビット線ＭＢＬに伝えられない。このように高電圧が伝えられないときには、１回の書き込み動作による書き込み量が減少し、複数回にわたる書き込み動作を必要とする。つまり、書き込み動作においては、書き込み／ベリファイの回数を増加させて所望の書き込み量（ＭＯＳＦＥＴのしきい値電圧のシフト量）を得ることととなる。
【００３２】
したがって、Ｙゲートが高抵抗不良の場合には、何回かの書き込み動作によってメモリセルのしきい値電圧が所定の書き込み状態にされる。しかしながら、消去／書き込みを１００回程度にわたって行う耐久試験においては、上記高抵抗不良が加速されて良品であったものが上記消去／書き込みの回数を重ねるに従い、ついには書き込み不良に至るものである。したがって、耐久試験において複数個の不揮発性記憶装置の中に１つでもかかる高抵抗不良のものが存在すると、それを消去状態から書き込み状態に変化させるのに必要な書き込みパルスの印加回数が多くなること、それを１００回も繰り返す中でのタイムオーバーで不良と判定されるために長時間を費やすこととになる。
【００３３】
この実施例においては、上記Ｙゲートの高抵抗不良は、図示のゲート絶縁膜の不良（ＴＤＤＢ破壊）や他のメインビット線、ワード線等のショート不良あるいは断線を含めて前記図６及び図７で説明した直流試験によってよって極く短い時間で検出することができる。この結果、上記耐久試験においては、かかる高抵抗不良の不揮発性記憶装置を排除できるから時間短縮化を図ることができる。
【００３４】
メモリセルは、第１ゲートＦＧがフローティングゲートとされ、第２ゲートＳＧがコントロールゲートとされるスタックド構造とされる。このようなメモリセルにおいては、サブビット線ＳＢＬからメモリセルのソース，ドレインに向けて垂直にコンタクトが形成される。この縦方向に設けられるコンタクトと上記第２ゲートＳＧの端部とは絶縁膜を挟んで配置される。このため、コンタクトの合わせズレ及び異物が存在すると、サブビット線ＳＢＬとワード線ＷＬとの間に弱いリークが形成されてしまう。このリークは動作時間とともに進み不良に至るので、前記耐久試験で検出するのに時間がかかる。
【００３５】
この実施例では、かかる弱リーク不良も前記図４及び図５で説明した直流試験によってよって極く短い時間で検出することができる。この結果、上記耐久試験においては、かかる弱リーク不良の不揮発性記憶装置を排除できるから時間短縮化を図ることができる。
【００３６】
図９には、この発明に係る不揮発性記憶装置の製造方法を説明するための一実施例のフローチャート図が示されている。前工程は、ウェハ上に半導体製造技術によって不揮発性半導体記憶装置を形成する工程である。ウェハ上に不揮発性記憶装置を構成する半導体チップが碁盤目状に形成されると、プローブ検査が実施される。プローブ検査では、半導体チップの電極にプローブが当てられて、ＩＣテスターと接続されて、かかるＩＣテスターから直流試験のための各種電圧の供給と電流の測定及び交流試験のための動作電圧の供給と動作用の信号パターンの入力及びそれに対応した出力信号がＩＣテスターに取り込まれて期待値と判定される。
【００３７】
高温放置（データリテンション）が実施されて、この発明に係るテストモードコントローラを用いたＤＣテストモード（前記直流試験）が実施される。このＤＣテストモードで不良になったものは、救済が可能であればビット線やワード線を予備のビット線やワード線に切り換えることにより救済される。つまり、ＤＣテストモードは、ウェハ上の半導体チップの試験であるために、そこでの不良検出は、ヒューズ等の切断等による予備回路への切り換えによる救済が可能になるものである。これにより、歩留り向上が図られる。
【００３８】
上記ＤＣテストモードにおいて、前記メモリマット内のショート系弱リーク不良除去、高圧系ＭＯＳの高抵抗不良等の半導体チップの検出されてその除去が行われる。そして、各半導体チップに分割し、組み立て工程では良品チップのみが行われるので、後の耐久試験で不良となるチップについての無駄な組み立てを排除することができ低コスト化に寄与するものとなる。
【００３９】
上記組み立て工程により、パッケージに搭載されて完成された不揮発性記憶装置は、消去／書き込みを例えば１００回繰り返すという耐久試験が実施される。この耐久試験においては、前記のような前記メモリマット内のショート系弱リーク不良除去、高圧系ＭＯＳの高抵抗不良等の半導体チップが排除されているので、そのテスト時間を大幅に短縮することができる。上記耐久試験によって良品とされた不揮発性記憶装置は、バーンイン（Ｂ／Ｉ）が実施され、初期不良を加速してテスタ選別により良品とされたものが出荷される。
【００４０】
以上説明したテストモードコントローラを用いたＤＣテストモードを実施することにより、Ｅ／Ｗ試験の大幅な時間短縮及び歩留まり向上が可能となる。つまり、前記のようにＥ／Ｗ試験時間が長い要因となる不良ポテンシャルを持ったチップをＤＣテストモードによってＥ／Ｗ試験前に除去できるためにかかる試験時間が短くなる。Ｅ／Ｗ試験は組立て品に対して実施している。他のチップとの組み合わせからなるスタックＣＳＰ品等で不揮発性記憶装置がＥ／Ｗ不良となると、同時にスタックされているＲＡＭやＣＰＵ等の他のチップや組立て費用が無駄となるが、上記ＤＣテストモードの実施によりＥ／Ｗ試験歩留りが向上すれば改善される。
【００４１】
また、不良解析ＴＡＴが短縮できる。従来はファンクション試験を使って、メモリマット内のデータ模様の入れ替えながら長いＥ／Ｗを行う等で解析を行っていたが、ＤＣテストモードではメモリセル、マット周りの主要信号に直接値を設定し解析できるため不良個所の特定が短時間で可能となる。
【００４２】
図１０には、この発明に係る不揮発性記憶装置の他の一実施例の概略回路図が示されている。この実施例の不揮発性記憶装置は、一括消去型の不揮発性記憶装置であり、いわゆるＮＡＮＤ型のフラッシュメモリに向けられている。このＮＡＮＤ型では、不揮発性メモリセルが直列形態に接続されてサブビット線が構成される。このようなＮＡＮＤ型においても、前記同様なテストモードコントローラが設けられ、メインビット線にスイッチ回路ＢＬＳＷが設けられ、外部端子としてのＢＬ電圧Ｐｉｎ、ＷＬ電圧Ｐｉｎや、切り換えスイッチが設けられる。
【００４３】
図１１には、この発明に係る不揮発性記憶装置の更に他の一実施例の概略回路図が示されている。この実施例の不揮発性記憶装置は、一括消去型の不揮発性記憶装置であり、いわゆるＡＮＤ型のフラッシュメモリに向けられている。このＡＮＤ型では、サブビット線に対応したメモリセルのソースが接続されるソース線が選択スイッチを介して共通のソース線に接続される。このようなＡＮＤ型においても、前記同様なテストモードコントローラが設けられ、メインビット線にスイッチ回路ＢＬＳＷが設けられ、外部端子としてのＢＬ電圧Ｐｉｎ、ＷＬ電圧Ｐｉｎや、切り換えスイッチが設けられる。
【００４４】
上記のようなＮＡＮＤ型あるいはＡＮＤ型のフラッシュメモリにおいても、前記テストモードコントローラやスイッチを用いて、前記図９に示したようＤＣテストモードを実施することにより、組み立て後に行われるＥ／Ｗ試験の大幅な時間短縮及び歩留まり向上が可能となる。同様に、ＤＣテストモードではメモリセル、マット周りの主要信号に直接値を設定し解析できるため不良個所の特定が短時間で可能となる。
【００４５】
以下、この発明に係るフラッシュメモリの動作の一例を説明する。特に制限されないが、以下の説明では多値（４値）のフラッシュメモリに向けられている。消去動作では、ワード線に負の高電圧が印加されて、フローティングゲートに蓄積された上記ゲート絶縁膜を介して電子のＦＮトンネル電流をフローティングゲートから基板側に流してフローティングゲートの電子を放出させる。
【００４６】
この消去動作は、まず第１消去ベリファイが実施される。例えば、ワード線の電圧を１．６Ｖに設定して読み出し動作を行ない、記憶トランジスタのきい値電圧が上記１．６Ｖ以下なら消去状態であるので何もしないで消去動作を終了させる。上記ワード線に対応された記憶トランジスタのうち１個でもオン状態のものがあれば、消去動作を実施する。つまり、ワード線に−１６Ｖのような負の高電圧が印加されて、フローティングゲートに蓄積された上記ゲート絶縁膜を介して電子のＦＮトンネル電流をフローティングゲートから基板側に流してフローティングゲートの電子を放出させる。
【００４７】
この後に第２消去ベリファイが実施される。この消去ベリファイは、前記第１消去ベリファイと同じであり、ワード線の電圧を１．６Ｖに設定して読み出し動作を行ない、記憶トランジスタのきい値電圧が上記１．６Ｖ以下になるまで繰り返し消去動作と消去ベリファイとを繰り返す。このような消去動作では、消去状態あるは既に消去状態にされた記憶トランジスタも含めて、ワード線単位での一括して消去動作が繰り返されるので消去状態（　”１１”）のしきい値電圧の分布は比較的広くなってしまう。そこで、消去状態（　”１１”）にしきい値電圧を狭くするようなデプリート防止処理が実施される。
【００４８】
前記のように一括消去動作が終了すると、デプリート検出が行われる。このデプリート検出では、ワード線の電圧を１．２Ｖとして、それ以下のしきい値電圧を持つ記憶トランジスタがなければそこで消去動作が終了する。１個でも上記１．２Ｖ以下のしきい値電圧を持つ記憶トランジスタが存在すると、それに対応して書き込みビットセットが行われ、指定ワード線つまり書き込み対象となる記憶トランジスタのコントロールゲートに例えば前記のように１８．１Ｖ（ボルト）のような書き込みワード線電圧を印加し、そのドレインつまりチャネルに例えば０Ｖの書き込み電圧を印加することによって行われる。この書き込みは、微小な書き戻しを目的とする。
【００４９】
これにより、書き込み対象となる記憶トランジスタでは、そのコントロールゲート及びチャネル間でＦＮ（Ｆｏｗｌｅｒ　Ｎｏｒｄｈｅｉｍ）トンネル現象が発生し、チャネルからフローティングゲートに電子が注入されて、そのしきい値電圧が上昇する。また、指定ワード線に結合され書き込み対象とされないメモリセルのドレインつまりチャネルには、例えば５Ｖの書き込み禁止電圧が印加され、そのコントロールゲート及びチャネル間の電圧が圧縮されてＦＮトンネル現象は発生せずメモリセルのしきい値電圧も変化しない。
【００５０】
このような書き込み（書き戻し）の書き込みベリファイを繰り返して実施することにより、上記デプリート検出された記憶トランジスタのしきい値電圧は、１．２Ｖ以上にされる。そして、消去状態（　”１１”）ワードディスターブ検出が行われ、ワード線の電圧を２．０Ｖに設定し、記憶トランジスタのしきい値電圧がかかるディスターブ電圧が２．０Ｖ以下であることを確認して消去動作を終了させる。もしも、１個の記憶トランジスタでも上記しきい値電圧が２．０Ｖを超えるものがあれば、消去不良として処理（異常終了）とされ、必要に応じて別セクタに切り換えられる。
【００５１】
この実施例の多値フラッシュメモリの書き込み動作は、まず最も高い第４のしきい値電圧を書き込み後の目標値とする記憶トランジスタつまり“０１”セルに対する書き込みバイアス動作から開始される。この“０１”セルに対する書き込みバイアス動作は、サーチ書き込み動作と通常書き込み動作及びそれぞれのベリファイ動作により実施される。つまり、“０１”セルに対応したデータラッチに書き込みの有無に対応したデータラッチ処理が行われ、複数回のサーチ書き込みとベリファイの後にパルス幅が１００μｓのように比較的長くされた書き込み動作が実施される。
【００５２】
この“０１”セルに対する書き込みは、しきい値電圧が４．８Ｖ以上になればよいから、上記のようにパルス幅を１００μｓの比較的大きくして１回でのしきい値電圧の変化分ΔＶｔｈを大きくして書き込み時間の短縮化を図るようにするものである。例えば、通常の書き込み特性を持つものでは、２回程度の書き込み動作によって終了される。このように前記サーチ書き込みを除いて当初から書き込みワード線電圧の印加時間を長くして比較的粗っぽく行われ、ベリファイ動作の所要回数も例えば２回で済むようにして、書き込み所要時間も相応して短くてすむように設定される。
【００５３】
“００”セル及び“１０”セルに対する書き込動作が上記同様にして行われる。つまり、書き込み開始時には前記のようなサーチ書き込みとベリファイが複数回挿入される。“００”セル及び“１０”セルに対する書き込動作によるしきい値電圧の分布は、比較的狭い範囲に納まるように高精度に制御される必要があるため、例えば“００”セルに対しては、前記サーチ書き込み後の通常書き込み動作において書き込みパルスの印加時間ＴＮ（Ｎ回目の書き込みパルスのパルス幅）が、ＴＮ＝１．２×（ＴＮ−１累積時間）−（ＴＮ−１累積時間）のように設定される。このことは、特に制限されないが、“１０”セルに対しても同様に行うようにされる。この結果、しきい値電圧の変化分ΔＶｔｈが小さくなり、ベリファイ動作の所要回数も例えば８回と多くなって、書き込み所要時間も、“０１”セルの数倍程度に長くされる。
【００５４】
書き込み動作時、メモリアレイの指定ワード線、つまりこの選択ワード線に結合される記憶トランジスタのコントロールゲートには、１８．１Ｖのような高電圧にされたワード線電圧が共通に印加される。このとき、メモリアレイの選択ワード線に結合される記憶トランジスタのうち、書き込み対象とされる記憶トランジスタ（以下、書き込み対象セルと称する）のドレインが結合されるビット線つまりグローバルビット線及びローカルビット線（以下、書き込み対象ビット線と称する）には、書き込みデータの論理値に応じて選択的に０Ｖ、２Ｖ、３Ｖが印加され、書き込み対象とされないメモリセル（以下、書き込み非対象セルと称する）のドレインが結合されるビット線（以下、書き込み非対象ビット線と称する）には、すべて５Ｖの書き込み禁止電圧とされる。
【００５５】
これにより、“０１”セル，“００”セルならびに“１０”セルのコントロールゲート及びチャネル間には、それぞれ１８Ｖ，１６Ｖあるいは１５Ｖの電圧が印加される形となり、各メモリセルのフローティングゲートには、ＦＮトンネル現象によって、そのコントロールゲート及びチャネル間電圧に応じた量の電子が注入され、相応してそのしきい値電圧が上昇する。つまり、“００”セルは、“０１”セルに比べてしきい値電圧の変化幅は小さく、さらに“１０”セルは“０１”セルに比べてしきい値電圧の変化幅は小さくてよいから、印加電圧を小さくしてしきい値制御性を高め、かつ素子の特性劣化を防止する。
【００５６】
上記のような“０１”セル，“００”セルならびに“１０”セルに対して書き込み動作が終了すると、“１１”セル，“１０”セルならびに“００”セルの順でエラティック／ディスターブ検出が実施される。まず“１１”セルについてワード線の選択レベルを２．０Ｖにし、そのしきい値電圧が消去状態の上限値を超えないこと（ディスターブ）を検出し、以下、“１０”セル及び“００”セルに対してワード線の選択レベルを３．２Ｖ、４．５Ｖにしてそれぞれのしきい値電圧の上限値を超えないこと、つまりはエラティック書き込みが行われていないことを検出する。
【００５７】
前記サーチ書き込みの後のベリファイ動作では、設定された電圧以上に書き込まれたことは検出できるが、決められてしきい値電圧の分布を超えて書き込まれてしまうことが検出できないので、この実施例のようなエラティック検出動作が必要になるものである。上記のようなエラティック／ディスターブ検出によりエラーが発生すると、消去動作が実施されて再び“０１”セルからの一連の書き込み動作が実施される。そして、かかるエラティック／ディスターブ検出で不良が２回目であると判定されたなら、以上終了となり、例えばかかるワード線（セクタ）は不良として可能なら予備のセクタに切り換えられる。
【００５８】
上記のように消去／書き込み動作は、複数回にわたる消去／消去ベリファイ、あるいは書き込み／書き込みベリファイによって実施されるので、書き込み特性の悪いＹゲートが存在すると、前記Ｅ／Ｗ耐久試験には長時間が費やされる。この実施例では、かかる書き込み特性の悪い、言い換えるならば、高抵抗とされるＹゲートＭＯＳＦＥＴを前記直流試験で排除できるからＥ／Ｗ耐久試験の短縮化が可能になる。
【００５９】
２値のフラッシュメモリでは、記憶トランジスタのしきい値の分布が“０”と“１”の２通りであり、基本的な消去／書き込みは４値の場合と同様であるが、許容されるしきい値分布の幅も広くできるから消去動作及び書き込み動作も前記４値に比べれば短い時間となる。
【００６０】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、不揮発性記憶装置の回路構成に応じて、前記スイッチ等が適宜に配置される。ＢＬ電圧ＰｉｎやＷＬ電圧Ｐｉｎは、外部端子に接続するものであってもよい。つまり、組み立て後にも前記のようなＤＣテストモードを実施できるようにするものであってもよい。この発明は、各種の不揮発性記憶装置とその製造方法に広く利用することができる。
【００６１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。消去状態又は書き込み状態にされる不揮発性メモリセルに対して消去状態から書き込み状態にする書き込み電圧を与える書き込み回路に第１のスイッチ回路により内部回路で形成された動作電圧と、第１の外部端子から供給される動作電圧との切り替えを行い、Ｙ系の選択回路によって選択され、上記不揮発性メモリセルの複数に対応して設けられたビット線と回路の接地電位との間に第２のスイッチ回路を設け、上記書き込み回路と上記ビット線との間のＹ系の選択回路を全非選択状態にするテストモードコントローラと設け、かかるテストモードコントローラにより試験動作のときにビット線とメモリセルとの間のＹ系選択回路を全非選択状態にし、上記第２のスイッチをオン状態にし、上記第１のスイッチ回路により書き込み回路と上記第１の外部端子を接続し、測定回路により動作電圧の供給と電流を測定することにより、予備回路への切り換えによる救済による歩留り向上、後の耐久試験で不良となるチップについての無駄な組み立てを排除することができ低コスト化、及び耐久試験の短縮化が可能になるという効果が得られる。
【００６２】
消去状態又は書き込み状態にされる不揮発性メモリセルに対して消去状態から書き込み状態にする書き込み電圧を与える書き込み回路に第１のスイッチ回路により内部回路で形成された動作電圧と第１の外部端子から供給される動作電圧との切り替えを行い、Ｙ系の選択回路によって選択され、上記不揮発性メモリセルの複数に対応して設けられたビット線と回路の接地電位との間に第２のスイッチ回路を設け、試験動作のときにビット線とメモリセルとの間のＹ系選択回路を全非選択状態にするテストモードコントローラを設けてなる複数の不揮発性記憶装置をウェハ上に形成し、かかる不揮発性記憶装置に対してプローブ検査をして高温放置を行い、その後にテストモードコントローラにより上記ビット線とメモリセルとの間のＹ系の選択回路を全選択状態にし、上記第２のスイッチをオン状態にし、上記第１のスイッチ回路により書き込み回路と上記第１の外部端子を接続し、測定回路により動作電圧の供給と電流を測定して不良品を除いた良品チップを組み立てて、組み立てられた複数の不揮発性記憶装置に対して共通の試験装置により複数回にわたって消去／書き込みの耐久試験を行うことにより、高信頼性とそのための試験時間の短縮化が可能になる。
【図面の簡単な説明】
【図１】この発明に係る不揮発性記憶装置の一実施例を示す概略回路図である。
【図２】図１のテストモードコントローラの一実施例を示す概略構成図である。
【図３】この発明に係る不揮発性記憶装置の一実施例を示す測定系回路図である。
【図４】この発明に係るテストモードコントローラによるワード線の短絡チェックに向けた直流試験動作を説明するための不揮発性記憶回路の測定系回路図である。
【図５】図４の動作を説明するための動作波形図である。
【図６】この発明に係るテストモードコントローラによるメインビット線ＭＢＬの高抵抗・断線及び短絡チェックに向けた直流試験動作を説明するための不揮発性記憶回路の測定系回路図である。
【図７】図６の動作を説明するための動作波形図である。
【図８】この発明に係る不揮発性記憶装置の一実施例を示す概略素子構造断面図である。
【図９】この発明に係る不揮発性記憶装置の製造方法を説明するための一実施例を示すフローチャート図である。
【図１０】この発明に係る不揮発性記憶装置の他の一実施例を示す概略回路図である。
【図１１】この発明に係る不揮発性記憶装置の更に他の一実施例を示す概略回路図である。
【符号の説明】
ＭＢＬ…メインビット線、ＳＢＬ…サブビット線、ＷＬ…ワード線、Ｙ−Ｄｅｃ…Ｙデコーダ、ＳＧ−Ｄｅｃ…サブゲートデコーダ、Ｘ−ｄｅｃ…Ｘデコーダ、ＢＬＳＷ…スイッチ回路、ＳＡ…センスアンプ。

Claims (7)

1. 消去状態又は書き込み状態にされる不揮発性メモリセルと、上記不揮発性メモリセルに対して消去状態から書き込み状態にする書き込み電圧を与える書き込み回路と、
   上記書き込み回路に対して内部回路で形成された動作電圧と、第１の外部端子から供給される動作電圧との切り替えを行う第１のスイッチ回路と、
   上記書き込み回路により形成された書き込み電圧を選択されたメモリセルに伝えるＹ系の選択回路と、
   上記Ｙ系の選択回路によって選択され、上記不揮発性メモリセルの複数に対応したビット線と回路の接地電位との間に設けられた第２のスイッチ回路と、
   試験動作を設定するテストモードコントローラとを備え、
   上記第１のスイッチは、試験動作のときに書き込み回路に対して上記第１の外部端子から供給される動作電圧を供給し、通常動作のときに書き込み回路に対して上記内部回路で形成された動作電圧を供給し、
   上記第１の外部端子には試験動作のときに動作電圧の供給と電流を測定する測定回路が接続され、
   上記第２のスイッチは、試験動作のときにオン状態にされ、
   上記テストモードコントローラは、上記第１と第２のスイッチの上記制御を含む試験動作の設定を行うことを特徴とする不揮発性記憶装置。
2. 請求項１において、
   上記第１の外部端子は、不揮発性記憶装置がウェハ上に完成された時点でチップ表面に設けられる試験用電極からなり、
   上記試験動作は、不揮発性記憶装置がウェハ上に完成された時点で行われるプロービング工程であることを特徴とする不揮発性記憶装置。
3. 請求項２において、
   上記ビット線は、書き込み回路とＹ選択回路を構成する第１ＭＯＳＦＥＴを介して接続されるメインビット線であり、
   上記メインビット線は、Ｙ選択回路を構成する複数の第２ＭＯＳＦＥＴを介して複数のサブビット線が設けられ、
   上記サブビット線に不揮発性メモリセルが接続されるものであり、
   上記テストモードコントローラは、上記試験動作のときに上記サブビット線とメインビット線とを接続するＹ系選択回路の全選択状態及び全非選択状態にする動作を有することを特徴とする不揮発性記憶装置。
4. 請求項３において、
   上記不揮発性メモリセルは、上記サブビット線と交差するように設けられるワード線との交点に配置されるものであり、
   上記ワード線の選択回路に対して内部回路で形成された動作電圧と、第２の外部端子から供給される動作電圧との切り替えを行う第３のスイッチ回路が更に設けられ、
   上記第３のスイッチは、試験動作のときにワード線の選択回路に対して上記第２の外部端子から供給される動作電圧を供給し、通常動作のときにワード線の選択回路に対して上記内部回路で形成された動作電圧を供給し、
   上記テストモードコントローラは、試験動作のときに全ワード線を全非選択状態にする動作を有し、
   上記第２の外部端子には試験動作のときに動作電圧の供給と電流を測定する測定回路が接続されることを特徴とする不揮発性記憶装置。
5. 消去状態又は書き込み状態にされる不揮発性メモリセルと、上記不揮発性メモリセルに対して消去状態から書き込み状態にする書き込み電圧を与える書き込み回路と、
   上記書き込み回路に対して内部回路で形成された動作電圧と第１の外部端子から供給される動作電圧との切り替えを行う第１のスイッチ回路と、
   上記書き込み回路により形成された書き込み電圧を選択されたメモリセルに伝えるＹ系の選択回路と、
   上記Ｙ系の選択回路によって選択され、上記不揮発性メモリセルの複数に対応したビット線と回路の接地電位との間に設けられた第２のスイッチ回路と、
   試験動作を設定するテストモードコントローラとを備える複数の不揮発性記憶装置をウェハ上に形成する工程と、
   上記ウェハ上に形成された不揮発性記憶装置に対して所定の試験を行うプローブ検査工程と、
   上記ウェハ上に形成された不揮発性記憶装置を高温放置する工程と、
   上記テストモードコントローラにより第１のスイッチを切り替えて書き込み回路に対して上記第１の外部端子から供給される動作電圧を供給し、上記第１の外部端子には動作電圧の供給と電流を測定する測定回路を接続し、上記第２のスイッチをオン状態にし、上記ビット線とメモリセルとの間のＹ系の選択回路を全非選択状態にして上記第１の外部端子からの電流を測定して、書き込み回路とビット線との間のＹ系選択回路を構成するＭＯＳＦＥＴの高抵抗不良、ショート不良及び弱リーク不良のチップを検出する直流試験工程と、
   上記直流試験工程により高抵抗不良、ショート不良及び弱リーク不良を除く良品チップを組み立てる組み立て工程と、
   上記組み立て工程により組み立てられた複数の不揮発性記憶装置に対して共通の試験装置により複数回にわたって消去／書き込み耐久試験工程とを含んでなることを特徴とする不揮発性記憶装置の製造方法。
6. 請求項５において、
   上記ビット線は、書き込み回路とＹ選択回路を構成する第１ＭＯＳＦＥＴを介して接続されるメインビット線であり、
   上記メインビット線は、Ｙ選択回路を構成する複数の第２ＭＯＳＦＥＴを介して複数のサブビット線が設けられ、
   上記サブビット線に不揮発性メモリセルが接続されるものであり、
   上記テストモードコントローラは、上記試験動作のときに上記サブビット線とメインビット線とを接続するＹ系選択回路を全選択状態又は全非択状態にすることを特徴とする不揮発性記憶装置の製造方法。
7. 請求項６において、
   上記不揮発性メモリセルは、上記サブビット線と交差するように設けられるワード線との交点に配置されるものであり、
   上記ワード線の選択回路に対して内部回路で形成された動作電圧と、第２の外部端子から供給される動作電圧との切り替えを行う第３のスイッチ回路が更に設けられ、
   上記直流試験工程において、上記テストモードコントローラにより全サブビット線が選択状態にされて、上記第３のスイッチによりワード線の選択回路に対して第２の外部端子から動作電圧を供給し、上記第２の外部端子には動作電圧の供給と電流を測定する測定回路が接続されて、各ワード線毎のリーク不良のチップの検出も行われることを特徴とする不揮発性記憶装置の製造方法。

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