KR0145164B1 - 워드선 용장 비휘발성 반도체 메모리 - Google Patents

Abstract

본 발명의 목적은 워드 용장이 실행될 수 있는 플래시 메모리를 실현하는데 있다. 불량 메모리 셀은 워드선의 단위로 용장 비휘발성 메모리 셀로 대체하기 위해 워드 용장이 실행되는 비휘발성 반도체 메모리에 있어서, 소스선은 워드선 WL1,WL2,… 과 평행하게 1:1 대응 관계로 배열된 복수의 라인 SL1,SL2,SL3,… 이다. 상기 소스선은 제 1 스위칭 수단 TrA1,TrA2,…을 통해 제 1 공통 소스선 CSL1에 접속되는데, 상기 제 1 스위칭 수단은 판독 또는 기록시에 워드선에 인가되는 전압으로 인해 선택적으로 도통한다. 소스선은 또한 소거시에 도통하는 제 2 스위칭 수단 TrB1,TrB2,…을 통해 제 2 공통 소스선 SCL2에 접속된다.

Description

워드선 용장 비휘발성 반도체 메모리

제 1 도는 플래시 메모리의 셀구조를 도시한 도면.

제 2a 도 및 제 2c 도는 플래시 메모리를 판독, 기록 및 소거하는 방법을 도시한 설명도.

제 3 도는 컬럼 용장이 실행되는 종래의 플래시 메모리의 구성도.

제 4 도는 제 3 도에 도시된 플래시 메모리의 셀 매트릭스의 평면도.

제 5 도는 과도한 소거를 보여주는 설명도.

제 6 도는 종래의 플래시 메모리에서 워드 용장이 실행될 때 발생하는 문제점을 도시한 설명도.

제 7 도는 본 발명의 제 1 실시예에 따른 플래시 메모리의 구성도.

제 8 도는 제 1 실시예의 플래시 메모리에 있는 셀 매트릭스의 평면도.

제 9 도는 본 발명의 제 2 실시예에 따른 플래시 메모리의 구성도.

제 10 도는 제 2 실시예의 플래시 메모리에 있는 셀 매트릭스의 평면도.

제 11 도는 본 발명의 제 3 실시예에 따른 플래시 메모리의 구성도.

제 12 도는 제 3 실시예의 플래시 메모리에 있는 셀 매트릭스의 평면도.

* 도면의 주요 부분에 대한 부호의 설명

2 : 로우 리코더 3 : 컬럼 디코더

4 : 컬럼 스위치 어레이 5 : 센스 증폭기

6 : 기록 증폭기 7 : 소스선 제어 회로

8 : 용장 ROM 9 : 일치성 검출기

본 발명은 플래시 메모리로서 언급되기도 하는 완전히 또는 부분적으로 일괄 소거 가능한 비휘발성 반도체 메모리에 관한 것으로, 특히 불량 메모리가 워드선 단위로 용장 메모리 셀로 대체되는 워드선 용장 플래시 메모리에 관한 것이다.

최근에, 비휘발성 메모리 분야에서는 데이타를 전기적으로 재기록할 수 있고 비트당 비용을 저감하며 크기를 축소하고 대용량을 제공하는 셀 구조를 갖는 소자를 개발하려는 시도가 행해져 왔다. 이는 자기 메모리 매체를 반도체 메모리로 대체하기 위한 것이다. 대용량 및 저비용을 실현하기 위한 셀 구조는 EPROM 셀 구조와 유사하게 각 셀이 단일 부동 게이트를 갖는 1 개 트랜지스터/1 셀 구조이다.

플래시 메모리에서 조차도, 용장 즉, 불량 메모리 셀을 여분의 용장 메모리 셀로 대체하는 기술이 생산 수율을 향상시키고자 하는 노력의 일환으로 실시되고 있다.

DRAM 또는 SRAM에서 용장이 실시될 경우, 불량 메모리 셀이 속하는 로우 또는 컬럼상의 모든 메모리 셀이 대체된다. 특히 로우(워드선) 용장이 시도될 때 워드선의 방향을 로우로 간주하고 비트선의 방향을 컬럼으로 간주하면, 하나 또는 그 이상의 용장 워드선과 이 워드선의 로우상에 접속될 메모리 셀이 제조된 다음, 불량 메모리 셀이 접속되는 워드선이 용장 워드선에 대체된다. 대체는 제조된 용장 워드선의 수만큼 반복될 수 있다. 컬럼 용장이 시도될 경우, 하나 또는 그 이상의 용장 비트선과 이 비트선의 컬럼상에 접속될 메모리 셀이 제조된 다음, 불량 메모리 셀이 접속되는 비트선이 용장 비트선으로 대체된다.

종래의 플래시 메모리의 경우에는 과도하게 소거되는 셀 때문에 로우 용장을 실현하기가 어려웠다. 소거시에 과잉 전자가 메모리 셀의 부동 게이트에 인입될 경우, 부동 게이트는 포지티브가 된다. 메모리 셀이 선택되지 않을 때 조차도, 메모리 셀이 접속되는 비트선을 통해 누설 전류가 흐른다. 그 결과 정확한 판독이 곤란하게 된다. 이러한 메모리 셀을 과잉 소거 셀이라 한다.

상술한 플래시 메모리에 있어서, 공통 소스선에 고전압을 인가하고 블록내의 모든 워드선을 접지시킴으로써 소거가 행해진다. 워드선이 접지되기 때문에 소거 조건은 대체된 워드선에 접속되는 모든 메모리 셀에 적용된다. 대체된 워드선에 접속되는 메모리 셀에는 기록이 행해지지 않는다. 따라서 소거가 몇 번 실행된 후에, 메모리 셀은 실패없이 과잉 소거 상태로 들어간다. 따라서 플래시 메모리에서는 로우 용장을 행하기가 어렵다.

일반적으로 워드선은 비트선의 밑에 있다. 제조 공정시에, 워드선은 비트선보다 먼저 형성된다. 면지가 달라붙는 등의 원인으로 인해 불량이 발생할 확률은 비트선보다 워드선이 더 높다. 따라서 비트선 용장뿐만 아니라 워드선 용장의 실시도 요망된다.

본 발명의 목적은 로우(워드선) 용장이 가능한 플래시 메모리를 실현하는데 있다.

본 발명에 따른 비휘발성 반도체 메모리는 복수의 워드선고, 이 워드선에 수직인 복수의 비트선과, 복수의 비휘발성 메모리 셀을 구비하는데, 상기 비휘발성 메모리 셀 각각은 하나의 워드선에 접속된 제 1 전극과 하나의 소스선에 접속된 제 2 전극을 포함한다. 비휘발성 반도체 메모리는 또한 하나 또는 그 이상의 용장 워드선과 복수의 용장 비휘발성 메모리 셀을 구비하는데, 상기 용장 비휘발성 메모리 셀 각각은 하나의 용장 워드선에 접속된 제어 전극, 하나의 비트선에 접속된 제 1 전극 및 하나의 소스선에 접속된 제 2 전극을 포함한다. 비휘발성 반도체 메모리에 있어서, 비휘발성 메모리 셀에서 불량이 발생할 때 용장 워드선이 용장 워드선이 불량 메모리 셀을 워드선의 단위로 용장 비휘발성 메모리 셀로 대체하는데에 사용될 수 있도록 로우 용장이 행해진다. 전술한 목적을 달성하기 위해서, 소스선은 워드선과 평행하게 1:1 대응 관계로 배열된 복수의 라인으로 실현된다. 소스선은 워드선에 접속된 게이트를 가지며 판독 또는 기록시에 워드선에 인가되는 전압으로 인해 선택적으로 도통하는 제 1 스위치 수단을 통해 제 1 공통 소스선에 접속된다. 소스선은 소거시에 도통하는 제 2 스위칭 수단을 통해 제 2 공통 소스선에 접속된다.

본 발명의 출원인은 일본 특허 출원 제 4-6755 호에서 소스선이 워드선과 평행하게 1:1 대응 관계로 배열된 플래시 메모리에 대해 기술하였다. 플래시 메모리는 워드선에 인가되는 신호로 구동되는 스위치 수단을 포함하는데, 상기 스위치 수단은 선택된 비휘발성 메모리 셀이 접속되는 소스선만이 선택되어 판독 또는 기록시에 소정의 전압을 갖는 공통 소스선에 접속될 수 있도록 소스선상에 설치된다. 워드 용장이 행해지는 플래시 메모리에 이러한 구성을 적용시키면, 대체된 비휘발성 메모리 셀에서 발생하는 과잉 소거 문제를 해결할 수 있다.

본 발명에 따른 판독용 비휘발성 반도체 메모리에 있어서, 관련 비휘발성 메모리 셀이 접속되는 소스선은 제 1 공통 소스선에 선택적으로 접속되고, 다른 소스선은 부동 상태로 들어간다. 따라서 판독시에, 대체된 워드선에 접속된 비휘발성 메모리 셀의 소스선은 부동 상태로 들어간다. 따라서 비휘발성 메모리 셀이 과잉 소거 상태로 들어가더라도 비트선을 통해 비휘발성 메모리 셀에는 전류가 흐르기 않게 되므로 비트선에 접속된 비휘발성 메모리 셀의 판독에 나쁜 영향을 미치지는 않는다.

첨부된 도면과 관련한 이하의 설명을 통해 본 발명을 보다 명백하게 이해할 수 있을 것이다.

본 발명의 바람직한 실시예를 상세히 설명하기에 앞서 본 발명과 종래 기술과의 차이점을 보다 분명히 이해할 수 있도록 종래의 플래시 메모리에 대해 설명하기로 한다.

제 1 도는 플래시 메모리에 대한 전형적인 셀 구조의 예를 도시하고 있다.

제 1 도에서, 참조 부호(201)은 제어 전극(또는 제어 게이트(CG))을, (202)는 부동 게이트(FG)를, (203)은 소스(S)를, (204)는 드레인(D)을, (205)는 산화막(212)으로 피복된 기판(베이스)을, (211)은 제어 게이트(201)에 접속된 워드선을, 그리고 (214)는 드레인(204)에 접속된 비트선을 표시하고 있다. 부동 게이트(202)와 베이스(205)사이에는 터널 산화막이 개재되어 있다.

제 2a 도 내지 제 2c 도는 플래시 메모리를 판독, 기록 및 소거하는 방법을 설명하고 있다. 제 2b 도는 기록 방법을, 제 2c 도는 소거 방법을 도시하고 있다.

제 2a 도에 도시된 바와 같이, EPROM을 판독하는 것과 유사하게 플래시 메모리를 판독하기 위해서, 소스에는 0V가 인가되고 드레인(비트선)에는 약 1V가 인가되며 제어 게이트(워드선)에는 약 5V가 인가된다. 다음에 센스 증폭기는 전류가 비트선을 통해 흐르는지 판정한다. 제 2b 도에 도시된 것처럼, 기록을 위해서는 소스(S)에 0V가 인가되고 드레인(D)에 약 6V가 인가되며 제어 게이트(CG)에 약 12V가 인가된다. 이로 인해 드레인 근처에서 애벌런치 항복이 일어난다. 다음에 애벌런치 항복으로 인한 열이온이 부동 게이트(FG)에 주입된다. 제 2c 도에 도시된 바와 같이, 소거를 위해서는 소스(S)에 약 10V가 인가되고 드레인(D)은 개방되며 제어 게이트(CG)에 약 0V가 인가된다. 다음에 부동 게이트(FG)와 소스(S) 사이에 높은 전계가 인가된다. Fowler Nordheim 터널링 효과로 인해, 부동 게이트(FG)로부터 소스(S)로 전자가 유입된다. 소스는 공통선에 접속된다. 공통 소스선에 접속된 모든 셀에 대해 소거가 행해진다. 모든 전극은 판독 조건에 의해 결정되는 드레인과 소스간의 관계를 고려하여 명칭지어진 것이다. 편의상 그러한 명칭은 기록 및 소거등에 사용된다. 즉, 비트선에 접속된 전극은 동작 모드와는 관계없이 드레인으로서 불리운다.

상술한 바와 같이, 플래시 메모리에서 조차도 용장 즉, 불량 메모리 셀을 여분의 용장 메모리 셀로 대체하는 기술이 행해진다.

제 3 도는 컬럼 용장이 행해지는 종래의 플래시 메모리의 구성을 도시하고 있다. 제 4 도는 플래시 메모리의 셀 매트릭스의 평면도이다.

제 3 도 및 제 4 도에서, WL1, WL2, …, WLn은 워드선을, BL1, BL2, …, BLn은 비트선을, Ce11, Ce12, …, Cemn(m과 n은 양의 정수)은 메모리 셀을, CSL은 소스선을, DWL1 및 DWL2 는 용장 워드선을, DBL1 및 DBL2는 용장 비트선을,DCe11, DCe12,…, DCeij(여기서, i=m, j=2)는 용장 메모리 셀을 표시한다.

참조 번호(23)은 로우 디코더를, (33)은 컬럼 디코더를, (43)은 로우 선택기 스위치 어레이를, (44)는 용장 로우 선택기 스위치 어레이를, (53)은 기록 증폭기 및 센스 증폭기를, (73)은 소스선 제어 회로를, (83)은 용장 위치 메모리 ROM 및 일치성 검출기를 표시한다.

이러한 구성은 이미 알려진 것이므로 그에 대한 상세한 설명은 생략하기로 한다. 도면에서는 소스선 CLS이 메모리 매트릭스의 워드선과 평행하게 배열되어 있으나 비트선과 평행하게 배열될 수도 있다.

제 3 도는 켤럼 용장이 행해지는 플래시 메모리의 예를 도시하고 있다. 그러나 상술한 바와 같이 종래의 플래시 메모리에서의 과잉 소거 셀의 발생 때문에 로우 용장은 실현하기가 어렵다.

이제 과잉 소거 셀에 대해 설명하기로 한다.

제 2a 도 내지 제 2c 도와 관련하여 상술한 바와 같이, 플래시 메모리에서 정보의 저장은 전하가 부동 게이트(FG)로 주입되는지의 여부에 따라 메모리 셀의 임계 전압 Vth이 변화된다는 사실에 기초한다. 전하가 주입될 때 임계 전압 Vth 은 상승한다. 전하가 주입되지 않을 때 즉, 전하가 인출될 때는 임계 전압 Vth이 감소한다. 이러한 현상을 이용하여, 두개의 임계 전압 Vth 들간의 중간 전압은 판독시에 인가된다.

상술한 바와 같이, 공통 소스선에 접속된 모든 셀에 대해 소거가 행해진다. 소거후에 메모리 셀의 상태는 메모리 셀들간의 특성차 및 메모리 셀에서의 데이타 존재 유무에 따라 서로 다르다. 특히 과잉 전자가 소거시에 메모리 셀의 부동 게이트(FG)로부터 인출될 경우 게이트(FG)는 포지티브가 된다. 메모리 셀이 선택되지 않을때 조차도, 메모리 셀이 접속되는 비트선을 통해 누설 전류가 흐른다. 그 결과, 정확한 판독이 곤란하게 된다. 이러한 메모리 셀을 과잉 소거 셀이라 칭한다. 과잉 소거 셀의 영향은 기록동안 두드러진다. 그러나 기록시의 영향은 판독시와 비교하여 무시할 만한 것이다. 따라서 이하에서는 판독시의 영향에 대해서만 설명하기로 한다. 제 5 도는 상이한 데이타를 저장하는 메모리 셀의 소거 동작시의 차이를 보여주는 설명도이다.

일반적으로 데이타 0은 전자가 부동 게이트(FG)로 주입되는 상태 즉, 기록이 행해지는 상태를 나타낸다.

데이타 1은 전자가 부동 게이트(FG)로 주입되지 않은 상태를 나타낸다. 판독시에 메모리 셀을 턴온시키는 임계 전압 Vth 은 1을 갖는 메모리 셀에서보다 0 을 갖는 메모리 셀에서 더 높다. 제 2a 도에 표시된 전압이 판독시에 인가될 경우, 1을 갖는 메모리 셀은 턴온되어 전류가 관련 비트선을 통해 흐르게 한다. 그러나 0 을 갖는 메모리 셀은 턴 오프되어 전류가 관련 비트선을 통해 흐르지 않게 한다. 소거는 모든 메모리 셀의 임계 전압 Vth이 데이타 1 에 대응하는 레벨까지 감소되도록 즉, 0을 갖는 메모리 셀의 임계 전압 Vth이 데이타 1에 대응하는 레벨까지 감소되도록 행해진다. 이러한 소거로 인해 0을 갖는 메모리 셀의 임계 전압 Vth은 제 5 도에 도시된 것처럼 변하게 된다. 0을 갖는 메모리 셀의 임계 전압 Vth은 데이타 1에 대응하는 레벨보다 더 낮아진다. 판독 전압(5V)이 메모리 셀의 제어 게이트(CG)에 인가되지 않더라도 메모리 셀을 턴온시키는 전압 레벨까지 임계 전압이 감소될 경우, 메모리 셀이 선택되지 않을때 조차도 누설 전류는 메모리 셀이 접속되는 비트선을 통해 흐른다. 이는 판독이 정확히 이루어질 수 없는 과잉 소거 상태를 초래한다. 이러한 상태를 방지하기 위해서, 소거가 행해지기 전에, 메모리 셀의 상태와는 관계없이 모든 메모리 셀에 대해 기록이 행해진다. 그후 소거가 시작된다.

제 6 도는 로우 용장이 실시되는 플래시 메모리의 과잉 소거 셀을 보여주는 설명도이다. 제 6 도에서, 워드선 WL1은 용장 워드선 DWL으로 대체된다.

불량의 원인으로는 여러가지 요소를 생각해 볼 수 있다. 예를들어, 워드선WL1과 소자의 소스선 또는 접지선간의 단락 회로가 불량의 원인이 된다. DRAM 또는 SRAM이 관련되는 한, 일단 그러한 워드선이 용장 워드선으로 대체되기만 하면 문제는 발생하지 않는다. 그러나 상술한 바와 같이 플래시 메모리의 경우, 공통 소스선 CLS에 고전압이 인가되고 블록내의 모든 워드선을 접지시킴으로써 소거가 이루어진다. 워드선 WL1이 접지되어 있기 때문에, 제 2c 도에 도시된 소거 조건이 대체된 워드선 WL1에 접속된 모든 메모리 셀에 적용된다. 대체된 워드선 WL1에 접속된 메모리 셀에 대해서는 기록이 행해지지 않는다.

따라서 소거나 몇번 행해진 후에, 메모리 셀은 실패없이 과잉 소거 상태로 들어간다. 대체된 워드선에 접속된 메모리 셀은 여전히 비트선에 접속된다. 따라서 메모리 셀이 과잉 소거 상태로 들어갈 경우, 판독이 정확히 행해지지 않는다. 워드선 WL1이 소자의 소스선 또는 접지선과 단락되는 불량 원인 이외에도, 워드선 WL1이 접지되지 않을때 조차도 소거 조건에 근사한 조건이 설정된다. 따라서 메모리 셀이 차츰 과잉 소거 상태로 들어간 가능성이 크다.

상술한 이유로 인해 플래시 메모리에서 로우 용장을 실행하기가 곤란하다.

제 4 도의 플래시 메모리에 있는 셀 매트릭스의 평면도에 도시된 바와 같이, 일반적으로 워드선은 비트선 아래에 놓인다. 제조 과정에서 워드선은 비트선보다 먼저 형성된다. 먼지가 달라붙는 등의 원인으로 불량이 발생할 확률은 비트선보다 워드선이 더 높다. 따라서 비트선 용장뿐만 아니라 워드선 용장도 행하는 것이 바람직하다.

제 7 도는 본 발명의 제 1 실시예의 구성을 도시하고 있다. 제 8 도는 플래시 메모리의 셀 매트릭스를 도시한 평면도이다.

제 7 도에서, 참조 부호 (2)는 로우 디코더, (3)은 컬럼 디코더, (4)는 컬럼 선택기 스위치 어레이, (5)는 센스 증폭기, (6)은 기록 증폭기, (7)은 소스선 제어 회로, (8)은 용장 위치 메모리 ROM, (9)는 일치성 검출기, WL1, WL2, …WLn은 로우 디코더(2)가 선택 신호를 출력하는 워드선, BL1, BL2, …, BLn은 비트선, CSL1은 제 1 공통 소스선, CSL2은 제 2 공통 소스선, SL1, SL2, …SLn은 소스선, Ce11, Ce12, …,Ceij는 메모리 셀, DWL1 및 DWL2는 용장 워드선, DSL1 및 DSL2는 용장 소스선, DCe11, DCe12, …, DCekl은 용장 메모리 셀, TrA1, TrA2, …는 제 1 스위치, DTrA1 및 DTrA2는 용장 제 1 스위치, DTrB1 및 DTrB2는 용장 제 2 스위치를 표시한다.

판독 또는 기록시에, 로우 디코더(2)는 어드레스 신호를 디코딩하고, 액세스될 메모리 셀이 접속되는 워드선을 선택하며, 워드선에 전압을 인가한다. 소거의 경우, 주어진 블록내의 모든 워드선은 접지된다. 즉, 0V가 인가된다. 판독의 경우, 선택된 워드선에 5V가 인가되고, 선택되지 않은 워드선에는 0V가 인가된다. 기록의 경우, 선택된 워드선에는 12V가 인가되고 선택되지 않은 워드선에는 0V가 인가된다.

판독 또는 기록의 경우, 컬럼 디코더(3)는 어드레스 신호를 디코딩하고 컬럼 선택 신호를 출력한다. 컬럼 선택 신호에 응답하여, 컬럼 선택시 스위치 어레이(4)의 트랜지스터는 액세스될 메모리 셀이 접속되는 비트선을 센스 증폭기(5) 또는 기록 증폭기(6)에 접속된 신호선 RWL 에 접속시킨다. 소거의 경우, 컬럼 선택기 스위치 어레이(4)의 모든 트랜지스터는 차단 상태로 들어가고 모든 비트선은 부동 상태로 들어간다.

판독의 경우, 센스 증폭기(5)는 신호선 RWL1에 1V를 인가하고 전류가 신호선 또는 선택된 비트선을 통해 흐르는지를 판정한다. 기록의 경우, 기록 증폭기(6)는 기록될 데이타에 따라 신호선 RWL을 6V 또는 0V로 설정된다.

판독 또는 기록의 경우, 소스선 제어 회로(7)는 제 1 공통 소스선 CSL1을 0V로 설정하고 제 2 스위치 제어선 SCL을 모든 제 2 스위치가 턴오프되게 하는 전압으로 설정한다. 소거의 경우, 소스선 제어 회로(7)는 제 2 스위치 제어선 SCL을 모든 제 2 스위치가 턴오프되게 하는 전압으로 설정한다.

용장 ROM(8)은 서로 대체된 불량 워드선의 어드레스를 저장한다. 일치성 검출기(9)는 어드레스 신호를 용장 ROM(8)에 저장된 워드선의 어드레스와 비교한다. 만일 어드레스값이 상호 일치할 경우, 일치성 검출기(9)는 로우 디코더(2)가 대체된 워드선을 선택해서는 안된다는 것을 표시하는 신호를 출력하고 용장 워드선을 선택하게 하는 전압을 인가한다. 용장 ROM(8)은 용장 워드선의 수만큼 워드선의 어드레스를 저장할 수 있을 정도의 큰 저장 용량을 가지고 있다. 두말할 필요도 없이, 일치성 검출기(9)는 어드레스 신호를 용장 워드선의 수만큼 워드선의 어드레스와 비교한다.

상술한 회로 소자를 구비한 세부 회로는 공지되어 있으므로 이에 대한 설명은 생략하기로 한다.

다음에, 워드선 WL1 이 용장 워드선 DWL1으로 대체되었다는 가정하에 이 실시예의 동작을 설명하기로 한다.

먼저, 메모리 셀 Ce21은 액세스된다. 메모리 셀 Ce21 로부터 데이타를 판독하는 경우, 소스선 제어 회로(7)는 제 2 스위치 제어선 SCL을 제 2 스위치가 턴온되게 하는 전압으로 설정한다. 따라서 모든 제어선 SL1, SL2,…은 제 2 공통 소스선 CSL2으로부터 분리된다. 이 때 소스선 제어 회로(7)는 제 1 공통 소스선 CSL1을 0V로 설정한다. 워드선 WL2에는 약 5V가 인가되고 다른 워드선에는 0V가 인가된다. 비트선 BL1에는 약 1V가 인가되고 다른 비트선에는 0V가 인가된다. 이로써 제 1 스위치 (TrA2)만이 턴온된다. 소스선 SL2은 제 1 공통 소스선 CSL1에 접속되어 0V로 된다. 다른 소스선은 부동 상태로 들어간다. 따라서 제 2a 도에 표시된 판독 조건은 메모리 셀 Ce21에만 적용된다. 다른 메모리 셀에서는 판독이 실행되지 않는다. 비트선 BL1에 접속된 다른 메모리 셀 특히, 대체된 워드선 WL1에 접속된 메모리 셀 Ce11이 과잉 소거 상태로 들어갈 경우, 메모리 셀 Ce11이 접속된 소스선 Sl1 이 부동 상태에 있기 때문에 비트선 BL1으로부터 메모리 셀 Ce11을 통해 소스선 SL1 으로는 전류가 흐르지 않는다. 비트선 BL1에서 메모리 셀 Ce21로 흐르는 전류는 정확히 검출될 수 있다.

0을 기록하는 경우, 워드선 WL2에는 약 12V가 인가되고 비트선 BL1에는 약 6V가 인가되며 제 1공통 소스선 CSL1에는 0가 인가된다. 제 1 스위치(TrA2)는 판독시와 마찬가지로 턴온된다. 제 2b 도에 표시된 전압 조건이 적용된다. 1을 기록하는 경우에는 비트선 BL1에 0V가 인가된다. 따라서 부동 게이트(FG)로는 전하가 주입되지 않는다. 동작은 0을 기록하는 경우와 동일하다.

소거의 경우, 모든 워드선 2A 에는 0V가 인가되고, 모든 비트선은 개방된다. 모든 제 2 스위치 TrB1, TrB2,…는 턴온된다. 제 2 공통 소스선 CSL2 에는 12V가 인가된다. 제 2c 도에 표시된 소거 조건은 대체된 로우형태로 어레이 되고, 대체에 사용되지 않는 용장 로우형태로 어레이된 것을 제외하고는 모든 메모리 셀에 적용된다.

판독 또는 기로그이 경우, 액세스가 대체된 워드선 WL1에 접속된 메모리 셀에서 얻어질 때, 일치성 검출기(9)는 메모리 셀의 어드레스가 용장 ROM(8)에 저장된 어드레스와 일치하는지를 검출하고, 로우 디코더(2)로 하여금 워드선 WL1의 선택을 허용하는 전압을 공급하지 못하게 하며, 로우 검출기(2)로 하여금 용장 워드선 DWL1의 선택을 허용하는 전압을 출력하게 한다. 상술한 판독 및 기록 조건은 용장 워드선 DWL1에 접속된 메모리 셀에 적용된다. 또한 동작에 있어서는, 통상의 메모리 셀이 액세스될 때 실행되는 것과 유사한 동작이 실행된다. 제 8 도는 제 1 실시예의 셀 매트릭스의 평면도이다.

제 8 도의 참조 부호는 제 7 도와 동일한 회로 소자를 표시하고 있다. 참조 부호 C11, C12, …는 비트선 BLi을 메모리 셀의 드레인과 등가인 활성 영역에 접속시키기 위한 접촉공을 표시하고 있다.

워드선은 폴리실리콘으로 구성된 제 2 층에 형성되고, 비트선은 알루미늄으로 구성된 상부층에 형성되며, 소스선과 드레인은 확산층에서 형성되고, 부동 게이트는 폴리실리콘으로 구성된 제 1 층에 형성된다

제 8 도에서, 메모리 셀은 종래의 플래시 메모리의 구조와 동일 구조로 되어 있다. 제 1 스위치 TrA1, TrA2, … 및 제 2 스위치 TrB1, TrB2,…는 워드선을 가로질러 배열된다. 따라서 워드 용장이 본 발명에 따라 실행되는 플래시 메모리는 칩의 면적이 증대되지 않고도 실현된다.

제 7 도에 있는 제 1 실시예의 플래시 메모리의 셀 매트릭스와 제 3 도에 있는 종래의 플래시 메모리의 셀 매트릭스와의 비교를 통해 알 수 있는 것처럼, 종래의 플래시 메모리의 소스선은 2 로우당 1 라인의 비율로 배열되어 있다. 또한 제 8 도와 제 4 도의 비교를 통해 알 수 있는 것처럼, 제 1 실시예의 플래시 메모리의 워드선에 평행하게 배열된 소스선의 수는 종래의 플래시 메모리에서의 수보다 2 배가 많다. 이로인해 칩 면적의 증가라는 결과가 초래된다. 제 2 실시예에서, 제 3 도의 플래시 메모리와 마찬가지로 소스선은 한줄 건넌 로우상에 배열된다.

제 9 도는 제 2 실시예의 플래시 메모리의 셀 매트릭스 회로를 도시하고 있다. 제 10 도는 셀 매트릭스의 평면도이다. 셀 매트릭스 이외의 구성 요소들은 제 7 도와 동일하다. 제 2 실시예의 플래시 메모리의 동작은 제 1 실시예와 동일하므로 이에 대한 세부 설명은 생략하고 차이점에 대해서만 설명하기로 한다.

제 9 도에 도시된 것처럼, 제 1 실시예와는 달리 제 2 실시예에서는 소스선이 인접한 2 개의 메모리 셀 로우 사이에 분배된다. 여기서 메모리 셀 Ce12, Ce22 및 Ce31은 제외된다. 이는 동일한 소스선에 접속된 2 개의 인접 로우상의 소스선에 접속된 2 개의 인접 로우상의 메모리 셀로 하여금 동일한 비트선에 접속되게 하는 경향이 있다. 동일한 소스선에 접속된 2개의 인접 메모리 셀 로우가 동일한 비트선에 접속되어 있다고 가정하면, 로우들 중 하나가 용장 메모리 셀 로우로 대체될 때 이 대체된 메모리 셀이 과잉 소거 상태로 들어갈 경우에는 다른 로우상의 메모리 셀들은 정확히 판독될 수 없다.

제 2 실시예의 회로 또한 다음과 같이 표현될 수 있다. 소스선은 한 줄 건넌 로우상에 배열되고 2 개의 인접 메모리 셀 로우 사이에 분배된다. 비트선들은 두 개의 계통으로 나누어진다. 동일한 컬럼상의 인접 로우의 메모리 셀은 상이한 계통의 비트선에 접속된다.

제 7 도와 제 9 도 또는 제 8 도와 제 10 도의 비교를 통해 알 수 있는 것처럼, 제 2 실시예에서는 소스선의 수가 더 작지만 메모리 셀은 세선화된다. 이는 고밀도 집적의 관점에서 허용 불가능한 메모리 셀 밀도의 저하라는 결과가 초래된다. 제 3 실시예는 이러한 결점을 극복하고 있다.

제 11 도는 제 3 실시예의 플래시 메모리의 회로를 도시하고 있다. 제 12 도는 플래시 메모리의 메모리 셀 매트릭스의 평면도이다. 제 3 실시예의 동작은 제 1 또는 제 2 실시예와 동일하므로 이에 대한 세부 설명은 생략하고 차이점에 대해서만 설명하기로 한다

제 11 도 및 제 12 도에 도시된 것처럼, 제 3 실시예의 플래시 메모리는 셀 매트릭스 의 위아래로 배열된 2 개의 컬럼 선택기 스위치 어레이를 가지고 있다. 여기에는 또한 두세트의 컬럼 디코더, 센스 증폭기 및 기록 증폭기가 제공되어 있다. 비트선은 두 개의 계통으로 분할 된다. 두 시스템 중 하나에 속하는 비트선은 상부 컬럼 선택기 스위치 어레이에 접속된다. 다른 계통에 속하는 비트선은 하부 컬럼 선택기 스위치 어레이에 접속된다. 두 계통의 비트선은 교대로 제공된다. 동이한 컬럼상의 인접 로우의 메모리 셀은 상이한 계통의 비트선에 접속된다. 대체된 메모리 셀 로우가 접속되는 소스선을 공유하는 한 로우상의 메모리 셀에 액세스가 주어질 때 조차도, 접속된 비트선들이 서로 다르기 때문에 문제가 발생하지 않는다.

제 11 도에 도시된 것처럼 플래시 메모리에서 조차도, 두 계통의 비트선이 동일층에 현성될 경우에는 인접 라인들이 어느 정도 공간이 있어야 되므로 집적도가 크게 향상되지는 않는다. 제 12 도에 도시된 것처럼 제 3 실시에의 플래시 메모리의 경우, 두 계통의 비트선들은 인접 비트선들간의 공간을 최소로 하기 위해 상이한 층에 형성된다. 이로 인해 층수는 증가하나 고밀도 집적이 성취된다.

상술한 바와 같이 본 발명에 따라서, 플래시 메모리에서 워드 용장이 행해질 때, 대체된 워드선(로우)상의 메모리 셀이 과잉 소거 상태로 들어가더라도 다른 메모리 셀의 판독에 나쁜 영향을 미치지 않게 된다. 따라서 플래시 메모리에서 워드선 용장이 실행될 수 있다.

Claims (8)

1. 평행하게 배열된 복수의 워드선(WL1,WL2,…)과 : 상기 워드선과는 수직 배열로 평행하게 배열된 복수의 비트선(BL1,BL2,…)과 : 상기 워드선들 중 하나에 접속된 제어 전극, 상기 비트선들중 하나에 접속된 제 1 전극, 및 소스선들 중 하나에 접속된 제 2 전극을 포함하는 복수의 비휘발성 메모리 셀(Cel1,Cel2,Cel3,…,Ce21,…)을 구비하는 비휘발성 반도체 메모리에 있어서, 하나 또는 그 이상의 용장 워드선(DWL1,DWL2)과 : 상기 용장 워드선(DWL1,DWL2)들중 하나에 접속된 제어 전극, 상기 비트선(BL1,BL2,…)들중 하나에 접속된 제 1 전극, 및 상기 소스선들중 하나에 접속된 제 2 전극을 포함하는 복수의 용장 비휘발성 메모리 셀을 구비하고, 상기 비휘발성 메모리 셀에서 불량이 발생할 경우, 상기 용장 워드선은 불량 메모리 셀을 워드선의 단위로 상기 용장 비휘발성 메모리 셀로 대체하는데 사용되고, 상기 소스선은 상기 워드선(WL1,WL2,…) 또는 상기 용장 워드선(DWL1,DWL2)과 1:1 대응 관계로 평행하게 배열된 복수의 라인(SL1,SL2,SL3,…)이며, 상기 소스선은, 상기 워드선(WL1,WL2,…) 또는 상기 용장 워드선(DWL1,DWL2)에 접속된 게이트를 가지며 판독 또는 기록시에 상기 워드선에 인가되는 전압으로 인해 선택적으로 도통하는 제 1 스위치 수단을 통해 제 1 공통 소스선(CSL1)에 접속되고, 상기 소스선은 소거시에 선택적으로 도통하는 제 2 스위치 수단(TrB1,TrB2,…)을 통해 제 2 공통 소스선(CSL2)에 접속되며, 판독 또는 기록시에, 관련 비휘발성 메모리 셀이 접속되는 소스선은 상기 제 1 공통 소스선(CSL1)에 선택적으로 접속되고 나머지 소스선은 부동상태로 들어가는 것을 특징으로 하는 비휘발성 반도체 메모리.
2. 제 1 항에 있어서, 두 개의 인접 소스선에 접속된 비휘발성 메모리 셀에 접속되는 두 개의 소스선은 상기 비휘발성 메모리 셀의 두 인접 로우를 가로질러 배열되는 것을 특징으로 하는 비휘발성 반도체 메모리.
3. 제 2 항에 있어서, 두 인접 소스선은 일체로 통합되는 것을 특징으로 하는 비휘발성 반도체 메모리.
4. 제 3 항에 있어서, 상기 비트선은 두 개의 계통으로 분할되고, 두 인접 워드선 및 상기 일체로 통합된 소스선에 접속된 상기 비휘발성 메모리 셀은 로우의 단위로 상이한 계통의 비트선에 접속되는 것을 특징으로 하는 비휘발성 반도체 메모리.
5. 제 4 항에 있어서, 상이한 계통의 두 인접 비트선에 접속된 상기 비휘발성 메모리 셀은 직선으로 배열되는 것을 특징으로 하는 비휘발성 반도체 메모리.
6. 제 4 항에 있어서, 상이한 계통의 두 인접 비트선에 접속된 상기 비휘발성 메모리 셀은 엇갈리게 배열되는 것을 특징으로 하는 비휘발성 반도체 메모리.
7. 제 2 항에 있어서, 상기 비휘발성 메모리 셀로 이루어진 매트릭스의 위아래로 배열된 두 개의 컬럼 선택기 게이트(41,42)를 추가로 구비하고, 상기 비트선의 두 계통은 각각 상기 두 컬럼 선택기 게이트에 접속되는 것을 특징으로 하는 비휘발성 반도체 메모리.
8. 제 4 항, 제 5 항 또는 제 7 항에 있어서, 상기 비트선의 두 계통은 집적 회로의 상이한 층에 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리.