KR20030022074A

KR20030022074A - 불휘발성 반도체 기억 장치 및 그 불량 구제 방법

Info

Publication number: KR20030022074A
Application number: KR1020020053863A
Authority: KR
Inventors: 다우라다다유끼; 아쯔미시게루; 단자와도루
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-09-07
Filing date: 2002-09-06
Publication date: 2003-03-15
Also published as: JP2003085993A; TW594776B; CN1196199C; KR100457367B1; US6850437B2; US20030090938A1; US20040160827A1; CN1405890A; US6711057B2

Abstract

불휘발성 반도체 기억 장치가 개시되어 있으며, 이 불휘발성 반도체 기억 장치는 전기적으로 재-프로그램가능한 메모리 셀을 포함하는 제1 메모리 셀 어레이; 전기적으로 데이터-프로그램가능한 용장 메모리 셀을 포함하는 제2 메모리 셀 어레이; 특정 코드를 기억하도록 구성된 제1 기억 수단; 활성화 신호를 발생하기 위해 특정 코드와 선택 코드를 비교하도록 구성된 제1 비교 수단; 활성화 신호에 의해 활성화되도록 구성되고, 불량에 대응하는 불량 어드레스를 일시적으로 래치하도록 제어되는 불량 어드레스 래치 회로; 불량 어드레스 래치 회로에 의해 래치된 불량 어드레스를 기억하도록 구성된 제2 기억 수단; 입력 어드레스가 불량 어드레스와 일치할 때, 치환 제어 신호를 발생하기 위해 불량 어드레스와 입력 어드레스를 비교하도록 구성된 제2 비교 수단; 및 제1 메모리 셀 어레이의 출력을 제2 메모리 셀 어레이의 출력과 치환하도록 구성된 치환 회로를 포함한다.

Description

불휘발성 반도체 기억 장치 및 그 불량 구제 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF RETRIEVING A FAULTY THEREIN}

본 발명은, 전기적으로 데이터의 소거/재기입 가능한 기억 소자를 갖는 불휘발성 반도체 기억 장치 및 그 불량 구제 방법에 관한 것으로, 특히 메모리 셀에 불량이 있는 경우에 구제하는 수단을 갖는 반도체 기억 장치 및 그 테스트 방법에 관한 것으로, 예를 들면 전기적 소거/재기입 가능한 반도체 메모리(EEPROM)에 사용되는 것이다.

EEPROM의 메모리 셀로서, 사이즈의 축소를 도모하기 위해, 반도체 기판에 형성된 이중 웰 상에 2층 스택 게이트 구조를 갖는 NMOS 트랜지스터가 형성되어 있다.

도 3은 2층 스택 게이트 구조의 NMOS 트랜지스터로 이루어지는 셀의 일례를 도시하는 단면도이다.

도 3에서, 참조 부호 30은 P형 기판(Psub), 참조 부호 31은 N형 웰(NWell), 참조 부호 32는 N형 웰 내에 형성된 P형 웰(Pwell)이다. N형 웰(31) 내에는, 웰 인출 전극이 N⁺형의 확산층(33)으로 형성되어 있다. 또한, P형 웰(32) 내에는, N⁺형의 확산층(34)으로 NMOS 트랜지스터의 소스 S 및 드레인 D가 형성되어 있고, P⁺형의 확산층(35)으로 웰 인출 전극이 형성되어 있다.

그리고, 기판(30) 상에는, 게이트 절연막(36) 상에 제1층째의 다결정 실리콘층에 의해 부유 게이트 FG가 형성되고, 그 위에 절연막(37)으로 분리되어 제2층째의 다결정 실리콘층에 의해 제어 게이트 CG가 형성되어 있다.

실제의 반도체 기억 장치에서는, 동일 웰 상에 복수의 셀이 행렬 형상으로 배치되어 있고, 각 행의 셀의 제어 게이트 CG에 접속된 복수의 행선 WL과 각 행의 셀의 드레인 D에 접속된 복수의 열선 BL에 의해 어느 하나의 셀이 선택되도록 구성되어 있다. 또한, 모든 셀의 소스 S 및 N웰(31), P웰(32)에 소스선 SL이 공통으로 접속되어 있다.

여기서, 셀의 동작에 대하여 간단히 설명한다.

데이터 소거 시에는, 소스선 SL에 예를 들면 10V를 인가함으로써, 셀의 소스 S, N웰(31), P웰(32)에 예를 들면 10V를 인가한다. 또한, 모든 행선 WL에 예를 들면 -7V를 인가함으로써, 모든 제어 게이트 CG에 -7V를 인가한다. 드레인 D는 부유 상태로 한다. 이 때, 부유 게이트 FG 내의 전자는, FN 터널링에 의해 채널 내로 방출된다. 이 상태에서는 셀의 임계치는 낮게 되어 있고, 이 소거 상태의 데이터를 "1"로 칭하는 것으로 한다.

데이터의 기입 시에는, 기입하고자 하는 셀을 선택하기 위해, 복수의 행선 WL 중 어느 하나를 예를 들면 9V, 복수의 열선 BL 중 어느 하나를 예를 들면 5V, 소스선 SL을 0V로 설정한다. 이 때, 선택된 셀에서는, 열전자 주입에 의해 부유 게이트 FG 내에 전자가 주입된다. 이 상태에서는 셀의 임계치는 높게 되어 있고,이 기입 상태의 데이터를 "0"으로 칭한다.

데이터의 판독 시에는, 판독하고자 하는 셀을 선택하기 위해, 복수의 행선 WL 중 어느 하나를 예를 들면 5V 정도, 복수의 열선 BL 중 어느 하나를 저전압(예를 들면 0.7V 정도), 소스선 SL을 0V로 설정한다. 이 때, 선택한 셀이 기입 상태(데이터 "0")인 경우, 셀은 온 상태로 되지 않기 때문에 전류는 흐르지 않는다. 이에 비하여, 선택한 셀의 데이터가 소거 상태(데이터 "1")인 경우, 셀은 온 상태로 되어, 예를 들면 40㎂ 정도의 셀 전류가 흐른다. 이 전류의 진폭을 감지 증폭기(도시 생략) 등에 의해 증폭하여 판독을 행한다.

또한, 이상의 동작 설명에서는, 메모리 셀의 기판측에 고전압을 인가하여 소거하는 NOR형의 메모리 셀을 예로 들어 설명하였지만, 소스에 고전압을 인가하여 소거하는 형식의 메모리 셀이라도, 마찬가지의 동작 제어가 가능하다.

도 4는 반도체 웨이퍼 상에 형성된 메모리칩 영역의 배열의 일례를 도시한다. 도 4는, 또한, 1개의 칩 영역을 추출하여 확대하여 도시하고 있으며, 칩 영역 상에 형성된 패드의 배열의 일례를 도시한다.

반도체 메모리의 제조 시에는, 1매의 실리콘 웨이퍼(40) 상에 메모리를 구성하는 각 층을 스텝 앤드 리피트의 방법으로 패터닝하면서, 통상은 수백∼수천개의 칩(CHIP) 영역(41)을 형성한다.

전체 칩 영역(41) 내에는, 불량품, 즉 메모리를 구성하는 각 층의 가공 변동이나 먼지 등의 영향에 의해 원하는 특성을 만족시키지 못하는 칩이 통상 수%는 혼재되기 때문에, 칩 영역의 전체 수에 대하여 칩을 선별할 필요가 생긴다. 이 칩의선별 시에, 통상은, 불량 칩을 발견한 경우에 내장된 구제 수단에 의해 구제하여 양품 칩으로 하는 처리를 행한다.

도 5는 열 단위의 불량 구제 수단을 포함하는 종래의 EEPROM의 구성예를 도시한다.

본체 셀 어레이(MMA)(10)는, 본체 메모리 셀(11)이 행렬 형상으로 배치되어 이루어지고, 행 디코더(RD)(12), 열 디코더(CD)(13) 및 열 선택 게이트(CG)(14)에 의해 본체 메모리 셀이 선택된다.

구제 셀 어레이(RMA)(15)는, 구제용 메모리 셀(16)이 열 방향으로 배치되어 이루어지고, 본체 셀 어레이(11)에 불량 메모리 셀이 있는 경우에, 행 디코더(12), 구제용 열 디코더 및 구제용 열 선택 게이트(RCG)(17)에 의해 구제용 메모리 셀(16)이 선택됨으로써 본체 메모리 셀(11)의 불량 메모리 셀을 구제용 메모리 셀(1)로 치환(구제) 가능하게 하는 것이다.

본체 셀 어레이(10)의 판독 동작은, 선택된 본체 메모리 셀의 데이터가 열 선택 게이트(14)에 의해 선택되는 j개의 데이터선(DLj)(18)을 통해 j개의 감지 증폭기(SAj)(19)에 접속되고, 판독 데이터 SAOj가 출력된다.

구제 셀 어레이(15)의 판독 동작은, 선택된 구제용 메모리 셀(16)의 데이터가 구제용 열 선택 게이트(17)에 의해 선택되는 k개의 데이터선(RDLk)(20)을 통해 k개의 구제용 감지 증폭기(RSAk)(21)에 접속되고, 판독 데이터 RSAOk가 출력된다.

구제 어드레스 기억 회로(RDFUSE)(22), 구제 어드레스 래치 회로(RDLAT)(23), 불량 어드레스 검지 회로(RDHIT)(24)에 의해 1조의 구제 회로가구성되고, 통상은 복수조의 구제 회로가 설치된다.

상기 구제 어드레스 기억 회로(22)는, 예를 들면 상기 메모리 셀(11)이나 구제용 메모리 셀(16)과 동일한 구성의 기억 소자를 포함하고 있으며, 어드레스 버퍼(ADBF)(25)로부터 어드레스 신호 RDADi를 받아, 기입 제어 신호 RDPRG에 의해 제어되어 구제 어드레스(불량 어드레스)를 기억하는 것이다. 상기 구제 어드레스 래치 회로(23)는, 상기 구제 어드레스를 전원 투입 시 등에 래치하는 것이다. 또한, 상기 구제 어드레스 기억 회로(22)의 기억 소자로서는, 메탈 퓨즈 소자나, 전용의 메모리 셀을 사용하는 경우도 있다.

상기 불량 어드레스 검지 회로(24)는, 상기 구제 어드레스 래치 회로(23)의 출력 RDi와 어드레스 버퍼(25)로부터의 출력 RDADi를 비교하고, 그 결과, 불량 어드레스 입력을 검지한 경우에는, 열 히트 신호 HITCOL이 "H"로 되고, 구제용 감지 증폭기(21)를 지정하는 치환 정보 신호 HITIO를 출력하는 것이다.

출력 멀티플렉서(MUX)(26)는, 열 히트 신호 HITCOL과 치환 정보 신호 HITIO를 받아, 감지 증폭기(19)의 출력 SAOj를 소정의 구제용 감지 증폭기(21)의 출력 RSAOk로 치환하여 DSj로서 출력하는 것이다. 이 DSj가 출력 버퍼(도시 생략)을 거쳐 외부 단자로 출력됨으로써, 불량 어드레스에 대하여 열 단위로의 구제가 행해지게 된다.

다음으로, 도 4에 도시한 웨이퍼 위의 메모리칩 영역의 불량 구제 방법에 대하여 설명한다.

칩의 선별 시에는, 칩 영역(41) 상의 모든 메모리 셀에 대하여, 기입, 소거,판독 테스트를 행할 필요가 있고, 이 테스트에 필요로 되는 시간은 메모리의 제조 비용의 상승을 초래한다. 따라서, 메모리의 테스트 시간을 단축하기 위한 다양한 방법이 채용되고 있으며, 그 하나의 방법으로서, 실리콘 웨이퍼(40) 상의 인접하는 복수의 칩 영역(41)을 1단위(UNIT)로 하여 동시에 테스트하고 있다.

선별 테스트를 행하는 경우, 칩 영역(41)의 복수의 패드 PAD에 선별 테스터(도시 생략)의 복수의 프로브를 동시에 갖다 댄 상태에서 각종 테스트를 행한다. 이 때, 1단위의 복수의 칩 영역(41)에 동시에 프로브를 갖다 대어, 각 칩 영역(41)의 대응하는 패드 PAD에 양품 선별 테스터로부터 동시에 신호를 보내어, 1단위의 복수의 칩 영역(41)을 병행하여 테스트를 행한다.

또한, 선별 테스터에서는, 접속/절단을 제어하는 릴레이 회로(도시 생략)를 통해 테스터 본체와 테스터 프로브가 연결되어 있고, 불량 구제 전에 불량으로 판단된 칩 영역(41)은, 상기 릴레이 회로에 의해 절단 상태로 되며, 그 후에 테스트를 행하지 않음과 함께, 불량 칩에 의한 악영향(전압의 저하 등)을 배제하고 있다.

그러나, 이러한 선별 테스트에서는, 복수의 칩 영역(41)을 동시에 테스트하여, 불량 구제를 행할 때, 불량 어드레스의 기입 시간이 길어져, 테스트 시간이 길어진다고 하는 문제가 있다.

즉, 통상, 구제해야 할 불량 어드레스는 각 칩마다 다르기 때문에, 선별 테스터의 릴레이 회로를 제어함으로써 1칩마다 불량 어드레스의 기입을 행한다. 이 때, 릴레이 회로를 전환할 때마다 수10㎳ 정도의 셋팅 시간이 필요로 된다.

또한, 칩 영역(41)에는, 통상, 수십개∼수백조 정도의 구제 회로 RDCIR을 포함하고 있다. 각 칩 영역에 예를 들면 100개의 RDCIR을 포함하고 있다고 하면, 구제 회로 RDCIR의 구제 어드레스 기억 회로 RDFUSE로의 불량 어드레스의 기입에, 10㎳×100개=1s 전후의 시간을 필요로 한다. 또한, 각 어드레스의 기입 시간으로서, 각각 예를 들면 100㎲ 전후의 시간이 필요로 된다.

또한, 상기한 바와 같이, 1단위의 복수의 칩 영역(41)에 동시에 테스터 프로브를 갖다 댄 상태에서 각 칩 영역(41)에 동시에 신호를 보내는 테스트 방법은, 개개의 칩 영역(41)에 대하여 독립된 테스트를 행할 수 없어, 불량 어드레스의 기입 등과 같이 각 칩 영역(41)에서 다른 제어가 필요한 경우에는 동시 측정이 불가능하게 된다.

또한, 개개의 칩 영역(41)에 대하여 독립된 테스트를 행하기 위해서는, 상기릴레이 회로를 1개의 칩 영역(41)에만 접속 상태로 함으로써 가능하게 되지만, 테스트 시간의 증가로 이어질 뿐만 아니라, 테스터의 개조나 구입이 필요로 되어, 제조 비용이 높아진다.

상기한 바와 같이 종래의 EEPROM은, 웨이퍼 상태에서 불량 구제를 위해 복수의 칩 영역을 동시에 측정하고자 할 때, 불량 구제를 행하기 위한 불량 어드레스의 기입 시간이 길어져, 테스트 시간이 길어지고, 제조 비용이 높아지게 된다고 하는 문제가 있었다.

도 1은 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치, 특히 EEPROM의 칩 구성의 일례를 도시하는 블록도.

도 2는 도 1에 도시한 EEPROM의 불량 구제 방법의 일례를 도시하는 흐름도.

도 3은 2층 스택 게이트 구조의 NMOS 트랜지스터로 이루어지는 셀의 일례를 도시하는 단면도.

도 4는 반도체 웨이퍼 상에 형성된 메모리칩 영역의 배열의 일례 및 1개의 칩 영역을 추출하여 확대했을 때의 패드 배치의 일례를 도시하는 도면.

도 5는 열 단위의 불량 구제 수단을 포함하는 종래의 EEPROM의 구성예를 도시하는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 칩 번호 기억 회로

2 : 칩 번호 래치 회로

3 : 칩 번호 비교 회로

10 : 본체 셀 어레이

16 : 구제 셀 어레이

21 : 구제용 감지 증폭기

26 : 출력 멀티플렉서

본 발명의 제1 양태에 따르면, 매트릭스 형태로 배열된, 전기적으로 재-프로그램가능한 복수의 MOS형 메모리 셀을 포함하는 제1 메모리 셀 어레이 -상기 복수의 메모리 셀은 입력 어드레스에 따라 선택됨- ; 적어도 매트릭스 형태의 행 또는 열로 배열된, 전기적으로 데이터-프로그램가능한 복수의 MOS형 용장 메모리 셀을 포함하는 제2 메모리 셀 어레이 -상기 복수의 용장 메모리 셀은 용장 어드레스에 따라 선택됨- ; 테스트 모드에서 제1 기입 제어 신호에 의해 기입-제어되도록 구성되고, 외부로부터 입력된 특정 코드를 기억하는 제1 기억 수단; 테스트 모드에서 외부로부터 입력된 선택 코드와 상기 제1 기억 수단에 기억된 상기 특정 코드를 비교하여, 상기 선택 코드가 상기 특정 코드와 일치할 때 활성화 신호를 발생하도록 구성된 제1 비교 수단; 상기 제1 비교 수단에 의해 발생되는 상기 활성화 신호에 의해 활성화되도록 구성되고, 테스트 모드에서 상기 제1 메모리 셀 어레이에서 불량이 발생될 때 래치 제어 신호에 의해 제어되어, 불량에 대응하는 불량 어드레스를 일시적으로 래치하는 불량 어드레스 래치 회로; 테스트 모드에서 제2 기입 제어 신호에 의해 기입-제어되도록 구성되고, 상기 래치 회로에 의해 래치된 상기 불량 어드레스를 기억하는 제2 기억 수단; 상기 입력 어드레스와 상기 제2 기억 수단에서 기억하는 상기 불량 어드레스를 비교하여, 상기 입력 어드레스가 상기 불량 어드레스와 일치할 때 치환 제어 신호를 발생하도록 구성된 제2 비교 수단; 및 상기 치환 제어 신호에 의해 제어되어, 상기 제1 메모리 셀 어레이의 출력을 상기 제2 메모리 셀 어레이의 출력과 치환하도록 구성된 치환 회로를 포함하는 불휘발성 반도체 기억 장치가 제공된다.

본 발명의 제2 양태에 따르면, 매트릭스 형태로 배열된, 전기적으로 재-프로그램가능한 복수의 MOS형 메모리 셀을 포함하는 메모리 셀 어레이 -상기 메모리 셀들은 입력 어드레스에 따라 선택됨- ; 제1 기입 제어 신호에 의해 기입-제어되도록 구성되고, 외부로부터 입력된 특정 코드를 기억하는 제1 기억 수단; 테스트 모드에서 외부로부터 입력된 선택 코드와 제1 기억 수단에 기억된 특정 코드를 비교하여, 상기 선택 코드가 상기 특정 코드와 일치할 때 활성화 신호를 발생하도록 구성된 제1 비교 수단; 상기 제1 비교 수단에 의해 발생된 상기 활성화 신호에 의해 활성화되어, 각각의 칩 영역의 데이터를 일시적으로 래치하도록 구성된 래치 회로; 및 제2 기입 제어 신호에 의해 기입-제어되도록 구성되고, 상기 래치 회로에 의해 래치된 각각의 칩 영역의 상기 데이터를 기억하는 제2 기억 수단을 포함하는 불휘발성 반도체 기억 장치가 제공된다.

<실시예>

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 EEPROM의 일부를 추출하여 도시하는 블록도이다.

도 1에 도시한 EEPROM의 구성은, 도 5를 참조하여 상술한 EEPROM의 구성과 비교하여, (1) 칩 번호 기억 회로(IDFUSE)(1), (2) 칩 번호 래치 회로(IDLAT)(2), (3) 칩 번호 비교 회로(IDHIT)(3), (4) 어드레스 래치 제어기(LATCNT)(4), (5) 불량 어드레스 래치 회로(ADLAT)(5)가 부가되어 있는 점이 다르고, 그 밖의 부분은 도 5와 동일하기 때문에 동일한 부호를 붙이고 있다.

도 1에 도시한 EEPROM에서, 제1 메모리 셀 어레이인 본체 셀 어레이(MMA)(10)는, 전기적으로 데이터의 재기입 가능한 MOS 구조의 본체 메모리 셀(11)이 행렬 형상으로 배치되어 있다. 이 메모리 셀(11)은, 입력 어드레스를 디코드하는 행 디코더(RD)(12) 및 열 디코더(CD)(13)와 열 선택 게이트(CG)(14)에 의해 선택된다. 동시에 선택된 본체 메모리 셀(11)의 데이터는, j개의 데이터선(DLj)(18)을 통해 j개의 감지 증폭기(SAj)(19)에 접속됨으로써, 워드 단위 혹은 페이지 단위로 판독 데이터 SAOj가 출력된다.

상기 행 디코더(12) 및 열 디코더(13)는, 외부 단자로부터 어드레스 신호가 입력되는 어드레스 버퍼(ADBF)(25)로부터 어드레스 신호가 공급된다.

제2 메모리 셀 어레이인 구제 셀 어레이(RMA)(15)는, 전기적으로 데이터의 재기입 가능한 MOS 구조의 구제용 메모리 셀(16)이 행 또는 열의 적어도 한 방향(본 예에서는 열 방향)으로 k개 배치되어 있다. 본 예에서는, 구제용 메모리 셀(16)은, 본체 메모리 셀(11)에 불량이 존재하는 경우에 열 단위로 본체 메모리 셀(11)의 치환(구제)을 행하기 때문에, 본체 메모리 셀(11)의 불량 어드레스(구제 어드레스)에 따라 행 디코더(12), 구제용 열 디코더(도시 생략) 및 구제용 열 선택 게이트(RCG)(17)에 의해 선택된다. 선택된 구제용 메모리 셀(16)의 데이터는, 구제 셀 판독용의 데이터선(RDLk)(20)을 통해 구제용 감지 증폭기(RSAk)(21)에 접속됨으로써, 판독 데이터 RSAOk가 출력된다.

본 예에서는, 테스트 시에 칩 별로 할당된 외부로부터 입력되는 특정 코드(본 예에서는 칩 번호)를 기억하는 제1 기억 수단으로서, 제1 기입 제어 신호에 의해 기입 제어되어 칩 번호를 기억하는 칩 번호 기억 회로(IDFUSE)(1)가 설치되어있다. 그리고, 이 칩 번호 기억 회로(1)에 기억된 칩 번호를 래치하는 칩 번호 래치 회로(IDLAT)(2)가 필요에 따라 설치되어 있다.

그리고, 테스트 시에 외부로부터 외부 입력 회로(도시 생략)를 거쳐 입력되는 선택 코드와 상기 칩 번호 기억 회로(1)에 기억된(칩 번호 래치 회로(2)에 래치된) 칩 번호를 비교하여, 일치 검출에 의해 활성화 신호를 발생하는 제1 비교 수단으로서, 칩 번호 비교 회로(IDHIT)(3)가 설치되어 있다.

그리고, 상기 활성화 신호에 의해 활성화 제어되며, 기동 펄스 입력용 외부 단자 LATPAD로부터 입력되는 기동 펄스를 래치 펄스로서 출력하는 어드레스 래치 제어 회로(LATCNT)(4)가 설치되어 있다.

그리고, 테스트 시에 상기 본체 메모리 셀(11)에 불량이 발생한 경우에 어드레스 버퍼(25)의 출력(불량 어드레스)을, 상기 래치 펄스에 의해 일시적으로 래치하는 불량 어드레스 래치 회로(ADLAT)(5)가 설치되어 있다.

또한, 테스트 시에 제2 기입 제어 신호 RDPRG에 의해 기입 제어되며, 불량 어드레스 래치 회로(5)의 출력 RDADi(불량 어드레스, 구제 어드레스)를 기억하는 제2 기억 수단으로서, 구제 어드레스 기억 회로(RDFUSE)(22)와, 구제 어드레스를 래치하는 구제 어드레스 래치 회로(RDLAT)(23)가 설치되어 있다. 이 구제 어드레스 기억 회로(22)는, 예를 들면 본체 메모리 셀(11)이나 구제 메모리 셀(16)과 동일한 구성의 기억 소자를 포함하고 있다.

또한, 구제 어드레스 래치 회로(23)에 기억된 구제 어드레스 RDi와 어드레스 버퍼(25)의 출력(입력 어드레스)을 비교하는 제2 비교 수단으로서, 불량 어드레스검지 회로(RDHIT)(24)가 설치되어 있다. 이 불량 어드레스 검지 회로(24)는, 일치 검출에 의해, 치환 제어 신호로서, 열 히트 신호 HITCOL을 활성화("H")함과 함께 치환해야 할 감지 증폭기(19)를 지정하는 치환 정보 신호 HITIO를 발생한다.

또한, 치환 제어 신호에 의해 본체 셀 어레이(10)의 출력을 구제 셀 어레이(15)의 출력으로 치환하는 수단으로서, 출력 멀티플렉서(MUX)(26)가 설치되어 있다. 이 출력 멀티플렉서(26)는, 열 히트 신호 HITCOL과 치환 정보 신호 HITIO를 받아, 감지 증폭기(19)의 출력 SAOj를 소정의 구제용 감지 증폭기(21)의 출력 RSAOk로 치환하여 DSj로서 출력하는 것이다. 이 DSj가 출력 버퍼(도시 생략)를 거쳐 외부 단자로 출력됨으로써, 불량 어드레스에 대하여 열 단위로의 구제가 행해지게 된다.

상기 구제 어드레스 기억 회로(22), 구제 어드레스 래치 회로(23), 불량 어드레스 검지 회로(24)에 의해 1조의 구제 회로가 구성되어 있고, 통상은 복수조의 구제 회로가 설치된다.

도 2는 도 1에 도시한 EEPROM의 불량 구제 방법의 일례를 도시하는 흐름도이다.

우선, 선별 테스트 개시 시에, 동시 측정의 대상이 되는 복수의 칩 영역(41)에 대하여 고유 번호(칩 번호) IDINi를 할당하고, 이 칩 번호 IDINi를 칩 번호 기억 회로(1)에 기입하여, 칩 번호 래치 회로(2)에 래치시켜 둔다.

이에 의해, 테스트 중에는, 외부 단자로부터 선별 번호(칩 코드 IDCDi)를 입력하고, 내부에 기억되어 있는 칩 번호와 일치한 칩에 대해서만 칩 영역(41) 단위로의 제어가 가능하게 된다.

즉, 동시 측정의 대상이 되는 복수의 칩 영역(41)에 대하여 선별 테스트를 행하고, 불량 셀을 검출한 경우에는, 이 불량 셀의 불량 어드레스 및 선별 번호 IDCDi를 외부 단자로부터 예를 들면 순차적으로 입력하고, 이 선별 번호 IDCDi와 사전에 기입되어 있는 칩 번호 IDINi를 칩 번호 비교 회로(3)에 의해 비교시킨다.

이 비교 결과가 일치한 칩 영역(41)에서는, 칩 번호 비교 회로(3)의 출력 신호 HITCHIP가 활성 상태 "H"로 되어 어드레스 래치 제어 회로(4)가 활성화된다. 이에 비하여, 비교 결과가 불일치인 칩 영역(41)에서는, 상기 HITCHIP가 비활성 상태 "L"로 되어 어드레스 래치 제어 회로(4)는 활성화되지 않는다.

이 때, 래치 펄스 입력용 외부 단자 LATPAD로부터 기동 펄스를 입력하면, 활성화된 영역(41)에서는, 어드레스 래치 제어 회로(4)의 출력 신호에 의해 불량 어드레스 래치 회로(5)에 불량 어드레스가 래치된다.

동시 측정의 대상이 되는 복수의 칩 영역(41)에 대하여 순서대로 선별 번호 IDCDi를 바꾸어 상기한 바와 같은 동작을 순차적으로 실행함으로써, 각 칩 영역(41)의 불량 어드레스를 순서대로 래치한다. 그 후, 기입 활성화 신호 RDPRG에 의해 구제 회로를 일괄적으로 작동시킴으로써, 기입 동작을 일괄적으로로 행할 수 있다. 또한, 칩 영역(41)에 불량 어드레스가 복수 있는 경우에는, 상기와 마찬가지의 작업을 반복하여 행한다.

상기한 요령으로 예를 들면 64개의 칩 영역(41)을 동시 측정한 경우에, 각 불량 어드레스의 래치를 500㎱, 구제 어드레스 기억 회로(22)로의 기입을 100㎲,100개의 어드레스에 대하여 행한 경우, 1개당

(0.5㎲×64+100㎲)÷64×100=206.25㎲

의 기입 시간에 기입을 행할 수 있다.

즉, 상기 실시예의 EEPROM에 따르면, 웨이퍼 상태에서의 불량 구제 시에 복수의 칩 영역(41)을 동시에 측정하는 경우에, 각 칩 영역(41)에 칩 번호 IDINi를 할당함으로써 칩 영역(41) 단위의 개별적인 제어가 가능해진다. 따라서, 예를 들면 칩 영역(41) 단위로 서로 다른 많은 불량 어드레스의 기입을 행하는 경우에도, 1칩씩 기입할 필요 없이, 일괄적으로 기입할 수 있기 때문에, 테스트 시간의 비약적인 단축을 도모할 수 있게 되어, 제조 비용의 상승을 억제할 수 있다.

또한, 상기 실시예의 EEPROM에서는, 동시 측정의 대상이 되는 복수의 칩 영역에 대하여 각 칩 영역마다의 불량 어드레스의 일괄 기입을 행하였지만, 각 칩 영역마다의 고유의 데이터, 예를 들면 출력 비트 수의 사양(×8품, ×16품 등)을 결정하기 위해 기입해야 되는 데이터를 각 칩 영역마다 래치해 놓고, 일괄 기입을 행하도록 해도 된다.

또한, 상기 실시예의 EEPROM에서는, 동시 측정의 대상이 되는 복수의 칩 영역에 대하여 일괄 기입을 행하였지만, 필요에 따라, 복수의 칩 영역을 복수의 그룹으로 나누어 그룹 단위로 기입을 행하도록 해도 된다.

또한, 상기 실시예의 EEPROM에서, 구제 어드레스 기억 회로(22)는, 본체 메모리 셀(11)과 동일한 구성의 기억 소자를 이용함으로써, 구제 어드레스를 재기억하는 것이 가능하므로, 구제 어드레스를 변경하고자 하는 경우에 유효하다. 마찬가지로, 칩 번호 기억 회로(1)에 본체 메모리 셀(11)과 동일한 구성의 기억 소자를 이용함으로써, 칩 번호를 재기억하는 것이 가능하므로, 복수회의 테스트를 반복하는 경우에 유효하다.

또한, 본 발명은 상기 실시예의 EEPROM에 한정되지 않고, 불휘발성 반도체 기억 장치에 일반적으로 적용할 수 있다.

상술한 바와 같이 본 발명의 불휘발성 반도체 기억 장치 및 그 불량 구제 방법에 따르면, 웨이퍼 상태에서 불량 구제를 위해 복수의 칩 영역을 동시에 측정하고자 할 때, 불량 구제를 행하기 위한 불량 어드레스의 기입 시간을 단축하여 테스트 시간을 단축할 수 있어, 제조 비용의 상승을 억제할 수 있다.

Claims

매트릭스 형태로 배열된, 전기적으로 재-프로그램가능한 복수의 MOS형 메모리 셀을 포함하는 제1 메모리 셀 어레이 -상기 복수의 메모리 셀은 입력 어드레스에 따라 선택됨- ;

적어도 매트릭스 형태의 행 또는 열로 배열된, 전기적으로 데이터-프로그램가능한 복수의 MOS형 용장 메모리 셀을 포함하는 제2 메모리 셀 어레이 -상기 복수의 용장 메모리 셀은 용장 어드레스에 따라 선택됨- ;

테스트 모드에서 제1 기입 제어 신호에 의해 기입-제어되도록 구성되고, 외부로부터 입력된 특정 코드를 기억하는 제1 기억 수단;

테스트 모드에서 외부로부터 입력된 선택 코드와 상기 제1 기억 수단에 기억된 상기 특정 코드를 비교하여, 상기 선택 코드가 상기 특정 코드와 일치할 때 활성화 신호를 발생하도록 구성된 제1 비교 수단;

상기 제1 비교 수단에 의해 발생되는 상기 활성화 신호에 의해 활성화되도록 구성되고, 테스트 모드에서 상기 제1 메모리 셀 어레이에서 불량이 발생될 때 래치 제어 신호에 의해 제어되어, 불량에 대응하는 불량 어드레스를 일시적으로 래치하는 불량 어드레스 래치 회로;

테스트 모드에서 제2 기입 제어 신호에 의해 기입-제어되도록 구성되고, 상기 래치 회로에 의해 래치된 상기 불량 어드레스를 기억하는 제2 기억 수단;

상기 입력 어드레스와 상기 제2 기억 수단에서 기억하는 상기 불량 어드레스를 비교하여, 상기 입력 어드레스가 상기 불량 어드레스와 일치할 때 치환 제어 신호를 발생하도록 구성된 제2 비교 수단; 및

상기 치환 제어 신호에 의해 제어되어, 상기 제1 메모리 셀 어레이의 출력을 상기 제2 메모리 셀 어레이의 출력과 치환하도록 구성된 치환 회로

를 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

외부로부터 입력된 상기 입력 어드레스를 수신하여, 상기 입력 어드레스를 상기 불량 어드레스 래치 회로 및 상기 제2 비교 수단에 공급하도록 구성된 어드레스 버퍼; 및

상기 제1 비교 수단 및 래치 제어 회로에 의해 발생된 상기 활성화 신호를 수신하여, 상기 불량 어드레스 래치 회로를 제어하도록 구성된 제어 회로

를 더 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 복수개 세트의 상기 제2 메모리, 상기 제2 비교 수단, 및 상기 치환 회로가 제공되는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 제1 기억 수단은 상기 특정 코드를 재-기억가능한 기억 소자를 포함하는 불휘발성 반도체 기억 장치.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 기억 수단은 상기 메모리 셀 어레이의 상기 메모리 셀과 동일한 구조를 갖고 상기 불량 어드레스를 재-기억가능한 기억 소자를 포함하는 불휘발성 반도체 기억 장치.
제1항에 따른 불휘발성 반도체 기억 장치의 불량을 구제하는 방법에 있어서,

복수의 불휘발성 반도체 기억 장치들이 반도체 기판의 복수의 칩 영역 상에 제공되고, 불량을 검출하고 구제하기 위해 상기 칩 영역들 중 집합적으로 테스트될 영역들 상의 불휘발성 반도체 기억 장치를 집합적으로 테스트할 때, 집합적 테스트가 시작되기 이전에 상기 테스트될 칩 영역들에 대해 특정 코드를 할당하는 불량 구제 방법.
제6항에 있어서,

상기 불량 어드레스는 상기 선택된 어드레스와 일치하는 특정 코드가 할당된 칩 영역 내의 어드레스 래치 회로에 기억되고, 상기 선택 코드들은 상기 테스트될 칩 영역들에 연속적으로 할당되며, 상기 불량 어드레스들은 상기 제2 기입 제어 신호에 따라 상기 칩 영역들의 상기 제2 기억 수단에 집합적으로 기입되는 불량 구제 방법.
매트릭스 형태로 배열된, 전기적으로 재-프로그램가능한 복수의 MOS형 메모리 셀을 포함하는 메모리 셀 어레이 -상기 메모리 셀들은 입력 어드레스에 따라 선택됨- ;

제1 기입 제어 신호에 의해 기입-제어되도록 구성되고, 외부로부터 입력된 특정 코드를 기억하는 제1 기억 수단;

테스트 모드에서 외부로부터 입력된 선택 코드와 제1 기억 수단에 기억된 특정 코드를 비교하여, 상기 선택 코드가 상기 특정 코드와 일치할 때 활성화 신호를 발생하도록 구성된 제1 비교 수단;

상기 제1 비교 수단에 의해 발생된 상기 활성화 신호에 의해 활성화되어, 각각의 칩 영역의 데이터를 일시적으로 래치하도록 구성된 래치 회로; 및

제2 기입 제어 신호에 의해 기입-제어되도록 구성되고, 상기 래치 회로에 의해 래치된 각각의 칩 영역의 상기 데이터를 기억하는 제2 기억 수단

을 포함하는 불휘발성 반도체 기억 장치.
제8항에 있어서, 각각의 칩 영역의 상기 데이터는 출력 비트 수의 사양을 결정하기 위한 데이터인 불휘발성 반도체 기억 장치.