CN1196199C - 非易失性半导体存储器件及其不良补救方法 - Google Patents

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Abstract

披露一种非易失性半导体存储器件，它包括：具有可电重写的存储单元的第一存储单元阵列；具有可电重写数据的冗余存储单元的第二存储单元阵列；可存储规定代码的第一存储部件；对所选代码与规定代码进行比较以产生激活信号的第一比较器；不良地址锁存电路，由激活信号进行激活和可被控制以暂时锁存对应于不良的不良地址；存储不良地址锁存电路锁存的不良地址的第二存储部件；第二比较器，对输入地址与不良地址进行比较，当输入地址与不良地址一致时产生置换控制信号；和置换电路，用第二存储单元阵列的输出来置换第一存储单元阵列的输出。

Description

非易失性半导体存储器件及其不良补救方法
交叉引用相关申请
本申请基于在先的日本专利申请No.2001-272073(2001年9月7日申请)并要求其优先权，其内容包含于此。
技术领域
本发明涉及具有可进行数据的电擦除/重写的存储元件的非易失性半导体存储器件及其不良补救方法，特别涉及在存储单元中有不良的情况下具有补救部件的半导体存储器件及其测试方法，例如可以进行电擦除/重写的半导体存储器(EEPROM)。
背景技术
作为EEPROM的存储单元，为了缩小其尺寸，已知在形成于半导体衬底的双重阱上具有双叠层结构的NMOS晶体管。
图3是表示一例由双叠层结构的NMOS晶体管构成的单元的剖面图。
在图中，30是P型衬底，31是N型阱，32是在N阱中形成的P型阱。在N型阱31中，引出阱的电极由N+型的扩散层33形成。而在P型阱32中，由N+型的扩散层34来形成NMOS晶体管的源极S和漏极D，由P+型的扩散层35形成引出阱的电极。
然后，在衬底30上，在栅极绝缘膜36上通过第一层的多晶硅层形成浮置栅FG，在其上用绝缘膜37进行分离，由第二层的多晶硅层来形成控制栅CG。
在实际的半导体存储器件中，在一个阱上按矩阵状配置多个单元，通过连接到各行的单元的控制栅CG的多个行线WL和连接到各行的单元的漏极D的多个列线BL来选择某一个单元。此外，在所有单元的源极S和N阱31、P阱32上共用连接源极线SL。
这里，对于单元的操作简单地进行说明。
在擦除数据时，在源极线SL上通过施加例如10V的电压，在单元的源极S、N阱31、P阱32上例如施加10V的电压。此外，通过在所有行线WL上施加例如-7V的电压，从而在所有控制栅CG上施加-7V电压。漏极D成为浮置状态。此时，浮置栅FG中的电子通过FN隧道发射到沟道中。在这种状态下单元的阈值下降，通常将该擦除状态的数据称为“1”。
在写入数据时，为了选择要写入的单元，将多个行线WL的任意一个设定为例如9V，将多个列线BL的任意一个电压例如设定为5V，将源极线SL电压设定为0V。此时，在被选择的单元中，通过热电子注入向浮置栅FG中注入电子。在该状态下单元的阈值升高，通常将该写入状态的数据称为“0”。
在读出数据时，为了选择要读出的单元，将多个行线WL的任意一个电压例如设定为5V左右，将多个列线BL的任意一个设定为低电压(例如0.7V左右)，将源极线SL设定为0V。此时，在选择的单元为写入状态(数据“0”)时，单元不导通，所以电流不流动。相反，在选择的单元的数据为擦除状态(数据“1”)时，单元导通，流动例如40μA左右的单元电流。该电流的振幅由读出放大电路(未图示)等放大并进行读出。
在以上的操作说明中，举例说明了在存储单元的衬底上施加高电压进行擦除的NOR型的存储单元，但即使是在源极上施加高电压来进行擦除形式的存储单元，也可进行同样的操作控制。
图4表示一例在半导体晶片上形成的存储器芯片区域的排列。图4还取出1个芯片区域进行放大表示，表示一例在芯片区域上形成的焊盘的排列。
在制造半导体存储器时，将1片硅晶片40上构成存储器的各层按分步重复的方法进行构图，通常形成几百～几千个芯片(CHIP)区域41。
在所有芯片区域41中，通常混有百分之几的不良品、即由于构成存储器的各层的加工偏差和灰尘等的影响而不满足所期望的特性的芯片，所以需要对所有芯片区域进行芯片选择。在进行这种芯片选择时，通常在发现了不良芯片的情况下，进行通过内置的补救部件来补救而形成良品芯片的处理。
图5表示现有的包含以列为单位的不良补救的部件的EEPROM的结构示例。
本体单元阵列(MMA)10将本体存储单元11配置成矩阵状，通过行解码器(RD)12、列解码器(CD)13和列选择栅极(CG)14来选择本体存储单元。
补救单元阵列(RAM)15沿列方向配置形成补救存储单元16，在本体单元阵列11中有不良存储单元的时，通过行解码器12、补救列解码器和补救列选择栅极(RCG)17选择补救存储单元16，可将本体存储单元11的不良存储单元置换(补救)为补救存储单元1。
本体单元阵列10的读出操作通过列选择栅极14选择的j条数据线(DLj)18将选择的本体存储单元的数据连接到j个读出放大器(SAj)19，将读出数据SAOj输出。
补救单元阵列15的读出操作通过补救列选择栅极17选择的k条数据线(RDLk)20，将选择的补救存储单元16的数据连接到k个补救读出放大器(RSAk)21，将读出数据RSAOk输出。
由补救地址存储电路(RDFUSE)22、补救地址锁存电路(RDLAT)23、不良地址检测电路(RDHIT)24构成1组补救电路，通常设置多组补救电路。
上述补救地址存储电路22例如包含与上述存储单元11和补救存储单元16相同结构的存储元件，从地址缓冲器(ADBF)25接收地址信号RDADi，通过写入控制信号RDPRG进行控制来存储补救地址(不良地址)。上述补救地址锁存电路23在电源接通等时将上述补救地址锁存。此外，作为上述补救地址存储电路22的存储元件，有使用金属熔丝元件和专用存储单元的情况。
上述不良地址检测电路24比较上述补救地址锁存电路23的输出RDi和来自地址缓冲器25的输出RDADi，其结果，在检测出不良地址输入的情况下，列比特信号HITCOL为“H”，输出指定补救读出放大器21的置换信息信号HITIO。
输出多路复用器(MUX)26接收列比特信号HITCOL和置换信息信号HITIO，将读出放大器19的输出SAOj置换为规定的补救读出放大器21的输出RSAO，并作为DSj输出。该DSj经输出缓冲器(未图示)输出到外部端子，从而对不良地址进行以列为单位的补救。
下面，说明图4所示的晶片上的存储芯片区域的不良补救方法。
在进行芯片选择时，对于芯片区域41上的所有存储单元，需要进行写入、擦除、读出的测试，该测试所需的时间使存储器的制造成本增加。因此，采用缩短存储器测试时间的各种方法，作为其方法之一，将硅晶片40上的相邻的多个芯片区域41作为一个单位(UNIT)同时进行测试。
在进行选择测试时，在芯片区域41的多个焊盘PAD上使选择测试器(未图示)的多个针(探针)同时接触的状态下进行各种测试。此时，一个单位的多个芯片区域41同时接触针，从良品选择测试器向各芯片区域41的对应的焊盘PAD同时传送信号，将一个单位的多个芯片区域41并联来进行测试。
还有，在选择测试器中，通过控制连接/断开的继电器电路(未图示)将测试器本体和测试器探针相连，在不良补救之前判断为不良的芯片区域41通过所述继电器电路处于断路状态，不进行其后的测试，同时排除不良芯片造成的不良影响(电压下降等)。
但是，在这种选择测试中，由于同时测试多个芯片区域41，在进行不良补救时，存在不良地址的写入时间长，测试时间长的问题。
即，通常要补救的不良地址在每个芯片中有所不同，所以通过控制选择测试器的继电器电路，从而对每个芯片进行不良地址的写入。此时，每次切换继电器电路需要10毫秒(ms)左右的置位时间。
此外，在芯片区域41中，通常包含几十个～几百组左右的补救电路RDCIR。在各芯片区域中例如包含100个RDCIR，在对补救电路RDCIR的补救地址存储电路RDFUSE写入不良地址时，需要10ms×100个＝1s左右的时间。此外，作为各地址的写入时间，分别需要例如100μs左右的时间。
如上所述，在一个单位的多个芯片区域41中同时接触探针的状态下向各芯片区域41同时传送信号的测试方法，不能对各个芯片区域41进行单独的测试，在不良地址的写入等这样的需要在各芯片区域41中进行不同控制的情况下，不能进行同时测定。
再有，为了对各个芯片区域41进行单独的测试，可以通过形成将上述继电器电路仅连接到1个芯片区域41来进行，但这不仅增加测试时间，而且需要进行测试器的改造和购买，使制造成本提高。
如上所述，现有的EEPROM在晶片状态下同时测定用于不良补救的多个芯片区域时，存在用于进行不良补救的不良地址的写入时间长，测试时间长，制造成本升高的问题。
发明内容
按照本发明的第一方案，提供一种非易失性半导体存储器件，它包括：第一存储单元阵列，包括以矩阵形式排列的多个可电重写的MOS型存储单元，可根据输入地址来选择该多个存储单元；第二存储单元阵列，包括至少以矩阵的行或列形式排列的多个可电重写数据的MOS型冗余存储单元，可根据冗余地址来选择该多个冗余存储单元；第一存储部件，在测试模式中可由第一写入控制信号来控制写入，它存储外部输入的规定代码；第一比较器，对测试模式中外部输入的所选代码和存储在第一存储部件中的规定代码进行比较，当所选代码与规定代码一致时产生激活信号；由第一比较器产生的激活信号进行激活的不良地址锁存电路，当在测试模式中在第一存储单元阵列中产生不良时，由锁存控制信号来控制不良地址锁存电路，暂时锁存对应于该不良的不良地址；第二存储部件，在测试模式中可由第二写入控制信号来控制写入，它存储锁存电路锁存的不良地址；第二比较器，对输入地址和第二存储部件中存储的不良地址进行比较，当输入地址与不良地址一致时产生置换控制信号；和置换电路，受置换控制信号控制，用第二存储单元阵列的输出来置换第一存储单元阵列的输出。
按照本发明的第二方案，提供一种非易失性半导体存储器件，它包括：存储单元阵列，包括以矩阵形式排列的多个可电重写的MOS型存储单元，根据输入地址来选择该存储单元；第一存储部件，可由第一写入控制信号来控制写入，它存储外部输入的规定代码；第一比较器，对测试模式中外部输入的所选代码和存储在第一存储部件中的规定代码进行比较，当所选代码与规定代码一致时产生激活信号；锁存电路，由第一比较器产生的激活信号进行激活，以暂时锁存各芯片区域的数据；和第二存储部件，可由第二写入控制信号来控制写入，它存储锁存电路锁存的各芯片区域的所述数据。
按照本发明的第三方案，提供一种在非易失性半导体存储器件中补救不良的方法，该非易失性半导体存储器件包括：第一存储单元阵列，包括以矩阵形式排列的多个可电重写的MOS型存储单元，该多个存储单元可根据输入地址来选择；第二存储单元阵列，包括至少以矩阵的行或列形式排列的多个可电重写数据的MOS型冗余存储单元，该多个冗余存储单元可根据冗余地址来选择；第一存储部件，在测试模式中可由第一写入控制信号来控制写入，它存储外部输入的规定代码；第一比较器，对测试模式中外部输入的所选代码和存储在第一存储部件中的规定代码进行比较，当所选代码与规定代码一致时产生激活信号；由第一比较器产生的激活信号进行激活的不良地址锁存电路，当在测试模式中在第一存储单元阵列中产生不良时，由锁存控制信号来控制不良地址锁存电路，暂时锁存对应于该不良的不良地址；第二存储部件，在测试模式中可由第二写入控制信号来控制写入，它存储锁存电路锁存的不良地址；第二比较器，对输入地址与第二存储部件中存储的不良地址进行比较，当输入地址与不良地址一致时产生置换控制信号；和置换电路，受置换控制信号控制，用第二存储单元阵列的输出来置换第一存储单元阵列的输出，
所述方法包括：当在多个半导体衬底的芯片区域上提供多个非易失性半导体存储器件，和对将要同时进行测试的这些芯片区域上的非易失性半导体存储器件进行同时测试(collective-test)以检测和补救不良时，在同时测试开始之前，对应于所述这些芯片区域来分配规定的代码，其中，在对于所述这些芯片区域的每一个依次改变和输入选择的号码的同时，将不良地址存储在其所分配的规定代码与所选地址一致的芯片区域的地址锁存电路中，和按照第二写入控制信号，在芯片区域的第二存储部件中同时写入不良地址。
附图说明
图1表示本发明实施例的非易失性半导体存储器件、特别是EEPROM的芯片结构的一例方框图。
图2表示图1所示的EEPROM的不良补救方法的一例流程图。
图3表示双叠层栅结构的NMOS晶体管构成的单元的一例剖面图。
图4表示半导体晶片上形成的存储芯片区域的排列的一例和取出放大1个芯片区域时的焊盘配置的一例的图。
图5表示现有的包含以列为单位进行不良补救的部件的EEPROM的结构示例的方框图。
具体实施方式
以下，参照附图详细说明本发明的实施例。
图1是表示取出本发明实施例的EEPROM的一部分的方框图。
图1所示的EEPROM的结构与参照图5的上述EEPROM的结构相比，不同点在于附加有(1)芯片号码存储电路(IDFUSE)1、(2)芯片号码锁存电路(IDLAT)2、(3)芯片号码比较电路(IDHIT)3、(4)地址锁存控制器(LATCNT)4、(5)不良地址锁存电路(ADLAT)5，其他部分与图5相同，所以附以相同的标号。
在图1所示的EEPROM中，第一存储单元阵列的本体单元阵列(MMA)10将可进行数据电重写的MOS结构的本体存储单元阵列11配置成矩阵状。通过对输入地址进行解码的行解码器(RD)12和列解码器(CD)13及列选择栅极(CG)14来选择该存储单元阵列11。同时，选择出的本体存储单元阵列11的数据通过j条数据线(DLj)18连接到j个读出放大器(SAj)19，以字为单位或以页面为单位读出，并将数据SAOj输出。
上述行解码器12和列解码器13由从外部端子输入地址信号的地址缓冲器(ADBF)25供给地址信号。
第二存储单元阵列的补救单元阵列(RMA)15将可进行数据电重写的MOS结构的补救存储单元16沿行或列中至少一个方向(在本例中为列方向)配置k个。在本例中，当本体存储单元11中存在不良时，为了以列为单位进行本体存储单元11的置换(补救)，根据本体存储单元11的不良地址(补救地址)，由行解码器12、补救列解码器(未图示)和补救列选择栅极(RCG)17来选择补救存储单元16。选择出的补救存储单元16的数据通过补救单元读出数据线(RDLk)20连接到补救读出放大器(RSAk)21，从而输出读出数据RSAO。
在本例中，作为测试时存储分配给另一芯片的从外部输入的指定代码(在本例中为芯片号码)的第一存储部件，设置有通过第一写入控制信号进行写入控制并存储芯片号码的芯片号码存储电路(IDFUSE)1。而且，可按照需要来设置将存储在该芯片号码存储电路1中的芯片号码进行锁存的芯片号码锁存电路(IDLAT)2。
而且，作为通过一致检测来生成激活信号的第一比较部件，设置有芯片号码比较电路(IDHIT)3，在测试时比较从外部经外部输入电路(未图示)输入的选择代码和存储在所述芯片号码存储电路1中的(锁存于芯片号码锁存电路2)芯片号码。
而且，设置有地址锁存控制电路(LATCNT)4，该电路根据上述激活信号进行激活控制，将从启动脉冲输入用外部端子LATPAD输入的启动脉冲作为锁存脉冲输出。
而且，设置不良地址锁存电路(ADLAT)5，该电路在测试时，在上述本体存储单元11中发生不良的情况下，通过上述锁存脉冲暂时锁存地址缓冲器25的输出(不良地址)。
而且，测试时作为通过第二写入控制信号RDPRG进行写入控制，存储不良地址锁存电路5的输出RDADi(不良地址、补救地址)的第二存储部件，设置有补救地址存储电路(RDFUSE)22和锁存补救地址的补救地址锁存电路(RDLAT)23。该补救地址存储电路22例如包含与本体存储单元11和补救存储单元16相同结构的存储元件。
而且，作为比较补救地址锁存电路23中存储的补救地址RDi和地址缓冲器25的输出(输入地址)的第二比较部件，设置有不良地址检测电路(RDHIT)24。该不良地址检测电路24通过一致检测，作为置换控制信号，激活列比特信号HITCOL(“H”)，同时生成指定要置换的读出放大器19的置换信息信号HITIO。
作为根据置换控制信号将本体单元阵列10的输出置换为补救单元阵列15的输出的部件，设置有输出多路复用器(MUX)26。该输出多路复用器26接收列比特信号HITCOL和置换信息信号HITIO，将读出放大器19的输出SAOj置换为规定的补救读出放大器21的输出RSAOk，并作为DSj输出。该DSj经输出缓冲器(未图示)输出到外部端子，从而对不良地址进行以列为单位的补救。
由上述补救地址存储电路22、补救地址锁存电路23及不良地址检测电路24构成一组补救电路，通常设置多组补救电路。
图2表示的是图1所示的EEPROM的不良补救方法的一例流程图。
首先，在选择测试开始时，对作为同时测定的对象的多个芯片区域41分配固有号码(芯片号码)IDINi，将该芯片号码IDINi写入芯片号码存储电路1中，锁存于芯片号码锁存电路2。
由此，在测试中，从外部端子输入选择号码(芯片代码IDCDi)，仅对于与内部存储的芯片号码一致的芯片，可进行以芯片区域41为单位的控制。
即，对于作为同时测定对象的多个芯片区域41进行选择测试，在检测出不良的情况下，从外部端子例如依次输入该不良单元的不良地址和选择号码IDCDi，由芯片号码比较电路3比较该选择号码IDCDi和预先写入的芯片号码IDINi。
在该比较结果一致的芯片区域41中，芯片号码比较电路3的输出信号HITCHIP为激活状态“H”，地址锁存控制电路4被激活。相反，在比较结果不一致的芯片区域41中，所述HITCHIP为非激活状态“L”，地址锁存控制电路4未被激活。
此时，如果从锁存脉冲输入用外部端子LATPAD输入启动脉冲，则在激活的区域41中，根据地址锁存控制电路4的输出信号将不良地址锁存在不良地址锁存电路5中。
通过对作为同时测定对象的多个芯片区域41依次改变选择号码IDCDi来依次执行上述操作，从而依次锁存各芯片区域41的不良地址。然后，通过写入激活信号RDPRG而成批启动补救电路，可以成批进行写入操作。此外，当芯片区域41中存在多个不良地址时，重复进行与上述相同的操作。
按上述要领，例如在同时测定64个芯片区域的情况下，各不良地址的锁存为500ns，补救地址存储电路22的写入为100μs，对100个地址进行写入的情况下，平均1个可以按
(0.5μs×64+100μs)÷64×100＝206.25μs
的写入时间进行写入。
即，根据上述实施例的EEPROM，在晶片状态下，为了进行不良补救同时测定多个芯片区域41时，通过在各芯片区域41中分配芯片号码IDINi，可进行芯片区域41单位的单独控制。因此，例如在以芯片区域41为单位进行多个不同的不良地址的写入情况下，不必进行一个芯片一个芯片的写入，可进行成批写入，所以可极大地缩短测试时间，可以抑制制造成本的增加。
再有，在上述实施例的EEPROM中，虽然对作为同时测定对象的多个芯片区域进行每个芯片区域的不良地址的成批写入，但为了决定每个芯片的固有数据、例如输出比特数的规格(×8、×16等)，将应写入的数据锁存在每个芯片区域中，即使进行成批写入也可以。
还有，在上述实施例的EEPROM中，虽然对作为同时测定对象的多个芯片区域进行成批写入，但根据需要，也可以将多个芯片区域分成多个组，以组为单位来进行写入。
另外，在上述实施例的EEPROM中，补救地址存储电路22通过使用与本体存储单元11相同结构的存储元件，可以再次存储补救地址，在要变更补救地址的情况下是有效的。同样，通过在芯片号码存储电路1中使用与本体存储单元11相同结构的存储元件，可以再次存储芯片号码，在重复进行多次测试的情况下是有效的。
此外，本发明不限于上述实施例的EEPROM，一般可适用于非易失性半导体存储器件。
根据上述的本发明的非易失性半导体存储器件及其不良补救方法，在晶片状态下为进行不良补救而同时测定多个芯片区域时，可以缩短用于进行不良补救的不良地址的写入时间并可以缩短测试时间，可以抑制制造成本的增加。

Claims (8)

1.非易失性半导体存储器件，包括：
第一存储单元阵列，包括以矩阵形式排列的多个可电重写的MOS型存储单元，该多个存储单元可根据输入地址来选择；
第二存储单元阵列，包括至少以矩阵的行或列形式排列的多个可电重写数据的MOS型冗余存储单元，该多个冗余存储单元可根据冗余地址来选择；
第一存储部件，在测试模式中可由第一写入控制信号来控制写入，它存储外部输入的规定代码；
第一比较器，对测试模式中外部输入的所选代码和存储在第一存储部件中的规定代码进行比较，当所选代码与规定代码一致时产生激活信号；
由第一比较器产生的激活信号进行激活的不良地址锁存电路，当在测试模式中在第一存储单元阵列中产生不良时，由锁存控制信号来控制不良地址锁存电路，暂时锁存对应于该不良的不良地址；
第二存储部件，在测试模式中可由第二写入控制信号来控制写入，它存储锁存电路锁存的不良地址；
第二比较器，对输入地址与第二存储部件中存储的不良地址进行比较，当输入地址与不良地址一致时产生置换控制信号；和
置换电路，受置换控制信号控制，用第二存储单元阵列的输出来置换第一存储单元阵列的输出。
2.如权利要求1的非易失性半导体存储器件，还包括：
地址缓冲器，接收外部输入的输入地址和将输入地址提供给不良地址锁存电路和第二比较器；和
控制电路，用于接收第一比较器和锁存控制电路产生的激活信号来控制不良地址锁存电路。
3.如权利要求1的非易失性半导体存储器件，其中，提供多组第二存储部件、第二比较器和置换电路。
4.如权利要求1的非易失性半导体存储器件，其中，第一存储部件包括其内可重新存储规定代码的存储元件。
5.如权利要求1-4之一的非易失性半导体存储器件，其中，第二存储部件包括具有与存储单元阵列的存储单元结构相同的存储元件。
6.一种在非易失性半导体存储器件中补救不良的方法，该非易失性半导体存储器件包括：第一存储单元阵列，包括以矩阵形式排列的多个可电重写的MOS型存储单元，该多个存储单元可根据输入地址来选择；第二存储单元阵列，包括至少以矩阵的行或列形式排列的多个可电重写数据的MOS型冗余存储单元，该多个冗余存储单元可根据冗余地址来选择；第一存储部件，在测试模式中可由第一写入控制信号来控制写入，它存储外部输入的规定代码；第一比较器，对测试模式中外部输入的所选代码和存储在第一存储部件中的规定代码进行比较，当所选代码与规定代码一致时产生激活信号；由第一比较器产生的激活信号进行激活的不良地址锁存电路，当在测试模式中在第一存储单元阵列中产生不良时，由锁存控制信号来控制不良地址锁存电路，暂时锁存对应于该不良的不良地址；第二存储部件，在测试模式中可由第二写入控制信号来控制写入，它存储锁存电路锁存的不良地址；第二比较器，对输入地址与第二存储部件中存储的不良地址进行比较，当输入地址与不良地址一致时产生置换控制信号；和置换电路，受置换控制信号控制，用第二存储单元阵列的输出来置换第一存储单元阵列的输出，
所述方法包括：当在多个半导体衬底的芯片区域上提供多个非易失性半导体存储器件，和对将要同时进行测试的这些芯片区域上的非易失性半导体存储器件进行同时测试(collective-test)以检测和补救不良时，在同时测试开始之前，对应于所述这些芯片区域来分配规定的代码，
其中，在对于所述这些芯片区域的每一个依次改变和输入选择的号码的同时，将不良地址存储在其所分配的规定代码与所选地址一致的芯片区域的地址锁存电路中，和按照第二写入控制信号，在芯片区域的第二存储部件中同时写入不良地址。
7.一种非易失性半导体存储器件，包括：
存储单元阵列，包括以矩阵形式排列的多个可电重写的MOS型存储单元，该存储单元可根据输入地址来选择；
第一存储部件，可由第一写入控制信号来控制写入，它存储外部输入的规定代码；
第一比较器，对测试模式中外部输入的所选代码和存储在第一存储部件中的规定代码进行比较，当所选代码与规定代码一致时产生激活信号；
锁存电路，由第一比较器产生的激活信号进行激活，以暂时锁存各芯片区域的数据；和
第二存储部件，可由第二写入控制信号来控制写入，它存储锁存电路锁存的各芯片区域的所述数据。
8.如权利要求7的非易失性半导体存储器件，其中，各芯片区域的所述数据是用于确定输出比特数的规格的数据。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003085993A (ja) * 2001-09-07 2003-03-20 Toshiba Corp 不揮発性半導体記憶装置およびその不良救済方法
US7120068B2 (en) * 2002-07-29 2006-10-10 Micron Technology, Inc. Column/row redundancy architecture using latches programmed from a look up table
KR100526186B1 (ko) * 2003-04-04 2005-11-03 삼성전자주식회사 플래시 메모리의 오류블록 관리방법 및 장치
JP2005267817A (ja) * 2004-03-22 2005-09-29 Oki Electric Ind Co Ltd 半導体記憶装置と冗長救済アドレスの読出方法
JP4606827B2 (ja) * 2004-09-22 2011-01-05 新日本無線株式会社 半導体チップ測定方法
KR100648288B1 (ko) * 2005-07-22 2006-11-23 삼성전자주식회사 불 휘발성 메모리 장치의 리던던시 선택 회로
US7324389B2 (en) 2006-03-24 2008-01-29 Sandisk Corporation Non-volatile memory with redundancy data buffered in remote buffer circuits
KR101091844B1 (ko) * 2007-05-17 2011-12-12 삼성전자주식회사 고속으로 배드 블록을 검색하는 플래시 메모리 시스템 및그것의 배드 블록 관리 방법
EP2063432B1 (de) * 2007-11-15 2012-08-29 Grundfos Management A/S Verfahren zum Prüfen eines Arbeitsspeichers
US8614584B2 (en) * 2011-03-02 2013-12-24 Sandisk Technologies Inc. System and method for bonded configuration pad continuity check
CN103093834B (zh) * 2013-01-28 2016-11-16 上海华虹宏力半导体制造有限公司 闪存的可靠性测试方法
JP5657079B1 (ja) 2013-10-24 2015-01-21 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN106054065A (zh) * 2016-05-20 2016-10-26 西安紫光国芯半导体有限公司 一种晶圆级针对每个芯片dc参数的调节方法
US10937499B2 (en) 2019-04-12 2021-03-02 Micron Technology, Inc. Content addressable memory systems with content addressable memory buffers

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0476749A (ja) * 1990-07-19 1992-03-11 Toshiba Corp セキュリティ回路
JP3076195B2 (ja) * 1994-04-27 2000-08-14 日本電気株式会社 不揮発性半導体記憶装置
JPH07334999A (ja) * 1994-06-07 1995-12-22 Hitachi Ltd 不揮発性半導体記憶装置及びデータプロセッサ
JPH1074396A (ja) * 1996-08-30 1998-03-17 Nec Corp 半導体記憶装置
JP4413306B2 (ja) * 1999-03-23 2010-02-10 株式会社東芝 半導体記憶装置
US6227190B1 (en) * 2000-06-02 2001-05-08 Michael J. Glass Fireplace fire starting device
JP2003085993A (ja) * 2001-09-07 2003-03-20 Toshiba Corp 不揮発性半導体記憶装置およびその不良救済方法

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