CN1037721C - 修复半导体存储器器件中缺陷的方法和电路 - Google Patents
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Abstract
本发明涉及修复半导体存储器器件中缺陷的方法和电路。电路包括与若干电保险丝并联的充电节点；输出有缺陷地址的存储信号的装置；根据存储信号向充电节点提供电流的装置；根据充电节点的逻辑电平输出冗余块驱动信号以便替换有缺陷地址的冗余传感放大器；以及控制器，用于对从所述存储器器件外部提供的地址信号解码，于是在被选择的保险丝中形成一个电流通路，保险丝被从充电节点提供的电流烧断，控制器由有缺陷地址的存储信号驱动。
Description
本发明涉及半导体存储器器件，更具体地说涉及通过用冗余存储器单元替换半导体存储器器件中的有缺陷的存储器单元来修复缺陷的方法和电路。
总的来说，随着半导体器件变小和高度集成化，在生产过程中出现了一些困难，从而降低了半导体存储器器件的生产率。更确切地说，这种生产率的降低是由半导体存储器器件中作为极大问题的有缺陷的存储器单元引起的。因此，为了解决这一问题，在半导体存储器器件中广泛采用了利用冗余单元的方法。这就是说，该方法将制成备用存储器单元的冗余存储器单元替换有缺陷的存储器单元，并修复缺陷，从而提高了生产率。同时，在用冗余存储器单元替换有缺陷的存储器单元的情况下，需要有器件存储有缺陷的存储器单元的位置即地址。一般有两种方法存储地址，一种方法是保险丝烧断法，另一种方法是采用电可擦和可编程非易失性存储器单元作为有缺陷的地址的存储器件。根据保险丝烧断法，通过流经的电流将保险丝烧断，或通过激光束照射到保险丝上使其烧断，以便存储有缺陷的地址。
然而，用激光烧断保险丝的方法只能用于封装前的晶片状态，即保险丝暴露状态，但不能用于封装工序完成以后。
另一方面，假如非易失性存储器单元用作有缺陷的地址的存储器件，即使在封装状态也有可能采用这种方法。然而，由于存储器器件本身是一个存储器单元，所以如果不能保持以特定状态例如高温和高压状态存储的有缺陷的地址信息，就会在半导体存储器器件中出错。因此，考虑到存储器单元的可靠性，非易失性存储器单元法不如保险丝烧断法理想。于是，电保险丝烧断法广泛地用于存储有缺陷的存储器单元的地址，这在1989年出版的“IEEE INTERNATIONAL SOLIDSTATE CIRCUITS CONFERENCE DI GEST 0F TECHNI CAL PAPERS ”(《IEEE国际固态电路会议技术论文汇编》)中的第128-129页得到了公开。
然而，在常规的电保险丝烧断法中，由于许多保险丝同时被烧断以便存储有缺陷的地址，所以必须提供足够大的电流来烧断这许多保险丝。此外，由于提供了足够大的电流，所以需要附加的板或压力插头，因此便产生了一些问题。这就是说，由于电压供应板是另外形成的，以便为晶片状态下的保险丝烧断提供所需的电流，所以对部件的集成度带来了不利的影响。再者，为了给封装状态下的保险丝烧断提供所需的电流，由于高压是通过附加的输入/输出插头施加到存储器器件内部的，所以引起了其它的问题，例如需要有备用的插头。
因此，本发明的一个目的是提供一种修复半导体存储器器件的缺陷的方法和电路，它能够解决现有技术中存在的问题。
本发明的另一个目的是提供一种修复半导体存储器器件的缺陷的方法和电路，它能够在封装完成以后修复缺陷。
本发明的再一个目的是提供一种修复半导体存储器器件的缺陷的方法和电路，它能够仅用电源电压而不用从外部施加的保险丝烧断电压来进行保险丝烧断操作。
在为达上述目的的本发明中，有可能做到仅用向存储器器件提供的电源电压来进行保险丝烧断操作，其方式是当指示有缺陷存储器单元的地址的保险丝被烧断时，对应于地址信号的许多保险丝是顺序烧断的，而不是同时烧断的。这就是说，本发明包括一个与外部地址引线相连的内部存储器器件的保险丝选择器。此外根据本发明，通过改变输入到外部地址引线的信号由保险丝选择器选择特定的保险丝并使其烧断。因此，假如烧断N个保险丝来存储有缺陷的地址，那么保险丝选择和烧断操作最多进行N次。
因此根据本发明，有可能在晶片和封装状态下修复所有的缺陷，并且还有可能在不用提供烧断保险丝的电流的附加板或压力插头的情况下修复缺陷，因为烧断保险丝用的电流幅度可以降低。
本发明的上述和其它目的、优点和特征通过以下结合附图的详细描述将变得更明了，附图中：
图1是根据本发明的采用缺陷修复电路的非易失性半导体存储器器件的示意性框图；
图2是表示图1的一个行块的详细的电路图；
图3是本发明的表示一个冗余块解码器的详细的电路图；
图4是表示产生图3的数据线选择信号
RRb0-
RRb7的电路图；
图5是表示图3的保险丝选择信号
RRW0-
RRW8的输出的逻辑电路图；
图6是根据图1的冗余程序操作的操作时序图；
图7是表示用于停止一个行解码器操作的电路的详细电路图；
图8是本发明的冗余块解码器22的一个实施例，图8由图8A和8B组成；以及
图9是表示图8所示的保险丝选择信号
RRW0-
RRW8的输出的电路图。
图1是根据本发明的采用缺陷修复电路的电可擦和可编程的非易失性半导体存储器器件的示意性框图。
作为电可擦和可编程的非易失性存储器器件(EEPROM)，图1的存储器器件具有存储器单元阵列10和用于修复缺陷的冗余单元阵列12。存储器单元阵列10分成512个行块BK0-BK511，冗余单元阵列12分成8个行块RBK0-BRK7。各个行块排在相同的行中，并由2048个NAND单元串组成，它们相互共享字线。每个NAND单元串与相应的位线BL1-BL2048相连。作为一般的电可擦和可编程的非易失性存储器器件，在半导体衬底上具有“控制栅/层绝缘/浮动栅/沟道氧化物膜”结构。每个存储器单元的控制门都与相应的字线相连。因此，图1的存储器单元阵列10具有512×2048×16(＝16,777,216)存储器单元，冗余单元阵列12具有8×2048×16(＝262,144)存储器单元。此外，存储器单元阵列10和冗余单元阵列12分成8列块，对应8个数据输入/输出引线1/01—I/08。每列块具有256条位线BL1-BL256，BL257-BL512，……，BL1793-BL2048，以垂直于字线的方向排列，它们是被相互共享的。列块具有相互平行的关系，于是在8列块中由列地址选择一条位线。因此，数据输入/输出引线I/00-I/08成为一条通路，通过该通路输入或输出8个并行的数据。
图2表示第i个行块BKi的详细电路图。行块BKi具有2408个NAND单元串NU，每一个与位线BL1-BL2408相连。一个NAND单元串包括16个存储器单元M0-M15，它们的漏—源通路串联在第一选择晶体管ST1的源极端和第二选择晶体管ST2的漏极端之间。NAND单元串的第一选择晶体管ST1的漏极端与位线相连，它的栅极端通常经传输晶体管BT0与被提供第一串选择信号SGL1的第一串选择线SL1相连。此外，第二选择晶体管ST2的源极端与公共源极线CSL相连，它的栅极端通常经传输晶体管BT17与输入第二串选择信号SGL2的第二串选择线SL2相连。字线WL0-WL15经传输晶体管BT1-BT16输入控制栅驱动信号CG0-CG15，字线WL0-WL15相应地与NAND单元串的存储器单元M0-M15的控制栅极端相连。传输晶体管BT0-BT17的栅极端通常受块选择信号BSC的控制。
现在返回图1，存储器单元阵列10的驱动受行解码器14的控制，而冗余行解码器16的驱动受冗余块解码器22的控制。行解码器14根据从块选择解码器18输入的块选择信号BSCi，启动行块BK0-BK511中的任何一个。此外，行解码器14还向被选择的行块的字线WL0-WL15提供从字线预解码器20输入的控制栅驱动信号CG0-G15。冗余行解码器16根据从冗余块选择解码器22提供的冗余块选择信号RR0-RR7，启动冗余单元阵列的行块RBK0-RBK7中的任何一个。此外，冗余行解码器16还向被选择的行块的字线WL0-WL15提供从字线预解码器20输入的控制栅驱动信号CG0-CG15。
图1所示的EEPROM通过输入/输出缓冲器24输入/输出各种数据并输入地址信号。控制信号输入缓冲器26输入控制信号CE，WE，WP，RE，ALE和CLE。假如地址锁存允许信号ALE被允许为高电平，那么输入/输出缓冲器24作为输入地址的部件运行。这时，8位地址信号经输入/输出引线I/01-I/08同时输入至全缓存储器30。全缓存储器30受地址锁存允许信号的控制，从而输入地址信号并将输入信号分解。地址信号A0-A7送至列地址缓冲器32，而其它的地址信号A8-A20送至行地址缓冲器34。此外，假如命令锁存允许信号CLE被允许为高电位，那么输入/输出缓冲器24作为输入命令字的部件运行。这时，命令字经输入/输出引线I/01-I/08输入至全缓存储器30。全缓存储器30受命令锁存允许信号的控制，从而向命令寄存器36输入和传送命令信号。命令寄存器36暂时存储和输出输入命令字。
列地址缓冲器32对输入列地址信号A0-A7整形，从而将信号A0-A7以及它们的反相信号
A0-
A7传输至列解码器38。列解码器38对输入信号进行解码，并控制列解码器和选择器40，于是列解码器38允许被选择的位线经数据输入/输出缓冲器24和输入/输出引线I/01-I/08给出和接收数据。行地址缓冲器34对输入行地址信号A8-A20整形，从而将信号A8-A11以及其反相信号
A8-
A11传输至字线预解码器20，并将信号A12-A20以及反相信号
A12和
A20传输至块选择解码器18。
块选择解码器18对输入信号解码，从而输出启动行块BK0-BK511的任何一个被选择行块的块选择信号BSCi。字线预解码器20对输入信号解码，从而输出控制栅启动信号CG0-CG15。
命令寄存器36输出的与命令字中的读、擦除和程序有关的命令字被输入至操作控制信号发生器42。冗余程序控制信号
RED被输入至块解码器22，控制操作的控制信号
RED写包括有缺陷的单元的行块地址。
冗余块解码器22是通过它来写包括有缺陷的单元的行块地址的器件。此外，当控制信号
RED为低电平时，冗余块解码器22输入地址信号A0-A6和
A12-
A20。于是，根据地址信号A0-A6和
A12-
A20，通过保险丝部件烧断的操作，冗余块解码器22存储包括有缺陷的单元的行块地址。另外，修复缺陷的操作完成以后，冗余块解码器22检验由行地址A12-A20/
A12-
A20指定的块选择信号是否与写入行地址A12-A20/
A12-
A20的有缺陷的的块地址相同。根据检验的结果，冗余块解码器22确定是否驱动冗余行解码器16。当冗余块解码器22中输出的冗余块选择信号RR0-RR7的任何一个被允许时，行解码器操作停止电路44输出控制信号
Xd，使行解码器14停止操作。
图3是根据本发明的冗余块解码器22的详细电路图。为了说明方便起见，以行方向排列的信号线CN0-CN7叫做“数据线”，而以列方向排列的信号线W0/
W0-W8/
W8叫做“保险丝选择线”。
九个保险丝部件F12-F20和九个保险丝部件
F12-
F20与数据线CN0-CN7并联，以列方向排列的相应的保险丝选择线W0-W8控制九个保险丝部件F12-F20，相应的保险丝选择线
W0-
W8控制九个保险丝部件
F12-
F20。每个保险丝部件包括一个电保险丝(例如多晶硅通路)，它的一端与相应的数据线相连，N沟道晶体管的沟道连接在保险丝的另一端和接地电压VSS之间，其栅极端与相应的保险丝选择线相连。
数据线CN0-CN7的一端经相应的P沟道晶体管PT0-PT7的沟道提供电源电压VCC，它们的另一端与冗余传感放大器102相连。P沟道晶体管PT0-PT7的栅极端受相应的数据线选择信号
RRb0-
RRb7的控制。
保险丝选择线W0-W8中的每一根与八个或非门104的相应的输出节点连接，或非门104接着输出八个保险丝选择信号
RRW0-
RRW8和块选择地址信号A12-A20的或非输出。保险丝选择线
W0-
W8中的每一根与八个或非门106的相应的输出节点连接，或非门106接着输出八个保险丝选择信号
RRW0-
RRW8和块选择地址信号
A12-
A20的或非输出。
与数据线相连的冗余传感放大器102包括用于上拉的P沟道晶体管110，用于下拉的N沟道晶体管112和用于下拉的N沟道晶体管116。P沟道晶体管110的沟道连接在输出冗余块选择信号RRi(i＝0-7)的输出节点和电源电压之间，其栅极端输入经过反相器108的控制信号
RED的反相信号RED。N沟道晶体管112的沟道连接在输出节点和接地电压之间，其栅极端输入经过反相器108的控制信号
RED的反相信号RED。N沟道晶体管116的沟道连接在输出节点和数据线CNi(i＝0-7)之间，其栅极端输入经过与反相器108的输出节点相连的反相器114的控制信号
RED。
图4表示产生向图3的电路提供数据线选择信号
RRb0-
RRb7的发生器。参照图4，四输入NAND门117输入地址信号A0/
A0-A2/
A2以及冗余程序控制信号
RED的反相信号RED，然后输出作为数据线选择信号RRbi(i＝0-7)的NAND的结果，地址信号A0/
A0-A2/
A2是从全缓存储器30输入的，冗余程序控制信号
RED是从反相器118输入的。实际上，八个电路排列在存储器器件中，每个电路如<表1>所示输入通过对地址信号A0、A1和A2进行解码得到的八个3位信号中的一个，即A0
A1
A2，A0
A1
A2，……，A0 A1 A2中的一个，并且也输入信号RED。此外，该电路输出信号
RRb0，
RRb1，……
RRb7中的任何一个信号。因此，通过改变输入地址信号A0/
A0-A2/
A2的逻辑电平就能输出任何一个数据线选择信号
RRbi(i＝0-7)。假如冗余程序控制信号
RED被禁止成为高电平(即假如冗余程序节点为非)，那么所有的数据线选择信号
RRbi(i＝0-7)以高电平输出，而假如信号
RED被允许，成为低电平(即假如冗余程序模式)，那么根据<表1>所示的地址信号的逻辑电平的改变，数据线选择信号允许为低电平。
<表1>
| 地址信号A2 A1 A0 | 以低电平输出的数据线选择信号 |
| 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 | RRb0RRb1RRb2RRb3RRb4RRb5RRb6RRb7 |
图5表示产生保险丝选择信号
RRW0-
RRW8的电路。参照图5，四输入NAND门120输入从全缓存储器30提供的地址信号A3/
A3-A6/
A6，并将NAND的结果传输至反相器122。或非门124将反相器122的输出与冗余程序控制信号
RED进行或非逻辑运算，然后输出作为保险丝选择信号
RRWj(j＝0-8)的或非结果。实际上，九个电路排列在存储器器件中，每个电路如<表2>所示输入通过对地址信号A3、A4、A5和A6进行解码得到的九个4位信号中的一个，即
A6
A5
A4
A3，
A6
A5
A4A3，
A6
A5 A4
A3，……，A6
A5
A4
A3其中之一，并且也输入信号RED。此外，该电路输出信号
RRW0，
RRW1，……
RRW8中的任何一个信号。因此，通过改变输入地址信号A3/
A3-A6/
A6的逻辑电平就能输出任何一个保险丝选择信号
RRWj(j＝0-8)。假如冗余程序控制信号
RED被禁止成为高电平(即假如冗余程序节点为非)，那么所有的保险丝选择信号
RRWj(j＝0-8)以低电平输出，而假如信号
RED被允许，成为低电平(即假如冗余程序模式)，那么根据<表2>所示的地址信号的逻辑电平的改变，只有特定的解码信号以低电平输出。
<表2>
| 地址信号A6 A5 A4 A3 | 以低电平输出的保险丝选择信号 |
| 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 | RRW0RRW1RRW2RRW3RRW4RRW5RRW6RRW7RRW8 |
图6是根据图1的冗余程序操作的操作时序图。依照图4至6，有缺陷的地址按以下方式写入图3的冗余块解码器22。根据本发明，在图3的冗余块解码器22中，保险丝烧断操作是顺序进行的，而不是同时进行的，以便写有缺陷的行块地址。
为了说明方便起见，本发明描述存在一个有缺陷的行块和一个需要修复缺陷的冗余行块的一种情况。这就是说，假如指明存储器地址的行块的有缺陷行块的块选择地址A12的逻辑电平是“1”，并且其它块选择地址A13-A20的逻辑电平是“0”，那么根据冗余块选择信号RR0，有缺陷的行块替代了第一冗余行块RBK0。
为了开始冗余程序操作，应先输入用于选择冗余块解码器的写部件的地址信号。地址信号的输入过程如下。首先，地址锁存允许信号ALE为高电平，并且输入/输出缓冲器24转换成地址输入模式。接下来，地址信号A0-A7，A8-A15，和A16-A20被输入至数据输入/输出引线I/01-I/08，并且写允许信号
WE从高电平变成低电平。然后进行三次改变操作，从而向全缓存储器30输入地址信号A0-A20。
地址信号中的信号A0-A2用来生成数据线选择信号。此外，由于数据线的一根线CN0趋向于使冗余块解码器22中的保险丝烧断，所以如<表1>所示，地址信号“A0 A1 A2”作为“000”输入。根据本发明，用于生成保险丝地址选择信号的地址信号“A3 A4A5 A6”，如<表2>所示，作为“0000”输入，因此保险丝选择信号
RRW0被允许为低电平。在有缺陷地址程序模式中不用地址信号A7-A11。
根据行块的有缺陷行块的地址，用于指明行块地址的地址信号A12-A20中的A12的逻辑电平为“1”，其余信号A20-A13的逻辑电平为“0”。
地址输入完成以后，开始输入冗余程序命令字的过程。输入过程如下。首先，命令锁存允许信号CLE为高电平，并且输入/输出缓冲器24转换成命令输入模式。命令字CMD经数据输入/输出引线I/01-I/08被输入以后，写允许信号
WE从高电平变成低电平。从而向全缓存储器30输入命令字。输入命令字存储在命令寄存器36中。相反允许为低电平的冗余程序信号
RED输出至命令寄存器36。
冗余程序控制信号
RED以低电平输出，然后开始保险丝烧断过程，即开始有缺陷地址的写过程。参照图4，当冗余程序信号
RED允许为低电平时，数据线选选择信号
RRb0被允许为低电平。参照图3，P沟道晶体管PT0导通，从而数据线CN0被充电到电源电压VCC的电平。此时，由于信号
RRb1-
RRb7被禁止成为高电平，所以数据线CN1-CN7处于浮动状态。此外，参照图5，当冗余程序信号
RED被允许成为低电平，保险丝选择信号
RRW0被允许成为低电平。此时，由于信号
RRW1-
RRW8被禁止成为高电平，所有相应的保险丝选择W1/
W1-W8/
W8保持在低电平。
因此，或非门104对允许为低电平的信号
RRW0和作为逻辑电平“1”输入的地址信号A12进行或非逻辑运算，输出低电平。此外，或非门106对信号
RRW0和作为逻辑电平“0”输入的地址信号
A12进行或非逻辑运算，输出高电平。于是，写部件
F12的N沟道晶体管导通，其栅极端与保险丝选择
W0相连，于是从数据线CN0经过保险丝和N沟道晶体管的沟道向接地端流过电流。由于提供给数据线CN0的电压被施加到一个所选择的保险丝，所以流入保险丝的电流强度足以使保险丝熔断。此时，如果从存储器器件外部施加的电源电压高于正常的电源电压(例如如果正常的电源电压是5V，保险丝程序中提供的电源电压是9V)，那么写部件
F12的保险丝烧断操作是非常有效的。根据保险丝烧断操作，完成了对有缺陷行块的块选择地址信号的最低位A12的写入过程。
对块选择地址的其它地址的写入过程与上述过程相同。此时，有必要通过固定地址信号A0-A2和A7-A20，以及通过改变其它地址信号A3-A6，使信号
RRWj(j＝0-8)允许成为低电平。因此，假如保险丝选择线W1/→……→W8/
W8被允许，以便成为低电平，那么对应于块选择地址A12-A20的逻辑电平的保险丝被烧断。根据以上保险丝烧断过程，与图3的数据线CN0相连的保险丝部件中的保险丝
F12和F13-F20被烧断，而其它保险丝F12和
F13-
F20不被烧断。
因此，如果总共九次的保险丝烧断过程完成，那么对应与数据线CN0相连的保险丝的保险丝选择线W0-W7和
W8的九个保险丝被烧断，并且有缺陷的行块的地址被写入冗余块解码器22，于是有缺陷的行块的地址便被写入了冗余块解码器22。
根据以上操作，以正常存取操作存储有缺陷的块地址以后，进行如下的有缺陷行块的替换过程。以正常操作模式，由于冗余程序控制信号
RED被禁止成为高电平，所以所有保险丝选择信号
RRWj(j＝0-8)保持为低电平，并且所有数据线选择信号
RRbi(i＝0-7)保持为高电平。因此参照图3，根据相应的块选择地址信号A12-A20/
A12-A20的逻辑电平，确定输入保险丝选择信号
RRW0-
RRW8的或非门104和106的输出。
此时，假如块选择地址信号A20-A13作为逻辑电平“0”输入，而另一块选择地址信号A12作为逻辑电平“1”输入，该逻辑电平“1”与存储在冗余块解码器22中的块选择地址信号的逻辑电平相同，那么其中存储了有缺陷行块地址的数据线CN0变为浮动。于是，对应浮动数据线CN0的冗余传感放大器102的输出节点经N沟道晶体管110被充电到电源电压VCC，因此冗余块选择信号RR0以高电平输出。
然而，接地电压和电流通路是由通过所有数据线CN1-CN7中的地址信号A12-A20或
A12-
A20使保险丝选择线W0-W8或
W0-
W8允许成为高电平而形成的，在所有数据线CN1-CN7中不进行保险丝烧断操作。因此，对应数据线CN1-CN7的冗余传感放大器的输出节点被放电到接地电压VSS。从而对应数据线CN1-CN7的冗余传感放大器102的输出节点通过N沟道晶体管116被放电到参考电压VSS，并且所有冗余块选择信号RR1-RR7以低电平输出。
此时，行解码器操作停止电路44输出低电平的信号
Xd，从而依赖于以高电平输出的冗余块选择信号RR0使行解码器14禁止操作。因此，通过在冗余单元阵列12中选择行块来替换有缺陷的行块。
图7是输出控制信号
Xd的行解码器操作停止电路44的详细电路图，该控制信号停止对应于选择有缺陷的行块时的存储器单元的行解码器的操作。在图7中，或非门126对冗余块选择信号RR0-RR7进行逻辑运算，从而输出经或非逻辑运算的信号作为控制信号
Xd。因此，如果任何一个冗余块选择信号以高电平输出，那么控制信号
Xd变为低电平。
图8表示本发明的冗余块解码器22的另一实施例，包括相互并联的图8A和图8B。参照图8，在以行方向排列的数据线CN0-CN7中，九个保险丝部件F’12-F’20和九个保险丝部件
F12’-
F20’相互连接，九个保险丝部件F’12-F’20由相应的以行方向排列的保险丝选择线W0-W8和读保险丝选择线R0-R8控制，而九个保险丝部件
F12’-F20’由相应的保险丝选择线
W0-
W8和保险丝选择线
R0-
R8控制。保险丝部件包括保险丝200，它的一端与相应的数据线相连，N沟道晶体管201的沟道连接在保险丝200的另一端和接地电压端之间，其栅极端与相应的保险丝选择线Wj/
Wj(i＝0-8)相连，N沟道晶体管202的沟道的一端与保险丝200的另一端相连，其栅极端与保险丝选择线Rj/Rj(j＝0-8)相连，N沟道晶体管203的沟道连接在N沟道晶体管202的另一端和接地电压端之间，其栅极端与冗余程序控制信号
RED相连。
数据线CN0-CN7的一端经相应的P沟道晶体管PT1-PT7的沟道被施加电源电压VCC，而另一端与冗余传感放大器102相连。P沟道晶体管PT1-PT7的栅极端受相应的数据线选择信号
RRb0-
RRb7的控制。数据选择信号
RRb0-
RRb7与图3中的相同。
如<表1>所示，在冗余程序模式期间，通过对地址信号A0-A2解码，使数据线选择信号中的任何一个都被允许为低电平。另外，由于冗余传感放大器102的功能与图3中的相同，所以在本发明中不再予以说明。
保险丝选择线W0-W8的每一根与八个或非门104的相应的输出节点相连，或非门104用于输出对八个保险丝选择信号
RRW0-
RRW8和块选择地址信号A12-20进行或非逻辑运算后的单一的结果。另外的保险丝选择线
W0-
W8的每一根与八个或非门106的相应的输出节点相连，或非门106用于输出对八个保险丝选择信号
RRW0-
RRW8和块选择地址信号
A12-
A20进行或非逻辑运算后的单一的结果。保险丝选择线R0-R8输入相应的地址信号A12-A20的相反的电平，而另外的保险丝选择线
R0-
R8也输入相应的地址信号
A12-
A20的相反的电平。
图9表示产生图8所示的保险丝选择信号
RRW0-
RRW8的电路。参照图9，四输入NAND门128输入从全缓存储器30提供的地址信号A3/
A3-A6/
A6，并将NAND的结果传输至或非门130。或非门130输入NAND门128的输出信号以及冗余程序控制信号
RED，并向反相器132传输对输入的信号进行或非逻辑运算的结果。然后反相器132的输出是作为保险丝选择线解码信号
RRWj(j＝0-8)的输出。假如冗余程序控制信号
RED被禁止成为高电平，那么所有的保险丝选择信号
RRWj(j＝0-8)以高电平输出。然而假如冗余程序控制信号
RED被允许，成为低电平，那么如<表2>所示，即在冗余程序模式中，根据地址信号的逻辑电平只有特定的解码信号以低电平输出。因此，通过改变输入地址信号A3/
A3-A6/
A6的逻辑电平，就可能以低电平输出保险丝选择信号RRWj(j＝0-8)中的任何一个。此外，以与图3相同的方式，可以串行选择和驱动一对保险丝选择线。
同时，图8的有缺陷的地址按如下方式进行存储。在修复缺陷期间，根据第一实施例，地址信号和命令字等同地输入到图3的相关部分。因此以与图3相同的方式，本发明描述有缺陷的地址存储在与数据线CN0相连的保险丝部件中的一种情况。完成地址信号的输入以后，如<表2>所示，如果数据线选择信号
RRb0以低电平输出，而其余信号
RRb1-
RRb7以高电平输出，那么数据线CN0通过P沟道MOS晶体管PT0变到电源电压VCC，其余的数据线CN1-CN7浮动。此外，如<表1>所示，保险丝选择信号
RRW0以低电平输出，而其余的信号
RRW1-
RRW8以高电平输出，因此保险丝选择线W0/
W0和保险丝选择线R0/
R0受地址A12的逻辑电平控制，其余的保险丝选择线W1/
W1-W8/
W8和其余的保险丝选择线R1/
R1-R8/
R8浮动。
接下来，根据输入的命令字，如果冗余程序控制信号
RED允许为低电平，那么保险丝部件的N沟道晶体管203截止，于是N沟道晶体管102的源极端浮动。因此，保险丝选择线R0/
R0-R8/
R8不影响程序操作。相应地，根据以与图3实施例相同方式输出高电平的保险丝选择线W0或
W0，N沟道晶体管201导通，从而使保险丝烧断。
在图8中，在修复缺陷之后的正常存取操作中，所有保险丝选择线
RRW0-
RRW8以高电平输出，并且所有保险丝选择线W0/
W0-W8/
W8被放电到接地电压电平，于是所有N沟道晶体管201截止。因此，不对读操作产生影响。此外，根据被选择的保险丝选择线R0/
R0-R8/
R8，N沟道晶体管202导通，并且根据是否进行保险丝烧断操作，来对数据线放电或充电。
相应地，在图8的冗余块解码器中，根据保险丝选择线W0/
W0-W8/
W8在缺陷修复操作期间被选择为高电平，N沟道晶体管201导通，于是进行保险丝烧断操作。在正常的存取操作中，根据被选择的保险丝选择线R0/
R0-R8/
R8处于高电平，N沟道晶体管202导通，于是根据是否进行保险丝烧断操作，来对数据线放电或充电。这样，通过象图3那样进行九次保险丝烧断操作，图8所示的冗余块解码器存储有缺陷的地址，即进行保险丝烧断操作。修复缺陷以后，在根据正常块选择操作对有缺陷地址进行检测的过程中，根据保险丝选择线R0/
R0-R8/
R8检测保险丝是否烧断。
如上所述，在本发明中，保险丝选择器包括在与外部地址引线相连的存储器器件中。此外，通过保险丝选择器选择并烧断特定的保险丝。再者，根据本发明，在不用附加的输入板的情况下，通过输入进外部地址引线的信号的变化来选择并烧断保险丝，可以对处于晶片和封装状态下的保险丝进行电烧断。
Claims (3)
1.一种半导体存储器器件的有缺陷地址存储电路，包括多个并联连接的充电节点，各充电节点连接到多个电保险丝，其特征在于它还包括：
根据外部控制信号输出有缺陷地址的存储信号的装置；
根据所述有缺陷地址的存储信号向所述充电节点中选出的一个充电节点提供输入电流的电流源；
连接到每一个所述充电节点的冗余传感放大器，用以输出冗余块驱动信号，此信号表示在正常存取操作期间，当连接到其上的所述充电节点处在预定逻辑电平时，必须替换有缺陷的地址；以及
控制电路，用以对外部产生的地址信号解码，并顺序产生多个所选择的保险丝的多个电流通路，以便每次在从所述选择出的一个充电节点提供电流时，只有一个保险丝被烧断，所述控制电路由所述有缺陷地址信号驱动。
2.如权利要求1的半导体存储器器件的有缺陷地址存储电路，其特征在于，所述地址信号是通过地址信号引线提供的。
3.一种存储半导体存储器器件的有缺陷地址的方法，所述器件具有若干能够被充电到第一电压的充电节点，每个节点具有通过N个保险丝与第二电压相连的有缺陷地址存储部分，N个保险丝与指明有缺陷单元的N位地址信号对应，其特征在于，所述方法包括以下步骤：
通过对从所述存储器器件的外部施加的第一位置信息进行解码，向任何一个所述充电节点提供所述第一电压；以及
通过对从所述存储器器件的外部施加的第二位置信息进行解码，向与所述被选择充电节点相连的若干保险丝中的任何一个提供所述第一和第二电压，以便进行保险丝烧断操作，其中通过顺序变化所述第二位置信息，将提供所述第一和第二电压的所述步骤重复用于N个保险丝。
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Legal Events
| Date | Code | Title | Description |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CX01 | Expiry of patent term |
Expiration termination date: 20150411 Granted publication date: 19980311 |