JP5664204B2 - 半導体メモリ - Google Patents

Description

本発明は、データを記憶する半導体メモリ、および製造方法に関する。

ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）マクロは非常に多くのセルから構成されているため、ＳＲＡＭマクロを正常動作するために、不良セルを冗長セルに置き換える技術が知られている。不良セルは、たとえば、製造中にまぎれこんだゴミに起因して発生する。さらに、不良セルは、たとえば、製造ばらつきが原因となるマージン性に起因して発生する。マージン性に起因するとは、たとえば、動作可能な電源電圧や温度などのマージンが不足することで、電源電圧が低いと動作しないなどが挙げられる。

不良セルを冗長セルに置き換える技術では、たとえば、１ワード分（または１カラム分）の冗長セルを用意し、不良セルを有するワード（またはカラム）のすべてのセルを、該１ワード分（または１カラム分）の冗長セルに置き換える（「従来技術１」と称する。たとえば、下記特許文献１，２参照。）。また、不良セルを冗長セルに置き換える技術では、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において、ワードごとに１ビット分の不良セルの位置情報を記憶するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と、１カラム分の冗長セルを用意し、１ワードごとに１不良セルを冗長セルに置き換える（「従来技術２」と称する。たとえば、下記特許文献３参照。）。

特開２００１−６７８８９号公報 特開２００３−３３１５９７号公報 特開平１１−１７０１９号公報

しかしながら、近年では、低消費電力化のために、半導体メモリの電源電圧を下げることが行われている。しかしながら、電源電圧を下げることにより、マージン性に起因して、複数のワードで不良セルが発生し、さらに、各ワードにおいて複数のセルが不良セルとなる問題点があった。

従来技術１では、１ワードや１カラムを冗長ワードや冗長カラムに置き換えることができるが、複数のワードや複数のカラムで不良セルが発生した場合、冗長ワードや冗長カラムに置き換えることができない問題点があった。

図３６は、従来技術２の一の例を示す説明図である。図３６で示すＤＲＡＭのメモリセルアレイでは、１ワードが１６ビット（列）のデータセルを有し、１８ワード（行）ある。さらに、１カラム分の冗長セルがある（冗長カラム）。たとえば、指定ワードでは、２個のセルが不良である（×印のセル）。しかしながら、２個の不良セルのうち、いずれか一方のみのセルは冗長セルに置き換えることができるが、他方のセルは冗長セルに置き換えられない問題点があった。そのため、該ＤＲＡＭは不良となる問題点があった。

図３７は、従来技術２の他の例を示す説明図である。図３７で示すＤＲＡＭのメモリセルアレイは、図３６で示したＤＲＡＭのメモリセルアレイに冗長カラムを１列増やした例である。ＤＲＡＭのメモリセルアレイではビット単位でデータを読み出し・書き込むため、冗長カラムを１列増やすためには、メモリセルアレイを２ブロックに分割し、ブロックごとに１冗長カラムを有することとなる。左側のメモリセルアレイの指定ワードにおいて、複数のセルが不良となった場合、いずれか１個のセルのみを冗長セルに置き換えることができるが、他のセルは冗長セルに置き換えられない問題点があった。そのため、該ＤＲＡＭは不良となる問題点があった。

本発明は、上述した従来技術による問題点を解消するため、冗長セルに置き換え可能な不良セルを増加でき、歩留まりを向上させることができる半導体メモリを提供することを目的とする。また、本発明は、半導体メモリのサイズを縮小化することができる製造方法を提供することを目的とする。

本発明の一の観点によれば、ワードごとにｘビット分のデータセルとｙビット分の冗長セルとを有するメモリセルアレイと、前記ワードごとに前記データセルと前記冗長セルのうちの不良セルの位置情報を記憶する位置情報記憶部と、読み出すアドレスを指定された指定ワードに関する前記位置情報記憶部内の不良セルの位置情報に基づいて、前記指定ワードに関する前記ｘビット分のデータセルと前記ｙビット分の冗長セルのうち前記不良セルを除くｘビット分のセルのそれぞれが記憶するデータを読み出す読み出し回路と、を備える半導体メモリが提供される。

また、本発明の他の観点によれば、ワードごとにｘビット分のデータセルとｙビット分の冗長セルとを有するメモリセルアレイと、前記ワードごとに前記データセルと前記冗長セルのうち不良セルの位置情報を記憶する位置情報記憶部と、書き出すアドレスを指定された指定ワードに関するｘビット分の書き込みデータを、前記指定ワードに関する前記位置情報記憶部内の不良セルの位置情報に基づいて、前記指定ワードに関するｘビット分のデータセルと前記指定ワードに関するｙビット分のデータセルに書き込む書き込み回路と、半導体メモリが提供される。

また、本発明の他の観点によれば、ワードごとにｘビット分のデータセルとｙビット分の冗長セルとを有するメモリセルアレイと、位置情報記憶部と、１ワードあたりｙビットまでの不良セルを救済する機能と、を有する半導体メモリのうちの前記メモリセルアレイを試験し、試験結果から得られる前記ワードごとの前記データセルと前記冗長セルのうちの不良セルの位置情報を、前記位置情報記憶部に電子ビーム描画によって書き込む製造方法が提供される。

本半導体メモリは、上述した従来技術による問題点を解消するため、冗長セルに置き換え可能な不良セルを増加でき、歩留まりを向上させることができるという効果を奏する。また、本製造方法は、半導体メモリのサイズを縮小化することができるという効果を奏する。

図１は、実施の形態１にかかる半導体メモリを示す説明図である。 図２は、実施の形態１にかかる不良ビット代替処理回路１０４による読み出し処理の一例を示す説明図である。 図３は、実施の形態１にかかる不良ビット代替処理回路１０４による書き込み処理の一例を示す説明図である。 図４は、不良ビット代替処理の読み出しに関する例１を示す説明図である。 図５は、不良ビット代替処理の書き込みに関する例１を示す説明図である。 図６は、例１における読み出し回路２００の一例を示す説明図（その１）である。 図７は、論理回路６０１に関する真理値表の一例を示す説明図である。 図８は、例１における読み出し回路２００の一例を示す説明図（その２）である。 図９は、例１における読み出し回路２００のＨＤＬ記述例を示す説明図である。 図１０は、例１における書き込み回路３００の一例を示す説明図である。 図１１は、例１における書き込み回路３００のＨＤＬ記述例を示す説明図である。 図１２は、不良ビット代替処理の読み出しに関する例２を示す説明図である。 図１３は、不良ビット代替処理の書き込みに関する例２を示す説明図である。 図１４は、例２における読み出し回路２００のＨＤＬ記述例を示す説明図（その１）である。 図１５は、例２における読み出し回路２００のＨＤＬ記述例を示す説明図（その２）である。 図１６は、例２における読み出し回路２００のＨＤＬ記述例を示す説明図（その３）である。 図１７は、図１４から図１６で示したＲＤを一般化した例を示す説明図である。 図１８は、例２における読み出し回路２００の一例を示す説明図である。 図１９は、例２における書き込み回路３００のＨＤＬ記述例を示す説明図である。 図２０は、例２における書き込み回路３００の一例を示す説明図（その１）である。 図２１は、例２における書き込み回路３００の一例を示す説明図（その２）である。 図２２は、実施の形態２にかかる半導体メモリを示す説明図である。 図２３は、実施の形態２にかかる不良ビット代替処理回路１０４による読み出し処理の一例を示す説明図である。 図２４は、実施の形態２にかかる不良ビット代替処理回路１０４による書き込み処理の一例を示す説明図である。 図２５は、各符号化におけるワードごとの不良セルの位置情報のビット幅を示す説明図である。 図２６は、符号化技術２に関する変換回路２２０１の一例を示す説明図である。 図２７は、符号化技術３における不良セルの組み合わせの番号の一例を示す説明図である。 図２８は、符号化技術３による符号化の一例を示す説明図（その１）である。 図２９は、符号化技術３による符号化の一例を示す説明図（その２）である。 図３０は、符号化技術３による符号化の一例を示す説明図（その３）である。 図３１は、符号化技術３に関する変換回路２２０１の一例を示す説明図である。 図３２は、演算回路の一例を示す説明図である。 図３３は、Ｃ（１０，３）に関する変換回路２２０１の一例を示す説明図である。 図３４は、変換回路２２０１による変換例を示す説明図である。 図３５は、実施の形態３にかかる製造方法の一連の処理を示す説明図である。 図３６は、従来技術２の一の例を示す説明図である。 図３７は、従来技術２の他の例を示す説明図である。

以下に添付図面を参照して、本発明にかかる半導体メモリの好適な実施の形態１，２を詳細に説明し、本発明にかかる製造方法の好適な実施の形態３を詳細に説明する。実施の形態１では、ワードごとに不良セルの位置情報を記憶する位置情報記憶部内の指定ワードに関する不良セルの位置情報に基づいて、指定ワードに関するデータセルと冗長セルから不良セルを除いたデータセルのそれぞれからデータセル分のデータを読み出す例について説明する。さらに、実施の形態１では、位置情報メモリに記憶された不良セルの位置情報に基づいて、データセル分の書き込みデータをデータセルと冗長セルに書き込む例について説明する。詳細な回路例については、回路記号を用いた回路図表記と、ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）記述とのいずれか一方、または両方を用いて示す。実施の形態１では、不良セルの位置情報は、たとえば、データセルと冗長セルのそれぞれのセルが不良であるか否かを示すデータセルと冗長セル分のビット幅のビット列とする。

実施の形態２では、実施の形態１の説明で用いる不良セルの位置情報と異なる方法で符号化された不良セルの位置情報例について説明する。実施の形態３では、実施の形態１，２で説明した半導体メモリ内の位置情報メモリに不良セルの位置情報を電子ビーム露光により書き込む例について説明する。

（実施の形態１）
図１は、実施の形態１にかかる半導体メモリを示す説明図である。半導体メモリ１００は、アドレスデコーダ１０１と、メモリセルアレイ１０２と、位置情報記憶部１０３と、不良ビット代替処理回路１０４と、を有している。半導体メモリ１００は、パッケージに封入された半導体メモリ１００であってもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ））であってもよい。

ここで、たとえば、メモリセルアレイ１０２は、ワードごとにｘ（ｘ≧１）ビット分のデータセルとｙ（ｙ≧１）ビット分の冗長セルとを有している。メモリセルアレイ１０２は、具体的には、たとえば、ＳＲＡＭである。たとえば、アドレスデコーダ１０１は、入力されたＡＤＤＲＥＳＳをデコードすることにより、読み出しまたは書き込みを行うワード（指定ワード）を決定する。たとえば、位置情報記憶部１０３は、ワードごとに不良セルの位置情報を記録するリード専用のメモリである。たとえば、不良ビット代替処理回路１０４は、読み出し回路と、書き込み回路と、を有している。

図２は、実施の形態１にかかる不良ビット代替処理回路１０４による読み出し処理の一例を示す説明図である。まず、読み出し命令に含まれるＡＤＤＲＥＳＳによって指定された指定ワードのデータがメモリセルアレイ１０２と位置情報記憶部１０３から出力される。メモリセルアレイ１０２は、指定ワードのデータとして、ＲＡＷ ＲＥＡＤ ＤＡＴＡを出力する。ここでは、メモリセルアレイ１０２は、ワードごとに７ビット分のデータセルと３ビット分の冗長セルとを有しているとする。よって、ＲＡＷ ＲＥＡＤ ＤＡＴＡは１０ビットのデータである。位置情報記憶部１０３は、指定ワードのデータとして、ＦＡＩＬ ＤＡＴＡを出力する。ＦＡＩＬ ＤＡＴＡが不良セルの位置情報である。ここでは、不良セルの位置情報は、ワードごとに各セルが不良であるか否かを示す１０ビットのデータである。

不良ビット代替処理回路１０４の読み出し回路２００では、位置情報記憶部１０３から出力されたＦＡＩＬ ＤＡＴＡに基づいて１０ビットのＲＡＷ ＲＥＡＤ ＤＡＴＡから不良セルを除いた７ビットのＲＥＡＤ ＤＡＴＡを出力する。

図３は、実施の形態１にかかる不良ビット代替処理回路１０４による書き込み処理の一例を示す説明図である。まず、書き込み命令に含まれるＡＤＤＲＥＳＳによって指定された指定ワードのデータが位置情報記憶部１０３から出力される。位置情報記憶部１０３は、指定ワードの不良セルの位置情報として、ＦＡＩＬ ＤＡＴＡを出力する。ＷＲＩＴＥ ＤＡＴＡは７ビットの書き込みデータである。不良ビット代替処理回路１０４の書き込み回路３００は、ＦＡＩＬ ＤＡＴＡに基づいてＷＲＩＴＥ ＤＡＴＡをＲＡＷ ＷＲＩＴＥ ＤＡＴＡに置き換えてメモリセルアレイ１０２内の指定ワードのデータセルと冗長セルに書き込む。ここでは、不良セルにも書き込み処理を実施しているが、不良セルを除いたセルのみに書き込み処理を行ってもよい。

つぎに、不良ビット代替処理について、冗長セル位置の固定方式（例１）と、シフト方式（例２）との２つの例を挙げて説明する。

（例１）
図４は、不良ビット代替処理の読み出しに関する例１を示す説明図である。冗長セル位置の固定方式では、不良セルに代わって冗長セルを用い、正常なセルのビット位置を変更させない。具体的には、たとえば、図４では、ＦＡＩＬ ＤＡＴＡが１となっているビット位置のセルが不良であることを示している。すなわち、ＦＡＩＬ ＤＡＴＡでは、ビット位置が０と１と８のセルが不良であることを示している。該一のワードの読み出し処理が行われる場合、半導体メモリ１００は、ビット位置が７のセルのデータをビット位置が０のセルのデータとして出力し、ビット位置が９のセルのデータをビット位置が１のセルのデータとして出力する。

さらに、半導体メモリ１００は、ビット位置が２のセルのデータをビット位置が２のセルのデータとして出力し、ビット位置が３のセルのデータをビット位置が３のセルのデータとして出力する。半導体メモリ１００は、ビット位置が４のセルのデータをビット位置が４のセルのデータとして出力し、ビット位置が５のセルのデータをビット位置が５のセルのデータとして出力し、ビット位置が６のセルのデータをビット位置が６のセルのデータとして出力する。

図５は、不良ビット代替処理の書き込みに関する例１を示す説明図である。図５ではアドレスによって指定された指定ワードへのＷＲＩＴＥ ＤＡＴＡの書き込みを示している。具体的には、たとえば、図５では、ＦＡＩＬ ＤＡＴＡが１となっているビット位置のセルが不良であることを示している。すなわち、ＦＡＩＬ ＤＡＴＡでは、ビット位置が０と１と８のセルが不良であることを示している。該一のワードの書き込み処理が行われる場合、半導体メモリ１００は、ＷＲＩＴＥ ＤＡＴＡの０ビット目のデータを７ビット目のセルに書き込むデータとし、ＷＲＩＴＥ ＤＡＴＡの１ビット目のデータを９ビット目のセルに書き込むデータとする。つぎに、図６から図９を用いて不良ビット代替処理回路１０４の読み出し回路２００の詳細例を示し、図１０と図１１を用いて不良ビット代替処理回路１０４の書き込み回路３００の詳細例を示す。

＜読み出し回路２００＞
図６は、例１における読み出し回路２００の一例を示す説明図（その１）である。ＦＤ［０：９］は、ＦＡＩＬ ＤＡＴＡ［０：９］である。ＲＲＤ［０：９］はＲＡＷ ＲＥＡＤ ＤＡＴＡ［０：９］である。

ＦＤ［０］はｓ０であり、ＦＤ［０］とＦＤ［１］との加算結果がｓ１であり、ｓ１とＦＤ［２］との加算結果がｓ２であり、ｓ２とＦＤ［３］との加算結果がｓ３である。ｓ３とＦＤ［４］との加算結果がｓ４であり、ｓ４とＦＤ［５］との加算結果がｓ５であり、ｓ５とＦＤ［６］との加算結果がｓ６である。論理回路６０１は、それぞれＦＤ［７］〜ＦＤ［９］に基づいてｒｐ［１］〜ｒｐ［３］を決定する。図７を用いて論理回路６０１について詳細に説明する。

図７は、論理回路６０１に関する真理値表の一例を示す説明図である。論理回路６０１に関する真理値表７００では、ＦＤ［７］〜ＦＤ［９］が入力であり、Ｆｏ０〜Ｆｏ２が出力である。Ｆｏ０の値がｒｐ［１］の値となり、Ｆｏ１の値がｒｐ［２］の値となり、Ｆｏ２の値がｒｐ［３］の値となる。＊はドントケア（ｄｏｎｔｃａｒｅ）を示している。ドントケアは、０でも１のいずれであってもよいことを示している。

たとえば、ＦＤ［７］の値が０であり、ＦＤ［８］の値が０であり、ＦＤ［９］の値が０である場合、Ｆｏ０の値は１となり、Ｆｏ１の値は２となり、Ｆｏ２の値は３となる。たとえば、ＦＤ［７］の値が１であり、ＦＤ［８］の値が０であり、ＦＤ［９］の値が０である場合、Ｆｏ０の値は２となり、Ｆｏ１の値は３となり、Ｆｏ２の値は＊となる。つぎに、ＦＤとｒｐに基づいてＲＤが決定される例について、ＲＤ［０］〜ＲＤ［６］の中で、ＲＤ［３］を例に挙げて説明する。

図８は、例１における読み出し回路２００の一例を示す説明図（その２）である。図８では、ＲＤ［０］〜ＲＤ［９］のうち、ＲＤ［３］を例に挙げて説明する。論理回路８０１は、ＦＤ［３］とｓ３とｒｐ［１］〜ｒｐ［３］に基づいてｂ３を決定する。論理回路８０１については読み出し回路２００のＨＤＬ記述例で詳細に説明する。選択回路８０２は、ＲＲＤ［３］と、ＲＲＤ［７］と、ＲＲＤ［８］と、ＲＲＤ［９］とから、ｂ３に基づいてＲＤ［３］を決定する。たとえば、ｂ３が０であれば、選択回路８０２はＲＲＤ［３］の値を出力し、ｂ３が１であれば、選択回路８０２はＲＲＤ［７］の値を出力する。ｂ３が２であれば、選択回路８０２はＲＲＤ［８］の値を出力し、ｂ３が３であれば、選択回路８０２はＲＲＤ［９］の値を出力する。

具体的には、たとえば、ＦＤ［３］が１であれば、３ビット目のデータセルは不良セルであるため、７ビット目から９ビット目のいずれかの冗長セルに置き換えられている。よって、ＦＤ［３］が０であれば、読み出し回路２００ではＲＲＤ［３］の値をＲＤ［３］として出力し、ＦＤ［３］が１であれば、読み出し回路２００ではＲＲＤ［７］〜ＲＲＤ［９］のいずれかの値をＲＤ［３］として出力する。

図９は、例１における読み出し回路２００のＨＤＬ記述例を示す説明図である。ｓ０〜ｓ６とは、図６で示した読み出し回路２００の一部である。Ｆｏ０〜Ｆｏ２については、図７で示した真理値表７００に沿った処理を行うこととする。

ｂ３は図８で示したｂ３と同一であり、論理回路８０１は図９で示すｂ３の右辺のＨＤＬ記述と同等である。ＦＤ［３］が０であれば、ｂ３は０となり、ＦＤ［３］が０でなければ、ｂ３はｒｐ［ｓ３］となる。ｓ３は０〜３のいずれかの値である。ｂ０〜ｂ２，ｂ４〜ｂ６の算出もｂ３の算出と同等の処理が行われる。ＲＤ［３］の右辺は図８で示した選択回路８０２と同等である。ＲＤ［０］〜ＲＤ［２］，ＲＤ［４］〜ＲＤ［６］の算出もＲＤ［３］の算出と同等の処理が行われる。

ここで、ＦＤ［０］〜ＦＤ［９］と、ＲＲＤ［０］〜ＲＲＤ［９］とが下記である例について説明する。
・ＦＤ［０］＝１
・ＦＤ［１］＝１
・ＦＤ［２］＝０
・ＦＤ［３］＝０
・ＦＤ［４］＝０
・ＦＤ［５］＝０
・ＦＤ［６］＝０
・ＦＤ［７］＝０
・ＦＤ［８］＝１
・ＦＤ［９］＝０
・ＲＲＤ［０］＝ｘ
・ＲＲＤ［１］＝ｘ
・ＲＲＤ［２］＝０
・ＲＲＤ［３］＝０
・ＲＲＤ［４］＝１
・ＲＲＤ［５］＝０
・ＲＲＤ［６］＝０
・ＲＲＤ［７］＝０
・ＲＲＤ［８］＝ｘ
・ＲＲＤ［９］＝１

すなわち、０ビット目のデータセルと、１ビット目のデータセルと、８ビット目の冗長セルが不良であることを示している。つぎに、ｓ０〜ｓ６を下記に示す。

・ｓ０＝ＦＤ［０］＝１
・ｓ１＝ＦＤ［１］＋ｓ０＝１＋１＝２
・ｓ２＝ＦＤ［２］＋ｓ１＝０＋２＝２
・ｓ３＝ＦＤ［３］＋ｓ２＝０＋２＝２
・ｓ４＝ＦＤ［４］＋ｓ３＝０＋２＝２
・ｓ５＝ＦＤ［５］＋ｓ４＝０＋２＝２
・ｓ６＝ＦＤ［６］＋ｓ５＝０＋２＝２

ＦＤ［７］が０であり、ＦＤ［８］が１であり、ＦＤ［９］であるため、ｒｐ［１］〜ｒｐ［３］は下記の様になる。
・ｒｐ［１］＝１
・ｒｐ［２］＝３
・ｒｐ［３］＝＊

さらに、ｂ０〜ｂ７は下記のようになる。
・ｂ０＝ｒｐ［ｓ０］＝１
・ｂ１＝ｒｐ［ｓ１］＝３
・ｂ２＝０
・ｂ３＝０
・ｂ４＝０
・ｂ５＝０
・ｂ６＝０
・ｂ７＝０

そして、ＲＤ［０］〜ＲＤ［６］が下記のようになる。
・ＲＤ［０］＝ＲＲＤ［７］＝０
・ＲＤ［１］＝ＲＲＤ［９］＝１
・ＲＤ［２］＝ＲＲＤ［２］＝０
・ＲＤ［３］＝ＲＲＤ［３］＝０
・ＲＤ［４］＝ＲＲＤ［４］＝１
・ＲＤ［５］＝ＲＲＤ［５］＝０
・ＲＤ［６］＝ＲＲＤ［６］＝０

＜書き込み回路３００＞
図１０は、例１における書き込み回路３００の一例を示す説明図である。ＦＤ［０：９］は、ＦＡＩＬ ＤＡＴＡ［０：９］である。ＷＤ［０：６］はＷＲＩＴＥ ＤＡＴＡ［０：６］である。ｓ０〜ｓ６については、図６で示したｓ０〜ｓ６と同一であるため、詳細な説明を省略する。

論理回路１００１は、ＦＤ［０］〜ＦＤ［６］とｓ０〜ｓ６に基づいてＲＳ０〜ＲＳ２を決定する。ＲＳ０〜ＲＳ２については、書き込み回路３００のＨＤＬ記述例を用いて詳細に説明する。選択回路１００２は、ＷＤ［０］〜ＷＤ［６］のうちのいずれかの値をＲＳ０に基づいて出力する。たとえば、ＲＳ０が０であれば、選択回路１００２はＷＤ［０］の値をｄ０として出力し、ＲＳ０が３であれば、選択回路１００２はＷＤ［３］の値をｄ０として出力する。

選択回路１００３は、ＷＤ［０］〜ＷＤ［６］のうちのいずれかの値をＲＳ１に基づいて出力する。たとえば、ＲＳ１が１であれば、選択回路１００３はＷＤ［１］をｄ１として出力し、ＲＳ１が５であれば、選択回路１００３はＷＤ［５］の値をｄ１として出力する。選択回路１００４は、ＷＤ［０］〜ＷＤ［６］のうちのいずれかのデータをＲＳ２に基づいて出力する。たとえば、ＲＳ２が４であれば、選択回路１００４はＷＤ［４］をｄ２として出力し、ＲＳ２が６であれば、選択回路１００４はＷＤ［６］をｄ２として出力する。

そして、論理回路１００５は、ｄ０〜ｄ２とＦＤ［７：９］に基づいてＲＷＤ［７］〜ＲＷＤ［９］のそれぞれを決定する。ＲＷＤ［７：９］については、ＨＤＬ記述例において詳細に説明する。ＷＤ［０］〜ＷＤ［６］はそれぞれＲＷＤ［０］〜ＲＷＤ［６］である。

図１１は、例１における書き込み回路３００のＨＤＬ記述例を示す説明図である。ｓ０〜ｓ６については、図６で示したｓ０〜ｓ６と同一であるため、詳細な説明を省略し、図１１で示したＲＳ０〜ＲＳ２およびＲＷＤ［７］〜ＲＷＤ［９］について詳細に説明する。図１１で示すＲＳ０と、ＲＳ１と、ＲＳ２との代入文の記述が、図１０で示した論理回路１００１の詳細を示している。図１１で示すｄ０〜ｄ３の代入文の記述が、それぞれ選択回路１００２〜選択回路１００４を示している。図１１で示すＲＷＤ［７］〜ＲＷＤ［９］の代入文の記述が図１０で示した論理回路１００５の詳細を示している。

まず、ＲＳ０について説明する。ＦＤ［０］が１の場合、ＲＳ０は０となる。ＦＤ［０］が１でなく、かつＦＤ［１］が１の場合、ＲＳ０は１となる。ＦＤ［０］が１でなく、ＦＤ［１］が１でなく、かつＦＤ［２］が１の場合、ＲＳ０は２となる。ＦＤ［０］が１でなく、ＦＤ［１］が１でなく、ＦＤ［２］が１でなく、かつＦＤ［３］が１の場合、ＲＳ０は３となる。ＦＤ［０］が１でなく、ＦＤ［１］が１でなく、ＦＤ［２］が１でなく、ＦＤ［３］が１でなく、かつＦＤ［４］が１の場合、ＲＳ０は４となる。

ＦＤ［０］が１でなく、ＦＤ［１］が１でなく、ＦＤ［２］が１でなく、ＦＤ［３］が１でなく、ＦＤ［４］が１でなく、かつＦＤ［５］が１の場合、ＲＳ０は５となる。ＦＤ［０］が１でなく、ＦＤ［１］が１でなく、ＦＤ［２］が１でなく、ＦＤ［３］が１でなく、ＦＤ［４］が１でなく、ＦＤ［５］が１でなく、かつＦＤ［６］が１の場合、ＲＳ０は６となる。上記以外の場合、ＲＳ０は、ドントケアである。

つぎに、ＲＳ１について説明する。ｓ０が１でかつＦＤ［１］が１の場合、ＲＳ１は１となる。ｓ１が１でかつＦＤ［２］が１の場合、ＲＳ１は２となる。ｓ２が１でかつＦＤ［３］が１の場合、ＲＳ１は３となる。ｓ３が１でかつＦＤ［４］が１の場合、ＲＳ１は４となる。ｓ４が１でかつＦＤ［５］が１の場合、ＲＳ１は５となる。ｓ５が１でかつＦＤ［６］が１の場合、ＲＳ１は６となる。

そして、ＲＳ２について説明する。ｓ１が２でかつＦＤ［２］が１の場合、ＲＳ２は１となる。ｓ２が２でかつＦＤ［３］が１の場合、ＲＳ２は３となる。ｓ３が２でかつＦＤ［４］が１の場合、ＲＳ２は４となる。ｓ４が２でかつＦＤ［５］が１の場合、ＲＳ２は５となる。ｓ５が２でかつＦＤ［６］が１の場合、ＲＳ２は６となる。

ｄ０はＲＳ０の値に基づいてＷＤ［０］〜ＷＤ［６］からいずれかのＷＤの値となる。ｄ１はＲＳ１の値に基づいてＷＤ［０］〜ＷＤ［６］からいずれかのＷＤの値となる。ｄ２はＲＳ２の値に基づいてＷＤ［０］〜ＷＤ［６］からいずれかのＷＤの値となる。

ＲＷＤ［０］〜ＲＷＤ［６］はそれぞれＷＤ［０］〜ＷＤ［６］とする。ＲＷＤ［７］はｄ０となる。ＲＷＤ［８］は、ＦＤ［７］が１であればｄ０とし、ＦＤ［７］が１でなければｄ１とする。ＲＤＷ［９］は、ＦＤ［７］が１でかつＦＤ［８］が１の場合、ｄ０とし、ＦＤ［７］が１でかつＦＤ［８］が０、またはＦＤ［７］が０でかつＦＤ［８］が１の場合、ｄ１とし、それ以外の場合、ｄ２とする。

ＦＤ［０］〜ＦＤ［９］と、ＷＤ［０］〜ＷＤ［６］とが下記である例について説明する。
・ＦＤ［０］＝１
・ＦＤ［１］＝１
・ＦＤ［２］＝０
・ＦＤ［３］＝０
・ＦＤ［４］＝０
・ＦＤ［５］＝０
・ＦＤ［６］＝０
・ＦＤ［７］＝０
・ＦＤ［８］＝１
・ＦＤ［９］＝０
・ＷＤ［０］＝１
・ＷＤ［１］＝１
・ＷＤ［２］＝０
・ＷＤ［３］＝０
・ＷＤ［４］＝１
・ＷＤ［５］＝０
・ＷＤ［６］＝１

すなわち、０ビット目のデータセルと、１ビット目のデータセルと、８ビット目の冗長セルが不良であることを示している。つぎに、ｓ０〜ｓ６を下記に示す。
・ｓ０＝ＦＤ［０］＝１
・ｓ１＝ＦＤ［１］＋ｓ０＝１＋１＝２
・ｓ２＝ＦＤ［２］＋ｓ１＝０＋２＝２
・ｓ３＝ＦＤ［３］＋ｓ２＝０＋２＝２
・ｓ４＝ＦＤ［４］＋ｓ３＝０＋２＝２
・ｓ５＝ＦＤ［５］＋ｓ４＝０＋２＝２
・ｓ６＝ＦＤ［６］＋ｓ５＝０＋２＝２

ＦＤ［０］が１であり、ｓ０が１であり、ＦＤ［１］が１であるため、ＲＳ０〜ＲＳ２は下記となる。
・ＲＳ０＝０
・ＲＳ１＝１
・ＲＳ２＝＊ （ｄｏｎｔｃａｒｅ、ドントケア）

ＲＳ０〜ＲＳ２が上記となるため、ｄ０〜ｄ２が下記となる。
・ｄ０＝ＷＤ［０］＝１
・ｄ１＝ＷＤ［１］＝１
・ｄ２＝＊

・ＲＷＤ［０］＝ＷＤ［０］＝１
・ＲＷＤ［１］＝ＷＤ［１］＝１
・ＲＷＤ［２］＝ＷＤ［２］＝０
・ＲＷＤ［３］＝ＷＤ［３］＝０
・ＲＷＤ［４］＝ＷＤ［４］＝１
・ＲＷＤ［５］＝ＷＤ［５］＝０
・ＲＷＤ［６］＝ＷＤ［６］＝１
・ＲＷＤ［７］＝ｄ０＝１
・ＲＷＤ［８］＝ｄ１＝１
・ＲＷＤ［９］＝ｄ１＝１

（例２）
図１２は、不良ビット代替処理の読み出しに関する例２を示す説明図である。シフト方式では、不良セルに代わって冗長セルを用い、不良セルでないセルをビット位置の順に出力する。具体的には、たとえば、図１２では、ＦＡＩＬ ＤＡＴＡが指定ワードの１となっているビット位置のセルが不良であることを示している。すなわち、ＦＡＩＬ ＤＡＴＡでは、ビット位置が０と１と８のセルが不良であることを示している。

指定ワードの読み出し処理が行われる場合、半導体メモリ１００は、ビット位置が２のセルのデータをビット位置が０のセルのデータとして出力し、ビット位置が３のセルのデータをビット位置が１のセルのデータとして出力する。半導体メモリ１００は、ビット位置が４のセルのデータをビット位置が２のセルのデータとして出力し、ビット位置が５のセルのデータをビット位置が３のセルのデータとして出力する。半導体メモリ１００は、ビット位置が６のセルのデータをビット位置が４のセルのデータとして出力し、ビット位置が７のセルのデータをビット位置が５のセルのデータとして出力し、ビット位置が９のセルのデータをビット位置が６のセルのデータとして出力する。

図１３は、不良ビット代替処理の書き込みに関する例２を示す説明図である。シフト方式では、不良セルに代わって冗長セルを用い、不良セルでないセルをビット位置の順に出力する。具体的には、たとえば、図１３では、ＦＡＩＬ ＤＡＴＡが指定ワードの１となっているビット位置のセルが不良であることを示している。すなわち、ＦＡＩＬ ＤＡＴＡでは、ビット位置が０と１と８のセルが不良であることを示している。

該指定ワードの書き込み処理が行われる場合、半導体メモリ１００は、ＷＲＩＴＥ ＤＡＴＡの０ビット目のデータを２ビット目のデータセルに書き込むデータとし、ＷＲＩＴＥ ＤＡＴＡの１ビット目のデータを３ビット目のデータセルに書き込むデータとする。半導体メモリ１００は、ＷＲＩＴＥ ＤＡＴＡの２ビット目のデータを４ビット目のデータセルに書き込むデータとし、ＷＲＩＴＥ ＤＡＴＡの３ビット目のデータを５ビット目のデータセルに書き込むデータとする。

半導体メモリ１００は、ＷＲＩＴＥ ＤＡＴＡの４ビット目のデータを６ビット目のデータセルに書き込むデータとし、ＷＲＩＴＥ ＤＡＴＡの５ビット目のデータを７ビット目の冗長セルに書き込むデータとする。半導体メモリ１００は、ＷＲＩＴＥ ＤＡＴＡの６ビット目のデータを９ビット目の冗長セルに書き込むデータとする。

＜読み出し回路２００＞
図１４は、例２における読み出し回路２００のＨＤＬ記述例を示す説明図（その１）である。ここで、冗長セルは３ビット分であり、データセルは７ビット分である。すなわち、たとえば、ＲＤ［０］は、ＲＲＤ［０］〜ＲＲＤ［３］のいずれかのデータとなる。たとえば、ＲＤ［１］は、ＲＲＤ［１］〜ＲＲＤ［４］のいずれかのデータとなる。たとえば、ＲＤ［２］は、ＲＲＤ［２］〜ＲＲＤ［５］のいずれかのデータとなる。たとえば、ＲＤ［３］は、ＲＲＤ［３］〜ＲＲＤ［６］のいずれかのデータとなる。たとえば、ＲＤ［４］は、ＲＲＤ［４］〜ＲＲＤ［７］のいずれかのデータとなる。たとえば、ＲＤ［５］は、ＲＲＤ［５］〜ＲＲＤ［８］のいずれかのデータとなる。たとえば、ＲＤ［６］は、ＲＲＤ［４］〜ＲＲＤ［９］のいずれかのデータとなる。

ｓ０〜ｓ６は、図６で示したｓ０〜ｓ６と同一である。まず、ＲＤ［０］について説明する。ＦＤ［０］が０の場合、ｂ０は０となり、ＦＤ［０］が０でなくかつＦＤ［１］が０の場合、ｂ０は１となり、ＦＤ［０］が０でなく、ＦＤ［１］が０でなく、かつＦＤ［２］が０の場合、ｂ０は２となる。ＦＤ［０］が０でなく、ＦＤ［１］が０でなく、かつＦＤ［２］が０でない場合、ｂ０は３となる。すなわち、０≦ｂ０≦３である。

ＲＤ［０］はｂ０に基づいてＲＲＤ［０］〜ＲＲＤ［３］のうちのいずれか一つのデータとなる。たとえば、ｂ０が０であれば、ＲＤ［０］はＲＲＤ［０］の値となり、ｂ０が１であれば、ＲＤ［０］はＲＲＤ［１］の値となり、ｂ０が２であれば、ＲＤ［０］はＲＲＤ［２］の値となり、ｂ０が３であれば、ＲＤ［０］はＲＲＤ［３］の値となる。すなわち、ＲＤ[０]はＲＲＤ[ｂ０]である。

つぎに、ＲＤ［１］について説明する。ｓ０が０の場合において、ＦＤ［１］が０であればｂ１は１となり、ＦＤ［１］が０でなく、かつＦＤ［２］が０であればｂ１は２となる。ｓ０が０の場合において、ＦＤ［１］が０でなく、ＦＤ［２］が０でなく、かつＦＤ［３］が０であれば、ｂ１は３となり、ＦＤ［１］が０でなく、ＦＤ［２］が０でなく、ＦＤ［３］が０でなければ、ｂ１は４となる。すなわち、１≦ｂ１≦４である。

ｓ０が０でない場合（ｓ０が１の場合）において、ＦＤ［２］が０であればｂ１は２となり、ＦＤ［２］が０でなく、ＦＤ［３］が０の場合、ｂ１は３となり、ＦＤ［２］が０でなく、ＦＤ［３］が０でない場合、ｂ１は４となる。すなわち、２≦ｂ１≦４である。

ＲＤ［１］はｂ１−１に基づいてＲＲＤ［１］〜ＲＲＤ［４］のうちのいずれか一つのデータとなる。たとえば、ｂ１が１であれば（ｂ１−１＝０）、ＲＤ［１］はＲＲＤ［１］の値となり、ｂ０が２であれば（ｂ１−１＝１）、ＲＤ［１］はＲＲＤ［２］の値となる。ｂ０が３であれば（ｂ１−１＝２）、ＲＤ［１］はＲＲＤ［３］の値となり、ｂ０が４であれば（ｂ１−１＝３）、ＲＤ［１］はＲＲＤ［４］の値となる。すなわち、ＲＤ[１]はＲＲＤ[ｂ１]である。

図１５は、例２における読み出し回路２００のＨＤＬ記述例を示す説明図（その２）である。つぎに、ＲＤ［２］について説明する。ｓ１が０の場合において、ＦＤ［２］が０であればｂ２は２となり、ＦＤ［２］が０でなく、かつＦＤ［３］が０であればｂ２は３となる。ｓ１が０の場合において、ＦＤ［２］が０でなく、ＦＤ［３］が０でなく、かつＦＤ［４］が０であれば、ｂ２は４となり、ＦＤ［２］が０でなく、ＦＤ［３］が０でなく、ＦＤ［４］が０でなければ、ｂ２は５となる。すなわち、２≦ｂ２≦５である。

ｓ１が１である場合において、ＦＤ［３］が０であればｂ２は３となり、ＦＤ［３］が０でなく、かつＦＤ［４］が０の場合、ｂ２は４となり、ＦＤ［３］が０でなく、ＦＤ［４］が０でない場合、ｂ２は５となる。すなわち、３≦ｂ２≦５である。

ｓ１が０でも１でもない場合（ｓ１が２の場合）において、ＦＤ［４］が０であればｂ２は４となり、ＦＤ［４］が０でない場合、ｂ２は５となる。すなわち、４≦ｂ２≦５である。

ＲＤ［２］はｂ２−２に基づいてＲＲＤ［２］〜ＲＲＤ［５］のうちのいずれか一つのデータとなる。たとえば、ｂ２が２であれば（ｂ２−２＝０）、ＲＤ［２］はＲＲＤ［２］となり、ｂ２が３であれば（ｂ２−２＝１）、ＲＤ［２］はＲＲＤ［３］となる。ｂ２が４であれば（ｂ２−２＝２）、ＲＤ［２］はＲＲＤ［４］となり、ｂ２が５であれば（ｂ２−２＝３）、ＲＤ［２］はＲＲＤ［５］となる。すなわち、ＲＤ［２］はＲＲＤ［ｂ２］である。

つぎに、ＲＤ［３］について説明する。ｓ２が０の場合において、ＦＤ［３］が０であればｂ３は３となり、ＦＤ［３］が０でなく、かつＦＤ［４］が０であればｂ３は４となる。ｓ２が０の場合において、ＦＤ［３］が０でなく、ＦＤ［４］が０でなく、かつＦＤ［５］が０であれば、ｂ３は５となり、ＦＤ［３］が０でなく、ＦＤ［４］が０でなく、ＦＤ［５］が０でなければ、ｂ３は６となる。すなわち、３≦ｂ３≦６である。

ｓ２が１の場合において、ＦＤ［４］が０であれば、ｂ３は４となり、ＦＤ［４］が０でなく、ＦＤ［５］が０であれば、ｂ３は５となり、ＦＤ［４］が０でなく、ＦＤ［５］が０でなければ、ｂ３は６となる。すなわち、４≦ｂ３≦６である。

ｓ２が２の場合において、ＦＤ［５］が０であれば、ｂ３は５となり、ＦＤ［５］が０でなければ、ｂ３は６となる。ｓ２が０〜２でない場合（ｓ２が３の場合）、ｂ３は６となる。

ＲＤ［３］はｂ２−３に基づいてＲＲＤ［３］〜ＲＲＤ［６］のうちのいずれか一つのデータとなる。たとえば、ｂ３が３であれば（ｂ３−３＝０）、ＲＤ［３］はＲＲＤ［３］となり、ｂ３が４であれば（ｂ３−３＝１）、ＲＤ［３］はＲＲＤ［４］となる。ｂ３が５であれば（ｂ３−３＝２）、ＲＤ［３］はＲＲＤ［５］となり、ｂ３が６であれば（ｂ３−３＝３）、ＲＤ［３］はＲＲＤ［６］となる。すなわち、ＲＤ［３］はＲＲＤ［ｂ３］である。ＲＤ［４］とＲＤ［５］とについて、詳細な説明を省略する。

図１６は、例２における読み出し回路２００のＨＤＬ記述例を示す説明図（その３）である。つぎに、ＲＤ［６］について説明する。ｓ５が０の場合において、ＦＤ［６］が０であればｂ６は６となり、ＦＤ［６］が０でなく、かつＦＤ［７］が０であればｂ６は７となる。ｓ５が０の場合において、ＦＤ［６］が０でなく、ＦＤ［７］が０でなく、かつＦＤ［８］が０であれば、ｂ６は８となり、ＦＤ［６］が０でなく、ＦＤ［７］が０でなく、ＦＤ［８］が０でなければ、ｂ６は９となる。すなわち、６≦ｂ６≦９である。

ｓ５が１の場合において、ＦＤ［７］が０であれば、ｂ６は７となり、ＦＤ［７］が０でなく、ＦＤ［８］が０であれば、ｂ６は８となり、ＦＤ［７］が０でなく、ＦＤ［８］が０でなければ、ｂ６は９となる。すなわち、７≦ｂ６≦９である。

ｓ５が２の場合において、ＦＤ［８］が０であれば、ｂ６は８となり、ＦＤ［８］が０でなければ、ｂ６は９となる。ｓ５が０〜２でない場合（ｓ５が３の場合）、ｂ６は９となる。

ＲＤ［６］はｂ６−６に基づいてＲＲＤ［６］〜ＲＲＤ［９］のうちのいずれか一つのデータとなる。たとえば、ｂ６が６であれば（ｂ６−６＝０）、ＲＤ［６］はＲＲＤ［６］となり、ｂ６が７であれば（ｂ６−６＝１）、ＲＤ［６］はＲＲＤ［７］となる。ｂ６が８であれば（ｂ６−６＝２）、ＲＤ［６］はＲＲＤ［８］となり、ｂ６が９であれば（ｂ６−６＝３）、ＲＤ［６］はＲＲＤ［９］となる。すなわち、ＲＤ［６］はＲＲＤ［ｂ６］である。

図１７は、図１４から図１６で示したＲＤを一般化した例を示す説明図である。図１７では、ＲＤ［１］〜ＲＤ［６］をＲＤ［ｉ］（ｉ＝１〜６）として示している。ここでは、ｓ０〜ｓ６をｓ［０］〜ｓ［６］としている。ｓ［−１］＝０とすることで、ＲＤ［０］も図１７の他のＲＤのように表すことができる。

図１８は、例２における読み出し回路２００の一例を示す説明図である。図１８では、ＲＤ［ｉ］の例を示す。ＦＤ［ｉ］が０であれば、選択回路１８０１はＲＲＤ［ｉ］を出力し、ＦＤ［ｉ］が１であれば、選択回路１８０１はｉ＋１に関する選択回路１８０２の出力を出力する。ＦＤ［ｉ＋１］が０であれば、選択回路１８０２はＲＲＤ［ｉ＋１］を出力し、ＦＤ［ｉ＋１］が１であれば、選択回路１８０２はｉ＋２に関する選択回路１８０３の出力を出力する。

ＦＤ［ｉ＋２］が０であれば、選択回路１８０３はＲＲＤ［ｉ＋２］を出力し、ＦＤ［ｉ＋２］が１であれば、選択回路１８０３はｉ＋３に関する選択回路１８０４の出力を出力する。ＦＤ［ｉ＋３］が０であれば、選択回路１８０４はＲＲＤ［ｉ＋３］を出力し、ＦＤ［ｉ＋３］が１であれば、選択回路１８０４はｉ＋４に関する選択回路の出力を出力する。

ｓ［ｉ−１］が０の場合、選択回路１８０５は選択回路１８０１の出力をＲＤ［ｉ］として出力し、ｓ［ｉ−１］が１の場合、選択回路１８０５は選択回路１８０２の出力をＲＤ［ｉ］として出力する。ｓ［ｉ−１］が２の場合、選択回路１８０５は選択回路１８０３の出力をＲＤ［ｉ］として出力し、ｓ［ｉ−１］が３の場合、選択回路１８０５は選択回路１８０４の出力をＲＤ［ｉ］として出力する。

ＦＤ［０］〜ＦＤ［９］と、ＲＲＤ［０］〜ＲＲＤ［９］とが下記である例について説明する。
・ＦＤ［０］＝１
・ＦＤ［１］＝１
・ＦＤ［２］＝０
・ＦＤ［３］＝０
・ＦＤ［４］＝０
・ＦＤ［５］＝０
・ＦＤ［６］＝０
・ＦＤ［７］＝０
・ＦＤ［８］＝１
・ＦＤ［９］＝０
・ＲＲＤ［０］＝ｘ
・ＲＲＤ［１］＝ｘ
・ＲＲＤ［２］＝０
・ＲＲＤ［３］＝０
・ＲＲＤ［４］＝１
・ＲＲＤ［５］＝０
・ＲＲＤ［６］＝０
・ＲＲＤ［７］＝０
・ＲＲＤ［８］＝ｘ
・ＲＲＤ［９］＝１

すなわち、０ビット目のデータセルと、１ビット目のデータセルと、８ビット目の冗長セルが不良であることを示している。つぎに、ｓ０〜ｓ６を下記に示す。
・ｓ０＝ＦＤ［０］＝１
・ｓ１＝ＦＤ［１］＋ｓ０＝１＋１＝２
・ｓ２＝ＦＤ［２］＋ｓ１＝０＋２＝２
・ｓ３＝ＦＤ［３］＋ｓ２＝０＋２＝２
・ｓ４＝ＦＤ［４］＋ｓ３＝０＋２＝２
・ｓ５＝ＦＤ［５］＋ｓ４＝０＋２＝２
・ｓ６＝ＦＤ［６］＋ｓ５＝０＋２＝２

そして、ｂ０〜ｂ６を下記に示す。
・ｂ０＝２
・ｂ１＝３
・ｂ２＝４
・ｂ３＝５
・ｂ４＝６
・ｂ５＝７
・ｂ６＝９

そして、ＲＤ［０］〜ＲＤ［６］は下記となる。
・ＲＤ［０］＝ＲＲＤ［２］＝０
・ＲＤ［１］＝ＲＲＤ［３］＝０
・ＲＤ［２］＝ＲＲＤ［４］＝１
・ＲＤ［３］＝ＲＲＤ［５］＝０
・ＲＤ［４］＝ＲＲＤ［６］＝０
・ＲＤ［５］＝ＲＲＤ［７］＝０
・ＲＤ［６］＝ＲＲＤ［９］＝１

＜書き込み回路３００＞
図１９は、例２における書き込み回路３００のＨＤＬ記述例を示す説明図である。ｓ（−１）は０である。ｓ０〜ｓ６については、図６で示したｓ０〜ｓ６と同一である。ｓ７はｓ６とＦＤ［７］の加算結果であり、ｓ８はｓ７とＦＤ［８］の加算結果である。

つぎに、ｓ８が０〜２であれば、ＲＷＤ［９］は０となり、ｓ８が３であれば、ＲＷＤ［９］はＷＤ［６］となる。ｓ７が０または１であれば、ＲＷＤ［８］は０となり、ｓ７が２であれば、ＲＷＤ［８］はＷＤ［６］となり、ｓ７が３であれば、ＲＷＤ［８］はＷＤ［５］となる。ｓ６が０であれば、ＲＷＤ［７］は０となり、ｓ６が１であれば、ＲＷＤ［７］はＷＤ［６］となり、ｓ６が２であれば、ＲＷＤ［７］はＷＤ［５］となり、ｓ６が３であれば、ＲＷＤ［７］はＷＤ［４］となる。

ｓ５が０であれば、ＲＷＤ［６］はＷＤ［６］となり、ｓ５が１であれば、ＲＷＤ［６］はＷＤ［５］となり、ｓ５が２であれば、ＲＷＤ［６］はＷＤ［４］となり、ｓ５が３であれば、ＲＷＤ［６］はＷＤ［３］となる。ｓ４が０であれば、ＲＷＤ［５］はＷＤ［５］となり、ｓ４が１であれば、ＲＷＤ［５］はＷＤ［４］となり、ｓ４が２であれば、ＲＷＤ［５］はＷＤ［３］となり、ｓ４が３であれば、ＲＷＤ［５］はＷＤ［２］となる。

ｓ３が０であれば、ＲＷＤ［４］はＷＤ［４］となり、ｓ３が１であれば、ＲＷＤ［４］はＷＤ［３］となり、ｓ３が２であれば、ＲＷＤ［４］はＷＤ［２］となり、ｓ３が３であれば、ＲＷＤ［４］はＷＤ［１］となる。ｓ２が０であれば、ＲＷＤ［３］はＷＤ［３］となり、ｓ２が１であれば、ＲＷＤ［３］はＷＤ［２］となり、ｓ２が２であれば、ＲＷＤ［３］はＷＤ［１］となり、ｓ２が３であれば、ＲＷＤ［３］はＷＤ［０］となる。

ｓ１が０であれば、ＲＷＤ［２］はＷＤ［２］となり、ｓ１が１であれば、ＲＷＤ［２］はＷＤ［１］となり、ｓ１が２であれば、ＲＷＤ［２］はＷＤ［０］となる。ｓ０が０であれば、ＲＷＤ［１］はＷＤ［１］となり、ｓ０が１であれば、ＲＷＤ［１］はＷＤ［０］となる。ＲＷＤ［０］はＷＤ［０］となる。なお、ｓ０は０以上１以下であるため、ｓ０は２または３にはならず、ｓ１は０以上２以下であるため、ｓ１は３にはならない。

図２０は、例２における書き込み回路３００の一例を示す説明図（その１）である。ｓ（−１）は０である。ｓ０〜ｓ６については、図６で示したｓ０〜ｓ６と同一である。ｓ７はｓ６とＦＤ［７］の加算結果であり、ｓ８はｓ７とＦＤ［８］の加算結果である。

図２１は、例２における書き込み回路３００の一例を示す説明図（その２）である。ｓ０〜ｓ８については、ｓ［ｉ］（ｉ＝０〜９）で示す。ｓ［ｉ−１］が０であれば、選択回路２１０１はＷＤ［ｉ］をＲＷＤ［ｉ］として出力し、ｓ［ｉ−１］が１であれば、選択回路２１０１はＷＤ［ｉ−１］をＲＷＤ［ｉ］として出力する。ｓ［ｉ−１］が２であれば、選択回路２１０１は、ＷＤ［ｉ−２］をＲＷＤ［ｉ］として出力し、ｓ［ｉ−１］が３であれば、選択回路２１０１は、ＷＤ［ｉ−３］をＲＷＤ［ｉ］として出力する。

ｓ［ｉ−２］が０であれば、選択回路２１０２は、ＷＤ［ｉ−１］をＲＷＤ［ｉ−１］として出力し、ｓ［ｉ−２］が１であれば、選択回路２１０２は、ＷＤ［ｉ−２］をＲＷＤ［ｉ−１］として出力する。ｓ［ｉ−２］が２であれば、選択回路２１０２は、ＷＤ［ｉ−３］をＲＷＤ［ｉ−１］として出力し、ｓ［ｉ−２］が３であれば、選択回路２１０２は、ＷＤ［ｉ−４］をＲＷＤ［ｉ−１］として出力する。

ｓ［ｉ−３］が０であれば、選択回路２１０３は、ＷＤ［ｉ−２］をＲＷＤ［ｉ−２］として出力し、ｓ［ｉ−３］が１であれば、選択回路２１０３は、ＷＤ［ｉ−３］をＲＷＤ［ｉ−２］として出力する。ｓ［ｉ−３］が２であれば、選択回路２１０３は、ＷＤ［ｉ−４］をＲＷＤ［ｉ−２］として出力し、ｓ［ｉ−３］が３であれば、選択回路２１０３は、ＷＤ［ｉ−５］をＲＷＤ［ｉ−２］として出力する。

ｓ［ｉ−４］が０であれば、選択回路２１０４は、ＷＤ［ｉ−３］をＲＷＤ［ｉ−３］として出力し、ｓ［ｉ−４］が１であれば、選択回路２１０４は、ＷＤ［ｉ−４］をＲＷＤ［ｉ−３］として出力する。ｓ［ｉ−４］が２であれば、選択回路２１０４は、ＷＤ［ｉ−５］をＲＷＤ［ｉ−３］として出力し、ｓ［ｉ−４］が３であれば、選択回路２１０４は、ＷＤ［ｉ−６］をＲＷＤ［ｉ−３］として出力する。

ＦＤ［０］〜ＦＤ［９］と、ＷＤ［０］〜ＷＤ［６］とが下記である例について説明する。
・ＦＤ［０］＝１
・ＦＤ［１］＝１
・ＦＤ［２］＝０
・ＦＤ［３］＝０
・ＦＤ［４］＝０
・ＦＤ［５］＝０
・ＦＤ［６］＝０
・ＦＤ［７］＝０
・ＦＤ［８］＝１
・ＦＤ［９］＝０
・ＷＤ［０］＝１
・ＷＤ［１］＝１
・ＷＤ［２］＝０
・ＷＤ［３］＝０
・ＷＤ［４］＝１
・ＷＤ［５］＝０
・ＷＤ［６］＝１

すなわち、０ビット目のデータセルと、１ビット目のデータセルと、８ビット目の冗長セルが不良であることを示している。つぎに、ｓ０〜ｓを下記に示す。
・ｓ０＝ＦＤ［０］＝１
・ｓ１＝ＦＤ［１］＋ｓ０＝１＋１＝２
・ｓ２＝ＦＤ［２］＋ｓ１＝０＋２＝２
・ｓ３＝ＦＤ［３］＋ｓ２＝０＋２＝２
・ｓ４＝ＦＤ［４］＋ｓ３＝０＋２＝２
・ｓ５＝ＦＤ［５］＋ｓ４＝０＋２＝２
・ｓ６＝ＦＤ［６］＋ｓ５＝０＋２＝２
・ｓ７＝ＦＤ［７］＋ｓ６＝０＋２＝２
・ｓ８＝ＦＤ［８］＋ｓ７＝１＋２＝３

・ＲＷＤ［９］＝ＷＤ［６］＝１
・ＲＷＤ［８］＝ＷＤ［６］＝１
・ＲＷＤ［７］＝ＷＤ［５］＝０
・ＲＷＤ［６］＝ＷＤ［４］＝１
・ＲＷＤ［５］＝ＷＤ［３］＝０
・ＲＷＤ［４］＝ＷＤ［２］＝０
・ＲＷＤ［３］＝ＷＤ［１］＝１
・ＲＷＤ［２］＝ＷＤ［０］＝１
・ＲＷＤ［１］＝ＷＤ［０］＝１
・ＲＷＤ［０］＝ＷＤ［０］＝１

（実施の形態２）
実施の形態２では、実施の形態１で示した不良ビットの位置情報に関する符号化と異なる符号化について説明する。ここで、符号化技術について３つの例を挙げる。１例目（以下、「符号化技術１」と称する。）では、実施の形態１で示したような各セルが不良か否かを示すｘ＋ｙビット（データセル分と冗長セル分のビット幅）のビット列である。２例目（以下、「符号化技術２」と称する。）では、不良セルが何番目のビットであるかを示す情報である。３例目（以下、「符号化技術３」と称する。）では、データセルと冗長セルの中で不良となった不良セルの組み合わせの番号である。ここで、冗長セルに置き換えるセルの組み合わせに番号が割り当てられ、該割り当てられた番号が組み合わせの番号である。

ここで、７ビット分のデータセルと３ビット分の冗長セルとで、３ビット分の冗長セルを上位ビットとした場合において、ビット位置が０ビット目のデータセルと、３ビット目のデータセルと、７ビット目の冗長セルとが、不良ビットであるとする。この場合の符号化技術１〜３の不良ビットの位置情報は下記となる。
・符号化技術１：１００１０００１００（最も左のビットが最下位ビットであり、最も右のビットが最上位ビットである。）
・符号化技術２：００００ ００１１ ０１１１（左の４ビットによって０ビット目のデータセルが不良セルであることを表している。中央の４ビットによって３ビット目のデータセルが不良セルであることを表し、右の４ビットによって７ビット目のデータセルが不良セルであることを表している。）
・符号化技術３：００１００１０（ここでは、Ｃ（ｎ，ｒ）（＝ｎＣｒ）において、ｎ＝１０、ｒ＝３を例に挙げている。）

符号化技術１では、７ビット分のデータセルと、３ビット分の冗長セルとで、位置情報記憶部１０３は不良セルの位置情報を記憶するために、１ワードごとに１０ビット分のセルが必要となる。符号化技術２では、７ビット分のデータセルと、３ビット分の冗長セルとで、位置情報記憶部１０３は不良セルの位置情報を記憶するために、１ワードごとに１２ビット分のセルが必要となる。符号化技術３では、７ビット分のデータセルと、３ビット分の冗長セルとで、位置情報記憶部１０３は不良セルの位置情報を記憶するために、１ワードごとに７ビット分のセルが必要となる。

符号化技術２，３により符号化された不良セルの位置情報が位置情報記憶部１０３に記憶されている場合、不良ビット代替処理回路１０４の例１，２を変更せずに用いるには、該不良セルの位置情報を符号化技術１により符号化された不良セルの位置情報に変換する。また、符号化技術２，３で符号化された不良セルの位置情報を入力とする不良ビット代替処理回路１０４であってもよいが、ここでは、詳細な説明を省略する。

図２２は、実施の形態２にかかる半導体メモリを示す説明図である。半導体メモリ２２００は、アドレスデコーダ１０１と、メモリセルアレイ１０２と、位置情報記憶部１０３と、不良ビット代替処理回路１０４と、変換回路２２０１と、を有している。変換回路２２０１は、たとえば、符号化技術２，３で符号化された不良セルの位置情報を符号化技術１で符号化された不良セルの位置情報に変換する。

図２２では、変換回路２２０１と不良ビット代替処理回路１０４とをそれぞれ異なる回路で表したが、これに限らず、変換回路２２０１と不良ビット代替処理回路１０４とが論理合成された単一の回路２２０２であってもよい。また、変換回路２２０１と読み出し回路２００とが論理合成された単一の回路であってもよいし、変換回路２２０１と書き込み回路３００とが論理合成された単一の回路であってもよい。図２３と図２４では、読み出し処理と書き込み処理において、符号化技術１，２で符号化された不良セルの位置情報から符号化技術３で符号化された不良セルの位置情報に変換する例を示す。

図２３は、実施の形態２にかかる不良ビット代替処理回路１０４による読み出し処理の一例を示す説明図である。まず、読み出し命令のＡＤＤＲＥＳＳによって指定された指定ワードのデータがメモリセルアレイ１０２と位置情報記憶部１０３から出力される。メモリセルアレイ１０２は、指定ワードのデータとして、ＲＡＷ ＲＥＡＤ ＤＡＴＡを出力する。ここでは、メモリセルアレイ１０２は、７ビット分のデータセルと３ビット分の冗長セルとを有していることとする。よって、ＲＡＷ ＲＥＡＤ ＤＡＴＡは１０ビットのデータである。位置情報記憶部１０３は、指定ワードの不良セルの位置情報を出力し、変換回路２２０１は、位置情報記憶部１０３から出力された指定ワードの不良セルの位置情報を各セルが不良か否かを示すｘ＋ｙビット分のビット列に変換する。変換結果がＦＡＩＬ ＤＡＴＡである。

不良ビット代替処理回路１０４の読み出し回路２００では、位置情報記憶部１０３から出力されたＦＡＩＬ ＤＡＴＡに基づいて１０ビットのＲＡＷ ＲＥＡＤ ＤＡＴＡから、不良ビットを除いた７ビットのＲＥＡＤ ＤＡＴＡを出力する。

図２４は、実施の形態２にかかる不良ビット代替処理回路１０４による書き込み処理の一例を示す説明図である。まず、書き込み命令のＡＤＤＲＥＳＳによって指定された指定ワードの不良セルの位置情報が位置情報記憶部１０３から出力される。変換回路２２０１は、位置情報記憶部１０３から出力された指定ワードの不良セルの位置情報を各セルが不良か否かを示すｘ＋ｙビットのビット列（符号化技術１で符号化された不良セルの位置情報）に変換する。変換結果がＦＡＩＬ ＤＡＴＡである。ＷＲＩＴＥ ＤＡＴＡは７ビットの書き込みデータである。不良ビット代替処理回路１０４の書き込み回路３００は、ＦＡＩＬ ＤＡＴＡに基づいてＷＲＩＴＥ ＤＡＴＡをＲＡＷ ＷＲＩＴＥ ＤＡＴＡに置き換えてメモリセルアレイ１０２内の指定ワードのセルに書き込む。

図２５は、各符号化におけるワードごとの不良セルの位置情報のビット幅を示す説明図である。テーブル２５００は、メモリセルアレイ１０２内のデータセルのビット幅と、冗長セルのビット幅とを変化させた場合における、位置情報記憶部１０３が各符号化技術を用いた場合に不良セルの位置情報を記憶するために必要な１ワードのビット幅を示す。

テーブル２５００は、メモリセルアレイの項目と、符号化技術１の項目と、符号化技術２の項目と、符号化技術３の項目と、を有している。メモリセルアレイの項目は、ｘの項目と、ｙの項目と、１ワードのビット幅の項目とを有している。ｘの項目にはデータセルのビット幅が記述され、ｙの項目には冗長セルのビット幅が記述されている。符号化技術１の項目と、符号化技術２の項目と、符号化技術３の項目とは、それぞれ１ワードのビット幅の項目とオーバーヘッドの項目とを有している。１ワードのビット幅の項目には、各符号化技術によって符号化された場合に必要なワードごとの不良セルの位置情報のビット幅が記述されている。オーバーヘッド（単位：［％］）とは、位置情報記憶部１０３内の１ワードのビット幅／メモリセルアレイ１０２内の１ワードのビット幅である。さらに、符号化技術３の項目は、組み合わせの数の項目を有している。

メモリアレイの項目が、ｘの項目が７で、ｙの項目が３で、１ワードのビット幅の項目が１０の場合を例に挙げる。符号化技術１の場合、位置情報記憶部１０３の１ワードは１０ビット必要となり、オーバーヘッドは１００［％］である。符号化技術２の場合、位置情報記憶部１０３の１ワードは１２ビット必要となり、オーバーヘッドは１２０［％］である。符号化技術３の場合、組み合わせの数は１２０であり、位置情報記憶部１０３の１ワードは７ビット必要となり、オーバーヘッドは７０［％］である。ｘ（データセルのビット幅）が７で、ｙ（冗長セルのビット幅）が３の場合、符号化技術１〜３の中で、符号化技術３が最も位置情報記憶部１０３に不良ビットの位置情報を記憶させる量が少なく、符号化技術１がつぎに少なく、符号化技術２が最も多くなる。

メモリアレイの項目が、ｘの項目が３２で、ｙの項目が４で、１ワードのビット幅の項目が３６の場合を例に挙げる。符号化技術１の場合、位置情報記憶部１０３の１ワードは３６ビット必要となり、オーバーヘッドは１００［％］である。符号化技術２の場合、位置情報記憶部１０３の１ワードは２４ビット必要となり、オーバーヘッドは６７［％］である。符号化技術３の場合、組み合わせの数は５８９０５であり、位置情報記憶部１０３の１ワードは１６ビット必要となり、オーバーヘッドは４４［％］である。ｘ（データセルのビット幅）が３２で、ｙ（冗長セルのビット幅）が４の場合、符号化技術１〜３の中で、符号化技術３が最も位置情報記憶部１０３に不良ビットの位置情報を記憶させる量が少なく、符号化技術２がつぎに少なく、符号化技術１が最も多くなる。

つぎに、符号化技術２，３を用いて符号化された不良セルの位置情報から符号化技術１を用いて符号化された不良セルの位置情報に変換させる処理の詳細な回路例について説明する。

図２６は、符号化技術２に関する変換回路２２０１の一例を示す説明図である。変換回路２２０１は、４ｔｏ１６ Ｄｅｃｏｄｅｒ２６０１と、４ｔｏ１６ Ｄｅｃｏｄｅｒ２６０２と、４ｔｏ１６ Ｄｅｃｏｄｅｒ２６０３と、ＯＲ回路２６１０〜ＯＲ回路２６１９を有している。図２６では、ＦＤ［１］〜ＦＤ［８］に関するＯＲ回路を省略している。ＲＲＤ［０：１１］は、位置情報記憶部１０３から出力された指定ワードに関する符号化技術２を用いて符号化された１２ビットの不良セルの位置情報である。

４ｔｏ１６ Ｄｅｃｏｄｅｒ２６０１は、ＲＲＤ［０：１１］のうちのＲＲＤ［０：３］を復号し、１６ビットの復号情報を出力する。たとえば、ＲＲＤ［０：３］が４’ｂ０００１であれば、メモリセルアレイ１０２内の指定ワードのうちのビット位置が１ビット目のデータセルが不良であることを示している。４ｔｏ１６ Ｄｅｃｏｄｅｒ２６０１は、１６ビットの復号情報（ｄ０＿０〜ｄ１５＿０）のうちの１ビット目の復号情報（ｄ０＿０）を１とし、該１ビット目の復号情報を除く１５ビットの復号情報は０として出力する。ここでは、ＲＲＤ［０：３］の値は、０〜９まであるため、１６ビットの復号情報（ｄ０＿０〜ｄ１５＿０）のうち、上位６ビットの復号情報（ｄ１０＿０〜ｄ１５＿０）は不要である。

４ｔｏ１６ Ｄｅｃｏｄｅｒ２６０２は、ＲＲＤ［０：１１］のうちのＲＲＤ［４：７］を復号し、１６ビットの復号情報を出力する。たとえば、ＲＲＤ［４：７］が４’ｂ００１０であれば、メモリセルアレイ１０２内の指定ワードのうちのビット位置が２ビット目のデータセルが不良であることを示している。４ｔｏ１６ Ｄｅｃｏｄｅｒ２６０２は、１６ビットの復号情報（ｄ０＿１〜ｄ１５＿１）のうちの２ビット目の復号情報（ｄ２＿１）を１とし、該２ビット目の復号情報を除く１５ビットの復号情報は０として出力する。ここでは、ＲＲＤ［４：７］の値は、０〜９まであるため、１６ビットの復号情報（ｄ０＿１〜ｄ１５＿１）のうち、上位６ビットの復号情報（ｄ１０＿１〜ｄ１５＿１）は不要である。

４ｔｏ１６ Ｄｅｃｏｄｅｒ２６０３は、ＲＲＤ［０：１１］のうちのＲＲＤ［８：１１］を復号し、１６ビットの復号情報を出力する。たとえば、ＲＲＤ［８：１１］が４’ｂ００１０であれば、メモリセルアレイ１０２内の指定ワードのうちのビット位置が２ビット目のデータセルが不良であることを示している。４ｔｏ１６ Ｄｅｃｏｄｅｒ２６０３は、１６ビットの復号情報（ｄ０＿１〜ｄ１５＿１）のうちの２ビット目の復号情報（ｄ２＿１）を１とし、該２ビット目の復号情報を除く１５ビットの復号情報は０として出力する。ここでは、ＲＲＤ［８：１１］の値は、０〜９まであるため、１６ビットの復号情報（ｄ０＿１〜ｄ１５＿１）のうち、上位６ビットの復号情報（ｄ１０＿１〜ｄ１５＿１）は不要である。

ＯＲ回路２６１０は、ｄ０＿０とｄ０＿１とｄ０＿２とのうち、少なくともいずれか１つが１となれば、１をＦＤ［０］の値として出力する。ＯＲ回路２６１９は、ｄ９＿０とｄ９＿１とｄ９＿２とのうち、少なくともいずれか１つが１となれば、１をＦＤ［９］の値として出力する。ＦＤ［１］〜ＦＤ［８］に関するＯＲ回路は、ＯＲ回路２６１０とＯＲ回路２６１９と同様の処理を行う。つぎに、符号化技術３について詳細に説明する。

図２７は、符号化技術３における不良セルの組み合わせの数の一例を示す説明図である。ここで、メモリセルアレイ１０２は１ワードごとに７ビット分のデータセルと３ビット分の冗長セルとを有している例を挙げて説明する。１０ビットのセルのうち３個のセルが不良セルとなる組み合わせの数がＣ（１０，３）であるため、組み合わせは１２０通りである。ビット位置とは、メモリセルアレイ１０２の１ワードにおけるビット順であり、×印の箇所が不良セルを示している。符号化情報とは、符号化技術３により符号化された不良セルの位置情報である。たとえば、ビット位置が１と３と５とに×印が付されている場合、符号化技術３により符号化された不良セルの位置情報は４４となる。

また、理解の容易化のために、３ビット分のセルが必ず置き換えられる例を表しているが、これに限らず、１０ビット中すべてのセルが正常の場合が１通りとなり、１０ビット中の１ビット分のセルが不良セルの場合、Ｃ（１０，１）＝１０となり、１０ビット中の２ビット分のセルが不良セルの場合、Ｃ（１０，２）＝４５となり、１０ビット中の３ビット分のセルが不良セルの場合、Ｃ（１０，３）＝１２０となるので、１＋１０＋４５＋１２０＝１７６通りとするなど、いろいろな取り扱い方式が考えられる。

図２８は、符号化技術３による符号化の一例を示す説明図（その１）である。図２８では、オートマトンにより不良セルの位置情報が算出される例を挙げている。ここでは、メモリセルアレイ１０２の１ワードのビット幅をｎとし、冗長セルのビット幅をｋとしている。ｎ個の中からｋ個が選ばれる組み合わせの数はＣ（ｎ，ｒ）である。図２８では、横方向に（ｋ＋１）個と縦方向に（ｎ＋１−ｋ）個とのノードが格子状に並べられている。右向き枝の重みは０であり、下向き枝の重みはＣ（ｐ，ｑ）である。右向きの枝では×を受理し、下向きの枝では０を受理する。

ｋ個の“×”と、ｎ個の“０”とを並べて得られる、すべての組み合わせ（×××０００００００〜０００００００×××）を数え上げることは、図２８に示した左上の“ｓｔａｒｔ”から右下の“ｇｏａｌ”までのすべての経路を数え上げることに等しい。

図２９は、符号化技術３による符号化の一例を示す説明図（その２）である。図２９は、Ｃ（１０，３）であり、ノード数は、横方向に（ｋ＋１）＝４個のノードと縦方向に（ｎ＋１−ｋ）＝８個のノードとで合計で３２個である。数え上げについては、Ｃ（１０，３）からスタートし、順に下か右に進みながらＣ（０，０）まで行う。

図３０は、符号化技術３による符号化の一例を示す説明図（その３）である。指定ワードの各セルが不良ビットであるか否かを表す情報が、“０××０×０００００”であり、すなわち、１ビット目のセルと２ビット目のセルと４ビット目のセルとが不良セルであるとする。符号化技術３で符号化された不良セルの位置情報をＺとし、現ノード位置はＣ（１０，３）となる。“０××０×０００００”のうち０ビット目が０であるため、現ノード位置がＣ（１０，３）のノードからＣ（９，３）のノードへ移行される。すなわち、Ｚ＝＋３６となる。

つぎに、“０××０×０００００”のうち１ビット目が×であるため、現ノード位置がＣ（９，３）のノードからＣ（８，２）へ移行される。Ｚ＝３６＋０となる。そして、“０××０×０００００”のうち２ビット目が×であるため、現ノード位置がＣ（８，２）のノードからＣ（７，１）へ移行される。Ｚ＝３６＋０となる。

つぎに、“０××０×０００００”のうち３ビット目が０であるため、現ノード位置がＣ（７，１）のノードからＣ（６，１）へ移行される。Ｚ＝３６＋１となる。“０××０×０００００”のうち４ビット目が×であるため、現ノード位置がＣ（６，１）のノードからＣ（５，０）へ移行される。Ｚ＝３７＋０となる。“０××０×０００００”のうち５ビット目が０であるため、現ノード位置がＣ（５，０）のノードからＣ（４，０）へ移行される。Ｚ＝３７＋０となる。

“０××０×０００００”のうち６ビット目が０であるため、現ノード位置がＣ（４，０）のノードからＣ（３，０）へ移行される。Ｚ＝３７＋０となる。“０××０×０００００”のうち７ビット目が０であるため、現ノード位置がＣ（３，０）のノードからＣ（２，０）へ移行される。Ｚ＝３７＋０となる。“０××０×０００００”のうち８ビット目が０であるため、現ノード位置がＣ（２，０）のノードからＣ（１，０）へ移行される。Ｚ＝３７＋０となる。

“０××０×０００００”のうち９ビット目が０であるため、現ノード位置がＣ（１，０）のノードからＣ（０，０）へ移行される。Ｚ＝３７＋０となる。現ノード位置がＣ（０，０）となるため、終了となる。よって、不良セルの位置情報は３７（２進数では１００１０１）である。そして、位置情報記憶部１０３の指定ワードには３７が記憶される。つぎに、符号化技術３によって符号化された不良セルの位置情報を符号化技術１によって符号化された不良セルの位置情報に変換する処理について説明する。

図３１は、符号化技術３に関する変換回路２２０１の一例を示す説明図である。具体的には、たとえば、変換回路２２０１は、図３０で示した符号化技術３で符号化された不良セルの位置情報である３７から符号化技術１で符号化された不良セルの位置情報である０１１０１０００００を変換する。図３１中、ノード間に付されているｂ０＝１やｂ１＝０とは変換情報を示し、変換回路２２０１では、変換結果としてｂ０〜ｂ｛ｎ−１｝が得られる。図３１では、Ｃ（ｎ，ｋ）で符号化された不良セルの位置情報を変換する例を示している。変換回路２２０１は、複数の演算回路を有している。

図３２は、演算回路の一例を示す説明図である。−Ｘが付された演算回路３２００は、入力された情報からＸを減算する。演算回路３２００では、ｎとｎｅとｗとｗｅとが入力であり、ｅとｅｅとｓとｓｅとが出力である。ｎとｗとが符号化技術３で符号化された不良セルの位置情報または該演算回路３２００に接続される演算回路からの演算結果を受け付ける信号線であり、ｎｅとｗｅとが演算回路３２００に接続される演算回路から出力されるイネーブル信号を示している。ｓとｅとが演算回路３２００による演算結果を出力する信号線であり、ｓｅとｅｅとがそれぞれｓに出力するかｅに出力するかを選択するイネーブル信号である。

ＨＤＬ記述例３２０１は、演算回路３２００をＨＤＬ記述で示している。さらに、ＨＤＬ記述例３２０１の理解の容易化のために、演算回路３２００の詳細な処理をテーブル３２０３に示す。テーブル３２０３は、入力の項目と、出力の項目と、入力条件の項目とを有している。

たとえば、ｎｅが１の場合、演算回路３２００は、ｎ−Ｘを算出し、ｎ−Ｘ≧０であれば、ｓｅを１とし、ｎ−Ｘの算出結果をｓに出力する。ｎｅが１の場合、演算回路は、ｎ−Ｘを算出する。ｎ−Ｘ＜０であれば、演算回路３２００はｓｅを０とし、ｓをドントケアとし、ｅｅを１とし、ｅをｎとする。

図３３は、Ｃ（１０，３）に関する変換回路２２０１の一例を示す説明図である。図３３では、各演算回路には、ｎが１０で、ｋが３である場合の−Ｘの値が付されている。左上の演算回路３３０１は−Ｘ＝−Ｃ（１０−１，３−１）となり、−Ｘ＝−３６となる。

図３４は、変換回路２２０１による変換例を示す説明図である。たとえば、符号化技術３を用いて符号化された不良セルの位置情報が３７である場合を例に挙げる。左上の演算回路３３０１のｎから３７が入力される。演算回路３３０１は３７−３６を算出し、算出結果が１であるため、演算回路３３０１はｓｅを１とし、ｓを１とし、ｅをドントケアとし、ｅｅを０とする。そして、ｂ０＝０となる。演算回路３３０２は１−２８を算出し、算出結果が−２７であるため、演算回路３３０２はｓｅを０とし、ｓをドントケアとし、ｅを１とし、ｅｅを１とする。そして、ｂ１＝１となる。

つぎに、演算回路３３０３は１−７を算出し、算出結果が−６であるため、演算回路３３０３は、ｓｅを０とし、ｓをドントケアとし、ｅを１とし、ｅｅを１とする。そして、ｂ２＝１となる。そして、演算回路３３０４は１−１を算出し、算出結果が０であるため、演算回路３３０４は、ｓｅを１とし、ｓを０とし、ｅをドントケアとし、ｅｅを０とする。そして、ｂ３＝０となる。そして、演算回路３３０５は０−１を算出し、算出結果が−１であるため、演算回路３３０５は、ｓｅを０とし、ｓをドントケアとし、ｅを０とし、ｅｅを１とする。そして、ｂ４＝１となり、ｂ５〜ｂ９＝０となる。

ここで、｛ｂ０，ｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，ｂ８，ｂ９｝は｛０，１，１，０，１，０，０，０，０，０｝である。ｂ０〜ｂ９が符号化技術１で符号化された不良セルの位置情報である。

（実施の形態３）
図３５は、実施の形態３にかかる製造方法の一連の処理を示す説明図である。まず、ウェハプロセス処理では、半導体製造装置が半導体メモリとして動作試験可能な工程まで半導体製造フローを実施する（ステップＳ３５０１）。そして、試験処理では、半導体試験装置が半導体メモリ内のメモリセルアレイ１０２のＦＡＩＬ ＢＩＴＭＡＰ測定を行う（ステップＳ３５０２）。ＦＡＩＬ ＢＩＴＭＡＰ測定とは、具体的には、たとえば、メモリセルアレイ１０２内の各ワードについて読み出し・書き込みを行うことである。これにより、いずれのセルが不良であるかを示す試験結果が得られる。

つぎに、データ作成処理では、人手やコンピュータが試験結果に基づいてＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ；電子ビーム）露光データを作成する（ステップＳ３５０３）。ここでは、たとえば、人手やコンピュータが、試験結果に基づいて不良セルの位置情報を符号化し、ＥＢ露光装置が読み取り可能なデータに変換する。そして、ＥＢ露光処理では、ＥＢ露光装置がＥＢ露光データに基づいてＥＢ露光することで、位置情報記憶部１０３に不良セルの位置情報を書き込む（ステップＳ３５０４）。具体的には、たとえば、位置情報記憶部１０３のメモリセルの０と１の記憶を決定する配線を電源電圧に接続させるか否かを、ＥＢ露光装置がビアホールを描画するか否かで決定する。そして、ウェハプロセス処理では、半導体製造装置が半導体製造フローを継続し（ステップＳ３５０５）、一連の処理を終了する。

以上実施の形態１で説明した半導体メモリによれば、不良セルの位置情報によって、データセルと冗長セルのうちの不良セルを除くデータセル分のセルからデータを読み出すことで、どのワードのどのセルが不良であっても冗長セルで救済することができる。これにより、回路規模を大きくせずに、冗長セルに置き換え可能な不良セルを増加することができ、歩留まりを向上させることができる。すなわち、ｙ≧２とすることができる。

また、不良セルの位置情報に基づいて、データセル分の書き込みデータをデータセルと冗長セルとのデータに置き換えることで、冗長セルに置き換え可能な不良セルを増加することができる。

ここで、セル１つ当たりの不良率ｐ＝１．０ｅ−８のときに、半導体メモリ内の１０Ｍビットのセルが正常に動作する確率は（１−１．０ｅ−９）＾１０ｅ６（「＾」は乗数を示している。）≒９９［％］である。１０Ｍビットのセルのうち、不良セルを１個まで冗長セルに置き換え可能とした場合、半導体メモリ内の１０Ｍビットのセルが正常に動作する確率は９９．９９５［％］となる。不良セルを１個まで冗長セルに置き換え可能とした場合には、不良セルを１個も冗長セルに置き換えられない場合と比較して、正常に動作する確率が上昇する。半導体メモリ内の１０Ｍビットのセルが正常に動作する確率は、１０Ｍビットのセルのすべてが正常のときの確率と、１０Ｍビットのセルのうちの１個が不良セルのときの確率の和であり、（１−ｐ）＾Ｎ＋ｐ＾１＊（１−ｐ）＾（Ｎ−１）＊Ｃ（Ｎ，１）＝９９．９９５［％］である。

さらに、１０Ｍビットのセルのうち、不良セルを２個まで冗長セルに置き換え可能とした場合、Ｎ＝１０ｅ６＋２である。この場合、１０Ｍビットのセルのすべてが正常のときの確率は９９．９９９９８［％］（＝（１−ｐ）＾Ｎ＋ｐ＾１＊（１−ｐ）＾（Ｎ−１）＊Ｃ（Ｎ，１）＋ｐ＾２＊（１−ｐ）＾（Ｎ−２）＊Ｃ（Ｎ，２））となる。よって、不良セルを２個冗長セルに置き換えられる場合の正常に動作する確率は、不良セルを１個だけ冗長セルに置き換えられる場合の正常に動作する確率と比較して向上する。

たとえば、セル１つ当たりの不良率ｐ＝１．０ｅ−８のときに、半導体メモリ内の１０Ｍビットのセルのうち、不良セルを２個まで救済することができる場合、半導体メモリが正常に動作する確率は、９９．５３［％］である。たとえば、セル１つ当たりの不良率ｐ＝７．１７７９１０２９８３６１５７ｅ−７のときに、１０Ｍビットのセルのうち、任意で不良セルを５４個まで救済することができる場合、半導体メモリが正常に動作する確率は、９９．８［％］である。すなわち、１０Ｍビットのメモリマクロが９９［％］で動作することを目標とする場合、セル１個あたりの不良率があがったとしても、置き換え可能な不良セルが増加すれば、該目標が達成される。よって、セル１個あたりの不良率が従来の１００万倍程度まで高くなっている場合であっても、本発明の半導体メモリでは、不良セルを救済することができる。

また、読み出し回路と書き込み回路が論理合成された単一の回路であることにより、回路規模を縮小することができる。

以上実施の形態２で説明した半導体メモリの一例によれば、位置情報記憶部に記憶させる不良セルの位置情報を指定ワードの中で何番目のビットであるかを示す情報とする。これにより、不良セルの位置情報を圧縮することができ、回路規模を縮小することができる。

以上実施の形態２で説明した半導体メモリの一例によれば、位置情報記憶部に記憶させる不良セルの位置情報を不良セルのビット位置の組み合わせの番号とする。これにより、不良セルの位置情報を圧縮することができ、回路規模を縮小することができる。

また、読み出し回路と変換回路とが論理合成された単一の回路であることにより、回路規模を縮小することができる。

また、書き込み回路と変換回路とが論理合成された単一の回路であることにより、回路規模を縮小することができる。

また、読み出し回路と書き込み回路と変換回路とが論理合成された単一の回路であることにより、回路規模を縮小することができる。

以上実施の形態３で説明した製造方法によれば、実施の形態１，２で説明した半導体メモリのメモリセルアレイからデータの読み出し・書き込みが可能な工程までを製造し、該製造途中でメモリセルアレイを試験し、不良セルを特定する。特定した不良セルの位置情報をＥＢ露光装置によりＥＢ露光することにより、半導体メモリの位置情報メモリに該不良セルの位置情報を書き込む。これにより、ＥＢ露光を用いて不良セルの位置情報を書き込む手法は、ヒューズ回路を用いて冗長セルへ置き換える手法と比較して、回路規模を縮小することができる。すなわち、回路規模の増大が増加させた冗長セルの面積のみの増加でよい。また、ヒューズ回路を用いる手法からＥＢ露光を用いる手法に変更することで、ヒューズ回路で埋まっていた領域分、冗長セルを増加させることにより、救済可能な不良セルの数を増加させることができる。

（付記１）ワードごとにｘビット分のデータセルとｙビット分の冗長セルとを有するメモリセルアレイと、
前記ワードごとに前記データセルと前記冗長セルのうちの不良セルの位置情報を記憶する位置情報記憶部と、
読み出すアドレスを指定された指定ワードに関する前記位置情報記憶部内の不良セルの位置情報に基づいて、前記指定ワードに関する前記ｘビット分のデータセルと前記ｙビット分の冗長セルのうち前記不良セルを除くｘビット分のセルのそれぞれが記憶するデータを読み出す読み出し回路と、
を備えることを特徴とする半導体メモリ。

（付記２）前記位置情報記憶部に記憶された前記指定ワードに関する前記不良セルの位置情報が、前記不良セルが前記指定ワードの中で何番目のビットであるかを示す情報である場合、前記情報を前記指定ワードの各セルが不良か否かを示すｘ＋ｙビットのビット列に変換する変換回路を備え、
前記読み出し回路は、
前記指定ワードに関する前記変換回路によって変換されたｘ＋ｙビットのビット列に基づいて、前記指定ワードに関する前記メモリセルアレイ内のｘビット分のデータセルとｙビット分の冗長セルのうちの前記不良セルを除くｘビット分のセルのそれぞれが記憶するデータを読み出すことを特徴とする付記１に記載の半導体メモリ。

（付記３）前記位置情報記憶部に記憶された前記指定ワードに関する前記不良セルの位置情報が、前記不良セルのビット位置の組み合わせの番号である場合、前記組み合わせの番号を前記指定ワードの各セルが不良か否かを示すｘ＋ｙビットのビット列に変換する変換回路を備え、
前記読み出し回路は、
前記指定ワードに関する前記変換回路によって変換されたｘ＋ｙビットのビット列に基づいて、前記指定ワードに関する前記メモリセルアレイ内のｘビット分のデータセルとｙビット分の冗長セルのうちの前記不良セルを除くｘビット分のセルのそれぞれが記憶するデータを読み出すことを特徴とする付記１に記載の半導体メモリ。

（付記４）前記読み出し回路と前記変換回路とが論理合成された単一の回路であることを特徴とする付記２または３に記載の半導体メモリ。

（付記５）ワードごとにｘビット分のデータセルとｙビット分の冗長セルとを有するメモリセルアレイと、
前記ワードごとに前記データセルと前記冗長セルのうちの不良セルの位置情報を記憶する位置情報記憶部と、
書き出すアドレスを指定された指定ワードに関するｘビット分の書き込みデータを、前記指定ワードに関する前記位置情報記憶部内の不良セルの位置情報に基づいて、前記指定ワードに関するｘビット分のデータセルと前記指定ワードに関するｙビット分のデータセルに書き込む書き込み回路と、
を備えることを特徴とする半導体メモリ。

（付記６）前記位置情報記憶部に記憶された前記指定ワードに関する前記不良セルの位置情報が、前記不良セルが前記指定ワードの中で何番目のビットであるかを示す情報である場合、前記情報を前記指定ワードの各セルが不良か否かを示すｘ＋ｙビットのビット列に変換する変換回路を備え、
前記書き込み回路は、
前記指定ワードに関するｘビット分の書き込みデータを、前記指定ワードに関する前記変換回路によって変換されたｘ＋ｙビット分のビット列に基づいて、前記指定ワードに関するｘビット分のデータセルと前記指定ワードに関するｙビット分のデータセルに書き込むことを特徴とする付記５に記載の半導体メモリ。

（付記７）前記位置情報記憶部に記憶された前記指定ワードに関する前記不良セルの位置情報が、前記不良セルのビット位置の組み合わせの番号である場合、前記組み合わせの番号を前記指定ワードの各セルが不良か否かを示すｘ＋ｙビットのビット列に変換する変換回路を備え、
前記書き込み回路は、
前記指定ワードに関するｘビット分の書き込みデータを、前記指定ワードに関する前記変換回路によって変換されたｘ＋ｙビット分のビット列に基づいて、前記指定ワードに関するｘビット分のデータセルと前記指定ワードに関するｙビットのデータセルに書き込むことを特徴とする付記５に記載の半導体メモリ。

（付記８）前記書き込み回路と前記変換回路とが論理合成された単一の回路であることを特徴とする付記６または７に記載の半導体メモリ。

（付記９）ワードごとにｘビット分のデータセルとｙビット分の冗長セルとを有するメモリセルアレイと、位置情報記憶部と、１ワードあたりｙビットまでの不良セルを救済する機能と、を有する半導体メモリのうちの前記メモリセルアレイを試験し、
試験結果から得られる前記ワードごとの前記データセルと前記冗長セルのうちの不良セルの位置情報を、前記位置情報記憶部に電子ビーム描画によって書き込む
ことを特徴とする製造方法。

１００，２２００ 半導体メモリ
１０２ メモリセルアレイ
１０３ 位置情報記憶部
２００ 読み出し回路
３００ 書き込み回路
２２０１ 変換回路

Claims (6)

1. ワードごとにｘ（ｘ≧１）ビット分のデータセルとｙ（ｙ≧１）ビット分の冗長セルとを有するメモリセルアレイと、
   前記ワードごとに前記データセルと前記冗長セルのうちの不良セルの位置情報を記憶する位置情報記憶部と、
   読み出すアドレスを指定された指定ワードに関する前記位置情報記憶部内の不良セルの位置情報に基づいて、前記指定ワードに関する前記ｘビット分のデータセルと前記ｙビット分の冗長セルのうち前記不良セルを除くｘビット分のセルのそれぞれが記憶するデータを、前記不良セルを除くｘビット分のセルのビット位置の順に並べて読み出す読み出し回路と、
   を備えることを特徴とする半導体メモリ。
2. 前記位置情報記憶部に記憶された前記指定ワードに関する前記不良セルの位置情報が、前記不良セルが前記指定ワードの中で何番目のビットであるかを示す情報である場合、前記情報を前記指定ワードの各セルが不良か否かを示すｘ＋ｙビットのビット列に変換する変換回路を備え、
   前記読み出し回路は、
   前記指定ワードに関する前記変換回路によって変換されたｘ＋ｙビットのビット列に基づいて、前記指定ワードに関する前記メモリセルアレイ内のｘビット分のデータセルとｙビット分の冗長セルのうちの前記不良セルを除くｘビット分のセルのそれぞれが記憶するデータを読み出すことを特徴とする請求項１に記載の半導体メモリ。
3. 前記位置情報記憶部に記憶された前記指定ワードに関する前記不良セルの位置情報が、前記不良セルのビット位置を用いてオートマトンで計算された組み合わせの番号である場合、前記組み合わせの番号を前記指定ワードの各セルが不良か否かを示すｘ＋ｙビットのビット列に変換する変換回路を備え、
   前記読み出し回路は、
   前記指定ワードに関する前記変換回路によって変換されたｘ＋ｙビットのビット列に基づいて、前記指定ワードに関する前記メモリセルアレイ内のｘビット分のデータセルとｙビット分の冗長セルのうちの前記不良セルを除くｘビット分のセルのそれぞれが記憶するデータを読み出すことを特徴とする請求項１に記載の半導体メモリ。
4. ワードごとにｘ（ｘ≧１）ビット分のデータセルとｙ（ｙ≧１）ビット分の冗長セルとを有するメモリセルアレイと、
   前記ワードごとに前記データセルと前記冗長セルのうちの不良セルの位置情報を記憶する位置情報記憶部と、
   書き出すアドレスを指定された指定ワードに関する前記位置情報記憶部内の不良セルの位置情報に基づいて、前記指定ワードに関するｘビット分のデータセルと前記指定ワードに関するｙビット分のデータセルとのうち前記不良セルを除くｘビット分のセルに、前記指定ワードに関するｘビット分の書き込みデータを、前記不良セルを除くｘビット分のセルのビット位置の順に対応付けて書き込む書き込み回路と、
   を備えることを特徴とする半導体メモリ。
5. 前記位置情報記憶部に記憶された前記指定ワードに関する前記不良セルの位置情報が、前記不良セルが前記指定ワードの中で何番目のビットであるかを示す情報である場合、前記情報を前記指定ワードの各セルが不良か否かを示すｘ＋ｙビットのビット列に変換する変換回路を備え、
   前記書き込み回路は、
   前記指定ワードに関するｘビット分の書き込みデータを、前記指定ワードに関する前記変換回路によって変換されたｘ＋ｙビット分のビット列に基づいて、前記指定ワードに関するｘビット分のデータセルと前記指定ワードに関するｙビット分のデータセルに書き込むことを特徴とする請求項４に記載の半導体メモリ。
6. 前記位置情報記憶部に記憶された前記指定ワードに関する前記不良セルの位置情報が、前記不良セルのビット位置を用いてオートマトンで計算された組み合わせの番号である場合、前記組み合わせの番号を前記指定ワードの各セルが不良か否かを示すｘ＋ｙビットのビット列に変換する変換回路を備え、
   前記書き込み回路は、
   前記指定ワードに関するｘビット分の書き込みデータを、前記指定ワードに関する前記変換回路によって変換されたｘ＋ｙビット分のビット列に基づいて、前記指定ワードに関するｘビット分のデータセルと前記指定ワードに関するｙビット分のデータセルに書き込むことを特徴とする請求項４に記載の半導体メモリ。

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