TWI464741B - 半導體記憶體及製造方法 - Google Patents

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Hidetoshi Matsuoka
Hiroyuki Higuchi
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Fujitsu Ltd
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Description

半導體記憶體及製造方法 發明領域
此處討論之實施例係有關於儲存資料之半導體記憶體及製造方法。
 發明背景
為了讓由大量胞元所組構成的靜態隨機存取記憶體(SRAM)巨集正常操作，已知以冗餘胞元置換的缺陷胞元之技術。舉例言之，製造期間因外來粒子污染而胞元變成有缺陷。胞元也因製造變化造成的邊際性而變成有缺陷，換言之，針對操作所要求的電源電壓、溫度等邊際不足。舉例言之，若電源電壓低則胞元無法作動。
於前述技術中，具有一缺陷胞元之一字組(或一行)的全部胞元係以一字組(或一行)的冗餘胞元置換(後文稱作「習知技術1」。例如參考日本專利公開案第2001-67889及2003-331597號)。於前述技術中，針對動態隨機存取記憶體(DRAM)之各個字組提供一行的冗餘胞元及儲存1位元之缺陷胞元之位置資料之一唯讀記憶體(ROM)，及一個缺陷胞元係以各個字組之冗餘胞元置換(後文稱作「習知技術2」。例如參考日本專利公開案第H11-17019號)。
但晚近為了減低耗電量，半導體記憶體之電源電壓已經降低，造成多個字組及/或各個字組中的多個胞元因邊際性而變成有缺陷。
習知技術1可以冗餘字組或冗餘行置換一字組或一行，但若缺陷胞元係在多個字組或多行則無法置換。
第36圖為習知技術2之實例之示意圖。第36圖所詳盡闡釋之DRAM胞元陣列包括18字組(列)、16位元(行)之資料胞元、及1行之冗餘胞元(冗餘行)。舉例言之，於特定字組中以「x」指示之2胞元為缺陷。但該等胞元中只有一者可以冗餘胞元置換，而另一者無法置換。結果，該DRAM變成有缺陷。
第37圖為習知技術2之另一實例之示意圖。第37圖所詳盡闡釋之DRAM胞元陣列為第36圖所詳盡闡釋之DRAM胞元陣列加1冗餘行。為了增加1冗餘行，該記憶體胞元陣列劃分成2區塊，各區塊包括1冗餘行，原因在於資料係以位元為單位而讀取自/寫入該DRAM胞元陣列。若左側記憶體胞元陣列的該特定字組中有多個胞元有缺陷，則該等胞元中只有一者可以冗餘胞元置換，而另一者(其它者)無法置換。結果，該DRAM變成有缺陷。
 發明概要
實施例之一個構面之目的係至少解決前述習知技術之問題。
依據一實施例之一構面，一種半導體記憶體包括一記憶體胞元陣列其係包括針對各個字組之x位元之資料胞元及y位元之冗餘胞元；一位置資料儲存單元其係針對各個字組儲存該等資料胞元及該等冗餘胞元之缺陷胞元的缺陷胞元位置資料；及一讀取電路其係針對其位址被載明為讀取位址之一特定字組，基於儲存在該位置資料儲存單元之缺陷胞元位置資料而從x位元之胞元讀取資料，該等x位元之胞元係由該等缺陷胞元以外的該特定字組之x位元之該等資料胞元及y位元之該等冗餘胞元所形成。
為了解決前述習知技術之問題，該半導體記憶體可增加可以冗餘胞元置換的缺陷胞元數目，及如此提高良率。該製法可縮小半導體記憶體之尺寸。
圖式簡單說明
第1圖為依據第一實施例一種半導體記憶體之示意圖；
第2圖為依據第一實施例藉一缺陷位元置換電路104執行讀取之一實例之示意圖；
第3圖為依據第一實施例藉一缺陷位元置換電路104執行寫入之一實例之示意圖；
第4圖為有關讀取之該缺陷位元置換之第一實例之示意圖；
第5圖為有關寫入之該缺陷位元置換之第一實例之示意圖；
第6圖為依據第一實例一種讀取電路200之一實例之第一示意圖；
第7圖為邏輯電路601之真值表之一實例之示意圖；
第8圖為依據第一實例該讀取電路200之該實例之第二示意圖；
第9圖為依據第一實例該讀取電路200之一HDL描述實例之示意圖；
第10圖為依據第一實例一種寫入電路300之一實例；
第11圖為依據第一實例該寫入電路300之一HDL描述實例；
第12圖為有關讀取之該缺陷位元置換之第二實例之示意圖；
第13圖為有關寫入之該缺陷位元置換之第二實例之示意圖；
第14圖為依據第二實例該讀取電路200之一HDL描述實例之一第一示意圖；
第15圖為依據第二實例該讀取電路200之一HDL描述實例之一第二示意圖；
第16圖為依據第二實例該讀取電路200之一HDL描述實例之一第三示意圖；
第17圖為第14至16圖中闡釋之一般RD實例之示意圖；
第18圖為依據第二實例該讀取電路200之一實例之示意圖；
第19圖為依據第二實例該寫入電路300之一HDL描述實例之示意圖；
第20圖為依據第二實例該寫入電路300之一實例之第一示意圖；
第21圖為依據第二實例該寫入電路300之一實例之第二示意圖；
第22圖為依據第二實例一種半導體記憶體之示意圖；
第23圖為依據第二實例藉該缺陷位元置換電路104執行讀取之一實例之示意圖；
第24圖為依據第二實例藉該缺陷位元置換電路104執行寫入之一實例之示意圖；
第25圖為依據編碼技術針對各個字組之缺陷胞元位置資料之位元寬度之示意圖；
第26圖為依據編碼技術2轉換電路2201之一實例之示意圖；
第27圖為依據編碼技術3缺陷胞元之組合數之一實例之示意圖；
第28圖為依據編碼技術3一個編碼實例之第一示意圖；
第29圖為依據編碼技術3該編碼實例之第二示意圖；
第30圖為依據編碼技術3該編碼實例之第三示意圖；
第31圖為依據編碼技術3轉換電路2201之一實例之示意圖；
第32圖為算術電路之一實例之示意圖；
第33圖為有關C(10,3)之轉換電路2201之一實例之示意圖；
第34圖為藉轉換電路2201執行轉換之一實例之示意圖；
第35圖為依據第三實施例一序列製造方法之示意圖；
第36圖為習知技術2之一實例之示意圖；及
第37圖為習知技術2之另一實例之示意圖。
 較佳實施例之詳細說明
將參考附圖說明本發明之較佳實施例。於第一及第二實施例說明半導體記憶體，及於第三實施例說明製造方法。於第一實施例中，描述一個實例其中具有資料胞元之位元寬度之資料係分別基於儲存在儲存針對各個字組之缺陷胞元位置資料的位置資料儲存單元之針對該特定字組之缺陷胞元位置資料而讀取自該特定字組之資料胞元及冗餘胞元(缺陷胞元除外)。又，描述一個實例，其中針對資料胞元之寫入資料係基於儲存在該位置資料儲存單元之缺陷胞元位置資料而寫入資料胞元及冗餘胞元。細節電路實例係使用電路圖以電路符號及/或硬體描述語言(HDL)描述加以說明。於第一實施例中，缺陷胞元位置資料例如為位元字串具有資料胞元及冗餘胞元之位元寬度，且指示個別胞元是否為有缺陷。
於第二實施例中，描述依據與第一實施例不同之方法編碼的缺陷胞元位置資料之實例。於第三實施例中，描述一個實例其中缺陷胞元位置資料係藉電子束曝光而寫入第一及第二實施例所描述的半導體記憶體之該位置資料儲存單兀。
第1圖為依據第一實施例之半導體記憶體之示意圖。半導體記憶體100包括位置解碼器101、記憶體胞元陣列102、位置資料儲存單元103、及缺陷位元置換電路104。半導體記憶體100可以是封裝在封裝體內之半導體記憶體或安裝在系統大型積體電路(LSI)上之智慧財產(IP)等。
舉例言之，記憶體胞元陣列102包括針對各個字組有x位元(x1)之資料胞元及y位元(y1)之冗餘胞元。記憶體胞元陣列102例如可以是SRAM。例如，位置解碼器101決定藉解碼輸入ADDRESS欲讀/寫資料之字組(特定字組)。舉例言之，位置資料儲存單元103為針對各個字組儲存缺陷胞元位置資料之唯讀記憶體。例如，缺陷位元置換電路104包括讀取電路及寫入電路。
第2圖為依據第一實施例藉缺陷位元置換電路104執行讀取實例之示意圖。藉含括於讀取指令中之ADDRESS載明的字組資料係從記憶體胞元陣列102及位置資料儲存單元103輸出。記憶體胞元陣列102輸出RAW READ DATA作為特定字組之資料。此處，假設記憶體胞元陣列102包括針對各個字組有7位元之資料胞元及3位元之冗餘胞元。如此RAW READ DATA為具有10位元之資料。位置資料儲存單元103輸出FAIL DATA作為該特定字組之資料。FAIL DATA為缺陷胞元位置資料。此處，缺陷胞元位置資料為10位元資料指示針對各個字組之該等胞元是否為缺陷。
缺陷位元置換電路104之讀取電路200輸出基於從位置資料儲存單元103輸出的FAIL DATA而藉從10位元RAW READ DATA去除缺陷胞元所得之7位元READ DATA。
第3圖為依據第一實施例藉缺陷位元置換電路104執行寫入實例之示意圖。位置資料儲存單元103輸出藉含括於寫入指令之ADDRESS所載明的該字組資料。位置資料儲存單元103輸出FAIL DATA作為該特定字組之缺陷胞元位置資料。WRITE DATA為7位元寫入資料。缺陷位元置換電路104之寫入電路300基於FAIL DATA而以RAW WRITE DATA置換WRITE DATA，及寫入在記憶體胞元陣列102中該特定字組之資料胞元及冗餘胞元。此處，也寫入缺陷胞元；另外，組態可以是只寫入缺陷胞元以外之胞元。
其次將描述其中冗餘胞元之位置為固定之缺陷胞元置換之第一實例(固定方案)及其中冗餘胞元位置為移位之第二實例(移位方案)。
第4圖為有關讀取之缺陷位元置換之第一實例之示意圖。於固定方案中，使用冗餘胞元置換缺陷胞元，而不改變正常胞元之位元位置。例如於第4圖中，於此處FAIL DATA為1之位元位置的胞元為缺陷。例如，FAIL DATA指示於位元位置0、1及8之胞元為缺陷。當讀取該字組時，半導體記憶體100輸出於位元位置7之胞元資料作為於位元位置0之胞元資料，及輸出於位元位置9之胞元資料作為於位元位置1之胞元資料。
半導體記憶體100也輸出於位元位置2之胞元資料作為於位元位置2之胞元資料；輸出於位元位置3之胞元資料作為於位元位置3之胞元資料；輸出於位元位置4之胞元資料作為於位元位置4之胞元資料；輸出於位元位置5之胞元資料作為於位元位置5之胞元資料；及輸出於位元位置6之胞元資料作為於位元位置6之胞元資料。
第5圖為有關寫入之缺陷位元置換之第一實例之示意圖。第5圖說明WRITE DATA寫入由該位址所載明之一字組。例如於第5圖中，於該處FAIL DATA為1之位元位置的胞元為缺陷胞元。例如，FAIL DATA指示於位元位置0、1及8之胞元為缺陷胞元。當該字組被寫入時，半導體記憶體100將WRITE DATA之第0位元資料寫入於第7位元之胞元，及將WRITE DATA第1位元之資料寫入於第9位元之胞元。其次將參考第6圖及第9圖描述缺陷位元置換電路104之讀取電路200之細節及其次將參考第10及11圖說明缺陷位元置換電路104之寫入電路300之細節。
第6圖為依據第一實施例讀取電路200之實例之第一示意圖。FD[0：9]表示FAIL DATA[0：9]。RRD[0：9]表示RAW READ DATA[0：9]。
FD[0]為s0，FD[0]加FD[1]為s1，s1加FD[2]為s2，s2加FD[3]為s3，s3加FD[4]為s4，s4加FD[5]為s5，及s5加FD[6]為s6。邏輯電路601基於FD[7]至FD[9]決定rp[1]至rp[3]。將參考第7圖說明邏輯電路601之細節。第7圖為邏輯電路601之真值表之一實例之示意圖。於邏輯電路601之真值表700中，當Fo0至Fo2輸入之同時輸入FD[7]至FD[9]。Fo0之值變成rp[1]之值，Fo1之值變成rp[2]之值，及Fo3之值變成rp[3]之值。「*」表示「不計」可以是0或1。
舉例言之，若FD[7]之值為0，FD[8]之值為0，及FD[9]之值為0，則Fo0之值變成1，Fo1之值變成2，Fo2之值變成3。若FD[7]之值為1，FD[8]之值為0，及FD[9]之值為0，則Fo0之值變成2，Fo1之值變成3，Fo2之值變成*。其次將說明基於FD及rp決定RD之實例，從RD[0]至RD[6]中取RD[3]作為實例。
第8圖為依據第一實例讀取電路200之實例之第二示意圖。第8圖中，從RD[0]至RD[9]中取RD[3]為例做說明。邏輯電路801基於FD[3]、s3、及rp[1]至rp[3]決定b3。邏輯電路801將在讀取電路200之HDL描述實例中詳細說明。選擇電路802基於b3而從RRD[3]、RRD[7]、RRD[8]、及RRD[9]決定RD[3]。舉例言之，若b3為0，則選擇電路802輸出RRD[3]值，及若b3為1則輸出RRD[7]值。若b3為2，則選擇電路802輸出RRD[8]值，及若b3為3則輸出RRD[9]值。
舉例言之，若FD[3]為1，則於第3位元之資料胞元為缺陷胞元，如此以從第7位元至第九位元之冗餘胞元中之任一者置換。如此，讀取電路200若FD[3]為0，則輸出RRD[3]之值作為RD[3]，及若FD[3]為1，則輸出RRD[7]至RRD[9]之值中之任一者作為RD[3]。
第9圖為依據第一實例讀取電路200之HDL描述實例之示意圖。s0至s6為第6圖所示讀取電路200之一部分。依據第7圖所示真值表700之方法係針對Fo0至Fo2執行。
b3係與第8圖所示b3相同，邏輯電路801係相當於在第9圖所示b3右側之HDL描述。若FD[3]為0則b3為0，而若FD[3]非為0則b3為rp[s3]。s3為0至3中之任一者。b0至b2及b4至b6係以b3之類似方式計算。RD[3]之右側成員係相當於第8圖所說明之選擇電路802。RD[0]至RD[2]及RD[4]至RD[6]係以RD[3]之類似方式計算。
描述一個實例此處FD[0]至FD[9]及PRD[0]至PRD[9]為如下。
‧FD[0]=1
‧FD[1]=1
‧FD[2]=0
‧FD[3]=0
‧FD[4]=0
‧FD[5]=0
‧FD[6]=0
‧FD[7]=0
‧FD[8]=1
‧FD[9]=0
‧RRD[0]=x
‧RRD[1]=x
‧RRD[2]=0
‧RRD[3]=0
‧RRD[4]=1
‧RRD[5]=0
‧RRD[6]=0
‧RRD[7]=0
‧RRD[8]=x
‧RRD[9]=1
如此指示於第0位元之資料胞元、於第1位元之資料胞元、及於第8位元之冗餘胞元為缺陷。s0至s6說明如下。
‧s0=FD[0]=1
‧s1=FD[1]+s0=1+1=2
‧s2=FD[2]+s1=0+2=2
‧s3=FD[3]+s2=0+2=2
‧s4=FD[4]+s3=0+2=2
‧s5=FD[5]+s4=0+2=2
‧s6=FD[6]+s5=0+2=2
因FD[7]為0、FD[8]為1、及FD[9]為0，故rp[1]至rp[3]為如下。
‧rp[1]=1
‧rp[2]=3
‧rp[3]=*
b0至b7為如下。
‧b0=rp[s0]=1
‧b1=rp[s1]=3
‧b2=0
‧b3=0
‧b4=0
‧b5=0
‧b6=0
‧b7=0
RD[0]至RD[6]為如下。
‧RD[0]=RRD[7]=0
‧RD[1]=RRD[9]=1
‧RD[2]=RRD[2]=0
‧RD[3]=RRD[3]=0
‧RD[4]=RRD[4]=1
‧RD[5]=RRD[5]=0
‧RD[6]=RRD[6]=0
第10圖為依據第一實例寫入電路300之實例。FD[0：9]表示FAIL DATA[0：9]。WD[0：6]表示WRITE DATA[0：6]。s0至s6係與第6圖說明之s0至s6相同，如此刪除其細節說明。
邏輯電路1001基於FD[0]至FD[6]及s0至s6決定RS0至RS2。將於寫入電路300之HDL描述實例中說明RS0至RS2之細節。選擇電路1002基於RS0輸出WD[0]至WD[6]之值中之任一者。舉例言之，選擇電路1002若RS0為0則輸出WD[0]值做為d0及若RS0為3則輸出WD[3]值做為d0。
選擇電路1003基於RS1輸出WD[0]至WD[6]之值中之任一者。舉例言之，選擇電路1003若RS1為1則輸出WD[1]值做為d1及若RS5為5則輸出WD[5]值做為d1。選擇電路1004基於RS2輸出WD[0]至WD[6]之資料中之任一者。舉例言之，選擇電路1004若RS2為4則輸出WD[4]作為d2，及若RS2為6則輸出WD[6]作為d2。
邏輯電路1005基於d0至d2及FD[7：9]決定RWD[7]至RWD[9]。RWD[7：9]之細節將於HDL描述實例中說明。WD[0]至WD[6]分別為RWD[0]至RWD[6]。
第11圖為依據第一實例寫入電路300之HDL描述之實例。s0至s6係與第6圖描述之s0至s6相同，如此刪除其細節說明。其次說明第11圖所示RS0至RS2及RWD[7]至RWD[9]之細節。第11圖中描述RS0、RS1、及RS2之分配陳述表示第10圖所示邏輯電路1001之細節。第11圖所示d0至d3之分配陳述分別表示選擇電路1002至選擇電路1004。第11圖所示RWD[7]至RWD[9]之分配陳述表示第10圖所示邏輯電路1005之細節。
首先說明RS0。若FD[0]為1，則RS0為0。若FD[0]非為1及FD[1]為1，則RS0為1。若FD[0]非為1，FD[1]非為1，及FD[2]為1，則RS0為2。若FD[0]非為1，FD[1]非為1，FD[2]非為1及FD[3]為1，則RS0為3。若FD[0]非為1，FD[1]非為1，FD[2]非為1，FD[3]非為1及FD[4]為1，則RS0為4。
若FD[0]非為1，FD[1]非為1，FD[2]非為1，FD[3]非為1，FD[4]非為1及FD[5]為1，則RS0為5。若FD[0]非為1，FD[1]非為1，FD[2]非為1，FD[3]非為1，FD[4]非為1，FD[5]非為1及FD[6]為1，則RS0為6。否則RS0為「不計」。
其次說明RS1。若s0為1及FD[1]為1，則RS1為1。若s1為1及FD[2]為1，則RS1為2。若s2為1及FD[3]為1，則RS1為3。若s3為1及FD[4]為1，則RS1為4。若s4為1及FD[5]為1，則RS1為5。若s5為1及FD[6]為1，則RS1為6。
其次說明RS2。若s1為2及FD[2]為1，則RS2為1。若s2為2及FD[2]為1，則RS2為3。若s3為2及FD[4]為1，則RS2為4。若s4為2及FD[5]為1，則RS2為5。若s5為2及FD[6]為1，則RS2為6。
d0為依據RS0之WD[0]至WD[6]之值中之任一者。d1為依據RS1之WD[0]至WD[6]之值中之任一者。d2為依據RS2之WD[0]至WD[6]之值中之任一者。
假設RWD[0]至RWD[6]分別為WD[0]至WD[6]。RWD[7]為d0。若FD[7]為1，則RWD[8]為d0，而若FD[7]非為1，則RWD[8]為d1。若FD[7]為1及FD[8]為1，則RDW[9]為d0，而若FD[7]為1及FD[8]為0或FD[7]為0及FD[8]為1，則RWD[9]為d1，否則為d2。
說明一個實例此處FD[0]至FD[9]及WD[0]至WD[6]為如下。
‧FD[0]=1
‧FD[1]=1
‧FD[2]=0
‧FD[3]=0
‧FD[4]=0
‧FD[5]=0
‧FD[6]=0
‧FD[7]=0
‧FD[8]=1
‧FD[9]=0
‧WD[0]=1
‧WD[1]=1
‧WD[2]=0
‧WD[3]=0
‧WD[4]=1
‧WD[5]=0
‧WD[6]=1
如此指示於第0位元之資料胞元、於第1位元之資料胞元，及於第8位元之冗餘胞元為缺陷。s0至s6說明如下。
‧s1=FD[1]+s0=1+1=2
‧s2=FD[2]+s1=0+2=2
‧s3=FD[3]+s2=0+2=2
‧s4=FD[4]+s3=0+2=2
‧s5=FD[5]+s4=0+2=2
‧s6=FD[6]+s5=0+2=2
因FD[0]為1，s0為1，及FD[1]為1，故RS0至RS2為如下。
‧RS0=0
‧RS1=1
‧RS2=*(不計)
如此，d0至d2為如下。
‧d0=WD[0]=1
‧d1=WD[1]=1
‧d2=*
‧RWD[0]=WD[0]=1
‧RWD[1]=WD[1]=1
‧RWD[2]=WD[2]=0
‧RWD[3]=WD[3]=0
‧RWD[4]=WD[4]=1
‧RWD[5]=WD[5]=0
‧RWD[6]=WD[6]=1
‧RWD[7]=d0=1
‧RWD[8]=d1=1
‧RWD[9]=d1=1
第12圖為有關讀取之缺陷位元置換之第二實例之示意圖。於移位方案中，使用冗餘胞元來替代缺陷胞元，缺陷胞元以外之胞元係以位元位置順序輸出。例如於第12圖中，於特定字組之FAIL DATA為1之該等位元位置之胞元為缺陷胞元。例如，FAIL DATA指示於位元位置0、1及8之胞元為缺陷胞元。
當讀取該特定字組時，半導體記憶體100輸出於位元位置2之胞元資料作為於位元位置0之胞元資料，同時輸出於位元位置3之胞元資料作為於位元位置1之胞元資料。半導體記憶體100輸出於位元位置4之胞元資料作為於位元位置2之胞元資料，同時輸出於位元位置5之胞元資料作為於位元位置3之胞元資料。半導體記憶體100輸出於位元位置6之胞元資料作為於位元位置4之胞元資料，輸出於位元位置7之胞元資料作為於位元位置5之胞元資料，及輸出於位元位置9之胞元資料作為於位元位置6之胞元資料。
第13圖為有關寫入之缺陷位元置換之第二實例之示意圖。於移位方案中，冗餘胞元係用來置換缺陷胞元，缺陷胞元以外之胞元係以位元位置之順序輸出。例如於第13圖中，於該特定字組之FAIL DATA為1之位元位置的胞元為缺陷胞元。例如FAIL DATA指示於位元位置0、1及8之胞元為缺陷胞元。
當寫入該特定字組時，半導體記憶體100將WRITE DATA之第0位元之資料寫入於第2位元之資料胞元，同時將WRITE DATA之第1位元之資料寫入資料胞元於第3位元。半導體記憶體100將WRITE DATA之第2位元之資料寫入於第4位元之資料胞元，同時將WRITE DATA之第3位元之資料寫入資料胞元於第5位元。
半導體記憶體100將WRITE DATA之第4位元之資料寫入於第6位元之資料胞元，同時將WRITE DATA之第5位元之資料寫入冗餘胞元於第7位元。半導體記憶體100將於WRITE DATA之第6位元之資料寫入冗餘胞元於第9位元。
第14圖為依據第二實例寫入電路200之HDL描述實例之第一示意圖。此處，有3位元之冗餘胞元及7位元之資料胞元。例如，RD[0]為RRD[0]至RRD[3]之資料中之任一者；RD[1]為RRD[1]至RRD[4]之資料中之任一者；RD[2]為RRD[2]至RRD[5]之資料中之任一者；RD[3]為RRD[3]至RRD[6]之資料中之任一者；RD[4]為RRD[4]至RRD[7]之資料中之任一者；RD[5]為RRD[5]至RRD[8]之資料中之任一者；及RD[6]為RRD[6]至RRD[9]之資料中之任一者。
s0至s6係與第6圖說明之s0至s6相同。首先說明RD[0]。若FD[0]為1，則b0為0；若FD[0]非為0及FD[1]為0者，則為1；若FD[0]非為0，FD[1]非為0，及FD[2]為0，則為2；若FD[0]非為0，FD[1]非為0，及FD[2]非為0，則為3。如此，0b03。
RD[0]為依據b0 RRD[0]至RRD[3]之資料中之任一者。例如，若b0為0，則RD[0]為RRD[0]之值；若b0為1，則為RRD[1]之值；若b0為2，則為RRD[2]之值；及若b0為3，則為RRD[3]之值。換言之，RD[0]為RRD[b0]。
其次說明RD[1]。若s0為0，若FD[1]為0，則b1為1；若FD[1]非為0，及FD[2]為0，則為2；若FD[1]非為0，FD[2]非為0及FD[3]為0，則為3；及若FD[1]非為0，FD[2]非為0，FD[3]非為0，則為4。如此，1b14。
若s0非為0(若s0為1)，若FD[2]為0則b1為2；若FD[2]非為0及FD[3]為0，則為3；及若FD[2]非為0及FD[3]非為0，則為4。如此，2b14。
RD[1]為依據b1-1 RRD[1]至RRD[4]之資料中之任一者。例如，若b1為1(b1-1=0)；則RD[1]為RRD[1]之值；若b0為2(b1-1=1)則為RRD[2]之值；若b0為3(b1-1=2)則為RRD[3]之值；及若b0為4(b1-1=3)則為RRD[4]之值。換言之，RD[1]為RRD[b1]。
第15圖為依據第二實例讀取電路200之HDL描述實例之第二示意圖。其次說明RD[2]。若s1為0，若FD[2]為0，則b2為2；若FD[2]非為0及FD[3]為0，則為3；若FD[2]非為0，FD[3]非為0，及FD[4]為0，則為4；及若FD[2]非為0，FD[3]非為0，及FD[4]非為0，則為5。如此，2b25。
若s1為1，若FD[3]為0，則b2為3；若FD[3]非為0，及FD[4]為0，則為4；及若FD[3]非為0，及FD[4]非為0，則為5。如此，3b25。
若s1既非0也非1(若s1為2)，若FD[4]為0，則b2為4；而若FD[4]非為0，則為5。如此，4b25。
RD[2]為依據b2-2 RRD[2]至RRD[5]之資料中之任一者。例如若b2為2(b2-2=0)，則RD[2]為RRD[2]；若b2為3(b2-2=1)，則為RRD[3]；若b2為4(b2-2=2)，則為RRD[4]；及若b2為5(b2-2=3)，則為RRD[5]。換言之，RD[2]為RRD[b2]。
其次描述RD[3]。若s2為0，若FD[3]為0，則b3為3；若FD[3]非為0及FD[4]為0，則為4；若FD[3]非為0，FD[4]非為0，及FD[5]為0，則為5；及若FD[3]非為0，FD[4]非為0，及FD[5]非為0，則為6。如此，3b36。
若s2為1，若FD[4]為0，則b3為4；若FD[4]非為0及FD[5]為0，則為5；及若FD[4]非為0及FD[5]非為0，則為6。如此，4b36。
若s2為2，若FD[5]為0，則b3為5，而若FD[5]非為0，則為6。若s2非為0至2中之任一者(若s2為3)，則b3為6。
RD[3]為依據b2-3，RRD[3]至RRD[6]之資料中之任一者。例如，若b3為3(b3-3=0)則RD[3]為RRD[3]；若b3為4(b3-3=1)則為RRD[4]；若b3為5(b3-3=2)則為RRD[5]；及若b3為6(b3-3=3)則為RRD[6]。換言之，RD[3]為RRD[b3]。刪除RD[4]及RD[5]之細節描述。
第16圖為依據第二實例讀取電路200之HDL描述實例之第三示意圖。其次說明RD[6]。若s5為0，若FD[6]為0，則b6為6；若FD[6]非為0及FD[7]為0，則為7；若FD[6]非為0，FD[7]非為0，及FD[8]為0，則為8；若FD[6]非為0，FD[7]非為0，及FD[8]非為0，則為9。如此6b69。
若s5為1，若FD[7]為0，則b6為7；若FD[7]非為0及FD[8]為0，則為8；及若FD[7]非為0及FD[8]非為0，則為9。如此，7b69。
若s5為2，若FD[8]為0，則b6為8，而若FD[8]非為0，則為9。若s5非為0至2中之任一者(若s5為3)，則b6為9。
RD[6]為依據b6-6 RRD[6]至RRD[9]之資料中之任一者。例如，若b6為6(b6-6=0)，則RD[6]為RRD[6]；若b6為7(b6-6=1)，則為RRD[7]；若b6為8(b6-6=2)，則為RRD[8]；及若b6為9(b6-6=3)，則為RRD[9]。換言之，RD[6]為RRD[b6]。
第17圖為第14至16圖所示通俗化RD之實例之示意圖。於第17圖中，RD[1]至RD[6]係以RD[i]表示(i=1至6)。s0至s6係以s[0]至s[6]表示。藉假設s[-1]=0，RD[0]也以第17圖所示其它RD之類似方式表示。
第18圖為依據第二實例讀取電路200之實例之示意圖。RD[i]之實例係顯示於第18圖。若FD[i]為0，則選擇電路1801輸出RRD[i]，而若FD[i]為1，則輸出有關i+1之選擇電路1802之輸出。若FD[i+1]為0，則選擇電路1802輸出RRD[i+1]，而若FD[i+1]為1，則輸出有關i+2之選擇電路1803之輸出。
若FD[i+2]為0，則選擇電路1803輸出RRD[i+2]，而若FD[i+2]為1，則輸出有關i+3之選擇電路1804之輸出。若FD[i+3]為0，則選擇電路1804輸出RRD[i+3]，而若FD[i+3]為1，則輸出有關i+4之選擇電路之輸出。
若s[i-1]為0則選擇電路1805輸出選擇電路1801之輸出作為RD[i]；若s[i-1]為1則輸出選擇電路1802之輸出作為RD[i]；若s[i-1]為2則輸出選擇電路1803之輸出作為RD[i]；及若s[i-1]為3則輸出選擇電路1804之輸出作為RD[i]。
敘述一個實例此處FD[0]至FD[9]及RRD[0]至RRD[9]為如下。
‧FD[0]=1
‧FD[1]=1
‧FD[2]=0
‧FD[3]=0
‧FD[4]=0
‧FD[5]=0
‧FD[6]=0
‧FD[7]=0
‧FD[8]=1
‧FD[9]=0
‧RRD[0]=x
‧RRD[1]=x
‧RRD[2]=0
‧RRD[3]=0
‧RRD[4]=1
‧RRD[5]=0
‧RRD[6]=0
‧RRD[7]=0
‧RRD[8]=x
‧RRD[9]=1
如此指示於第0位元之資料胞元、於第1位元之資料胞元、及於第8位元之冗餘胞元為缺陷。s0至s6說明如下。
‧s0=FD[0]=1
‧s1=FD[1]+s0=1+1=2
‧s2=FD[2]+s1=0+2=2
‧s3=FD[3]+s2=0+2=2
‧s4=FD[4]+s3=0+2=2
‧s5=FD[5]+s4=0+2=2
‧s6=FD[6]+s5=0+2=2
b0至b6說明如下。
‧b0=2
‧b1=3
‧b2=4
‧b3=5
‧b4=6
‧b5=7
‧b6=9
RD[0]至RD[6]為如下。
‧RD[0]=RRD[2]=0
‧RD[1]=RRD[3]=0
‧RD[2]=RRD[4]=1
‧RD[3]=RRD[5]=0
‧RD[4]=RRD[6]=0
‧RD[5]=RRD[7]=0
‧RD[6]=RRD[9]=1
第19圖為依據第二實例寫入電路300之HDL描述實例之示意圖。s(-1)為0。s0至s6係與第6圖所示s0至s6相同。s7為s6加FD[7]，而s8則為s7加FD[8]。
若s8為0至2中之任一者，則RWD[9]為0，而若s8為3則為WD[6]。若s7為0或1則RWD[8]為0；若s7為2則為WD[6]；及若s7為3則為WD[5]。若s6為0則RWD[7]為0；若s6為1則為WD[6]；若s6為2則為WD[5]；及若s6為3則為WD[4]。
若s5為0則RWD[6]為WD[6]；若s5為1則為WD[5]；若s5為2則為WD[4]；及若s5為3則為WD[3]。若s4為0則RWD[5]為WD[5]；若s4為1則為WD[4]；若s4為2則為WD[3]；及若s4為3則為WD[2]。
若s3為0則RWD[4]為WD[4]；若s3為1則為WD[3]；若s3為2則為WD[2]；及若s3為3則為WD[1]。若s2為0則RWD[3]為WD[3]；若s2為1則為WD[2]；若s2為2則為WD[1]；及若s2為3則為WD[0]。
若s1為0則RWD[2]為WD[2]；若s1為1則為WD[1]；及若s1為2則為WD[0]。若s0為0則RWD[1]為WD[1]；而若s0為1則為WD[0]。RWD[0]為WD[0]。因0S01，故s0不可以是2或3，及因0s12故s1不可以是3。
第20圖為依據第二實例寫入電路300之實例之第一示意圖。s(-1)為0。s0至s6係與第6圖所示s0至s6相同。s7為s6加FD[7]，而s8為s7加FD[8]。
第21圖為依據第二實例寫入電路300之實例之第二示意圖。s0至s8係以s[i](i=0至9)表示。若s[i-1]為0則選擇電路2101輸出WD[i]作為RWD[i]；若s[i-1]為1則輸出WD[i-1]；若s[i-1]為2則輸出WD[i-2]；及若s[i-1]為3則輸出WD[i-3]。
若s[i-2]為0則選擇電路2102輸出WD[i-1]作為RWD[i-1]；若s[i-2]為1則輸出WD[i-2]；若s[i-2]為2則輸出WD[i-3]；及若s[i-2]為3則輸出WD[i-4]。
若s[i-3]為0則選擇電路2103輸出WD[i-2]作為RWD[i-2]；若s[i-3]為1則輸出WD[i-3]；若s[i-3]為2則輸出WD[i-4]；及若s[i-3]為3則輸出WD[i-5]。
若s[i-4]為0則選擇電路2104輸出WD[i-3]作為RWD[i-3]；若s[i-4]為1則輸出WD[i-4]；若s[i-4]為2則輸出WD[i-5]；及若s[i-4]為3則輸出WD[i-6]。
說明一個實例此處FD[0]至FD[9]及WD[0]至WD[6]為如下。
‧FD[0]=1
‧FD[1]=1
‧FD[2]=0
‧FD[3]=0
‧FD[4]=0
‧FD[5]=0
‧FD[6]=0
‧FD[7]=0
‧FD[8]=1
‧FD[9]=0
‧WD[0]=1
‧WD[1]=1
‧WD[2]=0
‧WD[3]=0
‧WD[4]=1
‧WD[5]=0
‧WD[6]=1
如此指示於第0位元之資料胞元、於第1位元之資料胞元、及於第8位元之冗餘胞元為缺陷。s0至s8說明如下。
‧s0=FD[0]=1
‧s1=FD[1]+s0=1+1=2
‧s2=FD[2]+s1=0+2=2
‧s3=FD[3]+s2=0+2=2
‧s4=FD[4]+s3=0+2=2
‧s5=FD[5]+s4=0+2=2
‧s6=FD[6]+s5=0+2=2
‧s7=FD[7]+s6=0+2=2
‧s8=FD[8]+s7=1+2=3
‧RWD[9]=WD[6]=1
‧RWD[8]=WD[6]=1
‧RWD[7]=WD[5]=0
‧RWD[6]=WD[4]=1
‧RWD[5]=WD[3]=0
‧RWD[4]=WD[2]=0
‧RWD[3]=WD[1]=1
‧RWD[2]=WD[0]=1
‧RWD[1]=WD[0]=1
‧RWD[0]=WD[0]=1
於第二實例中，說明於第一實施例之缺陷胞元位置資料編碼不同的缺陷胞元位置資料編碼。以三種編碼技術為例。於第一實例中(後文稱作為「編碼技術1」)，缺陷胞元位置資料為x+y位元(資料胞元及冗餘胞元之位元寬度)之位元串指示如第一實施例所述該等胞元是否為缺陷。於第二實例中(後文稱作為「編碼技術2」)，缺陷胞元位置資料為指示哪(些)個編號位元為缺陷胞元。於第三實例中(後文稱作為「編碼技術3」)，缺陷胞元位置資料為組合號碼指示於資料胞元及冗餘胞元中哪些胞元的組合為缺陷(缺陷胞元)。欲以冗餘胞元置換之各個胞元組合被分派以組合號碼之一號碼。
假設於較低7位元之資料胞元及較高3位元之冗餘胞元中，於第0位元之資料胞元、於第3位元之資料胞元及於第7位元之冗餘胞元為缺陷位元。此種情況下，依據編碼技術1至3之缺陷胞元位置資料為如下。
編碼技術1：1001000100(最左位元為最低有效位元，而最右位元為最高有效位元)。
編碼技術2：0000 0011 0111(左邊4位元指示於第0位元之資料胞元為缺陷胞元；於中央之4位元指示於第3位元之資料胞元為缺陷胞元；及於右邊之4位元指示於第7位元之資料胞元為缺陷胞元)。
編碼技術3：0010010(C(n,r)(=nCr)此處n=10及r=3係作為實例。)
為了儲存缺陷胞元位置資料於7位元之資料胞元及3位元之冗餘胞元，位置資料儲存單元103針對各個字組要求：於編碼技術1，10位元之胞元；於編碼技術2，12位元之胞元；及於編碼技術3，7位元之胞元。
依據編碼技術2或3而編碼之缺陷胞元位置資料係儲存於位置資料儲存單元103，則缺陷胞元位置資料轉成依據編碼技術1而編碼之該等資料以防於第一及/或第二實例中缺陷位元置換電路104之任何改變。另外，依據編碼技術2或3編碼之缺陷胞元位置資料可輸入缺陷位元置換電路104；但刪除其詳細說明。
第22圖為依據第二實施例半導體記憶體之示意圖。半導體記憶體2200包括位置解碼器101、記憶體胞元陣列102、位置資料儲存單元103、缺陷位元置換電路104及轉換電路2201。例如轉換電路2201將依據編碼技術2或3編碼之缺陷胞元位置資料轉成依據編碼技術1編碼之缺陷胞元位置資料。
於第22圖中，轉換電路2201及缺陷位元置換電路104為不同電路。另外，轉換電路2201及缺陷位元置換電路104可藉邏輯合成而組合成為單一電路2202。轉換電路2201及讀取電路200可藉邏輯合成而組合成為單一電路，或轉換電路2201及寫入電路300。於第23及24圖中，說明一個實例其中於讀取及寫入期間，依據編碼技術1或2編碼之缺陷胞元位置資料係轉換成依據編碼技術3編碼之缺陷胞元位置資料。
第23圖為依據第二實施例藉缺陷位元置換電路104執行讀取之實例之示意圖。藉含括於讀取指令之ADDRESS所載明之特定字組之資料係從記憶體胞元陣列102及位置資料儲存單元103輸出。記憶體胞元陣列102輸出RAW READ DATA作為特定字組之資料。此處假設記憶體胞元陣列102包括7位元之資料胞元及3位元之冗餘胞元。如此RAW READ DATA為10位元之資料。位置資料儲存單元103輸出該特定字組之缺陷胞元位置資料，及轉換電路2201將該缺陷胞元位置資料轉換成x+y位元之位元串，指示該等胞元是否為缺陷。轉換結果為FAIL DATA。
缺陷位元置換電路104之讀取電路200輸出藉由基於從位置資料儲存單元103輸出的FAIL DATA而從10位元之RAW READ DATA移除缺陷位元所得的7位元之READ DATA。
第24圖為依據第二實施例藉缺陷位元置換電路104執行寫入實例之示意圖。位置資料儲存單元103輸出由含括於寫入指令之ADDRESS所載明之該特定字組之缺陷胞元位置資料。轉換電路2201將缺陷胞元位置資料轉換成x+y位元之位元串指示該等胞元是否為缺陷(依據編碼技術1編碼之缺陷胞元位置資料)。轉換結果為FAIL DATA。WRITE DATA為7位元之寫入資料。缺陷位元置換電路104之寫入電路300以基於FAIL DATA之RAW WRITE DATA置換WRITE DATA，及寫入於記憶體胞元陣列102之該特定字組之胞元內。
第25圖為依據編碼技術針對各個字組之缺陷胞元位置資料之位元寬度之示意圖。表2500指示針對位置資料儲存單元103要求1字組之位元寬度來儲存針對記憶體胞元陣列102中資料胞元及冗餘胞元之不同位元寬度而依據編碼技術之缺陷胞元位置資料。
表2500包括記憶體胞元陣列、編碼技術1、編碼技術2及編碼技術3各欄。記憶體胞元陣列包括x、y及1字組位元寬度之各欄。x指示資料胞元之位元寬度，而y指示冗餘胞元之位元寬度。編碼技術1、2及3分別包括1字組位元寬度及額外管理資料量之各欄。1字組之位元寬度指示編碼技術要求針對各個字組之缺陷胞元位置資料之位元寬度。額外管理資料量(單位：%)為位置資料儲存單元103/記憶體胞元陣列102中1字組之位元寬度。編碼技術3進一步包括組合數目之一欄。
記憶體陣列該欄中一種情況此處x為7、y為3及1字組之位元寬度為10取作為一個實例。於編碼技術1中，位置資料儲存單元103之1字組要求10位元，及額外管理資料量為100%。於編碼技術2中，位置資料儲存單元103之1字組要求12位元，及額外管理資料量為120%。於編碼技術3中，組合數目為120，位置資料儲存單元103之1字組要求7位元，及額外管理資料量為70%。當x(資料胞元之位元寬度)為7及y(冗餘胞元之位元寬度)為3時，於編碼技術1至3中，儲存於位置資料儲存單元103之缺陷胞元位置資料量於編碼技術3為最少，於編碼技術1為次少，及於編碼技術2為最多。
於記憶體陣列該欄之一種情況此處x為32，y為4，及1字組之位元寬度為36係作為一例。於編碼技術1中，位置資料儲存單元103之1字組要求36位元，及額外管理資料量為100%。於編碼技術2中，位置資料儲存單元103之1字組要求24位元，及額外管理資料量為67%。於編碼技術3中，組合數目為58905，位置資料儲存單元103之1字組要求16位元，及額外管理資料量為44%。當x(資料胞元之位元寬度)為32及y(冗餘胞元之位元寬度)為4時，於編碼技術1至3中，儲存於位置資料儲存單元103之缺陷胞元位置資料量於編碼技術3為最少，於編碼技術2為次少，及於編碼技術1為最多。
其次說明從依據編碼技術2或3編碼之缺陷胞元位置資料轉成依據編碼技術1編碼之缺陷胞元位置資料之電路實例細節。
第26圖為依據編碼技術2轉換電路2201之實例之示意圖。轉換電路2201包括4對16解碼器2601、2602、及2603，及或(OR)電路2610至2619。第26圖中，刪除有關FD[1]至FD[8]之或電路。RRD[0：11]表示具有12位元且有關從位置資料儲存單元103輸出且依據編碼技術2編碼之該特定字組之缺陷胞元位置資料。
4對16解碼器2601解碼RRD[0：11]之RRD[0：3]，且輸出16位元之解碼資料。例如RRD[0：3]=4’b0001指示於記憶體胞元陣列102之該特定字組之第1位元之資料胞元為缺陷。4對16解碼器2601輸出16位元(d0_0至d15_0)之解碼資料，其第1位元(d0_0)為1及其它15位元為0。因RRD[0：3]之值為0至9，故16位元(d0_0至d15_0)之解碼資料中的較高6位元(d10_0至d15_0)為不需要。
4對16解碼器2602解碼RRD[0：11]之RRD[4：7]，且輸出16位元之解碼資料。例如RRD[4：7]=4’b0010指示於記憶體胞元陣列102之該特定字組之第2位元之資料胞元為缺陷。4對16解碼器2602輸出16位元(d0_1至d15_1)之解碼資料，其第2位元(d2_1)為1及其它15位元為0。因RRD[4：7]之值為0至9，故16位元(d10_1至d15_1)之解碼資料中的較高6位元(d0_1至d15_1)為不需要。
4對16解碼器2603解碼RRD[0：11]之RRD[8：11]，且輸出16位元之解碼資料。例如RRD[8：11]=4’b0010指示於記憶體胞元陣列102之該特定字組之第2位元之資料胞元為缺陷。4對16解碼器2603輸出16位元(d0_1至d15_1)之解碼資料，其第2位元(d2_1)為1及其它15位元為0。因RRD[8：11]之值為0至9，故16位元(d0_1至d15_1)之解碼資料中的較高6位元(d0_1至d15_1)為不需要。
若d0_0、d0_1、及d0_2中之至少一者為1，則或電路2610輸出1作為FD[0]值。若d9_0、d9_1、及d9_2中之至少一者為1，則或電路2619輸出1作為FD[9]之值。有關FD[1]至FD[8]之或電路之操作係類似或電路2610及2619。其次將說明編碼技術3之細節。
第27圖為依據編碼技術3缺陷胞元之組合數目實例之示意圖。針對各個字組包括7位元資料胞元及3位元冗餘胞元之記憶體胞元陣列102取作為實例。於10位元胞元中3個胞元為C(10,3)之組合胞元數目為120。位元位置指示於記憶體胞元陣列102之1字組中的位元順序，及「x」指示缺陷胞元。編碼資料為依據編碼技術3編碼之缺陷胞元位置資料。例如，若「x」出現於位元位置1、3及5，則依據編碼技術3所編碼之缺陷胞元位置資料為44。
為求容易瞭解，本實例中之3位元胞元經常性被置換；但可以由各種類型變化。舉例言之，組合數目為1+10+45+120=176，此處1為當全部10位元胞元皆為正常時的組合數目；10為C(10,1)此時10位元中之1位元胞元為缺陷胞元；45為C(10,2)此時10位元中之2位元胞元為缺陷胞元；及120為C(10,3)此時10位元中之3位元胞元為缺陷胞元。
第28圖為依據編碼技術3編碼之實例之第一示意圖。於第28圖中，描述一個實例其中缺陷胞元位置資料係藉自動化機器(automaton)計算。假設記憶體胞元陣列102之1字組位元寬度為n，而冗餘胞元之位元寬度為k。用以從n中選擇k之組合數目為C(n,r)。第28圖中，(k+1)節點係水平排列，而(n+1-k)節點係垂直排列來形成格網。向右分支之權值為0，而向下分支之權值為C(p,q)。向右分支接受「x」，而向下分支接受0。
為了列舉經由排列k「x」及n「0」(xxx0000000至0000000xxx)所得全部組合，係相當於列舉從第28圖所示左上「START」至右下「GOAL」的全部路徑。
第29圖為依據編碼技術3之編碼實例之第二示意圖。C(10,3)之實例顯示於第29圖，水平排列的(k+1)=4節點及垂直排列的(n+1-k)=8節點共形成32個節點。列舉始於C(10,3)，向下或向右前進至C(0,0)。
第30圖為依據編碼技術3之編碼實例之第三示意圖。假設資料指出特定字組之胞元是否為缺陷位元為「0xx0x00000」。如此指出在第1位元、第2位元、及第4位元之胞元為缺陷胞元s。Z表示依據編碼技術3編碼之缺陷胞元位置資料，目前節點位置為C(10,3)。因「0xx0x00000」之第0位元為0，此處Z=+36，故目前節點位置從節點C(10,3)變遷至節點C(9,3)。
因「0xx0x00000」之第1位元為0，此處Z=36+0，故目前節點位置從節點C(9,3)變遷至節點C(8,2)。因「0xx0x00000」之第2位元為x，此處Z=36+0，故目前節點位置從節點C(8,2)變遷至節點C(7,1)。
因「0xx0x00000」之第3位元為0，此處Z=36+1，故目前節點位置從節點C(7,1)變遷至節點C(6,1)。因「0xx0x00000」之第4位元為x，此處Z=37+0，故目前節點位置從節點C(6,1)變遷至節點C(5,0)。因「0xx0x00000」之第5位元為0，此處Z=37+0，故目前節點位置從節點C(5,0)變遷至節點C(4,0)。
因「0xx0x00000」之第6位元為x，此處Z=37+0，故目前節點位置從節點C(4,0)變遷至節點C(3,0)。因「0xx0x00000」之第7位元為0，此處Z=37+0，故目前節點位置從節點C(3,0)變遷至節點C(2,0)。因「0xx0x00000」之第8位元為0，此處Z=37+0，故目前節點位置從節點C(2,0)變遷至節點C(1,0)。
因「0xx0x00000」之第9位元為0，此處Z=37+0，故目前節點位置從節點C(1,0)變遷至節點C(0,0)。因目前節點位置已經達到C(0,0)，故處理程序結束。如此缺陷胞元位置資料為37(100101以二進制表示)。37儲存於位置資料儲存單元103之特定字組。其次將描述從依據編碼技術3編碼之缺陷胞元位置資料轉成依據編碼技術1編碼之缺陷胞元位置資料。
第31圖為有關編碼技術3之轉換電路2201之實例之示意圖。舉例言之，轉換電路2201將37其為第30圖所示依據編碼技術3編碼之缺陷胞元位置資料轉換成0110100000，其為依據編碼技術1編碼之缺陷胞元位置資料。第31圖中，節點間之b0=1及b1=0表示轉換資料，及b0至b(n-1}係藉轉換電路2201藉轉換結果所得。轉換基於C(n,k)編碼之缺陷胞元位置資料之實例詳盡闡釋於第31圖。轉換電路2201包括多個算術電路。
第32圖為算術電路實例之示意圖。具有「-X」之算術電路3200從輸入資料扣除X。n、ne、w及we為算術電路3200之輸入，而e、ee、s、及se為輸出。n及w為用以接收依據編碼技術3編碼之缺陷胞元位置資料之信號線路，或藉連結至算術電路3200之算術電路執行計算結果，而ne及we表示使得信號可從連結至算術電路3200之算術電路輸出之信號。s及e為用以輸出藉算術電路3200執行計算結果之信號線路，se及ee分別為用以選擇性輸出計算結果至s或e之激勵信號。
HDL描述3201實例表示於HDL描述中之算術電路3200。為了容易瞭解HDL描述3201實例，於表3203詳盡說明藉算術電路3200執行處理程序之細節，表3203包括輸入、輸出、及輸入狀況各欄。
舉例言之，若ne為1則算術電路3200計算n-X，而若n-X0，則設定se為1且輸出n-X計算結果給s。若ne為1，則算術電路計算n-X。若n-X<0，則算術電路3200設定se為0，s為「不計」，ee為1，及e為n。
第33圖為有關C(10,3)轉換電路2201之實例之示意圖。第33圖中，當於各個算術電路顯示n為10及k為3時之-X值。-X=-C(10-1,3-1)及-X=-36係在左上算術電路3301。
第34圖為藉轉換電路2201執行轉換實例之示意圖。其一種情況其中依據編碼技術3編碼之缺陷胞元位置資料為37為例。37為來自左上算術電路3301計算37-36之n之輸入，及因計算結果為1，故設定se為1，s為1，e為「不計」及ee為0。b0變成0。算術電路3302計算1-28，因計算結果為-27設定se為0，s為「不計」，e為1，及ee為1。b1變成1。
算術電路3303計算1-7，因計算結果為-6設定se為0，s為「不計」，e為1，及ee為1。b2變成1。算術電路3304計算1-1，因計算結果為0，設定se為1，s為0，e為「不計」，及ee為0。b3變成0。算術電路3305計算0-1，因計算結果為-1設定se為0，s為「不計」，e為0，及ee為1。b4變成1，及b5至b9變成0。
如此，{b0,b1,b2,b3,b4,b5,b6,b7,b8,b9}為{0,1,1,0,1,0,0,0,0,0}。b0至b9為依據編碼技術1編碼之缺陷胞元位置資料。
第35圖為依據第三實施例之製造方法順序之示意圖。於該晶圓製程中，執行半導體製造流程直到半導體製造裝置已經接受作為半導體記憶體之操作測試(步驟S3501)。於測試中，半導體測試裝置進行於該半導體記憶體中之記憶體胞元陣列102之FAIL BITMAP測量(步驟3502)。例如FAIL BITMAP測量表示於記憶體胞元陣列102中各個字組之讀/寫。如此可獲得指示哪一個胞元為缺陷的測試結果。
於資料產生中，藉電子束(EB)曝光所產生的資料係基於測試結果藉手動或藉電腦產生(步驟S3503)。舉例言之，缺陷胞元位置資料係基於測試結果藉手動或藉電腦編碼，及藉電子束曝光裝置而轉換成可讀取資料。於電子束曝光中，電子束曝光裝置基於電子束曝光資料，藉電子束曝光而將缺陷胞元位置資料寫入位置資料儲存單元103(步驟S3504)。例如，電子束曝光裝置經由決定是否繪製通孔而判定決定0或1係儲存於位置資料儲存單元103之記憶體胞元的布線是否連接至電源電壓。於該晶圓製程中，半導體製造裝置繼續半導體之製造流程(步驟S3505)，藉此結束處理順序。
依據第一實施例之半導體記憶體可復原任何字組之任何缺陷胞元之資料，其復原方式係藉由基於該缺陷胞元位置資料，從屬於非為缺陷胞元之資料胞元及冗餘胞元，且具有資料胞元之位元寬度的該等胞元讀取資料，藉此增加可以冗餘胞元置換的缺陷胞元數目而未增加電路大小，及如此改良良率(亦即y2)。
又復，經由基於缺陷胞元位置，以資料胞元及冗餘胞元之資料置換具有資料胞元位元寬度之寫入資料，半導體記憶體可增加可以冗餘胞元置換的缺陷胞元數目。
若各個胞元之缺陷率為p=1.0e-8，則半導體中10百萬位元胞元的正常操作機率為(1-1.0e-9)^10e6，此處「^」指示指數。換言之，p99%。若10百萬位元胞元中至多一個缺陷胞元可以冗餘胞元置換，則半導體記憶體中10百萬位元胞元的正常操作機率為99.995%。此種情況下，比較並無任何缺陷胞元可以冗餘胞元置換的情況，正常操作機率增高。於半導體記憶體中10百萬位元胞元之正常操作機率為全部10百萬位元胞元皆為正常的機率加當10百萬位元胞元中之一者為缺陷胞元之機率，亦即(1-p)^N+p^1*(1-p)^(N-1)*C(N,1)=99.995%。
若10百萬位元胞元中至多2個缺陷胞元可以冗餘胞元置換，N=10e6+2。此種情況下，當全部10百萬位元胞元皆為正常的機率為99.99998%(=(1-p)^N+p^1*(1-p)^(N-1)*C(N,1)+p^2*(1-p)^(N-2)*C(N,2))。如此，此種情況下，比較缺陷胞元中只有一者可以冗餘胞元置換的情況，正常操作機率改良。
舉例言之，若各個胞元之缺陷率為p=1.0e-8及半導體記憶體之10百萬位元胞元中至多兩個缺陷胞元可以復原，則該半導體記憶體正常操作機率為99.53%。舉例言之，若各個胞元之缺陷率為p=7.17791029836157e-7及在10百萬位元胞元中高達54個缺陷胞元可任意地補償，則該半導體記憶體正常操作之機率為99.8%。若目標10百萬位元記憶體巨集係以99%的良率操作，則藉由增加可置換的缺陷胞元數目可達成該目標，即便當各個胞元之缺陷率增加時亦如此。如此，依據本發明之半導體記憶體可復原缺陷胞元，即便當各個胞元之缺陷率變成高達先前缺陷率之100萬倍時亦如此。
又復，藉邏輯合成將讀取電路及寫入電路組合成單一電路可縮小電路大小。
於第二實施例所述半導體記憶體之一個實例中，儲存於該位置資料儲存單元之缺陷胞元位置資料為指示哪一些號碼位元為載明字組中之缺陷胞元的資料。如此，缺陷胞元位置資料可經壓縮，藉此縮小電路大小。
於第二實施例所述半導體記憶體之另一實例中，儲存於位置資料儲存單元之缺陷胞元位置資料為指示缺陷胞元之位元位置的組合數碼。如此，缺陷胞元位置資料可被壓縮，藉此縮小電路大小。
又復，經由藉邏輯合成將讀取電路及轉換電路組合成為單一電路可縮小電路大小。
又復，經由藉邏輯合成將寫入電路及轉換電路組合成為單一電路可縮小電路大小。
又復，經由藉邏輯合成將讀取電路、寫入電路及轉換電路組合成為單一電路可縮小電路大小。
依據第三實施例之製造方法係執行直到資料可被讀取自/寫入至依據第一或第二實施例之半導體記憶體之記憶體胞元陣列，且於製造期間測試記憶體胞元陣列來識別缺陷胞元。該(等)缺陷胞元之位置資料係藉電子束曝光裝置執行電子束曝光而寫入半導體記憶體之位置資料儲存單元。此種方法比較使用熔絲電路置換冗餘胞元之其它方法可縮小電路大小。例如，唯有藉冗餘胞元面積增加才加大電路大小。又復，從使用熔絲電路之方法切換成使用電子束曝光之方法，藉熔絲電路占用區可增加冗餘胞元，如此可增加可被補償的缺陷胞元數目。
此處引述之全部實例及條件語言皆意圖用於教學目的來輔助讀者瞭解本發明及本發明人貢獻於進一步進展技藝的構思，須解譯為並非限制於此等特別引述的實例及條件，說明書中此等實例的組織也非關係本發明優劣之顯示。雖然已經就細節描述本發明之實施例，但須瞭解可未悖離本發明之精髓及範圍做出多種變化、取代及變更。
100、2200．．．半導體記憶體
101．．．位址解碼器
102．．．記憶體胞元陣列
103．．．位置資料儲存單元
104．．．缺陷位元置換電路
200．．．讀取電路
300．．．寫入電路
601、801、1001、1005．．．邏輯電路
700．．．真值表
802、1002-1004、1801-1805、2101-2104．．．選擇電路
2201．．．轉換電路
2202．．．單一電路
2500、3203．．．表
2601-2603．．．4對16解碼器
2610-2619．．．或(OR)電路
3200、3301-3305．．．算術電路
3201．．．硬體描述語言(HDL)描述實例
S3501-S3505．．．步驟
第1圖為依據第一實施例一種半導體記憶體之示意圖；
第2圖為依據第一實施例藉一缺陷位元置換電路104執行讀取之一實例之示意圖；
第3圖為依據第一實施例藉一缺陷位元置換電路104執行寫入之一實例之示意圖；
第4圖為有關讀取之該缺陷位元置換之第一實例之示意圖；
第5圖為有關寫入之該缺陷位元置換之第一實例之示意圖；
第6圖為依據第一實例一種讀取電路200之一實例之第一示意圖；
第7圖為邏輯電路601之真值表之一實例之示意圖；
第8圖為依據第一實例該讀取電路200之該實例之第二示意圖；
第9圖為依據第一實例該讀取電路200之一HDL描述實例之示意圖；
第10圖為依據第一實例一種寫入電路300之一實例；
第11圖為依據第一實例該寫入電路300之一HDL描述實例；
第12圖為有關讀取之該缺陷位元置換之第二實例之示意圖；
第13圖為有關寫入之該缺陷位元置換之第二實例之示意圖；
第14圖為依據第二實例該讀取電路200之一HDL描述實例之一第一示意圖；
第15圖為依據第二實例該讀取電路200之一HDL描述實例之一第二示意圖；
第16圖為依據第二實例該讀取電路200之一HDL描述實例之一第三示意圖；
第17圖為第14至16圖中闡釋之一般RD實例之示意圖；
第18圖為依據第二實例該讀取電路200之一實例之示意圖；
第19圖為依據第二實例該寫入電路300之一HDL描述實例之示意圖；
第20圖為依據第二實例該寫入電路300之一實例之第一示意圖；
第21圖為依據第二實例該寫入電路300之一實例之第二示意圖；
第22圖為依據第二實例一種半導體記憶體之示意圖；
第23圖為依據第二實例藉該缺陷位元置換電路104執行讀取之一實例之示意圖；
第24圖為依據第二實例藉該缺陷位元置換電路104執行寫入之一實例之示意圖；
第25圖為依據編碼技術針對各個字組之缺陷胞元位置資料之位元寬度之示意圖；
第26圖為依據編碼技術2轉換電路2201之一實例之示意圖；
第27圖為依據編碼技術3缺陷胞元之組合數之一實例之示意圖；
第28圖為依據編碼技術3一個編碼實例之第一示意圖；
第29圖為依據編碼技術3該編碼實例之第二示意圖；
第30圖為依據編碼技術3該編碼實例之第三示意圖；
第31圖為依據編碼技術3轉換電路2201之一實例之示意圖；
第32圖為算術電路之一實例之示意圖；
第33圖為有關C(10,3)之轉換電路2201之一實例之示意圖；
第34圖為藉轉換電路2201執行轉換之一實例之示意圖；
第35圖為依據第三實施例一序列製造方法之示意圖；
第36圖為習知技術2之一實例之示意圖；及
第37圖為習知技術2之另一實例之示意圖。
102．．．記憶體胞元陣列
103．．．位置資料儲存單元
200．．．讀取電路

Claims (8)

  1. 一種半導體記憶體，其係包含：一記憶體胞元陣列，包括針對分別的字組之x位元之資料胞元及y位元之冗餘胞元；一位置資料儲存單元，針對該等字組的每一者儲存該等資料胞元及該等冗餘胞元之缺陷胞元的缺陷胞元位置資料；及一讀取電路，針對其位址被載明為讀取位址之一特定字組，基於儲存在該位置資料儲存單元之缺陷胞元位置資料而從x位元之胞元讀取資料，該等x位元之胞元係由該等缺陷胞元以外的該特定字組之x位元之該等資料胞元及y位元之該等冗餘胞元所形成；及一轉換電路，若針對儲存在該位置資料儲存單元的該特定字組之缺陷胞元位置資料為指示該等缺陷胞元之位元位置的一組合之一組合數，則該轉換電路將該組合數轉換成x+y位元之一位元串指示該特定字組的胞元是否為缺陷，其中該讀取電路基於針對藉該轉換電路所轉換的該特定字組的x+y位元之該位元串，而從x位元之胞元讀取資料，該等x位元之胞元係由該等缺陷胞元以外的該特定字組之x位元之該等資料胞元及y位元之該等冗餘胞元所形成。
  2. 一種半導體記憶體，其係包含一記憶體胞元陣列，包括針對分別的字組之x位元之 資料胞元及y位元之冗餘胞元；一位置資料儲存單元，針對該等字組的每一者儲存該等資料胞元及該等冗餘胞元之缺陷胞元的缺陷胞元位置資料；及一讀取電路，針對其位址被載明為讀取位址之一特定字組，基於儲存在該位置資料儲存單元之缺陷胞元位置資料而從x位元之胞元讀取資料，該等x位元之胞元係由該等缺陷胞元以外的該特定字組之x位元之該等資料胞元及y位元之該等冗餘胞元所形成；及一轉換電路，若針對儲存在該位置資料儲存單元的該特定字組之缺陷胞元位置資料係指示哪些編號位元為該特定字組的缺陷胞元之資料，則該轉換電路將該缺陷胞元位置資料轉換成x+y位元之一位元串指示該特定字組的胞元是否為缺陷，其中該讀取電路基於針對藉該轉換電路所轉換的該特定字組的x+y位元之該位元串，而從x位元之胞元讀取資料，該等x位元之胞元係由該等缺陷胞元以外的該特定字組之x位元之該等資料胞元及y位元之該等冗餘胞元所形成。
  3. 如申請專利範圍第1或2項之半導體記憶體，其中該讀取電路及該轉換電路係藉邏輯合成而組合成一單一電路。
  4. 一種半導體記憶體，其係包含：一記憶體胞元陣列，包括針對分別的字組之x位元之資料胞元及y位元之冗餘胞元； 一位置資料儲存單元，針對該等字組的每一者儲存該等資料胞元及該等冗餘胞元之缺陷胞元的缺陷胞元位置資料；及一寫入電路，針對其位址被載明為寫入位址之一特定字組，基於儲存在該位置資料儲存單元之缺陷胞元位置資料而將針對該特定字組之x位元之寫入資料寫入該特定字組之x位元之該等資料胞元及y位元之該等冗餘胞元；及一轉換電路，若針對儲存在該位置資料儲存單元的該特定字組之缺陷胞元位置資料為指示該等缺陷胞元之位元位置的一組合之一組合數，則該轉換電路將該組合數轉換成x+y位元之一位元串指示該特定字組的胞元是否為缺陷，其中該寫入電路基於針對藉該轉換電路所轉換的該特定字組之x+y位元之該位元串，而將針對該特定字組的x位元之寫入資料寫入該特定字組的x位元之該等資料胞元及y位元之該等冗餘胞元。
  5. 一種半導體記憶體，其包含一記憶體胞元陣列，包括針對分別的字組之x位元之資料胞元及y位元之冗餘胞元；一位置資料儲存單元，針對該等字組的每一者儲存該等資料胞元及該等冗餘胞元之缺陷胞元的缺陷胞元位置資料；一寫入電路，針對其位址被載明為寫入位址之一特 定字組，基於儲存在該位置資料儲存單元之缺陷胞元位置資料而將針對該特定字組之x位元之寫入資料寫入該特定字組之x位元之該等資料胞元及y位元之該等冗餘胞元；及一轉換電路，若針對儲存在該位置資料儲存單元的該特定字組之缺陷胞元位置資料係指示哪些編號位元為該特定字組的缺陷胞元之資料，則該轉換電路將該缺陷胞元位置資料轉換成x+y位元之一位元串指示該特定字組的胞元是否為缺陷，其中該寫入電路基於針對藉該轉換電路所轉換的該特定字組之x+y位元之該位元串，而將針對該特定字組的x位元之寫入資料寫入該特定字組的x位元之該等資料胞元及y位元之該等冗餘胞元。
  6. 如申請專利範圍第4或5項之半導體記憶體，其中該寫入電路及該轉換電路係藉邏輯合成而組合成一單一電路。
  7. 一種製造方法，其係包含：測試一記憶體胞元陣列，該記憶體胞元陣列係含括於一半導體記憶體且係包括針對分別的字組之x位元之資料胞元及y位元之冗餘胞元，該半導體記憶體包括該記憶體胞元陣列、一位置資料儲存單元、及針對各個字組補償至多y位元之冗餘胞元之一功能；及藉電子束印刷將得自該測試之該等字組的每一者的該等資料胞元及該等冗餘胞元之缺陷胞元之缺陷胞元位置資料寫入該位置資料儲存單元， 其中該半導體記憶體進一步包括一讀取電路，針對其位址被載明為讀取位址之一特定字組，基於儲存在該位置資料儲存單元之缺陷胞元位置資料而從x位元之胞元讀取資料，該等x位元之胞元係由該等缺陷胞元以外的該特定字組之x位元之該等資料胞元及y位元之該等冗餘胞元所形成，及一轉換電路，若針對儲存在該位置資料儲存單元的該特定字組之缺陷胞元位置資料為指示該等缺陷胞元之位元位置的一組合之一組合數，則該轉換電路將該組合數轉換成x+y位元之一位元串指示該特定字組的胞元是否為缺陷，其中該讀取電路基於針對藉該轉換電路所轉換的該特定字組的x+y位元之該位元串，而從x位元之胞元讀取資料，該等x位元之胞元係由該等缺陷胞元以外的該特定字組之x位元之該等資料胞元及y位元之該等冗餘胞元所形成。
  8. 一種製造方法，其係包含：測試一記憶體胞元陣列，該記憶體胞元陣列係含括於一半導體記憶體且係包括針對分別的字組之x位元之資料胞元及y位元之冗餘胞元，該半導體記憶體包括該記憶體胞元陣列、一位置資料儲存單元、及針對各個字組補償至多y位元之冗餘胞元之一功能；及藉電子束印刷將得自該測試之該等字組的每一者的該等資料胞元及該等冗餘胞元之缺陷胞元之缺陷胞 元位置資料寫入該位置資料儲存單元，其中該半導體記憶體進一步包括一寫入電路，針對其位址被載明為寫入位址之一特定字組，基於儲存在該位置資料儲存單元之缺陷胞元位置資料而將針對該特定字組之x位元之寫入資料寫入該特定字組之x位元之該等資料胞元及y位元之該等冗餘胞元；及一轉換電路，若針對儲存在該位置資料儲存單元的該特定字組之缺陷胞元位置資料為指示該等缺陷胞元之位元位置的一組合之一組合數，則該轉換電路將該組合數轉換成x+y位元之一位元串指示該特定字組的胞元是否為缺陷，其中該寫入電路基於針對藉該轉換電路所轉換的該特定字組之x+y位元之該位元串，而將針對該特定字組的x位元之寫入資料寫入該特定字組的x位元之該等資料胞元及y位元之該等冗餘胞元。
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