JP2003331597A - 半導体装置試験方法とその装置、その方法によって救済解析が行われた半導体装置、およびその方法に使用する救済組み合わせテーブル生成方法とその装置 - Google Patents

Abstract

(57)【要約】 【課題】 行および列冗長回路の救済範囲が異なる半導
体装置に対して、組み合わせテーブル数を少なく抑える
ための半導体装置試験方法とその装置を得ること。 【解決手段】 メモリセルの解析単位において不良箇所
を救済するためのｒ本の行冗長回路とｃ本の列冗長回路
の使用順序を規定した_(r+c)Ｃ_r通りの組み合わせデータ
を生成する救済組み合わせテーブル生成部３と、救済組
み合わせテーブル生成部３によって生成された組み合わ
せデータを格納する救済組み合わせテーブル２と、解析
単位ごとに不良箇所を検出する不良アドレス検出部４
と、救済組み合わせテーブル２から選択される一の組み
合わせデータに規定された行冗長回路と列冗長回路の使
用順序によって、不良箇所を救済可能であるか否かを判
定する判定部５と、判定部５によって救済可能と判定さ
れた場合には、組み合わせデータに基づいて不良箇所を
救済する救済部６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不良ビット救済
のために冗長回路を内蔵した半導体装置のテストにおい
て、冗長回路を用いた不良ビット置換による不良救済の
可否を判定するための半導体装置試験方法とその装置、
その方法によって救済解析が行われた半導体装置、およ
びその方法に使用する救済組み合わせテーブル生成方法
とその装置に関するものである。

【０００２】

【従来の技術】半導体メモリ中に存在する不良部分を、
該半導体メモリに設けられた予備メモリセルからなる冗
長回路によって救済して、半導体メモリの歩留りを上げ
るための装置として、例えば半導体メモリ試験装置があ
る。この半導体メモリ試験装置は、製造した半導体メモ
リの期待値データと読み出したデータとを比較し、不一
致（すなわち、不良）である場合には、その情報を蓄積
する。そして、この不良情報を基に不良ビット救済のた
めに予備で設けられている冗長回路を用いた救済解析に
よって救済判定を行う。この救済判定は、半導体メモリ
に近接して２方向に配置される冗長回路（行冗長回路、
列冗長回路）を用いて不良ビットを電気的に置換するこ
とによって、あたかも半導体メモリ上に不良ビットが存
在しないかのように処理する救済解析において、各半導
体メモリに設置された冗長回路ですべての不良を置換す
ることが可能か否かについての判定を行うものである。

【０００３】このような半導体メモリの救済を行う装置
の従来技術として、特開平１−９８１９７号公報に開示
されている半導体メモリの不良解析装置がある。図１７
〜図１９は、この従来の半導体メモリの不良解析装置に
おける救済解析の方法を説明するための図である。図１
７は半導体メモリセルの構成を示す模式図である。この
図１７に示されるように、半導体メモリは、通常、メモ
リセル１０１と、メモリセル１０１の不良部分を救済す
るための行冗長回路１０２および列冗長回路１０３とを
有している。ここでは、２本の行冗長回路１０２−１，
１０２−２と、２本の列冗長回路１０３−１，１０３−
２を備えている場合を示している。

【０００４】このような半導体メモリのメモリセル１０
１のどのセルが不良であるかについての検査としては、
周知の方式が使用される。図１８は、図１７の半導体メ
モリの検査結果の一例を示す図である。この図１８に示
されるように、メモリセル１０１の検査結果は、一般
に、不良蓄積用メモリ１０４の対応するセルに書きこま
れる。図１８中において、ｘ０〜ｘ４は行アドレスを示
し、ｙ０〜ｙ４は列アドレスを示している。また、図１
８中に「×」印で示されている部分、すなわち（メモリ
セルの行アドレス，メモリセルの列アドレス）の組み合
わせが、（ｘ０，ｙ０），（ｘ１，ｙ１），（ｘ２，ｙ
２）および（ｘ３，ｙ３）で示されるセルが、不良であ
ることを表している。

【０００５】図１９は、救済組み合わせテーブルの一例
を示す図である。この救済組み合わせテーブルには、不
良ビットの救済を実行する際における冗長回路を構成す
る行および列冗長回路の使用順序を規定する組み合わせ
データが格納されている。例えば、メモリセル１０１中
の不良箇所を救済するために使用される冗長回路の順序
が、「行冗長回路、行冗長回路、列冗長回路、列冗長回
路」であるとすると、救済組み合わせテーブルに格納さ
れる最初の組み合わせデータは、図１９のＮｏ．１に示
されるように「ＲＲＣＣ」となる。ここで、「Ｒ」は行
（Row）冗長回路を示しており、「Ｃ」は列（Column）
冗長回路を示している。以下、図１９に示されるよう
に、救済組み合わせテーブルには、「ＲＣＲＣ」、「Ｒ
ＣＣＲ」、・・・と格納される。図１９からわかるよう
に、格納される組み合わせデータは、２本の行冗長回路
Ｒと２本の列冗長回路Ｃの並べ方についての組み合わせ
となっている。すなわち、救済組み合わせテーブルに格
納されるデータ数は、行冗長回路がｒ本、列冗長回路が
ｃ本であるとすると、_(r+c)Ｃ_rとなるので、図１９の場
合には、そのデータ数は₍₂₊₂₎Ｃ₂＝６通りとなってい
る。このようにして、救済解析で使用される救済組み合
わせテーブルが作成される。

【０００６】そして、このように作成された救済組み合
わせテーブルを用いて、半導体メモリが救済可能かどう
かを判定する。例えば、図１８に示される不良情報デー
タベースと、図１９に示される救済組み合わせテーブル
とを使用して救済解析を行う場合には、まず、救済組み
合わせテーブルに格納されている一番目のデータ「ＲＲ
ＣＣ」を用いることによってメモリセル１０１のすべて
の不良箇所を救済可能かどうかについて判定を行う。す
なわち、メモリアドレス（ｘ０，ｙ０）の不良箇所は１
本目の行冗長回路１０２−１によって、メモリアドレス
（ｘ１，ｙ１）の不良箇所は２本目の行冗長回路１０２
−２によって、メモリアドレス（ｘ２，ｙ２）の不良箇
所は１本目の列冗長回路１０３−１によって、そしてメ
モリアドレス（ｘ３，ｙ３）の不良箇所は２本目の列冗
長回路１０３−２によって救済され得ることがわかる。
したがって、図１８に示される不良情報データベースの
ように、救済箇所を有するメモリセル１０１は、図１９
の救済組み合わせテーブルの第１番目の組み合わせデー
タ「ＲＲＣＣ」によって救済可能となる。

【０００７】なお、例えば、上述した救済組み合わせテ
ーブルの第１番目の組み合わせデータ「ＲＲＣＣ」によ
っては救済できない場合には、第２番目の組み合わせデ
ータ「ＲＣＲＣ」で同じように救済解析を行い、それで
不可能な場合には第３番目の組み合わせデータ「ＲＣＣ
Ｒ」で救済解析を行うというように、順に救済組み合わ
せテーブル中の組み合わせデータで同じように救済解析
を行う。そして、救済可能な組み合わせデータが存在す
れば、該組み合わせデータで救済解析が行われる。しか
し、救済組み合わせテーブルに格納されているすべての
組み合わせデータを用いても不良箇所を救済できない場
合は、その半導体メモリは救済不可能と判定される。

【０００８】

【発明が解決しようとする課題】一般に実際のデバイス
においては、行と列のそれぞれの冗長回路の救済範囲が
異なる場合がほとんどである。ここで、救済範囲とは、
１本の冗長回路が救済可能なメモリセルの範囲のことを
いう。図２０は、冗長回路の救済範囲が複数のブロック
にまたがるような場合の一例を示している。図２０のメ
モリセル１０１は２×２のブロックで構成され、１本の
行冗長回路１０２の救済範囲が左右２つのブロックで、
１本の列冗長回路１０３の救済範囲が上下２つのブロッ
クである。また、行冗長回路１０２−１，１０２−２が
ブロック１，２の救済を行い、行冗長回路１０２−３，
１０２−４がブロック３，４の救済を行い、列冗長回路
１０３−１，１０３−２がブロック１，３の救済を行
い、そして列冗長回路１０３−３，１０３−４がブロッ
ク２，４の救済を行う。この図２０のように行と列のそ
れぞれの冗長回路の救済範囲が異なる場合には、各ブロ
ック１〜４の救済組み合わせテーブルを構成する組み合
わせデータの数は、従来の技術で述べたように、 ₍₂₊₂₎
Ｃ₂＝６通りとなる。そして、メモリセル１０１全体で
はこの組み合わせデータ数が４ブロック存在するため
に、その組み合わせデータ数は６⁴＝１２９６通りとな
る。このように組み合わせデータ数が膨大な数になる
と、不良箇所の救済解を得るための解析に多くの時間を
費やしてしまうという問題点があった。

【０００９】この発明は、上記に鑑みてなされたもの
で、実際のデバイスで多く使用されている行および列冗
長回路の救済範囲が異なる場合に対応して、組み合わせ
テーブル数を少なく抑えるための半導体装置試験方法と
その装置を得ることを目的とする。また、該装置を用い
て製造された半導体装置を得ることも目的とする。さら
に、この半導体装置試験方法に使用する救済組み合わせ
テーブル生成方法とその装置を得ることも目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる半導体装置試験方法は、左右ｍ個
のブロックを救済範囲とするｒ本の行冗長回路と、上下
ｎ個のブロックを救済範囲とするｃ本の列冗長回路と、
左右ｍブロックと上下ｎブロック（ｒ，ｃ，ｍ，ｎは自
然数）を解析単位とするメモリセルとを備える半導体装
置について、前記解析単位において不良箇所を救済する
ためのｒ本の前記行冗長回路とｃ本の前記列冗長回路の
使用順序を規定した_(r+c)Ｃ_r通りの組み合わせデータを
有する救済組み合わせテーブルに基づいて不良箇所の救
済解析を行う半導体装置試験方法であって、前記メモリ
セルの不良箇所を検出する不良アドレス検出工程と、前
記救済組み合わせテーブルから一の組み合わせデータを
取り出し、該組み合わせデータに規定された前記行冗長
回路と前記列冗長回路の使用順序によって、前記検出さ
れた不良箇所を救済可能か否かを判定する判定工程と、
救済可能と判定された場合には前記組み合わせデータに
基づいて前記メモリセルの不良箇所を救済する救済工程
と、を含み、救済不能と判定された場合には、前記不良
箇所が救済可能となるまでまたは前記救済組み合わせテ
ーブル中の組み合わせデータでは前記不良箇所は救済不
能であると判定されるまで、前記判定工程を繰り返し実
行することを特徴とする。

【００１１】この発明によれば、メモリセルの不良箇所
を検出する不良アドレス検出工程と、救済組み合わせテ
ーブルから一の組み合わせデータを取り出し、該組み合
わせデータに規定された行冗長回路と列冗長回路の使用
順序によって、検出された不良箇所を救済可能か否かを
判定する判定工程と、救済可能と判定された場合には組
み合わせデータに基づいてメモリセルの不良箇所を救済
する救済工程と、を含み、救済不能と判定された場合に
は、不良箇所が救済可能となるまでまたは救済組み合わ
せテーブル中の組み合わせデータでは不良箇所は救済不
能であると判定されるまで、判定工程を繰り返し実行す
るようにして、左右ｍ個のブロックを救済範囲とするｒ
本の行冗長回路と、上下ｎ個のブロックを救済範囲とす
るｃ本の列冗長回路と、左右ｍブロックと上下ｎブロッ
ク（ｒ，ｃ，ｍ，ｎは自然数）を解析単位とするメモリ
セルとを備える半導体装置について、解析単位において
不良箇所を救済するためのｒ本の行冗長回路とｃ本の列
冗長回路の使用順序を規定した_(r+c)Ｃ_r通りの組み合わ
せデータを有する救済組み合わせテーブルに基づいて不
良箇所の救済解析を行う半導体装置試験方法が提供され
る。

【００１２】つぎの発明にかかる半導体装置試験方法
は、左右ｍ個のブロックを救済範囲とするｒ本の行冗長
回路と、上下ｎ個のブロックを救済範囲とするｃ本の列
冗長回路と、左右ｍブロックと上下ｎブロック（ｒ，
ｃ，ｍ，ｎは自然数）を解析単位とするメモリセルとを
備える半導体装置の不良箇所の救済解析を行う半導体装
置試験方法であって、前記メモリセルの不良箇所を検出
する不良アドレス検出工程と、前記メモリセルの解析単
位において、不良箇所を救済するためのｒ本の前記行冗
長回路とｃ本の前記列冗長回路の使用順序を規定した組
み合わせデータを発生させる組み合わせデータ生成工程
と、発生された前記組み合わせデータに規定された前記
行冗長回路と前記列冗長回路の使用順序によって、前記
検出された不良箇所を救済可能か否かを判定する判定工
程と、救済可能と判定された場合には該組み合わせデー
タに基づいて前記メモリセルの不良箇所を救済する救済
工程と、を含み、救済不能と判断された場合には、救済
可能となるまでまたは前記組み合わせデータ生成工程に
おいて生成される組み合わせデータの数が_(r+c)Ｃ_rとな
るまで、前記データ生成工程と前記判定工程とが繰り返
されることを特徴とする。

【００１３】この発明によれば、メモリセルの不良箇所
を検出する不良アドレス検出工程と、メモリセルの解析
単位において、不良箇所を救済するためのｒ本の行冗長
回路とｃ本の列冗長回路の使用順序を規定した組み合わ
せデータを発生させる組み合わせデータ生成工程と、発
生された組み合わせデータに規定された行冗長回路と列
冗長回路の使用順序によって、検出された不良箇所を救
済可能か否かを判定する判定工程と、救済可能と判定さ
れた場合には該組み合わせデータに基づいてメモリセル
の不良箇所を救済する救済工程と、を含み、救済不能と
判断された場合には、救済可能となるまでまたは前記組
み合わせデータ生成工程において生成される組み合わせ
データの数が_(r+c)Ｃ_rとなるまで、データ生成工程と判
定工程とが繰り返し実行するようにして、左右ｍ個のブ
ロックを救済範囲とするｒ本の行冗長回路と、上下ｎ個
のブロックを救済範囲とするｃ本の列冗長回路と、左右
ｍブロックと上下ｎブロック（ｒ，ｃ，ｍ，ｎは自然
数）を解析単位とするメモリセルとを備える半導体装置
の不良箇所の救済解析を行う半導体装置試験方法が提供
される。

【００１４】つぎの発明にかかる半導体装置試験方法
は、上記の発明において、前記判定工程は、行冗長回路
でしか救済できない不良箇所に対して前記組み合わせデ
ータに示される冗長回路が列冗長回路である場合、また
は列冗長回路でしか救済できない不良箇所に対して前記
組み合わせデータに示される冗長回路が行冗長回路であ
る場合には、該組み合わせデータで前記不良箇所の救済
は不能とする判定をさらに行うことを特徴とする。

【００１５】この発明によれば、判定工程は、行冗長回
路でしか救済できない不良箇所に対して組み合わせデー
タに示される冗長回路が列冗長回路である場合、または
列冗長回路でしか救済できない不良箇所に対して組み合
わせデータに示される冗長回路が行冗長回路である場合
には、該組み合わせデータで不良箇所の救済は不能とす
る判定をさらに行うようにしている。

【００１６】つぎの発明にかかる半導体装置試験方法
は、上記の発明において、前記半導体装置に複数の解析
単位が存在する場合には、前記解析単位ごとに前記不良
アドレス検出工程〜前記救済工程を実行することを特徴
とする。

【００１７】この発明によれば、半導体装置に複数の解
析単位が存在する場合には、解析単位ごとに不良アドレ
ス検出工程〜救済工程を実行するようにしている。

【００１８】つぎの発明にかかる半導体装置試験装置
は、左右ｍ個のブロックを救済範囲とするｒ本の行冗長
回路と、上下ｎ個のブロックを救済範囲とするｃ本の列
冗長回路と、左右ｍブロックと上下ｎブロック（ｒ，
ｃ，ｍ，ｎは自然数）を解析単位とするメモリセルとを
備える半導体装置の不良箇所の救済解析を行う半導体装
置試験装置において、前記メモリセルの解析単位におい
て不良箇所を救済するためのｒ本の前記行冗長回路とｃ
本の前記列冗長回路の使用順序を規定した_(r+c)Ｃ_r通り
の組み合わせデータを生成する救済組み合わせテーブル
生成手段と、前記救済組み合わせテーブル生成手段によ
って生成された組み合わせデータを格納する救済組み合
わせテーブルと、前記メモリセルの解析単位ごとに不良
箇所を検出する不良アドレス検出手段と、前記救済組み
合わせテーブルから選択される一の組み合わせデータに
規定された前記行冗長回路と前記列冗長回路の使用順序
によって、前記不良箇所を救済可能であるか否かを判定
する判定手段と、前記判定手段によって救済可能と判定
された場合には、前記組み合わせデータに基づいて前記
不良箇所を救済する救済手段と、を備え、前記判定手段
によって救済不能と判定された場合には、前記救済組み
合わせテーブルの中から他の組み合わせデータが選択さ
れ、救済可能か否かについて救済解析を行うことを特徴
とする。

【００１９】この発明によれば、メモリセルの解析単位
において不良箇所を救済するためのｒ本の行冗長回路と
ｃ本の列冗長回路の使用順序を規定した_(r+c)Ｃ_r通りの
組み合わせデータを生成する救済組み合わせテーブル生
成手段と、救済組み合わせテーブル生成手段によって生
成された組み合わせデータを格納する救済組み合わせテ
ーブルと、メモリセルの解析単位ごとに不良箇所を検出
する不良アドレス検出手段と、救済組み合わせテーブル
から選択される一の組み合わせデータに規定された行冗
長回路と列冗長回路の使用順序によって、不良箇所を救
済可能であるか否かを判定する判定手段と、判定手段に
よって救済可能と判定された場合には、組み合わせデー
タに基づいて不良箇所を救済する救済手段と、を備え、
判定手段によって救済不能と判定された場合には、救済
組み合わせテーブルの中から他の組み合わせデータが選
択され、救済可能か否かについて救済解析を行うように
して、左右ｍ個のブロックを救済範囲とするｒ本の行冗
長回路と、上下ｎ個のブロックを救済範囲とするｃ本の
列冗長回路と、左右ｍブロックと上下ｎブロック（ｒ，
ｃ，ｍ，ｎは自然数）を解析単位とするメモリセルとを
備える半導体装置の不良箇所の救済解析を行う半導体装
置試験装置が提供される。

【００２０】つぎの発明にかかる半導体装置試験装置
は、左右ｍ個のブロックを救済範囲とするｒ本の行冗長
回路と、上下ｎ個のブロックを救済範囲とするｃ本の列
冗長回路と、左右ｍブロックと上下ｎブロック（ｒ，
ｃ，ｍ，ｎは自然数）を解析単位とするメモリセルとを
備える半導体装置の不良箇所の救済解析を行う半導体装
置試験装置において、前記メモリセルの解析単位ごとに
不良箇所を検出する不良アドレス検出手段と、前記メモ
リセルの解析単位において、不良箇所を救済するための
ｒ本の前記行冗長回路とｃ本の前記列冗長回路の使用順
序を規定した組み合わせデータを発生させる組み合わせ
データ生成手段と、発生された前記組み合わせデータに
規定された前記行冗長回路と前記列冗長回路の使用順序
によって、前記不良箇所を救済可能か否かを判定する判
定手段と、前記判定手段によって救済可能と判定された
場合には前記組み合わせデータに基づいて前記不良箇所
を救済する救済手段と、を備え、前記判定手段によって
救済不能と判定された場合には、前記判定手段によって
救済可能と判定されるまで、または前記組み合わせデー
タ生成手段によって生成される組み合わせデータの数が
_(r+c)Ｃ_rとなるまで、前記組み合わせデータ生成手段に
よって生成された組み合わせデータについて救済可能か
否かについて救済解析が行われることを特徴とする。

【００２１】この発明によれば、メモリセルの解析単位
ごとに不良箇所を検出する不良アドレス検出手段と、メ
モリセルの解析単位において、不良箇所を救済するため
のｒ本の行冗長回路とｃ本の列冗長回路の使用順序を規
定した組み合わせデータを発生させる組み合わせデータ
生成手段と、発生された組み合わせデータに規定された
行冗長回路と列冗長回路の使用順序によって、不良箇所
を救済可能か否かを判定する判定手段と、判定手段によ
って救済可能と判定された場合には組み合わせデータに
基づいて不良箇所を救済する救済手段と、を備え、判定
手段によって救済不能と判定された場合には、判定手段
によって救済可能と判定されるまで、または組み合わせ
データ生成手段によって生成される組み合わせデータの
数が_{(r+c )}Ｃ_rとなるまで、組み合わせデータ生成手段に
よって生成された組み合わせデータについて救済可能か
否かについて救済解析が行われるようにして、左右ｍ個
のブロックを救済範囲とするｒ本の行冗長回路と、上下
ｎ個のブロックを救済範囲とするｃ本の列冗長回路と、
左右ｍブロックと上下ｎブロック（ｒ，ｃ，ｍ，ｎは自
然数）を解析単位とするメモリセルとを備える半導体装
置の不良箇所の救済解析を行う半導体装置試験装置が提
供される。

【００２２】つぎの発明にかかる半導体装置試験装置
は、上記の発明において、前記判定手段は、行冗長回路
でしか救済できない不良箇所に対して前記組み合わせデ
ータに示される冗長回路が列冗長回路である場合、また
は列冗長回路でしか救済できない不良箇所に対して前記
組み合わせデータに示される冗長回路が行冗長回路であ
る場合には、該組み合わせデータで前記不良箇所は救済
不能とする機能をさらに備えることを特徴とする。

【００２３】この発明によれば、判定手段は、行冗長回
路でしか救済できない不良箇所に対して組み合わせデー
タに示される冗長回路が列冗長回路である場合、または
列冗長回路でしか救済できない不良箇所に対して組み合
わせデータに示される冗長回路が行冗長回路である場合
には、該組み合わせデータで不良箇所は救済不能とする
機能をさらに備えるようにしている。

【００２４】つぎの発明にかかる半導体装置試験方法に
使用する救済組み合わせテーブル生成方法は、左右ｍ個
のブロックを救済範囲とするｒ本の行冗長回路と、上下
ｎ個のブロックを救済範囲とするｃ本の列冗長回路と、
左右ｍブロックと上下ｎブロック（ｒ，ｃ，ｍ，ｎは自
然数）とを解析単位とするメモリセルとを備える半導体
装置の不良解析を行う半導体装置試験方法に使用する救
済組み合わせテーブル生成方法であって、前記解析単位
において使用可能な前記行冗長回路の本数ｒと前記列冗
長回路の本数ｃとから、前記解析単位内の不良箇所を救
済するためのｒ本の前記行冗長回路とｃ本の前記列冗長
回路の使用順序を規定した組み合わせデータを_(r+c)Ｃ_r
通り発生させる組み合わせデータ生成工程と、発生され
た組み合わせデータを救済組み合わせテーブルに格納す
る組み合わせデータ格納工程と、を含むことを特徴とす
る。

【００２５】この発明によれば、解析単位において使用
可能な行冗長回路の本数ｒと列冗長回路の本数ｃとか
ら、解析単位内の不良箇所を救済するためのｒ本の行冗
長回路とｃ本の列冗長回路の使用順序を規定した組み合
わせデータを_(r+c)Ｃ_r通り発生させる組み合わせデータ
生成工程と、発生された組み合わせデータを救済組み合
わせテーブルに格納する組み合わせデータ格納工程と、
を含むようにして、左右ｍ個のブロックを救済範囲とす
るｒ本の行冗長回路と、上下ｎ個のブロックを救済範囲
とするｃ本の列冗長回路と、左右ｍブロックと上下ｎブ
ロック（ｒ，ｃ，ｍ，ｎは自然数）とを解析単位とする
メモリセルとを備える半導体装置の不良解析を行う半導
体装置試験方法に使用する救済組み合わせテーブル生成
方法が提供される。

【００２６】つぎの発明にかかる半導体装置試験方法に
使用する救済組み合わせテーブル生成装置は、左右ｍ個
のブロックを救済範囲とするｒ本の行冗長回路と、上下
ｎ個のブロックを救済範囲とするｃ本の列冗長回路と、
左右ｍブロックと上下ｎブロック（ｒ，ｃ，ｍ，ｎは自
然数）とを解析単位とするメモリセルとを備える半導体
装置の不良解析を行う半導体装置試験方法に使用する救
済組み合わせテーブル生成装置であって、前記解析単位
において使用可能な前記行冗長回路の本数ｒと前記列冗
長回路の本数ｃとから、前記解析単位内の不良箇所を救
済するためのｒ本の前記行冗長回路とｃ本の前記列冗長
回路の使用順序を規定した組み合わせデータを_(r+c)Ｃ_r
通り発生させる組み合わせデータ生成手段と、発生され
た組み合わせデータを救済組み合わせテーブルに格納す
る組み合わせデータ格納手段と、を備えることを特徴と
する。

【００２７】この発明によれば、解析単位において使用
可能な行冗長回路の本数ｒと列冗長回路の本数ｃとか
ら、解析単位内の不良箇所を救済するためのｒ本の行冗
長回路とｃ本の列冗長回路の使用順序を規定した組み合
わせデータを_(r+c)Ｃ_r通り発生させる組み合わせデータ
生成手段と、発生された組み合わせデータを救済組み合
わせテーブルに格納する組み合わせデータ格納手段と、
を備えるようにして、左右ｍ個のブロックを救済範囲と
するｒ本の行冗長回路と、上下ｎ個のブロックを救済範
囲とするｃ本の列冗長回路と、左右ｍブロックと上下ｎ
ブロック（ｒ，ｃ，ｍ，ｎは自然数）とを解析単位とす
るメモリセルとを備える半導体装置の不良解析を行う半
導体装置試験方法に使用する救済組み合わせテーブル生
成装置が提供される。

【００２８】つぎの発明にかかる半導体装置試験方法に
使用する救済組み合わせテーブル生成装置は、前記組み
合わせデータ生成手段は、前記行冗長回路と前記列冗長
回路の本数に対応して（ｒ＋ｃ）ビットのレジスタを用
意し、該レジスタに任意の初期値を設定し、前記レジス
タの値に含まれる「１」または「０」が行冗長回路を表
すものと定義するレジスタ初期化機能と、前記レジスタ
値に含まれる「１」または「０」の数をカウントするカ
ウント機能と、カウントされた「１」または「０」の数
を前記行冗長回路の本数ｒと比較し、等しい場合には前
記レジスタ値を組み合わせデータとして組み合わせテー
ブルに格納し、等しくない場合には前記レジスタ値にプ
ラス１またはマイナス１を加算する加算機能と、を備
え、_(r+c)Ｃ_r通りの組み合わせデータを生成することを
特徴とする。

【００２９】この発明によれば、組み合わせデータ生成
手段は、行冗長回路と列冗長回路の本数に対応して（ｒ
＋ｃ）ビットのレジスタを用意し、該レジスタに任意の
初期値を設定し、レジスタの値に含まれる「１」または
「０」が行冗長回路を表すものと定義するレジスタ初期
化機能と、レジスタ値に含まれる「１」または「０」の
数をカウントするカウント機能と、カウントされた
「１」または「０」の数を行冗長回路の本数ｒと比較
し、等しい場合には前記レジスタ値を組み合わせデータ
として組み合わせテーブルに格納し、等しくない場合に
はレジスタ値にプラス１またはマイナス１を加算する加
算機能と、を備え、_(r+c)Ｃ_r通りの組み合わせデータを
生成するようにしている。

【００３０】つぎの発明にかかる半導体装置は、上記の
発明のいずれか一つに記載の半導体装置試験方法によっ
て不良箇所の救済解析が行われることを特徴とする。

【００３１】この発明によれば、上記の発明のいずれか
一つに記載の半導体装置試験方法によって不良箇所の救
済解析が行われた半導体装置が提供される。

【００３２】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる半導体装置試験方法とその装置、その方法
によって救済解析が行われた半導体装置、およびその方
法に使用する救済組み合わせテーブル生成方法とその装
置の好適な実施の形態について詳細に説明する。

【００３３】実施の形態１．図１は、この発明にかかる
半導体装置試験装置の構成を示すブロック図である。こ
の半導体装置試験装置１は、不良箇所の救済に当たって
どのような順序で行および列冗長回路を使用するかにつ
いての組み合わせデータが格納されている救済組み合わ
せテーブル２と、救済組み合わせテーブル２を作成する
ための救済組み合わせテーブル生成部３と、半導体メモ
リ上の不良箇所を検出する不良アドレス検出部４と、救
済組み合わせテーブルを参照しながら不良箇所の救済が
可能か否かの判定を行う判定部５と、救済が可能である
場合には救済組み合わせテーブルの組み合わせデータに
基づいて救済を行う救済部６とを備えている。

【００３４】また、救済組み合わせテーブル生成部３
は、試験を行う半導体メモリを冗長回路で救済するため
の組み合わせデータ数の導出を行うデータ数算出機能３
１と、組み合わせデータの生成を行う組み合わせデータ
生成機能３２と、生成された組み合わせデータを救済組
み合わせテーブル２に格納する組み合わせデータ格納機
能３３とを含む。

【００３５】図２は、この発明にかかる半導体装置試験
方法とその装置が対象とする半導体メモリの構成を模式
的に示す図である。この図２では、１本の行冗長回路の
救済範囲が左右に並ぶｍ個からなるメモリセル一列であ
り、１本の列冗長回路の救済範囲が上下に並ぶｎ個から
なるメモリセル一行である。また、この半導体メモリ
は、ｒ本の行冗長回路と、ｃ本の列冗長回路とを備えて
いる。

【００３６】ここで、この発明における解析単位につい
て定義する。解析単位とは、１本の行冗長回路の救済範
囲と、１本の列冗長回路の救済範囲との両者を包含する
最小の矩形領域をいう。例えば、図２に示される半導体
メモリの例では、ｍブロックのメモリセルを左右方向の
一辺とし、ｎブロックのメモリセルを上下方向の一辺と
する矩形領域１０が解析単位となる。

【００３７】図３は、図２に示す半導体メモリについて
の救済組み合わせテーブル２の構成を示している。この
救済組み合わせテーブル２は、組み合わせデータ２２
と、この組み合わせデータ２２を一意的に識別するため
の番号２１とを含むように構成されている。この救済組
み合わせテーブル２において、「Ｒ」は行（Row）冗長
回路で救済することを意味し、「Ｃ」は列（Column）冗
長回路で救済することを意味している。図２において、
行冗長回路はｒ本あり、列冗長回路はｃ本あるので、各
組み合わせデータは、ｒ個の「Ｒ」と、ｃ個の「Ｃ」と
の組み合わせによって構成されている。

【００３８】図４は、図３の救済組み合わせテーブル２
の第１番目の組み合わせデータ２２を抽出したものであ
る。この発明では、この組み合わせデータ２２を構成す
る各「Ｒ」、「Ｃ」を組み合わせデータ２２の「成分」
という。また、この組み合わせデータ２２の左端を基準
にして、図４に示されるように、左端の成分を「第１成
分」といい、その一つ右隣の成分を「第２成分」とい
い、そして右端の成分を「第（ｒ＋ｃ）成分」という。
この組み合わせデータ２２の第１成分は、半導体メモリ
上に存在する最初の不良ビットを救済するための冗長回
路を表し、第２成分は２番目の不良ビットを救済するた
めの冗長回路を表し、そして第（ｒ＋ｃ）成分は（ｒ＋
ｃ）番目の不良ビットを救済するための冗長回路を表し
ている。

【００３９】図３に示される救済組み合わせテーブル２
は、以下に述べるようにして救済組み合わせテーブル生
成部３によって生成される。ここでは、図２に示される
半導体メモリのように、解析単位内に存在する全ての行
冗長回路と列冗長回路の本数を、それぞれｒ本、ｃ本と
する。救済組み合わせテーブル生成部３のデータ数算出
機能３１は、不良救済のための冗長回路使用順序を規定
する組み合わせデータの数を、解析範囲を単位として
_(r+c)Ｃ_rと算出する。そして、組み合わせデータ生成機
能３２は、ｒ本の行冗長回路とｃ本の列冗長回路とを並
べるための組み合わせを生成する。そして、組み合わせ
データ格納機能３３は、生成された組み合わせデータを
救済組み合わせテーブル２に格納する。すなわち、救済
組み合わせテーブル生成部３は、ｒ本の行冗長回路とｃ
本の列冗長回路の並べ方の組み合わせを生成して、救済
組み合わせテーブル２に格納するものである。

【００４０】このようにして、図３に示されるような救
済組み合わせテーブル２が生成される。この図３に示さ
れているように、救済組み合わせテーブル２には、不良
救済のための冗長回路使用順序が規定された組み合わせ
データが_(r+c)Ｃ_r通り格納されている。なお、この図３
中における冗長回路使用順序は一例であり、上記の組み
合わせ条件が満たされる限り、どのような順序で救済組
み合わせテーブル２中に冗長回路の使用順序を格納して
も構わない。

【００４１】具体的な数字を当てはめて、救済組み合わ
せテーブル生成部３による救済組み合わせテーブル２の
生成手順について説明する。図５は、１本の行冗長回路
の救済範囲が左右２つのブロックで、１本の列冗長回路
の救済範囲が上下２つのブロックである、すなわち解析
単位が２×２の４ブロックであり、行冗長回路を４本、
列冗長回路を４本有する半導体メモリを示している。こ
のような半導体メモリの場合の救済組み合わせテーブル
２を構成する組み合わせデータの数は、解析単位を救済
するための行冗長回路ｒが４本、列冗長回路ｃが４本で
あるので、救済組み合わせテーブル生成部３のデータ数
算出機能３１によって、組み合わせデータの数は₍₄₊₄₎
Ｃ₄＝７０通りと算出される。これは、同じ構成を有す
る半導体メモリについて、従来の技術を使用した場合の
１２９６通りと比較して、組み合わせデータ数が約１／
２０となり、極めて少ない数で済む。そして、組み合わ
せデータ生成機能３２によって、４本の行冗長回路と４
本の列冗長回路との７０通りの組み合わせが生成され
る。図６は、図５の半導体メモリに使用される救済組み
合わせテーブルの一部を示す図である。この救済組み合
わせテーブル２０において、「Ｒ」は行冗長回路を表
し、「Ｃ」は列冗長回路を表している。

【００４２】このように、この発明の救済組み合わせテ
ーブル生成部３によれば、半導体メモリ中に複数のブロ
ックを有する場合でも、複数のブロックを一つの解析単
位とする所定のルールを設けることによって、不良解析
に用いる救済組み合わせテーブル２中の組み合わせデー
タ数を低く抑えることが可能となる。

【００４３】図７は、図１に示される半導体装置試験装
置１の動作処理手順を示すフローチャートである。以下
では、図８に示される４本の行冗長回路と４本の列冗長
回路とを有する半導体メモリを、図９に示される救済組
み合わせテーブル２を用いて救済を行う場合を例に挙げ
て説明する。

【００４４】ここで、図８に示される半導体メモリは、
１本の行冗長回路の救済範囲が左右２つのブロックで、
１本の列冗長回路の救済範囲が上下２つのブロックであ
る２×２の４つのブロックを解析単位とする。また、こ
の半導体メモリには、左右のブロック１，２を救済する
ための２本の行冗長回路Ｒ１，Ｒ２と、左右のブロック
３，４を救済するための２本の行冗長回路Ｒ３，Ｒ４
と、上下のブロック１，３を救済するための列冗長回路
Ｃ１，Ｃ２と、そして上下のブロック２，４を救済する
ための列冗長回路をＣ３，Ｃ４とが備えられている。そ
して、この半導体メモリ中には、「×」印で示した箇所
に不良ビットＦ１〜Ｆ５が存在するものとする。半導体
装置試験装置１は、これらの不良ビットＦ１〜Ｆ５に付
されている数字の順番に救済を行うものとする。なお、
不良ビットＦ３と不良ビットＦ４とは同一の行アドレス
を持っているものとし、この他には行アドレスまたは列
アドレスが同一である不良ビットの組み合わせはないも
のとする。

【００４５】まず、半導体装置試験装置１の不良アドレ
ス検出部４は、半導体メモリ中の解析単位についての不
良箇所を検出するために、アドレスごとに検査を行う
（ステップＳ１）。ここでは、不良アドレス検出部４に
よる不良箇所、すなわち不良ビットのアドレスの検出
は、ブロック１の先頭アドレスから最終アドレスまで検
査した後に、ブロック２の先頭アドレスから最終アドレ
スまでの検査を行い、その後、同様にブロック３，４と
順番に検査を行うものとする。なお、不良アドレス検出
部４によって検出された不良ビットのアドレスは、一時
的に、図示しない不良蓄積用メモリの不良アドレスに対
応するセルなどに記憶される。

【００４６】つぎに、判定部５は、図９に示される救済
組み合わせテーブル２の第１番目の組み合わせデータ、
すなわち「ＣＣＣＣＲＲＲＲ」を、救済解析用の組み合
わせデータとして設定する（ステップＳ２）。そして、
以下のステップにおいて、判定部５は、検出された不良
ビットＦ１から順に、組み合わせデータを用いて救済可
能か否かを判定し、救済可能である場合には救済部６に
よって救済を行う。

【００４７】判定部５は、最初の不良ビットＦ１につい
て、組み合わせデータの第１成分「Ｃ」で救済を行う
（ステップＳ３）。すなわち、判定部５は、列冗長回路
Ｃ１によってブロック１中の不良ビットＦ１を救済する
ように設定する。

【００４８】判定部５は、解析単位中にまだ不良ビット
が存在するか否かを判定する（ステップＳ４）。不良ビ
ットがまだ解析単位中に存在する場合（ステップＳ４で
Ｙｅｓの場合）には、判定部５は、組み合わせデータの
つぎの成分で救済可能か否かについて判断する（ステッ
プＳ５）。図８の場合には、まだ不良ビットが存在する
ので、判定部５はつぎの不良ビットである不良ビットＦ
２について救済可能か否かについて判断を行う。

【００４９】判定部５は、組み合わせデータの第２成分
で不良ビットＦ２を救済することが可能であると判断し
た場合（ステップＳ５でＹｅｓの場合）には、不良ビッ
トＦ２を第２成分の「Ｃ」、すなわち列冗長回路Ｃ２に
よって救済するように設定する（ステップＳ６）。

【００５０】その後、再びステップＳ４に戻り、解析単
位に不良ビットがなくなるまで、上述したステップＳ４
〜Ｓ６の処理が繰り返される。図８の場合では、不良ビ
ットＦ２の救済判定が終わった後、不良ビットＦ３につ
いて救済判定が行われる。判定部５は、不良ビットＦ３
が、組み合わせデータの第３成分で救済可能か否かにつ
いて判断する（ステップＳ５）。しかし、ブロック１中
の不良ビットＦ３は、列冗長回路Ｃ３では救済を行うこ
とができない。なぜならば、ブロック１で使用可能（救
済可能）な列冗長回路Ｃ１，Ｃ２は既に不良ビットＦ
１，Ｆ２で使用され、ブロック１で使用できる列冗長回
路はもはや存在しないからである（列冗長回路Ｃ３，Ｃ
４は未使用であるが、これらの救済範囲はブロック２，
４であるので、列冗長回路Ｃ３，Ｃ４をブロック１の不
良ビットの救済には使用することができない）。このよ
うに、組み合わせデータ中の成分に示される冗長回路が
使用不能（使用済み）である場合には、その組み合わせ
データでは救済不能であるとする。

【００５１】ステップＳ５で、判定部５が不良ビットＦ
３を組み合わせデータの第３成分で救済することができ
ないと判断した場合（ステップＳ５でＮｏの場合）に
は、救済組み合わせテーブル２につぎの組み合わせデー
タが存在するか否かについて判断する（ステップＳ
７）。この場合には、図９の第２番目の組み合わせデー
タ「ＣＣＣＲＣＲＲＲ」が存在するので（ステップＳ７
でＹｅｓの場合）、判定部５は、該組み合わせデータ
「ＣＣＣＲＣＲＲＲ」を、救済解析用の新たな組み合わ
せデータとして設定する（ステップＳ８）。その後、判
定部５は、新たに設定された組み合わせデータ「ＣＣＣ
ＲＣＲＲＲ」に基づいて、不良ビットＦ１から順に上述
したステップＳ３〜Ｓ６の処理を再び実行する。説明は
省略するが、図９に示す救済組み合わせテーブル２で
は、第５番目の組み合わせデータまでは、それらの第３
成分までが「ＣＣＣ」と上述した第１番目の組み合わせ
データの場合と同じであるので、救済不能となる。

【００５２】そして、ステップＳ８で、組み合わせデー
タとして、図９の第６番目の「ＣＣＲＣＣＲＲＲ」が新
たに設定され、この組み合わせデータに基づいて不良ビ
ットＦ１から順に上述したステップＳ３〜Ｓ６の処理が
行われ、不良ビットＦ２までの救済が行われる。その
後、ステップＳ４で判定部５は、まだ解析単位内に不良
ビットが存在するか否かの判断を行う（ステップＳ
４）。解析単位には不良ビットが存在するので（ステッ
プＳ４でＹｅｓの場合）、判定部５は、不良ビットＦ３
の救済が組み合わせデータの第３成分で可能か否かにつ
いて判断を行う（ステップＳ５）。

【００５３】組み合わせデータ「ＣＣＲＣＣＲＲＲ」の
第３成分「Ｒ」は未使用の行冗長回路Ｒ１であり、この
行冗長回路Ｒ１を用いて不良ビットＦ３を救済すること
ができるので（ステップＳ５でＹｅｓの場合）、判定部
５は不良ビットＦ３を行冗長回路Ｒ１で救済するように
設定する（ステップＳ６）。

【００５４】さらに、判定部５はつぎの不良ビットＦ４
が存在するので、この不良ビットＦ４についての救済判
定を行う。しかし、上述した仮定によって、不良ビット
Ｆ４の行アドレスは不良ビットＦ３の行アドレスと同じ
であることから、不良ビットＦ４は、不良ビットＦ３に
対する救済において使用した行冗長回路Ｒ１によって既
に救済されている。よって、判定部５は、不良ビットＦ
４の救済処理をスキップすることができる。そのため、
判定部５は、不良ビットＦ３のつぎに不良ビットＦ５の
救済判定を行うこととなる（ステップＳ４でＹｅｓの場
合）。

【００５５】判定部５は、ブロック１内の不良ビットＦ
１〜Ｆ４の救済判定が終了したので、つぎはブロック２
に存在する不良ビットについての救済判定を行う。すな
わち、判定部５は、組み合わせデータのつぎの成分（第
４成分）「Ｃ」で不良ビットＦ５を救済可能か否かにつ
いての判定を行う（ステップＳ５）。組み合わせデータ
「ＣＣＲＣＣＲＲＲ」の第４成分は「Ｃ」、すなわち列
冗長回路Ｃ３であり、これによってブロック２の不良ビ
ットＦ５を救済可能であるので（ステップＳ５でＹｅｓ
の場合）、判定部５は、列冗長回路Ｃ３で不良ビットＦ
５の救済を行うように設定する（ステップＳ６）。

【００５６】そして、半導体メモリの解析単位には、他
に不良ビットが存在しないので（ステップＳ４でＮｏの
場合）、救済部６は、判定部５によって設定された組み
合わせデータに基づいて半導体メモリ上の不良ビットに
ついて救済を行い（ステップＳ９）、不良ビットの救済
処理が終了する。すなわち、図８に示される不良ビット
Ｆ１〜Ｆ５を有する半導体メモリの場合には、図９の救
済組み合わせテーブル２における第６番目の組み合わせ
データに基づいて、救済が行われる。なお、半導体装置
試験装置１の判定部５は、最初に半導体メモリの解析単
位内における不良ビットを救済することができる組み合
わせデータ（最初の救済解という）を得ると、そこで救
済判定の処理を終了する。すなわち、その他に救済可能
な組み合わせデータが存在する蓋然性があっても、最初
の救済解が求まった時点で不良ビットの救済判定の処理
を終了し、最初の救済解に基づいて救済部６が救済処理
を実行する。これは例えば救済するアドレスをメモリや
レジスタ等に格納する処理が挙げられる。

【００５７】以上のようにして、図８の不良ビットを有
する半導体メモリを図９の救済組み合わせテーブルを用
いて救済した結果を図１０に示す。すなわち、不良ビッ
トＦ１は列冗長回路Ｃ１によって救済され、不良ビット
Ｆ２は列冗長回路Ｃ２によって救済され、不良ビットＦ
３，Ｆ４は行冗長回路Ｒ１によって救済され、そして不
良ビットＦ５は冗長回路Ｃ３によって救済される。

【００５８】なお、上述したステップＳ５において、組
み合わせデータのつぎの成分で救済ができない場合（ス
テップＳ５でＮｏの場合）には、設定されている組み合
わせデータに、救済するための冗長回路を示す成分が既
に存在しない場合をも含むものである。例えば、図９の
場合には、それまでの工程で組み合わせデータの第８成
分までが使用されてしまった場合に相当する。

【００５９】また、上述したステップＳ７において、救
済組み合わせテーブル２中につぎの組み合わせデータが
存在しない場合（ステップＳ７でＮｏの場合）には、判
定部５によって、半導体装置試験装置１の有する組み合
わせテーブル２では、検査中の半導体メモリの不良箇所
を救済不能であると判断され、救済処理が終了する。

【００６０】この実施の形態１によれば、半導体メモリ
中のブロックごとの組み合わせテーブルではなく、１本
の行冗長回路の救済範囲と１本の列冗長回路の救済範囲
の両者を含む最小の矩形領域である解析単位で作成した
救済組み合わせテーブルを使用して、半導体メモリの不
良箇所の救済を行うようにしたので、救済解析時間の短
縮を可能にすることができる。また、この救済解析方法
は、冗長デザインやチップ内のブロック構成が変っても
対応可能な汎用性の高いものであるため、開発負荷が低
減し、テスタやパフォーマンスボード上の不良解析装置
やオンチップの不良解析装置等への適用を容易に行うこ
とができる。

【００６１】実施の形態２．この実施の形態２は、上述
した実施の形態１の半導体装置試験方法およびその装置
での不良ビットの救済判定処理を一層スムーズに行うた
めのルールを設定するものである。

【００６２】図１１は、冗長回路を有する半導体メモリ
の不良箇所を模式的に示す図である。この図１１は、図
８に示される半導体メモリの構成と同じであるが、不良
ビットの位置のみが異なるものである。すなわち、この
図１１では、ブロック１に行アドレスの同じ３つの不良
ビットＦ１１〜Ｆ１３が存在する場合を示している。

【００６３】この図１１に示されるような不良ビットＦ
１１〜Ｆ１３を有する半導体メモリの救済解析を、上述
した実施の形態１で示した処理手順によって行う場合
を、最初に説明する。なお、救済解析は、図９の救済組
み合わせテーブル２を用いて行うものとする。

【００６４】実施の形態１で説明した手順によれば、図
９に示される組み合わせテーブル２の第１番目の組み合
わせデータ「ＣＣＣＣＲＲＲＲ」を用いた不良箇所の救
済判定の手順において、判定部５によって、不良ビット
Ｆ１１は第１成分の「Ｃ」、すなわち列冗長回路Ｃ１を
用いて救済され、組み合わせデータ内の値はつぎの第２
成分である「Ｃ」に移される。不良ビットＦ１２は第２
成分の「Ｃ」である列冗長回路Ｃ２を用いて救済され、
組み合わせデータ内の値はつぎの第３成分である
「Ｃ」、すなわち列冗長回路Ｃ３に移される。そして、
判定部５は、不良ビットＦ１３の救済に列冗長回路Ｃ３
が使用可能か否かについて判断を行う。しかし、ブロッ
ク１内で使用可能な列冗長回路Ｃ１，Ｃ２が共に使用済
みであり、列冗長回路Ｃ３はブロック１内を救済範囲と
するものではないために、不良ビットＦ１３の列冗長回
路Ｃ３による救済は不能となる。したがって、これらの
不良ビットＦ１１〜Ｆ１３を救済するために、救済組み
合わせテーブル２内のつぎの組み合わせデータで救済可
能か否かを同じように判定する処理が行われる。

【００６５】このように実施の形態１の手順によって処
理していくと、最初に救済可能となる図９中の組み合わ
せデータは、第３６番目の組み合わせデータ「ＲＣＣＣ
ＣＲＲＲ」となるので、この第３６番目の組み合わせデ
ータが設定されるまで、上述した処理が繰り返されるこ
とになる。

【００６６】一方、図１１に示されるように、例えば、
不良ビットＦ１１〜Ｆ１３が同じ行アドレスを有し、ま
た不良ビットＦ１１〜Ｆ１３の存在するブロック１を救
済できる列冗長回路が不良ビットの数（ここでは３であ
る）よりも少ない場合には、これらの不良ビットＦ１１
〜Ｆ１３を列冗長回路で救済することは上述したように
物理的に不可能であり、行冗長回路でしか救済すること
ができない。したがって、図１１に示されるような不良
ビットＦ１１〜Ｆ１３を有する半導体メモリの救済解析
において、上述した実施の形態１の手順を用いると、組
み合わせデータごとにその第３成分まで処理が移って初
めて救済不能であると判断されるので、無駄な処理が実
行されてしまい、そのための時間が余計にかかってしま
う。

【００６７】そこで、実施の形態１の処理において、つ
ぎのようなルールを設けることによって、さらに効率的
な不良ビットの救済処理を実行することが可能となる。
そのルールとは、「行冗長回路でしか救済できない不良
に対して、組み合わせデータに示される冗長回路が列冗
長回路である場合、または列冗長回路でしか救済できな
い不良に対して、組み合わせデータに示される冗長回路
が行冗長回路である場合には、該組み合わせデータは救
済不能とする」というものである。以下、このルールを
「救済不能ルール」という。そして、この救済不能ルー
ルを判定部５において組み合わせデータの成分で不良ビ
ットを救済する際に適用する。

【００６８】救済不能ルールを適用して、図１１の半導
体メモリを図９の救済組み合わせテーブルを用いて救済
する場合の半導体装置試験装置１の動作処理手順につい
て、図１２のフローチャートを参照しながら説明する。

【００６９】まず、実施の形態１の図７のステップＳ１
〜Ｓ２で説明したように、不良アドレス検出部４によっ
て半導体メモリ中の不良アドレスＦ１１〜Ｆ１３が検出
され、判定部５によって、図９に示される救済組み合わ
せテーブル２から第１番目の組み合わせデータ「ＣＣＣ
ＣＲＲＲＲ」が設定される（ステップＳ２１〜Ｓ２
２）。

【００７０】その後、判定部５は、これから救済を行お
うとしている不良ビットＦ１１と、他の不良ビットＦ１
２〜Ｆ１３および／またはブロック１との関係につい
て、救済不能ルールに該当するか否かの判定を行う（ス
テップＳ２３）。ここで、「これから救済を行おうとし
ている不良ビットＦ１１と、他の不良ビットＦ１２〜Ｆ
１３および／またはブロック１との関係」とは、例え
ば、不良ビットＦ１１と同じ列アドレスまたは行アドレ
スを有する他の不良ビットが存在するか、また、不良ビ
ットＦ１１の存在するブロック１内の不良ビットＦ１１
〜Ｆ１３の数が、使用可能な行冗長回路および／または
列冗長回路の数よりも多いかなどの関係をいう。この図
１１の例では、検出された不良ビットＦ１１〜Ｆ１３の
アドレスからこれらの不良ビットＦ１１〜Ｆ１３の行ア
ドレスが同一であること、またこれらの不良ビットＦ１
１〜Ｆ１３が存在するブロック１内の不良ビットを救済
するための列冗長回路が２本しかないことから、判定部
５は、これらの不良アドレスＦ１１〜Ｆ１３は行冗長回
路でしか救済できないと判定する。すなわち、判定部５
は、救済不能ルールに該当すると判断する。

【００７１】救済不能ルールに該当すると判断された場
合（ステップＳ２３でＹｅｓの場合）には、実施の形態
１の図７のステップＳ７以降と同じ処理が実行される
（ステップＳ２９〜３０）。すなわち、救済組み合わせ
テーブル２につぎの組み合わせデータが存在する場合に
は、判定部５はつぎの組み合わせデータを設定し、再び
ステップＳ２３に戻り、上述した処理が行われる。図９
の救済組み合わせテーブル２で図１１の不良ビットＦ１
１〜Ｆ１３を救済する場合には、上述したように、第３
６番目の組み合わせデータまで上述したステップＳ２３
の救済不能ルールに該当するので、ステップＳ２３，Ｓ
２９，Ｓ３０の処理が繰り返し実行される。

【００７２】一方、判定部５によって、救済不能ルール
に該当しないと判断された場合（ステップＳ２３でＮｏ
の場合）には、組み合わせデータの第１成分で不良ビッ
トＦ１１を救済する設定を行う（ステップＳ２４）。こ
の図１１の例では、ステップＳ３０で第３６番目の組み
合わせデータが設定されると、この第１成分が行冗長回
路Ｒであるので、ステップＳ２３で救済不能ルールに該
当しないと判断され、行冗長回路Ｒ１によって不良ビッ
トＦ１１が救済される。

【００７３】その後、判定部５は、不良ビットがまだ解
析単位に存在するか否かについて判定を行う（ステップ
Ｓ２５）。この図１１の例では、不良ビットＦ１１〜Ｆ
１３はすべて同じ行アドレスを有しているので、不良ビ
ットＦ１１が行冗長回路Ｒ１によって救済されると、必
然的に不良ビットＦ１２，Ｆ１３も行冗長回路Ｒ１によ
って救済される。したがって、この解析単位にはもはや
不良ビットは存在しないので（ステップＳ２５でＮｏの
場合）、救済部６は、判定部５によって設定された組み
合わせデータに基づいて半導体メモリ上の不良ビットに
ついて救済を行い（ステップＳ３１）、不良ビットの救
済処理が終了する。すなわち、図１１に示される不良ビ
ットＦ１１〜Ｆ１３を有する半導体メモリの場合には、
図９の救済組み合わせテーブル２における第３６番目の
組み合わせデータに基づいて、救済が行われる。なお、
半導体装置試験装置１の判定部５は、最初に半導体メモ
リの解析単位内における不良ビットを救済することがで
きる組み合わせデータ（最初の救済解）を得ると、そこ
で救済判定の処理を終了する。

【００７４】一方、ステップＳ２５で、不良アドレスが
まだ解析単位内に存在する場合（ステップＳ２５でＹｅ
ｓの場合）には、判定部５は組み合わせデータのつぎの
成分で救済可能か否かについて判定を行う（ステップＳ
２６）。救済不能である場合（ステップＳ２６でＮｏの
場合）には、ステップＳ２９へと処理が移り、上述した
工程が繰り返される。また、救済可能である場合（ステ
ップＳ２６でＹｅｓの場合）には、判定部５はさらにこ
れから救済を行おうとしている不良ビットと、他の不良
ビットおよび／またはそのブロックとの関係について、
救済不能ルールに該当するか否かの判定を行う（ステッ
プＳ２７）。ここで、「これから救済を行おうとしてい
る不良ビットと、他の不良ビットおよび／またはそのブ
ロックとの関係」とは、例えば、救済を行おうとしてい
る不良ビットと同じ列アドレスまたは行アドレスを有す
る他の不良ビットが存在するか、また、その不良ビット
の存在するブロック内の不良ビットの数が、使用可能な
行冗長回路および／または列冗長回路の数よりも多いか
などの関係をいう。

【００７５】判定部５が救済不能ルールに該当すると判
断した場合（ステップＳ２７でＹｅｓの場合）には、ス
テップＳ２９へと処理が移り、上述した工程が繰り返さ
れる。また、判定部５が救済不能ルールに該当しないと
判断した場合（ステップＳ２７でＮｏの場合）には、組
み合わせデータのつぎの成分で救済を行う（ステップＳ
２８）。そして、再びステップＳ２５に戻り、上述した
処理が繰り返される。

【００７６】なお、上述したステップＳ２９において、
救済組み合わせテーブル２につぎの組み合わせデータが
存在しない場合（ステップＳ２９でＮｏの場合）には、
半導体装置試験装置１の有する救済組み合わせテーブル
２では不良ビットを救済することが不可能であるので、
救済解析の処理が終了する。

【００７７】この実施の形態２によれば、行冗長回路で
しか救済できない不良に対して、組み合わせデータに示
される冗長回路が列冗長回路となっている場合、または
列冗長回路でしか救済できない不良に対して、組み合わ
せデータに示される冗長回路が行冗長回路となっている
場合については、該組み合わせデータでは救済不能とす
るという救済不能ルールを設定したので、不良ビットの
救済判定時にかかる無駄な工程を省略することができ
る。その結果、不良ビットの解析時間を一層短縮するこ
とができるという効果を有する。

【００７８】実施の形態３．この実施の形態３では、上
述した実施の形態１および２の半導体装置試験装置１に
おいて使用される救済組み合わせテーブル生成部３の組
み合わせデータ生成機能３２を実現する救済組み合わせ
テーブル発生装置を提供するものである。

【００７９】図１３は、救済組み合わせテーブル発生装
置の構成を示すブロック図である。この救済組み合わせ
テーブル発生装置３０は、検査対象の半導体装置から生
成する組み合わせデータの数を算出するデータ数算出部
３１と、組み合わせデータを生成する組み合わせデータ
生成部３２と、生成された組み合わせデータを救済組み
合わせテーブルに格納する組み合わせデータ格納部３３
とから構成されている。ここで、組み合わせデータ生成
部３２は、レジスタと加算回路を備えた回路によって構
成することができる。また、この救済組み合わせテーブ
ル発生装置３０は、図１の救済組み合わせテーブル生成
部３に対応するものであり、対応する部分には同一符号
を付している。

【００８０】この救済組み合わせテーブル発生装置３０
の動作処理手順について、図１４のフローチャートを参
照しながら説明する。ここでは、図５に示されるように
解析単位が１本の行冗長回路の救済範囲である左右２つ
のブロックと、１本の列冗長回路の救済範囲である上下
２つのブロックとを包含する領域であり、また、行冗長
回路の本数ｒが４本であり、列冗長回路の本数ｃが４本
である半導体メモリを例に挙げて説明する。

【００８１】まず、組み合わせデータ生成部３２は、救
済組み合わせテーブル２を構成する組み合わせデータを
格納するためのレジスタを用意するが、このレジスタの
ビット数を（ｒ＋ｃ）ビット、図５の例では４＋４＝８
ビットとする（ステップＳ４１）。また、組み合わせデ
ータ生成部３２は、このレジスタに任意の初期値を設定
する（ステップＳ４２）。ここでは、レジスタは、初期
値を図１５に示されるように「００００００００」に設
定したとする。なお、以下の説明においては、レジスタ
によって格納されるビット列中において「１」が行冗長
回路Ｒを示すものであると定める（すなわち、「０」が
列冗長回路Ｃを示すものとなる）。

【００８２】つぎに、組み合わせデータ生成部３２は、
この初期値のビット列に含まれる「１」をカウントする
（ステップＳ４３）。図１５の例では、初期値は「００
００００００」であるので、このビット列中に含まれる
「１」の数は「０」となる。なお、図１５中の項目
「‘１’の数」は、レジスタ値中に含まれる「１」の数
を表している。

【００８３】そして、組み合わせデータ生成部３２は、
カウントした初期値のビット列に含まれる「１」の数
が、行冗長回路の本数「ｒ」に等しいか否かについて判
定を行う（ステップＳ４４）。上記の例では、行冗長回
路の数は４本、すなわちｒ＝４であるが、初期値に含ま
れる「１」の数は０であるので、両者は等しくないこと
になる。この場合（ステップＳ４４でＮｏの場合）に
は、組み合わせデータ生成部３２の加算回路は、初期値
にプラス１（またはマイナス１）を加算する処理を行う
（ステップＳ４５）。そして、加算処理された値、すな
わち「０００００００１」を初期値として設定し（ステ
ップＳ４６）、再びステップＳ４３に戻って上述した処
理を行う。

【００８４】上述したステップＳ４３〜Ｓ４６の処理を
何度か行った後に、ステップＳ４４で初期値に設定され
たレジスタ値を構成するビット列に含まれる「１」の数
が行冗長回路の本数「ｒ（＝４）」に等しいと判断され
た場合（ステップＳ４４でＹｅｓの場合）には、そのレ
ジスタ値は、８ビットの救済組み合わせテーブル２を構
成する一つの組み合わせデータとして確定され（ステッ
プＳ４７）、組み合わせデータ格納部３３によって救済
組み合わせテーブル２に格納される（ステップＳ４
８）。例えば、図１５においては、レジスタの値が「０
０００１１１１」となった時に、このビット列に含まれ
る「１」の数は４であり、行冗長回路の本数「ｒ＝４」
と等しくなるので、このレジスタ値が組み合わせデータ
の一の値として確定され、組み合わせデータ格納部３３
によって救済組み合わせテーブル２に格納される。

【００８５】ここで、レジスタ値が救済組み合わせテー
ブル２に格納されると、組み合わせデータ生成部３２
は、救済組み合わせテーブル２に格納されている組み合
わせデータの数が、データ数算出部３１で求められた
_(r+c)Ｃ_r通り、すなわち₍₄₊₄₎Ｃ₄＝７０通りであるか否
かについて判定を行う（ステップＳ４９）。格納されて
いる組み合わせデータ数が、_(r+c)Ｃ_rよりも少ないと判
断された場合（ステップＳ４９でＮｏの場合）には、ス
テップＳ４５へと処理が移り、組み合わせデータ生成部
３２の加算回路によって格納されたレジスタ値にプラス
１が加算処理されたレジスタ値に対して、上述した処理
がさらに繰り返される。一方、ステップＳ４９で、救済
組み合わせテーブル２に格納されている組み合わせデー
タの数が、_{(r +c)}Ｃ_rと等しいと判断された場合（ステッ
プＳ４９でＹｅｓの場合）には、救済組み合わせテーブ
ル２に格納する組み合わせデータは、もうこれ以上存在
しないので処理が終了する。

【００８６】以上のようにして、救済組み合わせテーブ
ル発生装置３０によって求められた救済組み合わせテー
ブル２が図９である。この図９において、「Ｒ」は上述
した説明における「１」、すなわち行冗長回路に相当
し、同じく「Ｃ」は上述した説明における「０」、すな
わち列冗長回路に相当している。そして、７０通りの組
み合わせデータが得られている。なお、上述した説明で
は、「１」が行冗長回路Ｒを示すものであるとして説明
したが、「１」が列冗長回路Ｃを示すものであると定め
るようにして処理を行っても良い。

【００８７】なお、このような救済組み合わせテーブル
発生装置３０を上述した実施の形態１と２の半導体装置
試験装置１に用いることで、救済組み合わせテーブル２
を予め用意する必要がなくなる。例えば、図１の半導体
装置試験装置１の構成において、救済組み合わせテーブ
ル生成部３として、上述した救済組み合わせテーブル発
生装置３０を用いることで、救済組み合わせテーブル２
を削除した構成とすることができる。この場合、実施の
形態１の図７のステップＳ２では、救済組み合わせテー
ブル発生装置３０の組み合わせデータ生成部３２で最初
に組み合わせデータとして求められた値を第１番目の組
み合わせデータとして設定することになり、また、ステ
ップＳ８では救済組み合わせテーブル発生装置３０の組
み合わせデータ生成部３２によって生成されたつぎの組
み合わせデータが設定されるようになる点が異なり、そ
の他の工程は同じである。また、実施の形態２の図１２
のステップＳ２２では、救済組み合わせテーブル発生装
置３０の組み合わせデータ生成部３２で最初に組み合わ
せデータとして求められた値を第１番目の組み合わせデ
ータとして設定することになり、また、ステップＳ３０
では救済組み合わせテーブル発生装置３０の組み合わせ
データ生成部３２によって生成されたつぎの組み合わせ
データが設定されるようになる点が異なり、その他の工
程は同じである。

【００８８】このように実施の形態１と２の救済組み合
わせテーブル生成部３と救済組み合わせテーブル２と
を、上述したこの実施の形態２の救済組み合わせテーブ
ル発生装置３０によって置換することで、検査対象であ
る半導体装置の冗長回路の構成に応じた救済組み合わせ
テーブル２を複数保持する必要がなく、救済解析を行う
半導体装置の冗長回路の構成に応じた組み合わせデータ
をその場で提供することが可能となる。組み合わせデー
タ数が多くなるような半導体装置の救済解析を行う場合
において、メモリをそれほど必要とすることがないので
効果的である。

【００８９】この実施の形態３によれば、簡易な回路に
よって、救済組み合わせテーブル２を構成するすべての
組み合わせデータを発生することができ、救済組み合わ
せテーブル発生装置３０のオンチップ化やオンボード化
を可能とする。また、半導体装置試験装置１に、救済組
み合わせテーブル発生装置３０に相当する救済組み合わ
せテーブル生成部３を備えることによって、検査を行う
半導体装置ごとに救済組み合わせテーブル２を前もって
用意する必要がなく、半導体装置の検査を行う時に必要
な情報を入力するだけで、その半導体装置に適した組み
合わせデータをその場で生成することが可能となる。

【００９０】実施の形態４．この実施の形態４では、解
析単位を複数有する半導体チップにおける半導体装置試
験方法とその装置についての不良箇所の救済解析方法を
提供するものである。この実施の形態４では、解析単位
が半導体チップ上に複数存在する場合には、救済解析は
解析単位ごとに独立に行うことを特徴とする。すなわ
ち、半導体チップ内に存在する解析単位の数だけ救済解
析が実行される。

【００９１】図１６は、左右に２つの解析単位を有する
半導体チップの構成を示す模式図である。半導体チップ
４０上のこれら２つの解析単位４１，４２は、ともに、
１本の行冗長回路の救済範囲が左右２つのブロックで、
１本の列冗長回路の救済範囲が上下２つのブロックであ
る２×２の４つのブロックから構成されている。解析単
位４１において、左右のブロック４１−１，４１−２を
救済するための２本の行冗長回路をＲ４１−１，Ｒ４１
−２とし、左右のブロック４１−３，４１−４を救済す
るための２本の行冗長回路をＲ４１−３，Ｒ４１−４と
し、上下のブロック４１−１，４１−３を救済するため
の列冗長回路をＣ４１−１，Ｃ４１−２とし、そして上
下のブロック４１−２，４１−４を救済するための列冗
長回路をＣ４１−３，Ｃ４１−４とする。また、解析単
位４２において、左右のブロック４２−１，４２−２を
救済するための２本の行冗長回路をＲ４２−１，Ｒ４２
−２とし、左右のブロック４２−３，４２−４を救済す
るための２本の行冗長回路をＲ４２−３，Ｒ４２−４と
し、上下のブロック４２−１，４２−３を救済するため
の列冗長回路をＣ４２−１，Ｃ４２−２とし、そして上
下のブロック４２−２，４２−４を救済するための列冗
長回路をＣ４２−３，Ｃ４２−４とする。さらに、解析
単位４１は、ブロック４１−１に行アドレスを同じくす
る不良ビットＦ２１〜Ｆ２３を有し、解析単位４２は、
ブロック４２−１に互いに行アドレスおよび列アドレス
を等しくすることのない不良アドレスＦ３１〜Ｆ３５を
有している。

【００９２】この実施の形態４の半導体装置試験方法で
は、左側の解析単位４１から救済解析が行われ、その結
果に基づいて解析単位４１の救済処理が終了した後に、
右側の解析単位４２の救済解析が行われ、その結果に基
づいて解析単位４２の救済処理が行われる。ここで、各
解析単位４１，４２においては、不良アドレスに付され
た番号の順番に救済解析が行われる、救済解析に用いら
れる救済組み合わせテーブル２は図９を用いるものとす
る。

【００９３】まず、左側の解析単位４１においては、実
施の形態２で説明したように、救済不能ルールを適用す
ると第３６番目の「ＲＣＣＣＣＲＲＲ」で初めて救済可
能となる。この場合、この第３６番目の組み合わせデー
タを救済解とし、それ以上の組み合わせデータの適用は
行わない。すなわち、第３６番目の組み合わせデータに
基づいて救済処理が行われた後に、右側の解析単位４２
に移る。

【００９４】つぎに右側の解析単位４２においては、上
述した実施の形態１および２のどちらの方法で救済解析
を行っても、図９に示される組み合わせテーブル２で
は、救済不可能である。

【００９５】したがって、解析単位４１，４２を有する
半導体チップ４０は、半導体装置試験装置１によって、
救済不能であると判定される。

【００９６】この実施の形態４によれば、１つの半導体
チップ上に複数の解析単位を有する場合でも、解析単位
ごとに上述した実施の形態１〜３の方法によって救済解
析を行うので、救済解析の処理時間を短縮することが可
能となる。また、冗長デザインや半導体チップ内のブロ
ック構成が変化しても対応可能な汎用性の高いものであ
るので、開発負荷が低減し、テスタやパフォーマンスボ
ード上の不良解析装置、オンチップの不良解析装置等へ
適用することができる。

【００９７】

【発明の効果】以上説明したように、この発明によれ
ば、１本の行冗長回路の救済範囲と、１本の列冗長回路
の救済範囲とを含む範囲を解析単位とすることによっ
て、ｒ本の行冗長回路とｃ本の列冗長回路の使用順序を
規定した_(r+c)Ｃ_r通りの組み合わせデータで救済組み合
わせテーブルを構成するようにしたので、半導体装置の
不良箇所の救済時間を短縮することができるという効果
を有する。また、救済可否を正しく判断する率である救
済効率を１００％にすることができる。

【００９８】つぎの発明によれば、半導体装置試験方法
を実施するたびに、救済解析を行う半導体装置ごとに救
済組み合わせテーブルを前もって用意する必要がなく、
検査を行う時点で必要な情報を入力するだけで、検査を
行う半導体チップに適した組み合わせデータをその都度
生成することが可能となるという効果を有する。

【００９９】つぎの発明によれば、救済不能ルールを救
済判定工程で実行することによって、不良ビットの救済
判定時にかかる無駄な工程を省略することができる。そ
の結果、不良ビットの解析時間を一層短縮することがで
きるという効果を有する。

【０１００】つぎの発明によれば、一つの半導体チップ
に複数の解析単位が存在する場合でも、解析単位ごとに
不良アドレス検出工程〜救済工程を実行するように構成
したので、テスト時短効果を有し、また、複雑な構成を
有する半導体チップでも効率的に解析単位を求めること
によって効率的に救済解析を行うことができるという効
果を有する。

【０１０１】つぎの発明によれば、１本の行冗長回路の
救済範囲と、１本の列冗長回路の救済範囲とを含む範囲
を解析単位とすることによって、ｒ本の行冗長回路とｃ
本の列冗長回路の使用順序を規定した_(r+c)Ｃ_r通りの組
み合わせデータで救済組み合わせテーブルを構成するよ
うにしたので、半導体装置の不良箇所の救済時間を短縮
することができるという効果を有する。また、救済可否
を正しく判断する率である救済効率を１００％にするこ
とができる。

【０１０２】つぎの発明によれば、救済解析を行う半導
体装置ごとに救済組み合わせテーブルを前もって用意す
る必要がなく、検査を行う時点で必要な情報を入力する
だけで、検査を行う半導体チップに適した組み合わせデ
ータをその都度生成することが可能となるという効果を
有する。

【０１０３】つぎの発明によれば、救済不能ルールを救
済判定手段で実行することによって、不良ビットの救済
判定時にかかる無駄な工程を省略することができる。そ
の結果、不良ビットの解析時間を一層短縮することがで
きるという効果を有する。

【０１０４】つぎの発明によれば、半導体メモリの冗長
回路の構成に応じた救済組み合わせテーブルを複数保持
する必要がなく、救済解析を行う半導体メモリの冗長回
路の構成に応じた組み合わせデータをその場で提供する
ことが可能となる。また、少ないメモリ容量しかない場
合において、組み合わせデータ数が多い半導体装置の試
験の場合に、特に効果的である。

【０１０５】つぎの発明によれば、半導体メモリの冗長
回路の構成に応じた救済組み合わせテーブルを複数保持
する必要がなく、救済解析を行う半導体メモリの冗長回
路の構成に応じた組み合わせデータをその場で提供する
ことが可能となる。また、少ないメモリ容量しかない場
合において、組み合わせデータ数が多い半導体装置の試
験の場合に、特に効果的である。

【０１０６】つぎの発明によれば、組み合わせデータ生
成手段は簡易な回路によって、救済組み合わせテーブル
を構成するすべての組み合わせデータを発生することが
でき、救済組み合わせテーブル発生装置のオンチップ化
やオンボード化を可能とする。

【０１０７】つぎの発明によれば、上述した半導体装置
試験方法によって、不良箇所の救済解析が確実にそして
すばやく行われた半導体装置を得ることができる。

【図面の簡単な説明】

【図１】 半導体装置試験装置の構成を示すブロック図
である。

【図２】 この発明における半導体装置試験方法におけ
る解析単位を説明するための図である。

【図３】 救済組み合わせテーブルの一例を示す図であ
る。

【図４】 組み合わせデータの構造を説明するための図
である。

【図５】 冗長回路を有する半導体装置の構成の一例を
示す図である。

【図６】 図５の半導体装置で使用する救済組み合わせ
データの一例を示す図である。

【図７】 実施の形態１の半導体装置試験方法の処理手
順を示すフローチャートである。

【図８】 不良箇所を有する半導体装置の構成の一例を
示す図である。

【図９】 救済組み合わせテーブルの一例を示す図であ
る。

【図１０】 図８の半導体装置の救済処理を行った状態
を示す図である。

【図１１】 不良箇所を有する半導体装置の構成の一例
を示す図である。

【図１２】 実施の形態２の半導体装置試験方法の処理
手順を示すフローチャートである。

【図１３】 実施の形態３の救済組み合わせテーブル発
生装置の構成を示すブロック図である。

【図１４】 救済組み合わせテーブル発生装置の処理手
順を示すフローチャートである。

【図１５】 加算回路によって初期値に１ずつ加算され
たレジスタ値と該レジスタ値に含まれる「１」の数を表
にしたものである。

【図１６】 複数の解析単位を有する半導体チップの構
成を示す模式図である。

【図１７】 冗長回路を有する半導体装置の従来例を示
す模式図である。

【図１８】 図１７の半導体装置の不良箇所が格納され
ている不良情報データベースを示す図である。

【図１９】 救済組み合わせテーブルの従来例を示す図
である。

【図２０】 冗長回路を有する半導体装置の従来例を示
す模式図である。

【符号の説明】

１ 半導体装置試験装置、２ 救済組み合わせテーブ
ル、３ 救済組み合わせテーブル生成部、４ 不良アド
レス検出部、５ 判定部、６ 救済部、１０ 解析単
位、３０ 救済組み合わせテーブル発生装置、３１ デ
ータ算出機能、３２組み合わせデータ生成機能、３３
組み合わせデータ格納機能、４０ 半導体チップ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AE14 AE18 AE19 AE30 AL09 AL12 AL31 5L106 CC17 DD25

Claims (11)

【特許請求の範囲】
1. 【請求項１】 左右ｍ個のブロックを救済範囲とするｒ
   本の行冗長回路と、上下ｎ個のブロックを救済範囲とす
   るｃ本の列冗長回路と、左右ｍブロックと上下ｎブロッ
   ク（ｒ，ｃ，ｍ，ｎは自然数）を解析単位とするメモリ
   セルとを備える半導体装置について、前記解析単位にお
   いて不良箇所を救済するためのｒ本の前記行冗長回路と
   ｃ本の前記列冗長回路の使用順序を規定した_(r+c)Ｃ_r通
   りの組み合わせデータを有する救済組み合わせテーブル
   に基づいて不良箇所の救済解析を行う半導体装置試験方
   法であって、 前記メモリセルの不良箇所を検出する不良アドレス検出
   工程と、 前記救済組み合わせテーブルから一の組み合わせデータ
   を取り出し、該組み合わせデータに規定された前記行冗
   長回路と前記列冗長回路の使用順序によって、前記検出
   された不良箇所を救済可能か否かを判定する判定工程
   と、 救済可能と判定された場合には前記組み合わせデータに
   基づいて前記メモリセルの不良箇所を救済する救済工程
   と、 を含み、救済不能と判定された場合には、前記不良箇所
   が救済可能となるまでまたは前記救済組み合わせテーブ
   ル中の組み合わせデータでは前記不良箇所は救済不能で
   あると判定されるまで、前記判定工程を繰り返し実行す
   ることを特徴とする半導体装置試験方法。
2. 【請求項２】 左右ｍ個のブロックを救済範囲とするｒ
   本の行冗長回路と、上下ｎ個のブロックを救済範囲とす
   るｃ本の列冗長回路と、左右ｍブロックと上下ｎブロッ
   ク（ｒ，ｃ，ｍ，ｎは自然数）を解析単位とするメモリ
   セルとを備える半導体装置の不良箇所の救済解析を行う
   半導体装置試験方法であって、 前記メモリセルの不良箇所を検出する不良アドレス検出
   工程と、 前記メモリセルの解析単位において、不良箇所を救済す
   るためのｒ本の前記行冗長回路とｃ本の前記列冗長回路
   の使用順序を規定した組み合わせデータを発生させる組
   み合わせデータ生成工程と、 発生された前記組み合わせデータに規定された前記行冗
   長回路と前記列冗長回路の使用順序によって、前記検出
   された不良箇所を救済可能か否かを判定する判定工程
   と、 救済可能と判定された場合には該組み合わせデータに基
   づいて前記メモリセルの不良箇所を救済する救済工程
   と、 を含み、救済不能と判断された場合には、救済可能とな
   るまでまたは前記組み合わせデータ生成工程において生
   成される組み合わせデータの数が_(r+c)Ｃ_rとなるまで、
   前記データ生成工程と前記判定工程とが繰り返されるこ
   とを特徴とする半導体装置試験方法。
3. 【請求項３】 前記判定工程は、行冗長回路でしか救済
   できない不良箇所に対して前記組み合わせデータに示さ
   れる冗長回路が列冗長回路である場合、または列冗長回
   路でしか救済できない不良箇所に対して前記組み合わせ
   データに示される冗長回路が行冗長回路である場合に
   は、該組み合わせデータで前記不良箇所の救済は不能と
   する判定をさらに行うことを特徴とする請求項１または
   ２に記載の半導体装置試験方法。
4. 【請求項４】 前記半導体装置に複数の解析単位が存在
   する場合には、前記解析単位ごとに前記不良アドレス検
   出工程〜前記救済工程を実行することを特徴とする請求
   項１〜３のいずれか一つに記載の半導体装置試験方法。
5. 【請求項５】 左右ｍ個のブロックを救済範囲とするｒ
   本の行冗長回路と、上下ｎ個のブロックを救済範囲とす
   るｃ本の列冗長回路と、左右ｍブロックと上下ｎブロッ
   ク（ｒ，ｃ，ｍ，ｎは自然数）を解析単位とするメモリ
   セルとを備える半導体装置の不良箇所の救済解析を行う
   半導体装置試験装置において、 前記メモリセルの解析単位において不良箇所を救済する
   ためのｒ本の前記行冗長回路とｃ本の前記列冗長回路の
   使用順序を規定した_(r+c)Ｃ_r通りの組み合わせデータを
   生成する救済組み合わせテーブル生成手段と、 前記救済組み合わせテーブル生成手段によって生成され
   た組み合わせデータを格納する救済組み合わせテーブル
   と、 前記メモリセルの解析単位ごとに不良箇所を検出する不
   良アドレス検出手段と、 前記救済組み合わせテーブルから選択される一の組み合
   わせデータに規定された前記行冗長回路と前記列冗長回
   路の使用順序によって、前記不良箇所を救済可能である
   か否かを判定する判定手段と、 前記判定手段によって救済可能と判定された場合には、
   前記組み合わせデータに基づいて前記不良箇所を救済す
   る救済手段と、 を備え、前記判定手段によって救済不能と判定された場
   合には、前記救済組み合わせテーブルの中から他の組み
   合わせデータが選択され、救済可能か否かについて救済
   解析を行うことを特徴とする半導体装置試験装置。
6. 【請求項６】 左右ｍ個のブロックを救済範囲とするｒ
   本の行冗長回路と、上下ｎ個のブロックを救済範囲とす
   るｃ本の列冗長回路と、左右ｍブロックと上下ｎブロッ
   ク（ｒ，ｃ，ｍ，ｎは自然数）を解析単位とするメモリ
   セルとを備える半導体装置の不良箇所の救済解析を行う
   半導体装置試験装置において、 前記メモリセルの解析単位ごとに不良箇所を検出する不
   良アドレス検出手段と、 前記メモリセルの解析単位において、不良箇所を救済す
   るためのｒ本の前記行冗長回路とｃ本の前記列冗長回路
   の使用順序を規定した組み合わせデータを発生させる組
   み合わせデータ生成手段と、 発生された前記組み合わせデータに規定された前記行冗
   長回路と前記列冗長回路の使用順序によって、前記不良
   箇所を救済可能か否かを判定する判定手段と、 前記判定手段によって救済可能と判定された場合には前
   記組み合わせデータに基づいて前記不良箇所を救済する
   救済手段と、 を備え、前記判定手段によって救済不能と判定された場
   合には、前記判定手段によって救済可能と判定されるま
   で、または前記組み合わせデータ生成手段によって生成
   される組み合わせデータの数が_(r+c)Ｃ_rとなるまで、前
   記組み合わせデータ生成手段によって生成された組み合
   わせデータについて救済可能か否かについて救済解析が
   行われることを特徴とする半導体装置試験装置。
7. 【請求項７】 前記判定手段は、行冗長回路でしか救済
   できない不良箇所に対して前記組み合わせデータに示さ
   れる冗長回路が列冗長回路である場合、または列冗長回
   路でしか救済できない不良箇所に対して前記組み合わせ
   データに示される冗長回路が行冗長回路である場合に
   は、該組み合わせデータで前記不良箇所は救済不能とす
   る機能をさらに備えることを特徴とする請求項５または
   ６に記載の半導体装置試験装置。
8. 【請求項８】 左右ｍ個のブロックを救済範囲とするｒ
   本の行冗長回路と、上下ｎ個のブロックを救済範囲とす
   るｃ本の列冗長回路と、左右ｍブロックと上下ｎブロッ
   ク（ｒ，ｃ，ｍ，ｎは自然数）とを解析単位とするメモ
   リセルとを備える半導体装置の不良解析を行う半導体装
   置試験方法に使用する救済組み合わせテーブル生成方法
   であって、 前記解析単位において使用可能な前記行冗長回路の本数
   ｒと前記列冗長回路の本数ｃとから、前記解析単位内の
   不良箇所を救済するためのｒ本の前記行冗長回路とｃ本
   の前記列冗長回路の使用順序を規定した組み合わせデー
   タを_(r+c)Ｃ_r通り発生させる組み合わせデータ生成工程
   と、 発生された組み合わせデータを救済組み合わせテーブル
   に格納する組み合わせデータ格納工程と、 を含むことを特徴とする救済組み合わせテーブル生成方
   法。
9. 【請求項９】 左右ｍ個のブロックを救済範囲とするｒ
   本の行冗長回路と、上下ｎ個のブロックを救済範囲とす
   るｃ本の列冗長回路と、左右ｍブロックと上下ｎブロッ
   ク（ｒ，ｃ，ｍ，ｎは自然数）とを解析単位とするメモ
   リセルとを備える半導体装置の不良解析を行う半導体装
   置試験方法に使用する救済組み合わせテーブル生成装置
   であって、 前記解析単位において使用可能な前記行冗長回路の本数
   ｒと前記列冗長回路の本数ｃとから、前記解析単位内の
   不良箇所を救済するためのｒ本の前記行冗長回路とｃ本
   の前記列冗長回路の使用順序を規定した組み合わせデー
   タを_(r+c)Ｃ_r通り発生させる組み合わせデータ生成手段
   と、 発生された組み合わせデータを救済組み合わせテーブル
   に格納する組み合わせデータ格納手段と、 を備えることを特徴とする救済組み合わせテーブル生成
   装置。
10. 【請求項１０】 前記組み合わせデータ生成手段は、 前記行冗長回路と前記列冗長回路の本数に対応して（ｒ
    ＋ｃ）ビットのレジスタを用意し、該レジスタに任意の
    初期値を設定し、前記レジスタの値に含まれる「１」ま
    たは「０」が行冗長回路を表すものと定義するレジスタ
    初期化機能と、 前記レジスタ値に含まれる「１」または「０」の数をカ
    ウントするカウント機能と、 カウントされた「１」または「０」の数を前記行冗長回
    路の本数ｒと比較し、等しい場合には前記レジスタ値を
    組み合わせデータとして組み合わせテーブルに格納し、
    等しくない場合には前記レジスタ値にプラス１またはマ
    イナス１を加算する加算機能と、 を備え、_(r+c)Ｃ_r通りの組み合わせデータを生成するこ
    とを特徴とする請求項９に記載の救済組み合わせテーブ
    ル生成装置。
11. 【請求項１１】 請求項１〜５のいずれか一つに記載の
    半導体装置試験方法によって不良箇所の救済解析が行わ
    れることを特徴とする半導体装置。