FR2718560A1 - Procédé et circuit pour réparer un défaut dans un dispositif de mémoire à semi-conducteur. - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000004044 response Effects 0.000 claims abstract 6
- 230000002950 deficient Effects 0.000 claims description 24
- 238000007664 blowing Methods 0.000 claims description 14
- 230000006870 function Effects 0.000 description 24
- VVNRQZDDMYBBJY-UHFFFAOYSA-M sodium 1-[(1-sulfonaphthalen-2-yl)diazenyl]naphthalen-2-olate Chemical compound [Na+].C1=CC=CC2=C(S([O-])(=O)=O)C(N=NC3=C4C=CC=CC4=CC=C3O)=CC=C21 VVNRQZDDMYBBJY-UHFFFAOYSA-M 0.000 description 17
- 238000010586 diagram Methods 0.000 description 12
- 230000008439 repair process Effects 0.000 description 10
- 238000001514 detection method Methods 0.000 description 9
- 230000004913 activation Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
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Abstract
Procédé et circuit pour réparer un défaut en substituant une cellule de mémoire redondante à une cellule de mémoire défectueuse dans un dispositif de mémoire à semi-conducteur. Le circuit comprend: des nuds de charge connectés parallèlement à un certain nombre de fusibles électriques (F12 à F20); un dispositif pour sortir un signal de mémorisation d'une adresse de défaut en réponse à un signal de commande externe; un dispositif pour délivrer du courant au nud de charge en réponse au signal de mémorisation de l'adresse de défaut; un amplificateur de détection redondant (102) pour sortir un signal d'attaque de bloc redondant pour remplacer une adresse de défaut en réponse à un niveau logique dudit nud de charge; un régisseur pour décoder un signal d'adresse délivré depuis l'extérieur du dispositif de mémoire, de manière à faire passer un courant dans un fusible sélectionné pour le fondre, le régisseur étant activé par le signal de mémorisation de l'adresse de défaut.
Description
I
PROCEDE ET CIRCUIT POUR REPARER UN DEFAUT DANS UN DISPOSITIF
DE MEMOIRE A SEMI-CONDUCTEUR
La présente invention se rapporte à un dispositif de mémoire à semi-
conducteur, et plus particulièrement à un procédé et à un circuit pour réparer un défaut en substituant une cellule de mémoire redondante à une cellule de mémoire défectueuse dans le dispositif de mémoire à semiconducteur.
D'une manière générale, à mesure que les éléments à semi-
conducteurs deviennent plus petits et plus fortement intégrés, il apparaît des difficultés pour les fabriquer qui réduisent le rendement de production des dispositifs de mémoire à semi-conducteur. Particulièrement, cette réduction du rendement provoquée par les cellules de mémoire défectueuses
pose un gros problème dans les dispositifs de mémoire à semi-conducteur.
Par conséquent, pour résoudre ce problème, on utilise largement dans les
dispositifs de mémoire à semi-conducteur des cellules redondantes. C'està-
dire que le procédé consiste à améliorer le rendement en substituant une cellule de mémoire redondante fabriquée comme cellule de mémoire de rechange à la cellule de mémoire défectueuse et en réparant le défaut de cette façon. De même, il est nécessaire d'avoir un dispositif pour mémoriser la position, c'est-à-dire, I'adresse de la cellule de mémoire défectueuse en cas de substitution de la cellule de mémoire redondante à la cellule de mémoire défectueuse. D'une manière générale, on connaît deux procédés pour mémoriser l'adresse, dont l'un est un procédé par fusion de fusibles et l'autre consiste à utiliser une cellule de mémoire non volatile effaçable et programmable électriquement comme dispositif de mémorisation de I'adresse défectueuse. Selon le procédé par fusion de fusibles, I'adresse défectueuse est mémorisée en effectuant l'opération par fusion de fusibles en faisant écouler un courant et en projetant un faisceau laser en direction
des éléments fusibles pour mémoriser l'adresse défectueuse.
Cependant, le procédé par fusion de fusibles peut être utilisé seulement sur la plaquette dans l'état o elle se trouve avant le traitement de mise sous boîtier, c'est-à-dire, dans un état o le fusible est accessible, mais il ne peut pas être utilisé après la fin du traitement de mise sous boîtier. D'autre part, si l'on utilise une cellule de mémoire non volatile comme dispositif de mémorisation de l'adresse défectueuse, il est possible de l'utiliser même à l'état mis sous boîtier. Cependant, puisque le dispositif de mémoire lui-même est une cellule de mémoire, si l'information d'adresse défectueuse mémorisée dans un état particulier, par exemple, I'état à haute température et haute tension, n'est pas conservée, il se produit un mauvais fonctionnement dans le dispositif de mémoire à semi-conducteur. Par conséquent, en ce qui concerne la fiabilité du dispositif de mémoire, le procédé de la cellule de mémoire non volatile est moins souhaitable que le procédé par fusion de fusibles. Donc, le procédé par fusion de fusibles est largement utilisé pour mémoriser l'adresse de la cellule de mémoire défectueuse, lequel procédé est décrit aux pages 128 et 129 d'un document "IEEE INTERNATIONAL SOLID STATE CIRCUITS CONFERENCE
DIGEST OF TECHNICAL PAPERS" publié en 1989.
Cependant, dans le procédé par fusion de fusibles par courant électrique de l'art antérieur, puisque l'on fait fondre simultanément un certain nombre de fusibles pour mémoriser l'adresse défectueuse, il peut être nécessaire de délivrer une intensité suffisante pour faire fondre de nombreux fusibles. En outre, le fait de prévoir une intensité suffisante rend nécessaire un plot ou une broche à pression additionnelle, de sorte qu'il apparaît certains problèmes. C'est-à-dire que, puisque le plot d'application de tension est formé de facon additionnelle pour délivrer le courant pour faire fondre les fusibles dans l'état sous forme de plaquette, il influence de façon néfaste l'intégration des éléments. De plus, pour délivrer le courant pour faire fondre le fusible à l'état sous boîtier, puisque la haute tension est appliquée à l'intérieur du dispositif de mémoire par l'intermédiaire de la broche d'entrée/sortie ajoutée, il se pose le problème de la nécessité d'une
broche de rechange.
C'est par conséquent un objectif de la présente invention que de proposer un procédé et un circuit pour réparer les défauts d'un dispositif de mémoire à semi-conducteur, qui soit capable de résoudre les problèmes de
l'art antérieur.
C'est un autre objectif de la présente invention que de proposer un procédé et un circuit pour réparer les défauts d'un dispositif de mémoire à semi-conducteur qui soit capable de réparer les défauts après la fin de la
mise sous boîtier.
C'est encore un objectif de la présente invention que de proposer un procédé et un circuit de réparation des défauts d'un dispositif de mémoire à semi-conducteur qui soit capable d'effectuer une opération de fusion de fusibles avec seulement une tension d'alimentation sans qu'il soit nécessaire
d'appliquer de l'extérieur une tension propre à faire fondre un fusible.
La présente invention propose à cet effet, d'effectuer l'opération de fusion de fusibles à l'aide seulement de la tension d'alimentation fournie au dispositif de mémoire en faisant fondre les fusibles l'un après l'autre sans faire fondre simultanément un certain nombre de fusibles correspondant aux signaux d'adresse lorsque le fusible pour désigner l'adresse de la cellule de mémoire défectueuse est fondu. C'est- à-dire que la présente invention consiste à inclure un sélecteur de fusible du dispositif de mémoire interne connecté aux broches d'adresse externes. De plus, selon la présente invention, le fusible spécifique est sélectionné et fondu par le sélecteur de fusible en faisant varier les signaux entrés sur les broches d'adresse externes. Ce par quoi, I'opération de sélection de fusible et l'opération de fusion de fusible sont effectuées jusqu'à N fois au maximum dans le cas o
il faut faire fondre N fusibles pour mémoriser l'adresse défectueuse.
Par conséquent, selon la présente invention, il est possible de réparer tous les défauts aussi bien dans l'état de plaquette que dans l'état mis sous boîtier, et il est également possible de réparer les défauts sans utiliser de plot, ou de broche à pression, additionnelle pour délivrer du courant pour l'opération de fusion de fusible puisque le niveau d'intensité
nécessaire pour effectuer l'opération de fusion de fusible est réduit.
Les caractéristiques et avantages de l'invention ressortiront d'ailleurs
de la description qui va suivre à titre d'exemple en se référant aux dessins
annexés, dans lesquels: la figure 1 est un schéma fonctionnel montrant un dispositif de mémoire à semi-conducteur non volatile utilisant un circuit de réparation de défauts selon la présente invention; la figure 2 est un schéma de circuit détaillé montrant un bloc de rangée montré à la figure 1; la figure 3 est un schéma de circuit détaillé montrant un décodeur de bloc redondant selon la présente invention; la figure 4 est un schéma de circuit montrant la production de signaux de sélection de ligne de donnée RRbO à RRb7 de la figure 3 la figure 5 est un schéma de circuit logique montrant la sortie de signaux de sélection de fusible RRWO à RRW8 de la figure 3; la figure 6 est un chronogramme fonctionnel de la figure 1 pour l'opération de programmation de redondance; la figure 7 est un schéma de circuit détaillé montrant un circuit pour bloquer une opération de décodage de rangée; la figure 8, qui est constituée des figures 8A et 8B, est un mode de réalisation du décodeur de bloc redondant 22 selon la présente invention et la figure 9 est un schéma de sortie montrant les sorties des signaux
de sélection de fusible RRWO à RRW8 montrés à la figure 8.
La figure 1 est un schéma fonctionnel montrant un dispositif de mémoire à semi-conducteur non volatile effaçable et programmable électriquement utilisant un circuit de réparation de défauts selon la présente
invention.
En tant que dispositif de mémoire non volatile effaçable et programmable électriquement (EEPROM), le dispositif de mémoire de la figure 1 comporte une matrice de cellules de mémoire 10 et une matrice de cellules redondantes 12 pour réparer les défauts. La matrice de cellules de mémoire 10 est divisée en 512 blocs de rangée BKO à BK511 et la matrice de cellules redondantes 12 en 8 blocs de rangée à RBKO à RBK7. Les blocs de rangée respectifs sont agencés dans la même rangée et sont composés
de 2.048 chaînes de cellules NON-ET qui se partagent des lignes de mot.
Les chaînes de cellules NON-ET sont connectées à des lignes de bit BL1 à BL2048 correspondantes. Comme une cellule de mémoire non effaçable et programmable électriquement normale, la cellule de mémoire a une structure de grille de commande/couche isolante/grille flottante/film d'oxyde à effet tunnel" sur un substrat fait d'un semi-conducteur. Les grilles de commande des cellules de mémoire sont chacune connectées aux lignes de mot correspondantes. Par conséquent, la matrice de cellules de mémoire 10 de la figure 1 possède 512 x 2.048 (= 16.777.216) cellules de mémoire et la matrice de cellules redondantes 12 possède 8 x 2.048 x 16 (= 262.144) cellules de mémoire. En outre, la matrice de cellules de mémoire 10 et la matrice de cellules redondantes 12 sont divisées en 8 blocs de colonne correspondant à 8 broches d'entrée/sortie de donnée 1/01 à 1/08. Chacun des blocs de colonne possède 256 lignes de bit BL1 à BL256, BL257 à BL512,..., BL1793 à BL2048 agencées dans la direction perpendiculaire aux lignes de mot qu'elles se partagent. Les blocs de colonne sont disposés parallèlement de sorte qu'une ligne de bit est sélectionnée dans les 8 blocs de colonne par l'adresse de colonne. Par conséquent, la broche d'entrée/sortie de donnée I/O à 1/08 devient un trajet par lequel entre ou
sort une donnée parallèle de 8 bits.
La figure 2 montre un schéma de circuit détaillé d'un bloc de rangée de rang i BKi. Le bloc de rangée BKi possède 2.048 chaînes de cellules NON-ET NU connectées chacune aux lignes de bit BL1 à BL2048. Une chaîne de cellules NON-ET est constituée de 16 cellules de mémoire MO à M15 dont les trajets de drain sont connectés en série entre une borne de source d'un premier transistor de sélection ST1 et une borne de drain d'un second transistor de sélection ST2. La borne de drain du premier transistor de sélection ST1 de la chaîne de cellules NON-ET est connectée à la ligne de bit et sa borne de grille est connectée en commun à une première ligne de sélection de chaîne SL1 alimentée avec un premier signal de sélection de chaîne SGL1 par l'intermédiaire d'un transistor de transmission BTO. En outre, la borne de source du second transistor de sélection ST2 est connectée à une ligne de source commune CSL et sa borne de grille est connectée en commun à la seconde ligne de sélection de chaîne SL2 entrant un second signal de sélection de chaîne SGL2 par l'intermédiaire du transistor de transmission BT17. Les lignes de mot WLO à WL15 entrent des signaux d'attaque de grille de commande CGO à CG15 par l'intermédiaire des transistors de transmission BT1 à BT16, les lignes de mot WLO à WL15 étant connectées de façon correspondante aux bornes de grille de
commande des cellules de mémoire M0 à M15 des chaînes de cellules NON-
ET. Les bornes de grille des transistors de transmission BTO à BT17 sont
commandées de façon commune par un signal de sélection de bloc BSC.
En revenant maintenant à la figure 1, I'attaque de la matrice de cellules de mémoire 10 est commandée par le décodeur de rangée 14 et celle de la matrice de cellules redondantes 12 est commandée par le décodeur de rangée redondant 16. Le décodeur de rangée 14 active l'un quelconque des blocs de rangée BKO à BK511 en fonction du signal de sélection de bloc BSCi entré depuis le décodeur de sélection de bloc 18. En outre, le décodeur de rangée 14 délivre les signaux d'attaque de grille de commande CGO à CG15, entrés depuis un prédécodeur de ligne de mot 20, aux lignes de mot WLO à WL15 du bloc de rangée sélectionné. Le décodeur de rangée redondant 16 active l'un quelconque des blocs de rangée RBKO à RBK7 de la matrice de cellules redondantes 12 en fonction des signaux de sélection de bloc redondant RRO à RR7 appliqués depuis le décodeur de sélection de bloc redondant 22. En outre, le décodeur de rangée redondant 16 délivre les signaux d'attaque de grille de commande CG0 à CG15, entrés depuis un prédécodeur de ligne de mot 20, aux lignes de mot WLO à WL15
du bloc de rangée sélectionné.
L'EEPROM montrée à la figure 1 entre/sort différentes sortes de données et elle entre les signaux d'adresse par l'intermédiaire d'un tampon d'entrée/sortie 24. Un tampon d'entrée de signaux de commande 26 entre des signaux de commande CE, WE, WP, RE, ALE et CLE. Dans le cas o le signal d'activation de verrou d'adresse ALE est activé au niveau "haut", le tampon d'entrée 24 fonctionne comme un dispositif pour entrer l'adresse. A ce moment, un signal d'adresse à 8 bits est simultanément entré dans un
tampon global 30 par l'intermédiaire des broches d'entrée/sortie 1/01 à 1/08.
Le tampon global 30 est commandé par le signal d'activation de verrou
d'adresse pour entrer ainsi les signaux d'adresse et diviser le signal entré.
Les signaux d'adresse AO à A7 sont transférés à un tampon d'adresse de colonne 32 et les autres signaux d'adresse A8 à A 20 sont transférés à un tampon d'adresse de rangée 34. En outre, dans le cas o le signal d'activation de verrou d'instruction CLE est activé au niveau "haut", le tampon d'entré/sortie 24 fonctionne comme un dispositif pour entrer un mot d'instruction. A ce moment, le mot d'instruction est entré dans le tampon global 30 par l'intermédiaire des broches d'entrée/sortie 1/01 à 1/08. Le tampon global 30 est commandé par le signal d'activation de verrou d'instruction pour entrer et transférer ainsi le signal d'instruction à un registre d'instruction 36. Le registre d'instruction 36 mémorise
temporairement et sort les mots d'instruction entrés.
Le tampon d'adresse de colonne 32 met en forme les signaux d'adresse de colonne entrés AO à A7 pour transférer ainsi les signaux AO à A7 et leurs signaux inversés AO à A7 au décodeur de colonne 38. Le décodeur de colonne 38 décode les signaux entrés et commande le décodeur de colonne et un sélecteur 40, de sorte que le décodeur de colonne 38 active les lignes de bit sélectionnées pour donner et recevoir réciproquement des données par l'intermédiaire du tampon d'entrée/sortie x de donnée 24 et des broches d'entrée/sortie 1/01 à 1/08. Le tampon d'adresse de rangée 34 met en forme les signaux d'adresse de rangée entrés A8 à A20 pour transférer ainsi les signaux A8 à Al1 et leurs signaux inversés A8 à A 1I au prédécodeur de ligne de mot 20 et pour transférer les signaux A12 à A20 et leurs signaux inversés A12 à A20 au prédécodeur de
ligne de mot 18.
Le décodeur de sélection de bloc 18 décode les signaux entrés pour sortir ainsi le signal de sélection de bloc BSCi pour activer l'un quelconque des blocs de rangée sélectionné parmi les blocs de rangée BK0 à BK511. Le prédécodeur de ligne de mot 20 décode les signaux entrés pour sortir ainsi
les signaux d'attaque de grille de commande CG0 à CG15.
Les mots d'instruction se rapportant à la lecture, I'effacement, et la programmation parmi les mots d'instruction sortis vers le registre d'instruction 36, sont entrés dans un générateur de signaux de commande fonctionnels 42. Le signal de commande de programmation de redondance RED est entré dans le décodeur de bloc 22, le signal RED commandant une opération pour écrire l'adresse du bloc de rangée contenant la cellule défectueuse. Le décodeur de bloc redondant 22 est un dispositif qui écrit lI'adresse du bloc de rangée contenant la cellule défectueuse. En outre, le décodeur de bloc redondant 22 entre les signaux d'adresse A0 à A6 et A12 à A20 lorsque le signal de commande RED est appliqué au niveau "bas". Ce par quoi, le décodeur de bloc redondant 22 mémorise l'adresse du bloc de rangée contenant la cellule défectueuse par l'opération de fusion des éléments fusibles désignés en fonction des signaux d'adresse A0 à A6 et A12 à A20. En outre, après la fin de l'opération de réparation de défaut, le décodeur de bloc redondant 22 contrôle si le signal de sélection de bloc désigné par les adresses de rangée A12 à A20/A12 à A20 est le même que celui de l'adresse de bloc défectueux écrit dans les adresses de rangée A12 à A20/A12 à A20. En fonction du résultat du contrôle, le décodeur de bloc redondant 22 détermine si le décodeur de bloc redondant 16 peut, ou non, être attaqué. Le circuit de blocage de fonctionnement de décodeur de rangée 44 sort un signal de commande Xd pour désactiver le décodeur de rangée 14 lorsque l'un quelconque des signaux de sélection de bloc redondant RRO à RR7 sorti dans le décodeur de bloc redondant 22 est activé. La figure 3 est un schéma de circuit détaillé montrant le décodeur de bloc redondant 22 selon la présente invention. Pour la commodité de l'explication, les lignes de signal CNO à CN7 disposées dans la direction des rangées sont appelées "lignes de donnée", tandis que les lignes de signal WO/WO à W8/W8 agencées dans la direction de colonnes sont appelées
"lignes de sélection de fusible".
Neuf éléments fusibles F1 2 à F20 et neuf éléments fusibles F1 2 à F20 sont connectés en parallèle aux lignes de donnée CNO à CN7, les neuf éléments fusibles F12 à F20 étant commandés par les sélections de fusible correspondantes WO à W8 agencées dans la direction des colonnes et les neuf éléments fusibles F1 2 à F20 étant commandés par les sélections de fusible correspondantes WO à W8. Chacun des éléments fusibles est constitué d'un fusible électrique (par exemple une tige de silicium polycristallin) dont une borne est connectée à la ligne de donnée correspondante, et d'un transistor à canal N dont le canal est raccordé entre l'autre borne du fusible et la tension de masse Vss et dont la borne de grille
est raccordée à la ligne de sélection de fusible correspondante.
Une borne des lignes de donnée CNO à CN7 est alimentée avec la tension d'alimentation Vcc par l'intermédiaire des canaux des transistors à canal P PT1 à PT7 et les autres bornes sont connectées à des amplificateurs de détection redondants 102. Les bornes de grille des transistors à canal P PT1 à PT7 sont commandées par les signaux de sélection de ligne de
donnée RRbO à RRb7 correspondants.
Les lignes de sélection de fusible WO à W8 sont chacune raccordées aux noeuds de sortie correspondants de huit portes NI 104 qui ensuite sortent les fonctions NI des huit signaux de sélection de fusible RRWO à ]() RRW8 et des signaux d'adresse de sélection de bloc A12 à A20. Les lignes de sélection de fusible WO à W8 sont chacune raccordées aux noeuds de sortie correspondants de huit portes NI 106 qui sortent ensuite la fonction NI des huit signaux de sélection de fusible RRWO à RRW8 et des signaux d'adresse de sélection de bloc A12 à A20. L'amplificateur de détection redondant 102 connecté à la ligne de donnée comprend un transistor à canal P 110 pour mise au niveau "haut", un transistor à canal N 112 pour mise au niveau "bas", et un transistor à canal N 1 1 6 pour mise au niveau "bas". Le canal du transistor à canal P 110 est connecté entre un noeud de sortie pour sortir le signal de sélection de bloc redondant RRi (i = 0 à 7) et sa borne de grille est connectée à l'entrée du signal inversé RED du signal de commande RED par l'intermédiaire d'un inverseur 108. Le canal du transistor à canal N 1 12 est connecté entre le noeud de sortie et la tension de masse et sa borne de grille est connectée pour entrer le signal inversé RED du signal de commande RED par l'intermédiaire de l'inverseur 108. Le canal du transistor à canal N 1 16 est connecté entre le noeud de sortie et les lignes de donnée CNi (i = O à 7) et sa borne de grille est connectée pour entrer le signal de commande RED par l'intermédiaire d'un inverseur 114 connecté à un noeud
de sortie de l'inverseur 108.
La figure 4 montre un générateur pour produire les signaux de
sélection de ligne de donnée RRbO à RRb7 délivrés au circuit de la figure 3.
En se référant à la figure 4, la porte NON-ET à 4 entrées 117 entre les signaux d'adresse AO/A0 à A2/A2 et le signal inversé RED du signal de commande de programmation de redondance RED et il sort ensuit le résultat de la fonction NON-ET comme signaux de sélection de ligne de donnée RRbi (i = O à 7), les signaux d'adresse A0/A0 à A2/A2 étant entrés depuis le tampon global 30, et le signal de commande de programmation de redondance RED étant entré depuis l'inverseur 118. En réalité, les huit circuits sont disposés dans le dispositif de mémoire et chacun des circuits, comme le montre le tableau 1, entre les huit signaux à 3 bits obtenus en il décodant les signaux d'adresse A0, A1, et A2, c'est-à-dire, I'un des signaux A0 A1 A2, A0 A1 A2,..., A0 A1 A2, et il sort également en commun le signal RED. En outre, les circuits sortent l'un quelconque des signaux RRb0, RRbl,..., RRb7. Par conséquent, il est possible de sortir l'un quelconque des signaux de sélection de ligne de donnée RRbi (i = 0 à 7) en changeant le niveau logique des signaux d'adresse A0/A0 à A2/A2 entrés. Dans le cas o le signal de commande de programmation de redondance RED est désactivé au niveau "haut" (c'est-à-dire, dans le cas o l'on n'est pas en mode de programmation de redondance), tous les signaux de sélection de ligne de donnée RRbi (i = 0 à 7) sont sortis au niveau "haut", dans le cas o le signal RED est activé au niveau "bas" (c'est-à-dire, dans le cas du mode de programmation de redondance), le signal de sélection de ligne de donnée est activé au niveau "bas" en fonction du changement de niveau
logique des signaux d'adresse comme le montre le tableau 1.
TABLEAU 1
Signal d'adresse Signal de sélection de ligne de A2 A1 A0 donnée sorti au niveau bas 0 0 0 RRbo 0 0 1 RRbl 0 1 0 RRb2 0 1 1 RRb3 1 0 0 RRb4 1 0 1 RRb5 1 1 0 RRb6 1 1 1 RRb7 La figure 5 montre un circuit produisant les signaux de sélection de fusible RRWO à RRW8. En se référant à la figure 5, la porte NON-ET à 4 entrées 120 entre les signaux d'adresse A3/A3 à A6/A6 délivrés par le tampon global 30 et elle transfère le résultat de la fonction NON-ET à I'inverseur 122. La porte NI 124 applique une fonction NI à la sortie de I'inverseur 122 avec le signal de commande de programmation de redondance RED et elle sort ensuite le résultat de la fonction NI comme signaux de sélection de fusible RRWj (j = O à 8). En réalité, les neuf circuits sont disposés dans le dispositif de mémoire et chacun des circuits, comme le montre le tableau 2, entre les neuf signaux à 4 bits obtenus en décodant les signaux d'adresse A3, A4, A5, et A6, c'est-à- dire, I'un des signaux A6 A5 A4 A3, A6 A5 A4A3, A6 A5 A4 A3,..., A6 A5 A4 A3, et il sort également en commun le signal RED. En outre, les circuits sortent l'un quelconque des signaux RRWO, RRW1,..... RRW8. Par conséquent, il est possible de sortir l'un quelconque des signaux de sélection de fusible RRWj (j = O à 8) en changeant le niveau logique des signaux d'adresse A3/A3 à A6/A6 entrés. Dans le cas o le signal de commande de programmation de redondance RED est désactivé au niveau "haut" (c'est-à-dire, dans le cas o l'on n'est pas en mode de programmation de redondance), tous les signaux de sélection de fusible RRWj (j = O à 8) sont sortis au niveau "bas", tandis que dans le cas o le signal RED est activé au niveau "bas" (c'est-à-dire, dans le cas du mode de programmation de redondance), seul le signal de décodage spécifique est sorti au niveau "bas" en fonction du changement de niveau logique des
signaux d'adresse comme le montre le tableau 2.
TABLEAU 2
Signal d'adresse Signal de sélection de fusible sorti A6 A5 A4 A3 au niveau bas
0 0 0 0 RRWO
0 0 0 1 RRW1
0 0 1 0 RRW2
0 0 1 1 RRW3
0 1 0 0 RRW4
0 1 0 1 RRW5
0 1 1 0 RRW6
0 1 1 1 RRW7
1 0 0 0 RRW8
La figure 6 est un chronogramme fonctionnel de l'opération de programmation de redondance de la figure 1. En ce qui concerne les figures 4 à 6, I'adresse de défaut est écrite comme suit dans le décodeur de bloc redondant 22 de la figure 3. Selon la présente invention, I'opération de fusion de fusibles est effectuée de manière sérielle, et non pas simultanément, dans le décodeur de bloc redondant 22 montré à la figure 3
de façon à écrire l'adresse du bloc de rangée défectueux.
Pour la commodité de l'explication de la présente invention, on expliquera le cas o il y a un bloc de rangée défectueux et un bloc de rangée redondant requis pour réparer le défaut. C'est-à-dire que dans le cas o le niveau logique de l'adresse de sélection de bloc A1 2 pour désigner le bloc de rangée défectueux parmi les blocs de rangée de l'adresse de mémoire est "1", et ceux des autres adresses de sélection de bloc A13 à A20 sont "0", le bloc de rangée défectueux est remplacé par le premier bloc de rangée redondant RBKO correspondant au signal de sélection de bloc
redondant RRO.
Pour commencer l'opération de programmation de redondance, on doit exécuter préalablement un traitement d'entrée du signal d'adresse pour sélectionner l'élément d'écriture du décodeur de bloc redondant. Le traitement d'entrée du signal d'adresse est le suivant. D'abord, le signal d'activation de verrou d'adresse ALE est appliqué au niveau "haut" et le
tampon d'entrée/sortie 24 est converti dans le mode d'entrée d'adresse.
Puis, les signaux d'adresse A0 à A7, A8 à A15 et A16 à A20 sont entrés sur les broches d'entrée/sortie I/01 à 1/08 et le signal de validation d'écriture WE est passé du niveau "bas" au niveau "haut". Puis, I'opération de changement est exécutée trois fois en entrant ainsi les signaux d'adresse
AO à A20 dans le tampon global 30.
Les signaux AO à A2 des signaux d'adresse sont utilisés pour créer les signaux de sélection de ligne de donnée. En outre, puisque la ligne CNO des lignes de donnée est destinée à faire fondre le fusible dans le décodeur de bloc redondant 22, comme le montre le tableau 1, les signaux d'adresse
"AO A1 A2" sont entrés sous la forme de "000".
Selon la présente invention, les signaux d'adresse "A3 A4 A5 A6" pour créer les signaux de sélection de fusible, comme le montre le tableau 2, sont entrés sous la forme de "0000" de sorte que le signal de sélection de fusible RRWO est mis au niveau "bas". On n'utilise pas les signaux d'adresse A7 à A 11 dans le mode de programmation d'adresse défectueuse. Les signaux d'adresse A12 à A20 pour désigner l'adresse du bloc de rangée entrent le niveau logique du signal A12 sous la forme de "1" et entrent également ceux des autres signaux A20 à A13 sous la forme de "0"
en fonction de l'adresse de celui des blocs de rangée qui est défectueux.
Après la fin de l'entrée d'adresse, on commence un traitement d'entrée du mot d'instruction de programmation de redondance. Le traitement d'entrée est le suivant. D'abords, le signal d'activation de verrou d'instruction CLE est mis au niveau "haut" et le tampon d'entrée/sortie 24 est placédans le mode d'entrée d'instruction après l'entrée du mot d'instruction CMD par l'intermédiaire des broches d'entrée/sortie de donnée 1/01 à 1/08, le signal de validation d'écriture WE est passé au niveau "bas" à partir du niveau "haut", de sorte que le mot d'instruction est entré dans le tampon global 30. Le mot d'instruction entré est mémorisé dans le registre d'instruction 36 et au contraire le signal de programmation de redondance
RED mis au niveau "bas" est sorti vers le registre d'instruction 36.
Le signal de commande de programmation de redondance RED est sorti au niveau "bas" et ensuite on commence le traitement de fusion de fusibles, c'est-à-dire, le traitement d'écriture de l'adresse défectueuse. En se référant à la figure 4, lorsque le signal de programmation de redondance RED est mis au niveau "bas" le signal de sélection de ligne de donnée RRb0 est mis au niveau "bas". En se référant de nouveau à la figure 3, le transistor à canal P PTO est rendu conducteur et la ligne de donnée CNO est ainsi chargée au niveau de la tension d'alimentation Vcc. A ce moment, puisque les signaux RRb1 à RRb7 sont désactivés au niveau "haut", les lignes de donnée CN1 à CN7 sont à l'état flottant. En outre, en se référant à la figure 5, si le signal de programmation de redondance RED est activé au niveau "bas", le signal de sélection de fusible RRWO est activé au niveau "bas". A ce moment, puisque les signaux RRW1 à RRW8 sont désactivés au niveau "haut", toutes les sélections de fusible correspondantes W1/W1 à
W8/W8 sont maintenues au niveau "bas".
Par conséquent, la porte NI 104 sort la fonction NI du signal RRWO activé au niveau "bas" et du signal d'adresse A12 entré comme niveau logique "1" au niveau "bas". En outre, la porte NI 106 sort la fonction NI du signal RRWO et du signal d'adresse A12 entré comme niveau logique "1" au niveau "haut". Ce par quoi, le transistor à canal N de l'élément d'écriture F12, dont la borne de grille est connectée à la ligne de sélection de fusible WO, est rendu conducteur, en commencçant ainsi à faire écouler du courant dans la borne de masse depuis la ligne de donnée CNO par l'intermédiaire du fusible et du canal du transistor à canal N. L'écoulement de courant dans le fusible a une valeur suffisante pour faire fondre le fusible. Puisque la tension délivrée à la ligne de donnée CNO est appliquée à un seul fusible sélectionné. A ce moment, si la tension d'alimentation appliquée de lI'extérieur du dispositif de mémoire est plus élevée que la tension d'alimentation normale (par exemple, si la tension d'alimentation normale est de 5 volts, on prévoit une tension d'alimentation de 9 volts pour la programmation de fusible), ceci est très efficace dans l'opération consistant à faire fondre le fusible de l'élément d'écriture F12. Avec l'opération de fusion de fusible, se termine le traitement d'écriture du bit le plus faible A12
des signaux de sélection d'adresse de bloc des blocs de rangée défectueux.
]6 Le traitement d'écriture des autres adresses de sélection de bloc s'effectue également comme ci-dessus. A ce moment, il est nécessaire de créer le signal RRWj (j = 0 à 8) pour qu'il soit ensuite activé au niveau "bas" en fixant les signaux d'adresse A0 à A2 et A7 à A20 et en faisant varier les autres signaux d'adresse A3 à A6. Ce par quoi, dans le cas o les lignes de sélection de fusible W1/-+...- W8/W8 sont activées, dans l'ordre, au niveau "bas", les fusibles correspondant aux niveaux logiques des adresses de sélection de bloc A12 à A20 sont fondus. D'après le traitement de fusion de fusibles ci-dessus, les fusibles F12 et F13 à F20 des éléments fusibles connectés à la ligne de donnée CN0 de la figure 3 sont
fondus et les autres fusibles F12 et F13 à F20 ne sont pas fondus.
Par conséquent, si le traitement de fusion de fusible a été effectué au total neuf fois, les neuf fusibles correspondant aux lignes de sélection de fusible W0 à W7 et W8 des fusibles connectés à la ligne de donnée CNO sont fondus et l'adresse du bloc de rangée défectueux est écrite dans le décodeur de bloc redondant 22, de sorte que l'adresse du bloc de rangée
défectueux est écrite dans le décodeur de bloc redondant 22.
D'après l'opération ci-dessus, après mémorisation de l'adresse du bloc défectueux dans l'opération d'accès normal, le traitement de substitution du bloc de rangée défectueux est le suivant. Dans le mode de fonctionnement normal, tous les signaux de sélection de fusible RRWj (j = 0 à 8) sont maintenus au niveau "bas" et tous les signaux de sélection de ligne de donnée RRbi (i = 0 à 7) sont maintenus au niveau "haut" puisque le signal de commande de programmation de redondance RED est désactivé au niveau "haut". Par conséquent, en se référant à la figure 3, les sorties des portes NI 104 et 106 entrant les signaux de sélection de fusible RRWO à RRW8 sont déterminés en fonction des niveaux logiques des signaux
d'adresse de sélection de bloc A12 à A20/A12 à A20 correspondants.
A ce moment, dans le cas o les signaux d'adresse de sélection de bloc A20 à A13 sont entrés comme niveau logique "0" et o l'autre signal d'adresse de sélection de bloc A12 est entré comme niveau logique "1" du même niveau que le signal d'adresse de sélection de bloc mémorisé dans le décodeur de bloc redondant 22, la ligne de donnée CN0 dans laquelle est mémorisée l'adresse de bloc de rangée défectueux devient flottante. Ainsi, le noeud de sortie de l'amplificateur de détection redondant 102 correspondant à la ligne de donnée CN0 flottante est chargé à la tension d'alimentation Vcc par l'intermédiaire du transistor à canal N 110, de sorte
que le signal de sélection de bloc redondant RR0 est sorti au niveau "haut".
Cependant, la tension de masse et le trajet de courant sont formés par les lignes de sélection de fusible W0 à W8 ou W0 à W8 activées au niveau "haut" par les signaux d'adresse A1 2 à A20 ou A1 2 à A20 dans toutes les lignes de donnée CN1 à CN7 dans lesquelles l'opération de fusion de fusibles n'est pas effectuée. Par conséquent, les noeuds de sortie des amplificateurs de détection redondants correspondant aux lignes de données CN1 à CN7 sont déchargés à la tension de la masse Vss. Ce par quoi, les noeuds de sortie des amplificateurs de détection redondants 102 correspondant aux lignes de donnée CN1 à CN7 sont déchargés à la tension de référence Vss par l'intermédiaire du transistor à canal N 116, et tous les signaux de sélection de bloc redondant RR1 à RR7 sont ainsi sortis au
niveau "bas".
A ce moment, le circuit de blocage de fonctionnement de décodeur de rangée 44 sort le signal Xd au niveau "bas" pour désactiver ainsi le décodeur de rangée 14 en fonction de celui des signaux de sélection de bloc redondant RRO qui est sorti au niveau "haut". Par conséquent, la substitution du bloc de rangée défectueux s'effectue en sélectionnant le
bloc de rangée à l'intérieur de la matrice de cellules redondantes 12.
La figure 7 est une vue détaillée montrant le circuit de blocage de fonctionnement de décodeur de rangée 44 pour sortir le signal de commande Xd qui bloque le fonctionnement du décodeur de rangée correspondant à la matrice de cellules de mémoire lorsque le bloc de rangée défectueux est sélectionné. A la figure 7, la porte NI 126 exécute la fonction NI des signaux de sélection de bloc redondant RRO à RR7 pour Ix
sortir ainsi le signal traité par fonction NI comme signal de commande Xd.
Par conséquent, si l'un quelconque des signaux de sélection de bloc redondant est sorti au niveau "haut", le signal de commande Xd vient au
niveau "bas".
La figure 8, qui est constituée des figures 8A et 8B reliées parallèlement l'une à l'autre, est une vue montrant l'autre mode de réalisation du décodeur de bloc redondant 22 selon la présente invention. En se référant à la figure 8, dans les lignes de donnée CN0 à CN7 disposées dans le sens des rangées, les neuf éléments fusibles F12' à F20' et les neuf éléments fusibles F1 2' à F20' sont connectés les uns aux autres, les neuf éléments fusibles F1 2' à F20' étant commandés par les lignes de sélection de fusible W0 à W8 correspondantes disposées dans le sens des rangées et les lignes de sélection de fusible R0 à R8 pour la lecture, et les neuf éléments fusibles F12' à F20' étant commandés par les lignes de sélection de fusible WO à W8 et les lignes de sélection de fusible RO à R8 correspondantes. Les éléments fusibles comprennent le fusible 200 dont une borne est connectée à la ligne de donnée correspondante, un transistor à canal N 201 dont le canal est connecté entre l'autre borne du fusible 200 et la borne de tension de masse et dont la borne de grille est connectée aux lignes de sélection de fusible Wj/Wj (j = 0 à 8), un transistor à canal N 202 dont le canal est connecté d'un côté à l'autre borne du fusible 200 et dont la borne de grille est connectée aux lignes de sélection de fusible Rj/Rj (j = 0 à 8), et un transistor à canal N 203 dont le canal est connecté entre l'autre côté du transistor à canal N 202 et la borne de tension de masse et dont la borne de grille est connectée au signal de commande de
programmation de redondance RED.
Une borne des lignes de donnée CNO à CN7 est alimentée avec la tension d'alimentation Vcc par l'intermédiaire des canaux de transistors à canal P PT1 à PT7 et leurs autres bornes sont chacune connectées aux amplificateurs de détection redondants 102. Les bornes de grille des transistors à canal P PT1 à PT7 sont commandées par les signaux de sélection de ligne de donnée RRbO à RRb7 correspondants. Les signaux de sélections de ligne de donnée RRbO à RRb7 sont les mêmes que ceux de la figure 3. Comme le montre le tableau 1, l'un quelconque des signaux de sélections de ligne de donnée est activé au niveau "bas" par le décodage des signaux d'adresse AO à A7 pendant le mode de programmation de redondance. En outre, puisque l'amplificateur de détection redondant 102 a la même fonction que celui de la figure 3, on n'en donnera pas d'explication supplémentaire. Les lignes de sélection de fusible WO à W8 sont chacune connectées au noeud de sortie correspondant des huit portes NI 104 pour sortir une seule fonction NI des huit signaux de sélection de fusible RRWO à RRW8 et des signaux d'adresse de sélection de bloc A12 à A20. Les autres lignes de sélection de fusible WO à W8 sont chacune connectées au noeud de sortie correspondant des huit portes NI 106 pour sortir une seule fonction NI des huit signaux de sélection de fusible RRWO à RRW8 et des signaux d'adresse de sélection de bloc A1 2 à A20. Les lignes de sélection de fusible RO à R8 entrent le niveau inversé des signaux d'adresse A12 à A20 correspondants, tandis que les autres lignes de sélection de fusible RO à R8 entrent également le niveau inversé des signaux d'adresse A12 à A20
correspondants.
La figure 9 montre un circuit produisant les signaux de sélection de fusible RRWO à RRW8 montrés à la figure 8. En se référant à la figure 9, une porte NON-ET à 4 entrées 128 entre les signaux d'adresse A3/A3 à
A6/A6 entrés depuis le tampon global 30 et elle transfère la fonction NON-
ET des entrées à une porte NI 130. La porte NI 130 entre une sortie de la porte NON-ET 128 et le signal de commande de programmation de
redondance RED et transfère la fonction NI des entrées à I'inverseur 132.
Alors, la sortie de l'inverseur 132 est sortie comme signal de décodage de ligne de sélection de fusible RRWj (j = O à 8). Dans le cas o le signal de commande de programmation de redondance RED est désactivé au niveau "haut", tous les signaux de sélection de fusible RRWj (j = 0 à 8) sont sortis 2() au niveau "haut". Cependant, dans le cas o le signal de commande de programmation de redondance RED est activé au niveau "bas", c'est-à-dire, le mode de programmation de redondance, comme le montre le tableau 2, seul le signal de décodage spécifique est sorti au niveau "bas" en fonction des niveaux logiques des signaux d'adresse. Par conséquent, il est possible de sortir l'un quelconque des signaux de sélection de fusible RRWj (j = O à 8) au niveau "bas" en changeant les niveaux logiques des signaux d'adresse A3/A3 à A6/A6 entrés. En outre, de la même manière qu'à la figure 3, il est possible de sélectionner de façon sérielle et d'attaquer une paire de lignes
de sélection de fusible.
De même, le traitement de mémorisation de l'adresse défectueuse de la figure 8 est le suivant. Pendant la réparation du défaut, le signal d'adresse et le mot d'instruction sont entrés de façon identique à celle de la figure 3 selon le premier mode de réalisation. Par conséquent, de la même manière qu'à la figure 3, on va expliquer le cas o l'adresse de défaut est
mémorisée dans les éléments fusibles connectés à la ligne de donnée CNO.
Après la fin des entrées des signaux d'adresse, comme le montre le tableau 2, si le signal de sélection de ligne de donnée RRbO est sorti au niveau "bas" et si les autres signaux RRbl à RRb7 sont sortis au niveau "haut", la ligne de donnée CNO passe à la tension d'alimentation Vcc par l'intermédiaire du transistor MOS (semi- conducteur à oxyde métallique) à canal P PTO, et les autres lignes de donnée CN1 à CN7 sont flottantes. De plus, comme le montre le tableau 1, le signal de sélection de fusible RRWO est sorti au niveau "bas" et les autres signaux RRWl à RRW8 sont sortis au niveau "haut", de sorte que la ligne de sélection de fusible WO/WO et la ligne de sélection de fusible RO/RO sont commandées par le niveau logique de l'adresse A12 et que le reste des lignes de sélection de fusible W1/W1 à W8/W8 et des autres lignes de sélection de fusible R1/R1 à R8/R8 sont flottantes. Puis, si le signal de commande de programmation de redondance RED est activé au niveau "bas" en fonction de l'entrée du mot d'instruction, les transistors à canal N 203 des éléments fusibles sont bloqués, de sorte que la borne de source du transistor à canal N 102 est flottante. Par conséquent, les lignes de sélection de fusible R0/R0 à R8/R8 n'influencent pas l'opération de programmation. Par conséquent, le transistor à canal N 201 est rendu conducteur pour faire fondre ainsi le fusible en fonction des lignes de sélection de fusible W0 ou WO qui sont sorties au niveau "haut"
par le même traitement que celui du mode de réalisation de la figure 3.
A la figure 8, en fonctionnement d'accès normal après réparation du défaut, tous les signaux de sélection de fusible RRWO à RRW8 sont sortis au niveau "haut" et toutes les lignes de sélection de fusible WO/WO à W8/W8 sont ainsi déchargées au niveau de tension de la masse, de sorte que tous les transistors à canal N 201 sont bloqués. Par conséquent, il n'y a aucune influence sur l'opération de lecture. En outre, le transistor à canal N 202 est rendu conducteur en fonction des lignes de sélection de fusible RO/RO à R8/R8 sélectionnées, et la ligne de donnée est ainsi déchargée ou chargée en fonction du fait que l'opération de fusion de fusible est effectuée
ou non.
Par conséquent, dans le décodeur de bloc redondant de la figure 8, le transistor à canal N 201 est rendu conducteur en fonction des lignes de sélection de fusion WO/WO à W8/W8 sélectionnées au niveau "haut" pendant l'opération de réparation de défaut, de sorte que l'opération de fusion de fusible s'effectue. Dans le fonctionnement d'accès normal, le transistor à canal N 202 est rendu conducteur en fonction des lignes de sélection de fusible RO/RO à R8/R8 sélectionnées au niveau "haut", de sorte que les lignes de donnée sont déchargées ou chargées en fonction du fait que l'opération de fusion de fusible est effectuée ou non. Ainsi, le décodeur de bloc redondant montré à la figure 8 mémorise l'adresse défectueuse, c'est-à-dire qu'il effectue l'opération de fusion de fusibles, en effectuant les neuf opérations de fusion de fusible comme à la figure 3. Après réparation du défaut, dans le traitement de détection de l'adresse de défaut d'après l'opération de sélection de bloc normal, I'opération de détection du fait que le fusible est fondu ou non, s'effectue en fonction des lignes de sélection de
fusible RO/RO à R8/R8.
Comme mentionné ci-dessus, dans la présente invention, le sélecteur de fusible est inclus dans le dispositif de mémoire connecté aux broches d'adresse externes. En outre, le fusible spécifique est sélectionné et fondu par le sélecteur de fusible. De plus, selon la présente invention, il est possible de fondre de manière électrique le fusible aussi bien à l'état de plaquette qu'à l'état mis sous boîtier sans utiliser de plot d'entrée additionnel en sélectionnant et en faisant fondre le fusible à l'aide de la
variation des signaux entrés sur les broches d'adresse externes.
Claims (3)
1. Circuit de mémorisation d'adresse de défaut d'un dispositif de mémoire à semi-conducteur caractérisé en ce qu'il comprend: des noeuds de charge connectés parallèlement à un certain nombre de fusibles électriques (F12 à F20); un moyen pour sortir un signal de mémorisation d'une adresse de défaut en réponse à un signal de commande externe; un moyen pour délivrer du courant audit noeud de charge en réponse audit signal de mémorisation de ladite adresse de défaut; un amplificateur de détection redondant (102) pour sortir un signal d'attaque de bloc redondant pour remplacer une adresse de défaut en réponse à un niveau logique dudit noeud de charge; un moyen de commande pour décoder un signal d'adresse (A0 à A20) délivré depuis l'extérieur dudit dispositif de mémoire, de telle manière qu'un trajet de courant soit formé dans un fusible sélectionné et que ledit fusible soit fondu par le courant délivré à partir dudit noeud de charge, ledit moyen de commande étant activé par ledit signal de mémorisation de ladite
adresse de défaut.
2. Circuit de mémorisation d'adresse de défaut d'un dispositif de mémoire à semi-conducteur selon la revendication 1, caractérisé en ce que lesdits signaux d'adresse (A0 à A20) sont délivrés par l'intermédiaire
d'une broche de délivrance de signaux d'adresse (I/O01 à 1/08).
3. Procédé pour mémoriser une adresse de défaut d'un dispositif de mémoire à semi-conducteur comportant un certain nombre de noeuds de charge pouvant être chargés à une première tension (Vcc), dont chacun comporte une partie de mémorisation d'adresse de défaut, connectés à une seconde tension (Vss) par l'intermédiaire de N fusibles (F12 à F20) correspondant à des signaux d'adresse à N bits pour désigner des cellules défectueuses, ledit procédé comprenant les étapes: de délivrance de ladite première tension (Vcc) à l'un quelconque desdits noeuds de charge en décodant la première information de localisation appliquée depuis l'extérieur dudit dispositif de mémoire; et la délivrance desdites première (Vcc) et seconde (Vss) tensions à l'un quelconque d'un certain nombre de fusibles (F12 à F20) connectés audit noeud de charge sélectionné en décodant la seconde information de position appliquée depuis l'extérieur dudit dispositif de mémoire afin d'effectuer l'opération de fusion de fusible, caractérisé en ce que ladite étape de délivrance desdites première (Vcc) et seconde (Vss) tensions est répétée pour N fusibles (F1 2 à F20) en modifiant de façon sérielle ladite
seconde information de localisation.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940007549A KR0119888B1 (ko) | 1994-04-11 | 1994-04-11 | 반도체 메모리장치의 결함구제방법 및 그 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2718560A1 true FR2718560A1 (fr) | 1995-10-13 |
| FR2718560B1 FR2718560B1 (fr) | 1997-06-20 |
Family
ID=19380789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9504239A Expired - Lifetime FR2718560B1 (fr) | 1994-04-11 | 1995-04-10 | Procédé et circuit pour réparer un défaut dans un dispositif de mémoire à semi-conducteur. |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5548555A (fr) |
| JP (1) | JP2777083B2 (fr) |
| KR (1) | KR0119888B1 (fr) |
| CN (1) | CN1037721C (fr) |
| DE (1) | DE19513789C2 (fr) |
| FR (1) | FR2718560B1 (fr) |
| IT (1) | IT1273529B (fr) |
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| JPH07287992A (ja) | 1995-10-31 |
| JP2777083B2 (ja) | 1998-07-16 |
| ITMI950731A0 (it) | 1995-04-07 |
| CN1037721C (zh) | 1998-03-11 |
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