CN1249828A - 具有冗余电路的数据存储器 - Google Patents

Abstract

本发明涉及一种数据存储器,它含有下列特征:－至少一个含有存储单元的存储单元组,－含有至少一个冗余存储单元的冗余电路,－冗余选择线选择电路,它含有至少一个可以存储赋值信息的赋值存储器,根据赋值信息至少一个冗余存储单元可被分配给至少一个存储单元,以及－赋值存储器,含有具有缓冲存储器的赋值存储单元,缓冲存储器用来保持赋值信息。在已知的数据存储器中,取决于所使用的编程方法,将冗余存储单元分配给存储单元需要较长的编程时间。在根据本发明的数据存储器中,赋值信息可以由缓冲存储器传递进入赋值存储单元。其结果是,冗余存储单元可以被快速地并且低能耗地分配给有缺陷的存储单元。

Description

具有冗余电路的数据存储器

本发明涉及一种数据存储器，它具有下列特征：

—至少一种含有若干存储单元的存储单元组，其中有可能通过给设置在存储单元区域内的一些选择线施加至少一个选择信号选择存储单元，这些选择线可包括字线和/或位线，

—一种含有至少一个冗余存储单元的冗余电路，其中有可能通过给设置在冗余存储单元区域内的一些冗余选择线施加至少一个冗余选择信号，选择冗余存储单元，这些冗余选择线可包括冗余字线和/或冗余位线，

—一种含有至少一个赋值存储器的冗余选择线选择电路，赋值信息可被存储于赋值存储器中，其中冗余选择线选择电路是这样设计的，根据赋值信息，至少一条冗余选择线可被分配给至少一条选择线，

—赋值存储器含有一带有缓冲存储器的赋值存储单元，缓冲存储器的目的在于保持赋值信息，

—赋值存储器是这样设计的，在数据存储器的一种工作模式中，赋值信息可由赋值存储单元传递进入缓冲存储器。

许多数据存储器以及，特别是，半导体数据存储器常常按下述方法制造。首先，大量的数据存储器被制造在一基片区域上，这被称作晶片。在晶片制造完成后，对各个数据存储器进行测试，尤其是特别在于存储单元组的存储单元和冗余电路的冗余存储单元工作是否正常。在这种情况下，一个每次不同的数值被重复地写入每个存储单元中或每个冗余存储单元中，通过随后的读操作，检查受检的存储单元或冗余存储单元是否可以被正常地写入。如果一个有缺陷的存储单元被确定，冗余选择线选择电路则被这样编程，即不可用的存储单元被分配一个工作正常的冗余存储单元。这样运行，使被分配的冗余存储单元替代检测为有缺陷的存储单元的功能。根据冗余选择线选择电路的特殊设计，被分配的冗余存储单元可以被这样寻址，即从外部得出存储单元组只含有正常工作的存储单元的印象。

在一随后的步骤中，晶片被分割为单个的数据存储器。其后，单个数据存储器被安装在外壳中，并再次接受测试，只有在此之后，数据存储器才按类型被交出。

US-A 5 200 922公开的此种类型数据存储器含有一些冗余选择线选择电路，这些选择电路含有若干静态存储单元以便存储赋值信息，并据此在运行过程中，一冗余存储单元被分配给一有缺陷的存储单元。这些存储单元的编程需要较高的电压，其结果是，在此种类型数据存储器的情况下需要附加的电路费用。此外，取决于所采用的编程方法，当分配冗余存储单元给存储单元时，需要较长的编程时间。由于在测试此种类型数据存储器时，同样需要检测冗余存储单元的正常功能，并且这是通过对冗余存储单元重复地改编程序进行的，因而干扰很大。在大量冗余存储单元的情况下，编程时间需要叠加，其结果是，检测特别费时间。同样，检测导致高功率消耗。此外，在赋值存储器区域内设置有锁存器，在此种类型数据存储器工作过程中，信息由赋值存储器写入锁存器。总之，此种类型数据存储器制造起来非常昂贵。

因此，本发明的目的在于提供一种具有简单结构的数据存储器，在此情况下，冗余存储单元能够快速、简单，并且低功耗地分配给有缺陷的存储单元。

借助这样一个事实，本发明的任务得以实现，即赋值存储器是这样设计的，在数据存储器的一种编程模式下，赋值信息可由缓冲存储器传递进入赋值存储单元。

在这种情况下尤其规定，存储于缓冲存储器或锁存器中的信息是一数值，该值由数据存储器的外部规定，并且随一特殊信号而定，该值以非易失的方式传递进入赋值存储单元，该存储单元被设计为，例如，电可擦单元或EEPROM单元。结果是，一个电路既可以在一个“非易失影像RAM”(NVM shadow RAM)状态下也可以在—假定仅使用锁存器的“普通RAM”的状态下工作。纯RAM操作明显地便于数据存储器元件的检测，而NVM影像机制甚至没有外部电压得到设置。根据本发明的设计更为有利之处在于，赋值存储器的每一个比特仅需要一个单一的赋值存储单元，此外该单元还特别易于编程。

在此情况下，在本发明更为有利的改进中，借助在控制栅极的负电压，赋值存储器中的非易失性单元可被编程。其结果是，赋值存储器即特别易于在快速存储器内部通过负控制栅极编程电压来实现。

此外，在此情况下其优点在于，如果数据存储器设计为，当数据存储器被首次激活时，赋值存储单元存储的赋值信息被写入锁存器，在随后的操作中仅只还访问在锁存器中存在的赋值信息。于是，操作根据本发明的数据存储器只需要非常低的电流，这是由于只出现一次高电流消耗，特别是在接通数据存储器，读出赋值存储器时。

由于在存储器测试和将冗余存储单元分配给存储单元的过程中使用了快速反应的锁存器，而赋值信息可静态地存储在赋值存储单元中，上述操作方式证明对测试的目的来讲是省时间的。因此，冗余赋值也可以快速改变用于测试目的，其中赋值状态在测试后从锁存器永久地写入赋值存储单元是十分有用的。此外这是非常重要的，即，特别是在改变锁存器状态时无需高电压，这还将减小电路系统费用。

如果赋值存储单元和/或用于赋值存储单元的控制电路如此设计，即它可以，特别是在控制栅极，可用正电压擦除并且可用负电压编程，或是擦除和编程，那么它可以与具有负编程电压的快速数据存储器一起特别有利地用于字线冗余电路。

对于本发明的赋值存储单元使用快速存储单元是有利的，这些快速存储单元在使用Fowler-Nordheim隧道电流的条件下可擦除或可编程。这在，例如，FLOTOX EEPROM中是已知的，这一技术同样应用于电可擦存储器，特别是在0.5μm CMOS技术中。

在有利的改进中，赋值存储单元都被设计为叠栅单元，它的制造有利于利用面积。在赋值存储单元设计为分栅单元情况下，其优点在于特别简单的电路，却又防止了与超级过量擦除效应(over-erase-Effekten)一起的串联栅长的工艺波动产生的漏电流。

此外，提供至少一个地址译码器，它连接在地址总线和导向存储单元的选择线之间，其中地址译码器有利地设计为，根据出现在地址总线上的地址可选择一条或多条选择线。而且，提供一个冗余地址译码器，它连接在地址总线和导向冗余存储单元的冗余选择线之间，其中冗余地址译码器被设计为，根据出现在地址总线上的地址可选择一条或多条冗余选择线。此外，冗余选择线选择电路优选设置在冗余地址译码器区域内。如上设计的数据存储器证明特别有利，这是由于冗余选择线选择电路，不仅在冗余存储单元被分配给有缺陷的存储单元的编程状态，而且在相应的冗余存储单元替代有缺陷的存储单元的操作状态都易于操作。特别是，在编程状态冗余选择线选择电路，由相连的地址总线经相同的地址线，在操作过程中，冗余存储单元经此地址线被存取，得到分别将被替代的存储单元的地址。这样减少了大量电路系统费用。

在特别有利的方式中，根据本发明的数据存储器设计为带有可被冗余地址译码器去激活的地址译码器。这就防止了信息的带有错误的读出，这是由于当冗余存储单元被存取时，存储单元无论如何无法被存取。此外数据存储器的可靠性提高了。

此外，如果数据存储器具备下列特征，则特别有利：

—地址总线设计成带有若干地址总线导线的并行地址总线，

—赋值存储器具有赋值存储单元，赋值存储单元的数量等于地址总线导线的数量。

其结果在于，在数据存储器的赋值存储器的编程模式和工作模式中得到在地址总线上出现的地址的简单译码。在有利的方式中，大量按上述设计的赋值存储器是瞬间提供的，其中每个赋值存储器继而有至少一个具有有效化地址线的有效化存储单元。这样，每个冗余选择线，例如，一条冗余字线被精确地分配一个带有全套赋值存储单元以及带有有效化存储单元的赋值存储器，其中所有这些赋值存储器并行连接到地址总线。从而，每个赋值存储器接收瞬时出现在地址总线上的地址，假定赋值存储单元适当编程，各个赋值存储器可分配给出现在地址总线上的特定地址。因此，由有效化存储单元的适当编程可以确保，只有所希望的赋值存储器响应瞬时出现在地址总线上的地址。

上述说明的，根据本发明的数据存储器的结构，首先在数据存储器正常工作的情况下证明是有利的，其中数据存储器是可存取的。特别对于根据本发明的数据存储器的赋值存储器的简单编程，该存储器具有下述特征：

—冗余选择线选择电路含有不只一个，而是大量的并且，特别是，静态赋值存储器，用于保持赋值信息，以及

—赋值地址线提供在赋值存储单元区域内，其中它有可能通过给至少一条赋值地址线施加至少一个赋值地址信号选择至少一个赋值存储器。

由于本发明的上述扩展，在编程过程中多个赋值存储器之一可被容易地选择。

在这种情况下，提供至少一个赋值存储选择译码器是有利的，译码器连接在一条赋值地址总线和赋值地址线中间并且是这样设计的，根据出现在赋值地址总线上的地址一条或多条赋值地址线可被选择。在这种情况下，赋值存储选择电路可被设计为时序电路，该电路将到达并行总线的编码赋值存储地址转换为出现在各个赋值存储器的信号。

在如上设计的本发明的对象的情况下，一单一地址总线确保存取存储单元组和冗余存储单元，同时借助赋值地址总线，那些必须被编程以便将冗余存储单元分配给存储单元的赋值存储单元被寻址。

在本发明一项特别易于操作的实施例中，赋值存储器由存储于每个赋值存储器中的将被替代的另一个存储单元的地址编程，赋值存储选择译码器用于选择哪个赋值存储器代替寻址将被替代的特定存储单元。在这种情况下，出现在地址总线上的，用于将被替代的存储单元的选择信号直接共用为用于赋值存储器的编程信号，它通过适当的互连确保，总是当时只有一个赋值存储器用一条地址编程。在这种结构中本发明的优点在于，出现在地址总线上的低强度信号已足以给赋值存储器提供赋值信息。在现有技术中，这是不可能的，而是必须具有高的独立产生的编程电压用于编程冗余选择线选择电路。

借助实施例，本发明用附图更为详细地说明，其中：

图1示出根据本发明的数据存储器的方框图，

图2示出说明根据本发明的数据存储器中结合一个锁存器的赋值存储单元工作模式的简化方框图，

图3示出图1中数据存储器的冗余地址译码器的方框图，

图4示出图3中赋值存储选择译码器的方框图，

图5示出图3中冗余地址译码器的赋值存储器的方框图，

图6示出图5中赋值存储器的赋值存储单元的电路图，

图7更为详尽地示出，图6中所示赋值存储单元的读出电路，

图8示出设计为叠栅单元的赋值存储单元，以及

图9示出设计为分栅单元的赋值存储单元。

图1示出根据本发明的数据存储器1，它制造在此视图中未示出的半导体基片上。

数据存储器1含有一存储单元组2，该组可以是，例如，DRAM，SRAM，EEPROM，Flash或FRAM。存储单元组2含有相互垂直延伸的字线XSEL0至XSELn，以及位线YSEL0至YSELn。存储单元组2中的各个存储单元可以通过施加适当的选择信号经字线和位线选择。其中，图1只示出一个单一的存储单元S1，通过字线XSEL0和位线YSEL0的选择该存储单元S1可被选择。属于存储单元组的选择电路，例如电平变换器，在此视图中未示出。

数据存储器1还含有一冗余存储单元组3，该区域含有冗余字线RXSEL0至RXSEL3。此外，冗余存储单元组3也使用存储单元组2的位线YSEL0至YSELn。冗余存储单元组3的冗余存储单元可以经冗余字线RXSEL0至RXSEL3和位线YSEL1至YSELN选择。图1中只示出一个冗余存储单元RS1，它可以通过给字线RXSEL0和位线YSEL0施加适当的信号被选择。此外，数据存储器1含有地址译码器4用于存储单元组2的字线XSEL0至XSELn。地址译码器4接收来自并行总线5的地址数据，地址总线含有大量并行地址线，在附图中是用加在地址总线5上的一个斜线表示的。地址译码器4将出现在地址总线5上的地址转换为直至XSELn各字线的选择信号。为此，地址译码器4按常规设计，在此不再详述。地址译码器4还含有一去激活输入线6。如果逻辑信号“1”施加给去激活输入线6，所有信号XSEL0至XSELn均被设置为逻辑“0”。

数据存储器1最后还含有一冗余地址译码器7，译码器依据其内部编程和来自地址总线5的地址数据而控制选择冗余字线RXSEL0至RXSEL3。冗余地址译码器7与地址译码器4的去激活输入线6连接，特别是以这种方式，地址译码器可以被冗余地址译码器7去激活。为了冗余地址译码器7的编程和操作，它含有一赋值地址总线8和各种编程控制信号，借此编程控制信号PROGN，READ，ENA和LOADN可被输入冗余地址译码器7。

图1中作为字线XSEL0至XSELn的实例提供包括冗余存储单元组3和冗余地址译码器7的冗余电路。同样还可提供用于位线YSEL0至YSELn的冗余电路。这一用于位线的冗余电路，由于简化的表示，在此视图中未示出。

图2示出数据存储器中根据本发明的赋值存储单元的基本操作原理，该单元在此被设为快速存储单元(F1ash-Zelle)150，以及缓冲存储器或锁存器151。选择数据(也就是说该数据规定，赋值存储单元含有特定状态“0”或“1”)借助信号LOAD由输入总线<data>载入锁存器151。锁存器151的输出是冗余译码器的部分控制，其中冗余译码器包含由快速存储单元150和锁存器151组成的若干“寄存器”，对应于冗余选择线的数量，并且对应于用于存取数据存储器的数据总线导线的数量。全部寄存器的输出共同代表了冗余译码器编程的当时状态。锁存器的信息借助信号PROG以非易失方式编入快速存储单元。该非易失信息借助信号READ再次传递进入锁存器，例如当为启动数据存储器首先提供电源时。

图3更为详细地示出图1中的冗余地址译码器7。冗余地址译码器7的操作区域的中心组成部件为四个赋值存储器10，11，12和13，它们各自在输出侧与冗余字线RXSEL0至RXSEL3中的一条相连。在输入侧，赋值存储器10，11，12和13与地址总线5连接。此外，每个赋值存储器10，11，12和13均与提供信号ENA的激活线连接。

提供去激活时序电路14用于为地址译码器4的去激活输入线6产生去激活信号DIS。去激活时序电路14含有两个与非门，每个门含有两个输入端，一个与非门在输入侧与冗余字线RXSEL0和RXSEL1连接，而另一与非门在输入侧与冗余字线RXSEL2和RXSEL3连接。与非门的输出端引向或非门的两个输入端，或非门产生信号DIS。

同赋值存储器10，11，12和13，以及同去激活时序电路14一起，地址总线5形成冗余地址译码器7的工作区域，译码器工作区域在数据存储器1的正常工作时是激活的。显然，增加冗余字线RXSEL的数量必须在冗余地址译码器7中增加赋值存储器的数量。但是，在本发明的实施例中只提供了四条冗余字线。

冗余地址译码器7还含有一编程区域，该区域仅在数据存储器1的编程模式下是激活的。为此目的，数据存储器1含有赋值地址译码器15，该译码器在输入侧与赋值地址总线8和控制线LOADN连接。根据赋值地址总线8上的适当的赋值地址信号输入，以及信号LOADN输入，四个赋值存储器10，11，12和13中的一个被激活用于编程操作。为此目的，冗余地址译码器15含有四条输出线16，它们用Y0，Y1，Y2和Y3表示，并引向赋值存储器10，11，12和13的激活输入LOAD。此外，外部编程信号和控制信号PROGN和ENA被引向赋值存储器10，11，12和13。

此外，赋值存储器10，11，12和13分别含有三个输入ZE，它们由可操纵的驱动电路17(WLDRIV)分别经一选择组23提供编程电压，选择组由三个快速存储单元24组成，特别是它们的极性取决于冗余译码器7所需要的操作模式。由驱动电路17提供给输入ZE(用作赋值存储单元的快速存储单元的控制栅)的[遗漏-泽校注]按下述方法产生：

操作条件	编程	擦除	静止	读出
					VCG	-12V(在非选择状态为0V)	15V	0V	2.5V

驱动电路17的确切运行方式在此未示出。

图4更为详细地示出图3中的赋值地址译码器15。如同可以看到的，赋值地址译码器15含有四个与非门，每个门含有两个输入端，如图4所示，两个输入端与两个反向器连接，以形成赋值地址译码器时序电路18。在该视图中可以特别清晰地看到，赋值地址总线8只含有两个赋值地址线ZADR0和ZADR1。用于四条输出线16的信号由赋值地址总线8的两个分别二进制编码的赋值地址线产生，特别是通过分别给一个或非门20输送与非门的一个输出和外部编程信号LOADN来产生。每个或非门20的一个输出产生用于输出线Y0，Y1，Y2和Y3信号中的一个。其结果是，如图4所示，赋值地址总线8上的赋值地址信号“00”是这样转换的，逻辑电平“1”出现在输出线Y0上，而对于剩余输出线Y1，Y2和Y3出现逻辑电平“0”。

图5更为详细地示出图3中的赋值存储器10。在该视图中可以特别清晰地看到，引向赋值存储器10的地址总线5在此只包含两条地址线ADR0和ADR1。根据地址总线5的单线数，在赋值存储器10中提供两个赋值存储单元19和20。在这种配置中，赋值存储单元19在输入侧(DATA端)与地址总线5的线ADR0连接，而赋值存储单元20在输入侧(DATA端)与地址总线5的线ADR1连接。增加地址总线5的单线数量必须同时增加赋值存储单元的数量，以确保正确的地址译码。

此外，在赋值存储器10中，提供有效化存储单元21，它在输入侧(DATA端)与已在图3中示出的编程线ENA连接。

赋值存储单元19和赋值存储单元20的两个输出端DOUT各自引向含有两个输入端的“同”门，“同”门的各自另一输入端与赋值存储单元相应的输入端DATA相连。两个“同”门的输出端和有效化存储单元21的输出端DOUT引向含有三个输入端的“与”门。 与”门的输出端连至冗余字线RXSEL0，在图3中可清晰地看到。

赋值存储单元19和20以及有效化存储单元21本质上都具有相同的设计。它们含有第一组编程和控制输入线VPROG，PROGN和LOAD，这些线与到赋值存储器10的相应的编程和控制线连接。此外，在赋值存储单元19和20以及有效化存储单元21提供第二组编程输入端READ，READN和READCLP，相应的编程信号READN和READCLP由外部信号READ产生。为此目的，信号READ首先经反向器26转换形成信号READN。模拟信号READCLP则由信号READN经图5所示的驱动电路127产生。如果READ等于电压Vdd(例如等于5V)，则满足READCLP＝VCLP(例如，VCLP＝1.2V)。

对于赋值存储器10的设计，重要的还有赋值存储单元19和20以及有效化存储单元21相对于编程输入端VPROG，PROGN，LOAD，READ，READN和READCLP并联连接。

图6更为详细的示出图5中的赋值存储单元19。赋值存储单元19被分为读出电路27(SENSE)和高电压锁存器电路28(LATHV)。在LOAD等于逻辑“1”的情况下，DATA数值被传递进入锁存器电路28并出现在DOUT。当LOAD等于逻辑“0”时，该数值被保持。LATHV含有第二输入端DN，在该输入端的数值被以反相方式传递进入锁存器电路28。由于该输入端没有它自己的选择信号，输入端在空闲状态必须以高阻方式连接。

图7更为详细地示出图6中的读出电路27。根据制造锁存器电路28的需要，读出电路27含有一个三态输出端DN。在READ等于逻辑“0”的情况下，该输出端为高阻。在READ等于逻辑“1”的情况下，快速存储单元的检测数值(在线ZE上低Vt等于逻辑“1”等于0V)被传递进入锁存器电路28。编程模式下(PROGN＝0)，取决于已存储的信息，VPROG的编程电压(例如5V)或0V被转接至输出端ZE。在编程过程中这些单元的控制栅保持在，例如-12V。快速存储单元在每一编程前必须通过，例如，在控制栅施加15V和在ZE施加0V被清除。

出现在ZE的信号经N1在P1和P2被反射并有时被放大。电路的电流转接点在这种情况下通过调整量(Dimensioning)N1，P1，P2和N2决定。通过设定READ＝0V和READN＝Vdd输出端DN可以呈现高阻状态。

图8示出被规定为叠栅单元115的，根据本发明的赋值存储器存储单元。源109和漏110通过掺杂引入基片108。基片上有隧道氧化物层111，其上加有浮栅层112。中间多种介质(luter-Poly-dielektricum)113加在浮栅层112上。最后，还有控制栅层114加在中间多种介质113上，并且同样仅与中间多种介质连接。在图8图示的下方示出叠栅单元115的符号。

图9示出被设计为分栅单元116的，根据本发明的数据存储器存储单元。源117和漏118通过掺杂引入半导体基片。基片上是隧道氧化物层119和浮栅区域120。中间多种介质121加在浮栅区域120上，而且以这样一种方式，使得中间多种介质121区域从浮栅120上侧向下延伸至隧道氧化物层119上。中间多种介质121上是控制栅122，该区域从中间多种介质121上方区域延伸进入隧道氧化物层119区域，称为串联栅123。

在工作时，根据本发明的数据存储器1借助图1至图7如下所述运行。为此目的假设，数据存储器1制造之后已在测试步骤中发现，存储单元S1有缺陷，而规定为工作正常的冗余存储单元RS1用来替代该存储单元的功能。

当数据存储器1以这样一种方式编程，即存储单元S1的功能由冗余存储单元RS1替代时，为此目的，由字线XSEL0选择的字线地址“00”加在地址总线1上。为此目的，数值逻辑“00”产生在地址总线5的两条选择线ADR0和ADR1上(比较图5)。

由于赋值存储器10承担冗余存储单元RS1的赋值，必须首先选择此单元为其编程10。这是通过给赋值地址总线8施加赋值地址“00”，该地址经输出线Y0选择赋值存储器10，完成的(比较图3和图4)。如图4所示，这是通过给赋值地址线ZADR0和ZADR1施加逻辑地址“00”完成的。于是，状态逻辑“1”出现在输出线Y0，而其余输出线Y1，Y2和Y3分别为逻辑电平“0”。通过施加LOADN＝“0”，赋值存储单元19中RAM单元被出现在地址线ADR0和ADR1上的数值所占据。

在非易失部分编程前，通过给控制栅施加15V和给ZE施加0V，赋值存储器10中快速存储单元被擦除(比较图6和7)。此外，线PROGN(图5)必须仍设置为“0”，并且必须给VPROG施加适当的编程电压(比较有关图6和7的说明)。这样，数值逻辑“0”被写入赋值存储单元19和赋值存储单元20的非易失部分，特别是根据出现在选择线ADR0和ADR1上的逻辑数值。

此外，输入线ENA(比较图3和图5)被加至状态逻辑“1”。编程后，数值逻辑“1”同样位于有效化存储单元21中，与出现在输入线ENA上的数值逻辑“1”一致。其结果是，编程后冗余存储单元RS1被分配给存储单元S1。在工作时，如上所述编程的数据存储器1按如下所述运行。为此目的假设，在数据存储器1工作时应进行存取存储单元S1的尝试。为此目的，地址数据逻辑“00”条被施加给地址总线5的选择线ADR0和ADR1(比较图5)。在数据存储器1运行过程中，在其初始化后，编程线ENA，READ，READN，VPROG和PROGN不运行任何功能，并且保持去激活。

然后数值逻辑“0”分别出现在图5所示的“同”门的两输入端，特别是一方面以由选择线ADR0和ADR1提供的数值逻辑“0”为条件，并且以由赋值存储单元19和20提供的并且在编程过程中存储的数值逻辑“0”为条件。于是图5中“同”门的输出产生数值逻辑“1”，该值被馈给图5中的“与”门。由于编程，数值逻辑“1”位于有效化存储单元21中，该数值逻辑“1”同样被馈给图5中含有三个输入端的“与”门。因此，图5中含有三个输入端的“与”门的输出改变为逻辑“1”，并且这选择了冗余字线RXSEL0(比较图3)。这样，当指示存储单元S1的地址出现在地址总线5上时，属于冗余存储单元RS1的字线RXSEL0被选择。由于赋值存储器11，12和13(比较图3)的输出RSEL处于状态0，而赋值存储器10的输出端RSEL有数值逻辑“1”，图3中去激活时序电路14的输出DIS呈现数值逻辑“1”。地址译码器4(比较图1)因此被去激活，其结果是避免了存储单元S1的输出端和冗余存储单元RS1的输出端间的相互作用。

Claims (12)

1.数据存储器(1)具有下列特征：

—至少一种含有若干存储单元(S1)的存储单元组(2)，其中有可能通过给设置在存储单元(S1)区域内的一些选择线(XSEL1，...，XSELn)施加至少一个选择信号选择存储单元(S1)，这些选择线包括字线和/或位线，

—一种含有至少一个冗余存储单元(RS1)的冗余电路(3，7)，其中有可能通过给设置在冗余存储单元(RS1)区域内的一些冗余选择线(RXSEL1，...，RXSEL4)施加至少一个冗余选择信号选择冗余存储单元(RS1)，这些冗余选择线包括冗余字线(RXSEL1，...，RXSEL4)和/或冗余位线，

—一种含有至少一个赋值存储器的冗余选择线选择电路，赋值信息可被存储于赋值存储器中，其中冗余选择线选择电路是这样设计的，根据赋值信息，至少一条冗余选择线(RXSEL1)可被分配给至少一条选择线(XSEL1)，

—赋值存储器含有一带有缓冲存储器的赋值存储单元，缓冲存储器的目的在于保持赋值信息，

—赋值存储器是这样设计的，在数据存储器(1)的一种工作模式中，赋值信息可由赋值存储单元传递进入缓冲存储器，

其特征在于下列特性：

—赋值存储器是这样设计的，在数据存储器(1)的一种编程模式中，赋值信息可由缓冲存储器传递进入赋值存储单元。

2.根据权利要求1的数据存储器，其特征在于，赋值存储单元是这样设计的，它们可以由一正电压擦除，可以由一负电压被编程。

3.根据权利要求2的数据存储器，其特征在于，赋值存储单元被设计为快速存储单元，它可以由在控制栅极的正电压擦除，并可以由在控制栅极的负电压编程。

4.根据上述权利要求之一的数据存储器，其特征在于，赋值存储单元是这样设计的，在使用Fowler-Nordheim隧道电流的情况下，赋值存储单元总可以被擦除和被编程。

5.根据上述权利要求之一的数据存储器，其特征在于，赋值存储单元总被设计为叠栅单元。

6.根据上述权利要求之一的数据存储器，其特征在于，赋值存储单元总被设计为分栅单元。

7.根据上述权利要求之一的数据存储器，其特征在于，它具有下列特性：

—至少一个地址译码器(4)连接在地址总线(5)和选择线(XSEL1，..，XSELn)之间，并且是这样设计的，一条或多条选择线(XSEL1，...，XSELn)可以根据出现在地址总线(5)上的地址被选择，

—至少一个冗余地址译码器(7)连接在地址总线(5)和冗余选择线(RXSEL1，..，RXSEL4)之间，并且是这样设计的，一条或多条冗余选择线(RXSEL1，..，RXSEL4)可以根据出现在地址总线(5)上的地址被选择，以及

—冗余选择线选择电路被安置在冗余地址译码器(7)的区域内。

8.根据权利要求7的数据存储器，其特征在于，地址译码器(4)是这样设计的，它可以由冗余地址译码器(7)去激活。

9.根据权利要求7或权利要求8的数据存储器，其特征在于，它具有下列特性：

—地址总线(5)被设计为含有若干地址总线导线(ADR0，ADR1)的并行总线，以及

—赋值存储器(10，11，12，13)含有赋值存储单元(19，20)，赋值存储单元(19，20)的数量等于地址总线导线(ADR0，ADR1)的数量。

10.根据权利要求9的数据存储器，其特征在于，赋值存储器(10，11，12，13)含有至少一个具有有效化地址线(ENA)的有效化存储单元(21)。

11.根据上述权利要求之一的数据存储器，其特征在于，它具有下列特性：

—冗余选择线选择电路含有大量赋值存储器(10，11，12，13)，用于保持赋值信息，以及

—赋值地址线(SEL1，..，SEL2)被提供在赋值存储单元区域内，通过给至少一条赋值地址线(SEL1，...，SEL4)施加至少一个赋值信号，就有可能选择至少一个赋值存储器(10，11，12，13)。

12.根据权利要求6的数据存储器，其特征在于，提供至少一个赋值存储选择译码器(15)，它连接在赋值地址总线(8)和赋值地址线(SEL1，...，SEL4)之间，并且是这样设计的，一条或多条赋值地址线(SEL1，...，SEL4)可以根据出现在赋值地址总线(8)上的地址被选择。

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