KR20030047785A - 조립 후 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수있는 반도체 집적 회로 장치 검증 방법 - Google Patents

조립 후 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수있는 반도체 집적 회로 장치 검증 방법 Download PDF

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Abstract

반도체 집적 회로 장치의 검증 방법은 (a) 데이터가 기록되고 전위가 플로팅되는 부동 게이트를 갖는 제 1의 트랜지스터; 제 1의 트랜지스터에 기록된 데이터를 판독하고, 상기 부동 게이트와 함께 접속된 부동 게이트를 갖는 제 2의 트랜지스터; 및 제 2의 트랜지스터의 데이터를 판독하는 동작을 제어하고 상기 부동 게이트에 결합된 제어 게이트 유닛을 포함하는 반도체 집적 회로 장치를 제공하는 단계; (b) 제 1의 전위가 제어 게이트 유닛에 인가될 때 제 2의 트랜지스터를 통해 출력된 제 1의 데이터와, 제 2의 전위가 제어 게이트 유닛에 인가될 때 제 2의 트랜지스터를 통해 출력된 제 2의 데이터를 비교하는 단계; 및 (c) 상기 비교 결과에 의해 부동 게이트에 기록된 데이터를 검증하는 단계를 포함하며, 제 1의 전위는 제 2의 전위와 상이하다.

Description

조립 후 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수 있는 반도체 집적 회로 장치 검증 방법{A METHOD OF VERIFYING A SEMICONDUCTOR INTEGRATED CIRCUIT APPARATUS, WHICH CAN SUFFICIENTLY EVALUATE A RELIABILITY OF A NON-DESTRUCTIVE FUSE MODULE AFTER IT IS ASSEMBLED}
발명의 배경
발명의 분야
본 발명은 조립후 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수 있는 반도체 집적 회로 장치의 검증 방법 및 반도체 집적 회로 장치에 관한 것이다.
종래의 기술
종래에는, RAM 등과 같은 반도체 메모리 또는 메모리 회로를 내장한 반도체 집적 회로에서, 여분의 메모리 열, 메모리 행 및 결함 어드레스 등을 저장하기 위한 어드레스 설정 회로가 마련된 리던던시 회로가 메모리 어레이에 포함된 불량 비트를 구제함으로써 수율을 향상시키기 위해 설치된다.
리던던시 회로에서 결함 어드레스를 설정하는데에는 레이저 등을 통해 물리적 파괴를 수행함으로써 프로그램될 수 있는 퓨즈를 사용하는 방법이 일반적으로 사용된다. 상기 레이저를 통해 퓨즈를 절단하고, 결함 어드레스 정보를 저장하고, 입력 어드레스를 비교하여, 여분의 메모리 행 또는 여분의 메모리 열로 치환하는 구제 방법에서, 퓨즈는 메모리 칩이 패키지에 밀봉되기 전에 절단되어야만 한다. 때문에, 메모리 칩을 패키지에 밀봉한 후 유도된 결함을 구제하는 것은 불가능하다.
따라서, DRAM의 칩에 EEPROM(electrical eraseable programmable read only memory) 및 EPROM(electrical programmable read only memory)과 같은 비휘발성 메모리를 설치하고, 비파괴 퓨즈와 같은 결함 어드레스 정보를 저장하는 기술이 제안되었다.
이러한 구제 방식이 사용되면, 결함 어드레스 정보는 패키지에 칩이 밀봉된 후에라도 비휘발성 메모리에 기록될 수 있다. 따라서, 칩이 패키지에 밀봉된 후에 유도된 결함이 구제될 수 있으며 이로 인해 수율이 향상될 수 있다.
상기와 같이 조립 후(패키지에 밀봉된 후) 결함 비트를 구제하기 위해 퓨즈를 장착함으로써 수율을 향상시키기 위한 기술이 있다. 도 1은 종래부터 실제로 사용되어온 각종 퓨즈 방식을 나타낸다.
DRAM의 경우에, 혼재 메모리 등과 같은 커스텀 프로덕트보다 제품 사양(패키지 배치 등)의 제약이 엄격하다. 새로운 외부 단자를 추가로 장착하는 것이 곤란하다.
따라서, 비휘발성 메모리(EPROM)가 조립 후 구제 가능하고 칩 내에서 승압 가능한 전압을 사용할 수 있는 퓨즈로서 사용된다.
도 1에 도시된 바와 같이, 비휘발성 메모리는 종래의 파괴 퓨즈에 비해 신뢰성에 문제가 있지만, 신뢰성의 문제는 게이트 산화막의 두께가 두꺼운(13nm 또는 0.8㎛ 이상의 프로세스) 프로세스에서는 무시할 수 있는 수준의 것이다.
그러나, EPROM이 사용되면, 고집적 및 저전압에 따라 게이트 산화막(예를 들어 8nm 이하)의 박막화로 인해 축적된 전하를 유지하는 특성의 저하를 야기하고, 신뢰성의 확보에도 문제가 발생한다.
조립 후 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수 있는 반도체 집적 회로 장치의 검증 방법 및 반도체 집적 회로 장치가 요망되고 있다.
회로 면적을 증가시키지 않고 조립 후 비-파괴 퓨즈 모듈의 신뢰성을 충분히평가할 수 있는 반도체 집적 회로 장치의 검증 방법 및 반도체 집적 회로 장치가 요망된다.
짧은 평가 시간에 조립 후의 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수 있는 반도체 집적 회로 장치의 검증 방법과 반도체 집적 회로 장치가 요망된다.
특히 후술하는, 표준 CMOS 제조 프로세스를 그대로 사용하여 제조할 수 있는 EPROM(CMOS process compatible ie-flash(inverse gate electrode flash))을 구제 회로로서 사용할 수 있는 DRAM에 있어서, 조립 후 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수 있는 반도체 집적 회로 장치의 검증 방법과 반도체 집적 회로 장치가 특히 요망된다.
한편, 일본 특개평(JP-A-2001-229690)에는 다음의 반도체 집적 회로 장치가 기재되어 있다. 즉, 반도체 집적 회로 장치에서, 반도체 장치에서 메모리 어레이의 결함을 구제하기 위한 어드레스 또는 트리밍 정보가 CMOS 장치 제조 프로세스에 의해 형성될 수 있는 제 1의 층의 다결정 실리콘층을 부동 전극으로서 사용하는 비휘발성 메모리 소자와 함께 저장된다.
본 발명은 종래의 반도체 집적 회로 장치 검증 방법의 문제점을 해결하기 위해 이루어졌다. 따라서, 본 발명의 목적은 조립 후 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수 있는 반도체 집적 회로 장치 검증 방법 및 반도체 집적 회로 장치를 제공하는 것이다. 본 발명의 또다른 목적은 회로 면적을 증가시키지 않고도 조립 후의 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수 있는 반도체 집적 회로장치의 검증 방법 및 반도체 집적 회로 장치를 제공하는 하는 것이다. 본 발명의 또다른 목적은 짧은 평가 시간에 조립 후의 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수 있는 반도체 집적 회로 장치의 검증 방법과 반도체 집적 회로 장치를 제공하는 것이다. 본 발명의 또다른 목적은 특히 후술하는, 표준 CMOS 제조 프로세스를 그대로 사용하여 제조할 수 있는 EPROM(CMOS process compatible ie-flash(inverse gate electrode flash))을 구제 회로로서 사용할 수 있는 DRAM에 있어서, 조립 후 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수 있는 반도체 집적 회로 장치의 검증 방법과 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 양상을 성취하기 위해서, 반도체 집적 회로 장치의 검증 방법은: (a) 데이터가 기록되고 전위가 플로팅되는 부동 게이트를 갖는 제 1의 트랜지스터; 제 1의 트랜지스터에 기록된 데이터를 판독하고, 상기 부동 게이트와 함께 접속된 부동 게이트를 갖는 제 2의 트랜지스터; 및 제 2의 트랜지스터의 데이터를 판독하는 동작을 제어하고 상기 부동 게이트에 결합된 제어 게이트 유닛을 포함하는 반도체 집적 회로 장치를 제공하는 단계; (b) 제 1의 전위가 제어 게이트 유닛에 인가될 때 제 2의 트랜지스터를 통해 출력된 제 1의 데이터와 제 2의 전위가 제어 게이트 유닛에 인가될 때 제 2의 트랜지스터를 통해 출력된 제 2의 데이터를 비교하는 단계; 및 (c) 상기 비교 결과에 의해 부동 게이트에 기록된 데이터를 검증하는 단계를 포함하며, 제 1의 전위는 제 2의 전위와 상이하다.
이러한 경우에, 제 1의 전위는 데이터가 판독될 때 외부로부터 반도체 집적 회로 장치로 인가된 전위이고, 제 2의 전위는 반도체 집적 회로 장치에서 제 1의전위를 승압함으로써 생성되는 전위이다.
이러한 경우에, (b)에서, 제 1의 래치 회로에 의해 래치된 제 1의 데이터는 제 2의 래치 회로에 의해 래치된 제 2의 데이터와 비교된다.
또한, 이러한 경우에,(b)에서, 트리밍된 제 2의 전위가 제어 게이트 유닛에 인가된다.
이러한 경우에, (b)에서, 제 2의 전위는 데이터가 판독될 때 외부로부터 반도체 집적 회로 장치로 공급된 전위 이상이고, 데이터 프로그램시 외부로부터 반도체 집적 회로로 공급된 전위를 승압한 전위 이하이다. 본 발명의 또 다른 양상을 이루기 위해, 반도체 지적 회로는 데이터가 기록되고, 전위가 플로팅되는 부동 게이트를 갖는 제 1의 트랜지스터; 제 1의 트랜지스터에 기록된 데이터를 판독하고 상기 부동 게이트와 함께 접속되는 부동 게이트를 갖는 제 2의 트랜지스터; 및 제 2의 트랜지스터의 데이터를 판독하는 동작을 제어하고 부동 게이트에 결합된 제어 게이트 유닛을 포함하며, 부동 게이트에 기록된 데이터의 검증 작업은 제 1의 전위가 제어 게이트 유닛에 인가될 때 제 2의 트랜지스터를 통해 출력된 제 1의 데이터와 제 2의 전위가 제어 게이트 유닛에 인가되었을 때 제 2의 트랜지스터를 통해 출력된 제 2의 데이터를 비교한 비교 결과를 기초로 수행된다.
이러한 경우에, 반도체 집적 회로 장치는 제 2의 데이터를 래치하는 제 2의 래치 회로를 더 포함한다.
이러한 경우에, 트리밍된 제 2의 전위는 제어 게이트 유닛에 인가된다.
또한, 이러한 경우에, 제 1의 전위는 외부로부터 반도체 집적 회로 장치로공급되고, 제 2의 전위는 반도체 집적 회로 장치에서 생성된다.
이러한 경우에, 제 1의 전위는 데이터 판독시 외부로부터 반도체 집적 회로 장치로 공급된 전위이다.
이러한 경우에, 제 2의 전위는 반도체 집적 회로 장치에서 제 1의 전위를 승압함으로써 생성된 전위이다.
또한, 이러한 경우에, 제 1의 전위는 데이터가 판독될 때 제어 게이트 유닛에 인가된 전위이다.
이러한 경우에, 제 2의 전위는 검증 작업이 수행될 때 외부로부터 반도체 집적 회로 장치에 공급된 제 3의 전위를 반도체 집적 회로에서 승압함으로써 생성된 전위이다.
이러한 경우에, 제 3의 전위는 제 1의 전위와 상이하다.
또한, 이러한 경우에, 제 2의 전위는 데이터가 기록될 때 외부로부터 반도체 집적 회로 장치로 공급된 제 5의 전위를 반도체 집적 회로 장치에서 승압함으로써 발생되는 제 4의 전위보다 낮다.
이러한 경우에, 제 2의 전위는 데이터가 기록될 때 제어 게이트 유닛에 인가된 제 6의 전위보다 낮다.
이러한 경우에, 제 1의 트랜지스터의 제 1의 전극은 데이터가 입력되는 제 1의 데이터 입력 단자에 접속되고, 데이터가 제 1의 트랜지스터에 기록될 때, 제 1의 전위 및 제 2의 전위와 상이한 제 7의 전위는 제 1의 트랜지스터의 제 2의 전극에 인가된다.
또한, 이러한 경우에, 제 1의 트랜지스터, 제 2의 트랜지스터 및 제어 게이트 유닛은 단일 게이트 구조를 갖는 내전압 MOS트랜지스터에 의해 구성되고, 제 1의 트랜지스터, 제 2의 트랜지스터 및 제어 게이트 유닛은 CMOS 어드레스 데이터에 의해 제작될 수 있는 구조로 형성된다.
이러한 경우에, DRAM의 결함 어드레스를 표시하는 결함 어드레스 데이터가 데이터로서 반도체 집적 회로 장치에 기록되고, 제 2의 전위는 DRAM의 워드선 승압 전위이다.
이러한 경우에, DRAM에 접근하기 위해 사용되는 입력 어드레스와 결함 어드레스를 비교하는 어드레스 비교기에서 제 1의 데이터와 제 2의 데이터를 비교한다.
또한, 이러한 경우에, 제 1의 데이터와 제 2의 데이터를 비교한 결과를 나타내는 제 1의 신호가 리던던시 롤콜 회로(redundancy roll call circuit)로부터 출력되어, 반도체 집적 회로 장치가 반도체 집적 회로 장치의 외부와 조립된 후 구제되는 결함 어드레스를 나타내는 제 2의 신호를 출력한다.
이러한 경우에, 반도체 집적 회로 장치는 EEPROM이다.
도 1은 조립후, 종래의 일반적인 파괴 퓨즈, 전기적 파괴 퓨즈 및 비-파괴 퓨즈의 신뢰성을 비교하는 도표.
도 2는 일본 특개평(JP-A-2000-199900)의 기술 구성을 나타내는 블록도.
도 3은 도 2의 제 1의 결함 어드레스 설정 및 비교 회로의 구성예를 도시하는 블록도.
도 4는 도 3에서 EPROM 셀(EC) 및 그 주변의 구성예를 도시하는 블록도.
도 5는 동작에 의하여 도 4의 EPROM 셀(EC)의 각 단자에 인가된 전압을 나타내는 도표.
도 6의 A는 도 4의 EPROM 셀(EC)에의 기록(프로그램) 동작을 나타내는 시간도.
도 6의 B는 도 4의 EPROM 셀(EC)에의 기록(프로그램) 동작을 나타내는 다른 시간도.
도 6의 C는 도 4의 EPROM 셀(EC)에의 기록(프로그램) 동작을 나타내는 또다른 시간도.
도 6의 D는 도 4의 EPROM 셀(EC)에의 기록(프로그램) 동작을 나타내는 또다른 시간도.
도 6의 E는 도 4의 EPROM 셀(EC)에의 기록(프로그램) 동작을 나타내는 또다른 시간도.
도 6의 F는 도 4의 EPROM 셀(EC)에의 기록(프로그램) 동작을 나타내는 또다른 시간도.
도 7의 A는 도 4의 EPROM 셀(EC)을 소거하기 위한 동작을 나타내는 시간도.
도 7의 B는 도 4의 EPROM 셀(EC)을 소거하기 위한 동작을 나타내는 다른 시간도.
도 7의 C는 도 4의 EPROM 셀(EC)을 소거하기 위한 동작을 나타내는 또다른 시간도.
도 7의 D는 도 4의 EPROM 셀(EC)을 소거하기 위한 동작을 나타내는 또다른 시간도.
도 7의 E는 도 4의 EPROM 셀(EC)을 소거하기 위한 동작을 나타내는 또다른 시간도.
도 7의 F는 도 4의 EPROM 셀(EC)을 소거하기 위한 동작을 나타내는 또다른 시간도.
도 8의 A는 도 4의 EPROM 셀(EC)을 판독하기 위한 동작을 나타내는 시간도.
도 8의 B는 도 4의 EPROM 셀(EC)을 판독하기 위한 동작을 나타내는 다른 시간도.
도 8의 C는 도 4의 EPROM 셀(EC)을 판독하기 위한 동작을 나타내는 또다른 시간도.
도 8의 D는 도 4의 EPROM 셀(EC)을 판독하기 위한 동작을 나타내는 또다른 시간도.
도 8의 E는 도 4의 EPROM 셀(EC)을 판독하기 위한 동작을 나타내는 또다른 시간도.
도 8의 F는 도 4의 EPROM 셀(EC)을 판독하기 위한 동작을 나타내는 또다른 시간도.
도 9는 본 발명의 반도체 집적 회로 장치의 제 1의 실시예의 구성을 나타내는 블록도.
도 10은 본 발명의 반도체 집적 회로 장치의 제 1의 실시예에서, 동작에 의해, EPROM 셀(EC)의 각 단자에 인가된 전압을 타나내는 테이블.
도 11은 본 발명의 반도체 집적 회로 장치의 제 1의 실시예의 미스 히트 판정부를 나타내는 회로도.
도 12는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 EPROM 셀(EC)의 구성 및 그 주변 구성을 나타내는 블록도.
도 13은 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 비교 회로 및 제 1의 결함 어드레스 설정의 구성예를 도시하는 블록도.
도 14의 A는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를도시하는 시간도.
도 14의 B는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 다른 시간도.
도 14의 C는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
도 14의 D는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
도 14의 E는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
도 14의 F는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
도 14의 G는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
도 14의 H는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
도 14의 I는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
도 14의 J는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
도 14의 K는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를도시하는 또다른 시간도.
도 14의 L은 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
도 14의 M은 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
도 14의 N은 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
도 14의 O는 본 발명의 반도체 집적 회로 장치의 제 2의 실시예의 동작예를 도시하는 또다른 시간도.
♠도면의 주요 부호에 대한 부호의 설명♠
13 및 14 : 행/열 디코더18 : 제어 로직
19a: I/O201 내지 204 : BANK
210 : 비-휘발성 메모리 어레이220 : 제어 회로
230 : 어드레스 비교 회로231 : 어드레스 비교기
232 :미스 히트 판정 유닛235 : 롤콜 회로
240 : 노말 래치401 : VPP 생성 회로
402 : VCL 생성 회로
본 발명의 실시예를 첨부된 도면을 참조하여 이하에 기재한다.
실시예의 특징은 구제 회로로서 비-휘발성 메모리를 포함하는 DRAM을 효과적으로 스크린하는 것이다.
본 실시예를 설명하기 전에 본 발명자에 의해 본 발명보다 먼저 발명된 일본 특원(2000-199900)에 기재된 기술에 관해 설명한다.
도 2는 일본 특개평(JP-A-2000-199900)의 기술의 구성을 나타낸다.
퓨즈(참조번호 20B)에 더하여, DRAM이 조립된 후 전기적으로 프로그램 가능한 비-휘발성 메모리(NVRAM; 20A)가 결함을 구제하기 위해 장착된다.
비-휘발성 메모리는 배선을 절단하기 위한 종래형 퓨즈에 비해 단위 비트단 면적이 크다. 따라서, 조립되기 전에는 퓨즈(20B)를 통해 결함을 구제하고 조립된 후에는 비휘발성 메모리(20A)를 통해 결함을 구제하여 칩 면적의 증가를 억제한다.
도 2에 도시된 모든 회로 블록도는 단결정 실리콘과 같은 하나의 반도체 칩 상에 형성된다. 0 표시로 도시된 소자들은 반도체 칩 상에 위치하는 외부 단자로서 기능하는 패드이다. 도시된 외부 단자외에도 외부로부터 공급된 전원 전압이 인가되는 전원 전압 단자가 배치된다.
도 2에 도시된 SDRAM(동기식 DRAM; 10)은 클록에 동기하여 동작한다. SDRAM(10)은 메모리 셀 어레이(11), 어드레스 버퍼(12), 로우(low) 어드레스 디코더(13), 행(column) 어드레스 디코더(14), 센스 증폭 회로(15), 커맨드 디코더(16), 모드 레지스터(17), 제어 회로(18), 데이터 입출력 회로(19), 어드레스 비교 회로(20) 및 클록 생성 회로(21)를 구비한다.
메모리 셀 어레이(11)에서, 다수의 메모리 셀은 매트릭스 형으로 배치된다. 예를 들어, 네 개의 뱅크(BANK0 내지 BANK3)로 구성된다.
어드레스 버퍼(12)는 외부로부터 입력된 어드레스 데이터(이하, 어드레스)를 멀티플렉스 방식에 의해 캡쳐한다.
행 어드레스 디코더(14)는 어드레스 버퍼(12)에 의해 캡쳐된 열(row) 어드레스를 디코드하고, 메모리 셀 어레이(11)내에서 대응하는 행(비트선)을 선택한다.
로우 어드레스 디코더(13)는 어드레스 버퍼(12)에 의해 캡쳐된 라인 어드레스를 디코드하고, 메모리 셀 어레이(11)내에서 대응하는 워드선을 선택한다.
센스 증폭 회로(15)는 데이터가 판독될 때 선택된 비트선의 전위를 증폭하고 출력하며, 데이터가 기록될 때 외부로부터 메모리 셀로 데이터를 기록한다.
커맨드 디코더(16)는 외부로부터 입력된 칩 선택 신호/CS 등과 같은 제어 신호를 수신하고, 커맨드를 해석한다.
모드 레지스터(17)에 대해 입력 커맨드에 의한 동작 모드가 설정된다.
제어 회로(18)는 모드 레지스터(17)의 상태 및 입력 커맨드에 의거하여 내부 제어 신호를 생성한다.
데이터 입출력 회로(19)는 메모리 셀 어레이(11)로부터 판독된 데이터를 외부로 출력하고, 외부로부터 입력 데이터를 캡쳐하어, 센스 증폭 회로(15)로 보낸다.
어드레스 비교 회로(20)는 EEPROM 및 EPROM과 같은 비-휘발성 메모리 장치 및 퓨즈를 사용하고, 결함 어드레스(결함선에 대응하는 어드레스 정보)를 저장하며, 외부로부터 입력(액세스)된 어드레스와 결함 어드레스를 비교한다. 비교가 서로 일치한다면, 결함 라인 대신에 메모리 어레이(11) 내의 여분의 메모리 열(리던던시 라인) 또는 여분의 메모리 라인(리던던시 라인)이 선택되도록 설계된다. 이러한 처리에 의해, 기능적으로 결함이 있는 라인이 리던던시 라인과 대체된다.
클록 생성 회로(21)는 외부로부터 공급된 일정 주파수의 클록 신호(CLK) 및클록이 유효한 것을 타나내는 클록 이네이블 신호(CKE)에 의거하여 내부 회로를 동작시키기 위한 클록 신호를 생성한다.
결함 어드레스는 하나가 아니다. 메모리 어레이(11)의 각 메모리 뱅크(BANK0 내지 BANK3) 마다, 여분의 메모리 라인(11a) 또는 여분의 메모리 열(11b)에 의해 다수의 결함 어드레스(본 실시예에서는 두개)를 설정할 수 있도록 설계된다.
외부로부터 커맨드 디코더(16)로 입력된 제어 신호로서, 선택 상태에서 칩을 세팅하기 위한 칩 선택 신호/CS 외에도 라인 어드레스 스트로브 신호/RAS(이하, RAS 신호), 데이터 기록 동작을 지시하기 위한 기록 이네이블 신호/WE 등이 있다. 신호 앞에 "/" 부호가 주어진 신호는 로우 레벨이 유효 레벨인 것을 의미한다.
커맨드 디코더(16)는 어드레스 신호의 일부 및 제어신호(/CS, /RAS, /CAS 및 /WE)를 디코드하고, 입력 커맨드를 해석한다. 이러한 커맨드법은 SDRAM에서는 일반적이다. 또한, 본 실시예의 SDRAM에서의 커맨드로서, 판독 동작을 지시하기 위한 READ 커맨드, 기록 커맨드를 지시하기 위한 WRITE 커맨드, 모드 레지스터(17)용 동작 모드의 설정을 지시하기 위한 MRS커맨드 등이 있다.
외부로부터 공급된 커맨드로서, 메모리 어레이(11)의 뱅크를 나타내기 위한 뱅크 어드레스(BA0 및 BA1) 및 뱅크 내에 메모리 셀을 나타내기 위한 어드레스(A0 및 A12)가 있다.
데이터 입출력 회로(19)는 외부로부터 공급된 제어 신호(DQM)에 따라 예를 들어, 16비트의 데이터(DQ0 내지 DQ15)가 마스크되었는지(유효한지) 판정할 수 있도록 설계된다.
제 1의 결함 어드레스 설정 및 비교 회로(20A)와, 제 2의 결함 어드레스 설정 및 비교 회로(20B)가 어드레스 비교 회로(20)에 설치된다.
제 1의 결함 어드레스 설정 및 비교 회로(20A)는 결함 어드레스 정보를 설정하기 위한 EPROM(NVRAM) 셀을 갖고, 설정 어드레스와 입력 어드레스를 비교하여 서로 일치하는지 판정한다.
제 2의 결함 어드레스 설정 및 비교 회로(20B)는 결함 어드레스 정보를 설정하기 위한 퓨즈를 갖는다.
칩이 패키지에 밀봉되기 전에 검출된 결함 어드레스는 제 2의 결함 어드레스 설정 및 비교 회로(20B)에 대해 설정된다.
칩이 패키지에 밀봉된 후에 검출된 결함 어드레스는 제 1의 결함 어드레스 설정 및 비교 회로(20A)에 대해 설정된다.
제어 회로(18)는 설정된 결함 어드레스와 입력 어드레스가 서로 일치하면 여분의 메모리 라인(11a) 또는 여분의 메모리 열(11b)을 선택하기 위한 스위칭 제어 신호를 생성하고 어드레스 디코더(13 또는 14)에 이를 공급하는 회로를 포함한다.
퓨즈를 통해 결함 어드레스의 설정은 레이저 등을 통해 절단됨으로써 완료된다.
EPROM에 대한 결함 어드레스의 설정은 테스트 모드시에 어드레스 버퍼(12)에 의해 캡쳐된 데이터가 제 1의 결함 어드레스 설정 및 비교 회로(20A)에 EPROM 셀의 기록 데이터로서 입력됨으로써 완료된다.
이로 인해, 결함 비트는 칩이 패키지에 밀봉된 후에라도 구제될 수 있고,EPROM 셀을 포함하는 결함 어드레스 설정 회로만의 경우에 비해 회로 크기의 증가가 억제될 수 있다.
제 1의 결함 어드레스 설정 및 비교 회로(20A)의 구성예는 도 3을 참조하여 이하에 기재된다. 제 1의 결함 어드레스 설정 및 비교 회로(20A)는 네 개의 뱅크(201 내지 204)를 갖는다. 제 1의 결함 어드레스 설정 및 비교 회로(20A)가 네 개의 뱅크(201 내지 204)를 갖는 이유는 이들이 도 2의 메모리 어레이(11)의 네 개의 뱅크(BANK 0 내지 3)에 대응되기 때문이다.
뱅크(201 내지 204) 각각은 두개의 어드레스 세트(세트 0 및 세트 1)를 갖는다. 단일 어드레스 세트는 (N+1)개의 EPROM 셀(EC)로 이루어지는 비-휘발성 메모리 어레이(210)에 의해 구성된다. 비-휘발성 메모리 어레이(210)는 N 비트의 결함 어드레스(풀-어드레스)를 저장하기 위한 N(N 비트에 대응)개의 EPROM 셀(EC)(어드레스 비트)과 N개의 EPROM 셀(EC)에 저장된 정보가 유효한지 나타내는 한 개(1비트에 대응)의 EPROM 셀(EC)(이네이블 비트)를 갖는다.
초기 상태에서, 제로 데이터(비-휘발성 메모리 어레이(210)에 프로그램되지 않는 데이터)가 래이(240)에 저장된다. 따라서, 이네이블 비트는 비-휘발성 메모리 어레이(210)로부터 래치(240)로 전송된 결함 어드레스가 유효한지 여부, 즉, 비-휘발성 메모리 어레이(210)에 프로그램된 데이터인지 여부를 나타내고, 어드레스가 프로그램됨과 동시에 프로그램된다.
제 1의 결함 어드레스 설정 및 비교 회로(20A)는 총 네 개의 뱅크(201 내지 204)에서 비-휘발성 메모리 어레이(210) 8세트를 포함한다.
메모리 어레이(11)의 뱅크(BANK 0 내지 3) 각각에 대해 두개의 결함 어드레스(N 비트)가 설정되도록 두세트의 비-휘발성 메모리 어레이(210)는 제 1의 결함 어드레스 설정 및 비교 회로(20A)의 뱅크(201 내지 204) 각각에 설치된다.
두세트의 비-휘발성 메모리 어레이(210) 각각에 제어 신호를 입력하기 위한 제어 회로(220)는 뱅크(201 내지 204) 각각에 설치된다. 제어 회로(220)는 VPP 생성 회로(401) 및 VCL 생성 회로(402)로부터 후술하는 전위(VPP 및 VCL)를 선택적으로 입력한다.
제어 회로(220)는 후술하는 도 5의 도표의 각 동작(프로그램 "0", 프로그램 "1", 소거, 판독 및 스탠바이)에 대응하도록 비-휘발성 메모리 어레이(210; 도 4의 EPROM 셀(EC))의 각 단자에 입력된 커맨드를 디코드하여 프로그램 데이터 및 EPROM 셀(EC)의 제어 신호를 제공한다.
또한, 뱅크(201 내지 204) 각각은 2세트의 비-휘발성 메모리 어레이(210)에 설정되어 있는 결함 어드레스와 어드레스 버퍼(12)로부터 공급된 입력 어드레스를 비교하기 위한 어드레스 비교 회로(230)를 갖는다.
제어 회로(220)가 어드레스 단자(adr)로부터 데이터(결함 어드레스 데이터) 및 입력 단자(in)로부터 프로그램을 나타내는 제어 신호를 수신하면, 데이터는 비-휘발성 메모리 어레이(210)에 프로그램된다.
제어 회로(220)가 입력 단자(in)로부터 소거를 나타내는 제어 신호를 수신하면, 비-휘발성 메모리 어레이의 데이터가 소거된다.
제어 회로(220)가 입력 단자(in)로부터 판독을 나타내는 신호를 수신하면,비-휘발성 메모리 어레이(210)의 데이터가 래치(240)에 판독된다.
제어 회로(220)가 입력 단자(in)로부터 스탠바이를 나타내는 신호를 수신하면, 비-휘발성 메모리 어레이(210)는 스탠바이 상태가 된다.
제어 회로(220)가 입력 단자(in)로부터 검증을 나타내는 신호를 수신하면, 비-휘발성 메모리 어레이(210)는 검증 상태가 된다.
비-휘발성 메모리 어레이(210)의 데이터는 더 빠른 액세스 속도를 목적으로 일반적으로 칩 기동시 또는 MRS 커맨드에 의거하여 래치(240)에 전송된다.
상기 제어 신호 및 데이터의 입력은 외부 테스트 장치로부터 입력 단자(in)를 통해 제어 회로(220)에 입력된 테스트 모드 커맨드를 사용함으로써 수행되고, 비-휘발성 메모리 어레이(210)는 제어 회로(220)를 통해 제어된다.
어드레스 비교 회로(230)는 비교기(231) 및 미스 히트 판정 유닛(232)을 갖는다. 어드레스 비교기(231)는 EPROM 셀(EC; 비-휘발성 메모리 어레이 셀)을 판독하기 위한 동작시 EPROM 셀(EC)에 저장된 결함 어드레스의 한 비트와 DRAM 액세스 어드레스의 한 비트를 비교하여, 그 결과 서로 일치한다면 미스 히트 판정 유닛(232)에 히트 신호를 출력한다.
이네이블 비트가 유효하지 않고 히트 신호가 모든 어드레스 비교기(231)로부터 수신되면 미스 히트 판정 유닛(232)은 DRAM 액세스 어드레스와 비-휘발성 메모리 어레이(210)에 프로그램된 구제(relief) 어드레스가 일치한다고 판정하여, 어드레스 히트 신호(hit)를 출력하고, 롤콜 회로(235) 및 제어 회로(18)를 통해 어드레스 디코더에 대체 지시를 보내며, 그 후, 메모리 셀의 데이터를 출력한다.
도 2의 제 1의 결함 어드레스 설정 및 비교 회로(20A)의 일련의 동작을 이하에 간략히 기재한다. 외부 테스트 장치(도시되지 않음)를 통해 테스트 패턴을 사용함으로써 조립 후의 검사 단계가 수행된다. 즉, 테스트 장치에서, 어드레스 및 데이터가 칩에 입력되고, 소정의 데이터가 메모리 어레이(11)의 소정의 어드레스에 기록된다. 그리고, 메모리 어레이(11)로부터 판독된 데이터가 예상 데이터와 비교되고, 그 비교 결과가 테스트 장치의 FBM(fail bit memory)에 기록된다. 그리고, 테스트 장치에서, 소프트웨어에 의해 FBM에 기록된 데이터에 의거하여 구제 판정이 완료되며, 결함 어드레스가 검출된다.
테스트 장치에 의해 결함 어드레스가 검출되면, 비-휘발성 메모리 어레이(210)에서 결함 어드레스를 프로그래밍하기 위해 테스트 모드가 수행된다. 테스트 장치에서, 결함 어드레스가 어드레스 버퍼(12)에 입력되고, 제어 신호가 커맨드 디코더(16)에 입력되고 테스트 모드로서 사용된다. 그리고, 제어 회로(18)에서, EPROM 셀(EC)에 프로그램 동작으로서, 제어 회로(220)는 비-휘발성 메모리 어레이(210)에서 결함 어드레스를 프로그램한다.
상기와 같이, 결함 어드레스가 비-휘발성 메모리 어레이(210)에서 프로그램된 후, 구제 단계가 종료된다.
다음에 동작이 완료될 때는, 칩 기동시, 결함 어드레스는 비-휘발성 메모리 어레이로부터 래치(240)로 판독되고, 임시적으로 저장된다.
SDRAM(10)이 실제로 동작할 때, 메모리 어레이(11)의 어드레스(외부로부터 액세스된 어드레스)가 어드레스 단자(adr)로부터 입력되면, 어드레스 비교기(231)는 래치(240)에 판독된 결함 어드레스와 외부로부터 액세스된 어드레스를 비교한다.
어드레스 비교기(231)에서, 비교 결과 어드레스가 서로 일치하면, 어드레스 히트 신호가 이네이블 상태로 설정되고, 일치 검출 신호가 도 2의 제어 회로(18)로 보내진다. 제어 회로(18)는 여분의 메모리 라인 또는 여분의 메모리 열을 선택하기 위한 스위칭 신호(또는 대체 어드레스)를 어드레스 디코더(13 또는 14)로 출력한다.
비-휘발성 메모리 어레이(210)로 구성된 EPROM 셀(EC)의 구성이 도 4를 참조하여 이하에 기재된다.
도 4에 도시된 바와 같이, EPROM 셀(EC)은 기록 회로(241), 판독 회로(242) 및 제어 게이트 회로(243)를 구비한다. 셀 트랜지스터(Mep0, Mep1, Mg0, Mg1, Mer0 및 Mer1)는 고내압 트랜지스터에 의해 구성된다. PMOS(Mg0 및 Mg1)의 소스 및 드레인은 공통 접속되고, 제어 단자(CG)에 접속된다. 셀 트랜지스터(Mep0, Mep1, Mg0, Mg1, Mer0 및 Mer1)의 부동 게이트(Fg0 및 Fg1)는 용량 결함에 의해 제어 단자(CG)를 통해 제어된다.
셀 트랜지스터(Mep0, Mep1, Mg0, Mg1, Mer0 및 Mer1)는 다음과 같이 설계된다. 즉, 메모리 소자로서 플로팅 게이트 및 제어 게이트를 갖는 게이트 이중 구조의 MOSFET이 아니라, 메모리 소자로서, 게이트 절연막이 약간 두껍고 내압이 높은 부동 게이트만을 갖는 보통의 MOSFET과 동일한 구조의 MOSFET을 사용한다. 또한, 메모리 소자의 부동 게이트(Fg0 및 Fg1)에 전하가 축적되는지 여부에 의해 임계값을 변화시킴으로써 데이터를 저장하는 구조이다.
셀 트랜지스터(Mep0, Mep1, Mg0, Mg1, Mer0 및 Mer1)의 게이트 구조는 일반 MOSFET과 동일하다. 셀을 구성하는 세 개의 MOSFET의 각 세트(Mep0, Mer0, Mg0과 Mep1, Mer1, Mg1)는 기판 상에 절연막을 통해 폴리-실리콘 게이트 전극을 갖는다. 또한, 폴리-실리콘 게이트 전극에서, 각 세트의 MOSFET의 게이트는 서로 공통 접속되며, 부동 게이트(Fg0 및 Fg1)로서 기능한다.
도 4에서, 세 개의 MOSFET(Mep0, Mer0 및 Mg0)는 하나의 비트의 데이터를 저장하기 위한 셀이다. 데이터의 신뢰성을 향상시키기 위해, 한 세트의 MOSFET(Mep1, mer1 및 Mg1)로 구성된 셀이 설치되고, Mer0, Mer1 및 Mg0으로 구성된 셀과 동일한 데이터가 기록되도록 구성된다. 즉, 트랜지스터(Mer0 및 Mer1)가 직렬 접속된다. 트랜지스터(Mer0 및 Mer1)가 ON되지 않으면, 접지 전위(VSS)는 트랜지스터(Tr2)의 노드(N1)에 인가되지 않는다.
셀은 제어 게이트 트랜지스터(Mg0 및 Mg1), 프로그램 트랜지스터(Mep0 및 Mep1) 및 판독 트랜지스터(Mer0 및 Mer1)로 이루어진다.
각 셀을 구성하는 세 개의 MOSFET)에서, 게이트가 서로 결합된다. 부동 게이트로서 기능하는 폴리-실리콘 배선(Fg0 및 Fg1)은 절연막을 통해 형성된다. 공통 부동 게이트(Fg0 및 Fg1)는 전위적으로 플로팅되어 있다. 그리고, 공통 플로팅 게이트(Fg0 및 Fg1)에 전하가 축적되었는지 여부에 의해 Mep0, Mer0, Mep1 및 Mer1의 임계값을 변화시킴으로써 데이터 저장이 제어된다.
셀을 구성하는 6개의 MOSFET(Mep0, Mer0, Mg0, Mep1, Mer1 및 Mg1)은 게이트산화막이 다른 MOSFET보다 두꺼운 고내압을 갖는 소자로서 설계된다.
제어 게이트 트랜지스터(Mg0 및 Mg1)에서, 소스 및 드레인이 서로 결합되고 제어 단자(CG)에 접속된다. 제어 단자(CF)에 신호를 전송함으로써, 판독 트랜지스터(Mer0 및 Mer1)의 제어 게이트의 기능이 수행된다(2층 게이트를 갖는 EPROM 장치에서 제어 게이트의 기능). 2층 게이트를 갖는 EPROM 장치에서, 제어 게이트에 인가된 전압이 용량 결합에 의해 제어 게이트에 인가된다. 이와 반대로, 판독 트랜지스터(Mer0 및 Mer1)는 1층 게이트(부동 게이트)를 가지며, 제어 단자(CG)에 인가된 전압은 다른 제어 게이트 트랜지스터(Mg0 및 Mg1)의 MOS 용량을 통하여 부동 게이트에 인간된다. VPP가 제어 단자(CG)에 인가되면, 판독 트랜지스터(Mer0 및 Mer1)는 부동 게이트에 기록된 데이터에 따라 ON/OFF된다.
프로그램 트랜지스터(Mep0 및 Mep1)에서, 소스는 서로 공통 접속되고 고압의 기록/소거 전압(VPP)이 인가되는 소스 단자(SL)에 접속된다.
프로그램 트랜지스터(Mep0 및 Mep1)의 드레인은 일반 트랜지스터(Q0 및 Q1; 고내압을 갖지 않음)를 통해 기록 데이터가 인가되는 기록 데이터 단자(PRG)에 접속된다.
트랜지스터(Q0 및 Q1)는 전원 전압(VCL)을 자신의 게이트에 인가하는 정전류 장치로서 기능한다.
판독 트랜지스터(Mer0 및 Mer1)는 채널이 직렬로 배치되도록 접속된다. 판독 트랜지스터(Mer1)의 소스 단자는 접지 전위(VSS; GND)에 접속된다. 판독 트랜지스터(Mer0)의 드레인 단자(노드 N1)는 판독 동작을 제어하기 위한 MOSFET(Tr2)를 통해 프리차지 노드(N2)에 접속된다. 프리 차지 MOSFET(Tr1)은 프리차지 노드(N2)와 전원 전압 단자(VCL) 사이에 접속된다. 디스차지 MOSFET(Tr0)은 프리차지 노드(N2)와 접지 전위(VSS; GND) 사이에 접속된다.
노드(N2)의 전위를 판정하여 논리 상태를 래치하기 위한 한쌍의 인버터로 구성된 래치(240)는 프리차지 노드(N2)에 접속된다.
또한, 도 4에 도시된 각종 단자(SL, CG 및 PRG)에 인가된 전압과 제어 신호(PSG, PUS 및 PU)는 입력 커맨드, 기록 데이터 등에 의거하여 제어 회로(220)에 의해 생성된다.
EPROM 셀(EC)의 기록(프로그램) 동작을 도 4 내지 6을 참조하여 기재한다. 이하, VSS는 접지 전위이고, VCL은 외부로부터 공급된 전원 전위이고, VPP는 전원 전위(VCL)의 승압 전압이다.
기록 동작시, 프로그램된 레벨을 확보하기 위해, 일반 전원 전위(VCL; 예를 들어 1.8V)보다 고전원 전위(VCLH), 예를 들어, 번-인(burn-in)시와 유사한 고전원 전위(VCLH; 예를 들어, 2.5V)가 외부로부터 전원 전위(VCL)로서 인가된다. 기록 동작시, 고전원 전위(VCLH)가 승압된 4.2V의 고전원 승압 전압(VPPH)이 EPROM 셀(EC)의 기록 회로(241)의 소스 단자(SL) 및 제어 단자(CG)에 인가된다. 기록 데이터가 "0"에 있으면, 예를 들어 2.5V의 고전원 전압이 기록 데이터 단자(PRG)에 인가된다. 기록 데이터가 "1"에 있으면, 접지 전압(VSS)이 인가된다.
또한, 기록 동작시, 판독 회로(242)에서, 제어 신호(PSG, PUS 및 PU)가 고레벨로 설정된다. 따라서, MOSFET(Tr2 및 Tr1)이 ON되고, MOSFET(Tr1)이 OFF된다. 따라서, MOSFET(Mer0 및 Mer1)의 소스 단자와 드레인 단자는 접지 전위에 고정되고 비활성 상태가 된다.
접지 전위(VSS)가 기록 데이터 단자(PRG)에 인가되면(기록 데이터가 "1"에 있으면), 기록 데이터 단자(PRG)와 소스 단자(SL) 사이의 전위차가 비교적 커지게 된다. 따라서, 전자가 가속되고, Mep0 및 Mep1의 소스 및 드레인 사이에 전류가 흐르게 된다. 따라서, 플로팅 게이트(Fg0 및 Fg1)에 핫 캐리어가 주입된다. 따라서, "1"의 기록 데이터가 프로그램되면, 플로팅 게이트(Fg0 및 Fg1)의 전위는 -VPPH(예를 들어, -4.2V)가 된다. 그 결과, MOSFET(Mep0, Mep1, Mer0 및 Mer1)은 임계값이 높은 상태로 설정된다.
또한, 고전원 전압(VCLH)이 기록 데이터 단자(PRG)에 인가되면(기록 데이터가 "0"이면), 기록 데이터 단자(PRG)와 소스 단자(SL) 사이의 전위차가 비교적 작다. 따라서, 전자가 출분히 가속되지 않고, Mep0 및 Mep1의 소스 및 드레인 사이에 전류가 충분히 흐르지 못한다. 따라서, 핫 캐리어가 부동 게이트(Fg0 및 Fg1)로 주입되지 않는다.
EPROM 셀(EC)의 소거 동작이 도 7의 A 내지 F를 참조하여 기재된다.
소거 동작시, 고전원 전압(VCLH; 예를 들어, 2.5V)이 외부로부터 전원 전압(VCL)으로서 인가된다. 소거 동작시, 고전원 승압 전압(VPPH)이 기록 회로(241)의 소스 단자(SL)에 인가되고, 접지 전압(VSS)이 제어 단자(CG)에 인가되며, 고전원 전압(VCLH)이 기록 데이터 단자(PRG)에 인가된다. 따라서, 부동 게이트(Fg0 및 Fg1)에서 축적된 전자가 터널 현상에 의해 MOSFET(Mep0 및 Mep1)의게이트 절연막을 통해 소스 단자(SL) 측으로 끌려간다. 따라서, MOSFET(Mep0, Mep1, Mer0 및 Mer1)의 임계값은 낮은 상태로 설정된다.
또한, 소거 동작시, 판독 회로(242)에서, 제어 신호(PSG, PUS 및 PU)가 고레벨로 설정된다. 따라서, MOSFET(Tr2, Tr0)이 ON되고, MOSFET(Tr1)이 OFF된다. MOSFET(Mer0 및 Mer1)의 소스 및 드레인 단자는 접지 전위로 고정되고 비활성 상태로 설정된다.
EPROM 셀(EC)의 판독 동작이 도 8의 A 내지 F를 참조하여 이하에 기재된다.
판독 동작시, 보통 전원 전압(VCL; 예를 들어, 1.8V)이 외부로부터 전원 전압(VCL)로서 공급된다. 판독 동작시, 접지 전위가 기록 회로(241)의 기록 데이터 단자(PRG) 및 소스 단자(SL)에 인가되고, 보통 전원 전압(VCL)이 제어 단자(CG)에 인가된다.
또한, 판독 동작시, 판독 회로(242)에서, 제어 신호(PU)가 저레벨로 변화된다. MOSFET(Tr0)이 OFF되는 조건에서, 네거티브 제어 펄스(PUS)가 인가되고, MOSFET(Tr1)이 ON되며, 노드(N2)가 프리차지된다. 마지막으로, 파지티브 제어 펄스(PSG; pass gate)가 인가된다. 따라서 MOSFET(Tr2)이 ON된다.
판독 동작시, 보통 전원 전압(VCL)이 제어 단자(CG)에 인가될 때, 핫 캐리어가 부동 게이트(Fg0 및 Fg1)로 주입되면(기록 데이터"1"가 프로그램되면), 임계값이 높다. 따라서, 전류가 MOSFET(Mer0 및 Mer1)을 통해 흐르지 않는다. 그 결과, node(N2)의 전위가 VCL로 유지되고, VCL에서의 데이터가 래치(240)로 출력된다.
한편, 이때, 핫 캐리어가 부동 게이트(Fg0 및 Fg1)로 주입되지 않으면(기록데이터"0"가 프로그램되면), 임계값은 낮다. 따라서, MOSFET(Mer0 및 Mer1)을 통해 전류가 흐른다. 그 결과, 노드(N2)의 전위가 접지 전위로 떨어지고, 접지 레벨에서의 데이터가 래치(240)로 출력된다.
상술한 바와 같이, 기록 데이터"1"가 EPROM 셀(EC)에서 프로그램될 때, 부동 게이트(Fg0 및 Fg1)의 전위가 -VPPH로 떨어진다. 그러나, 부동 게이트(Fg0 및 Fg1)가 배선(폴리-실리콘 배선)으로 구성되기 때문에, 전위가 누설되어 -VPPH로부터 0V에 가까운 전위로 변화한다. 이와 같이, 임계값의 변화는 데이터의 신뢰성을 저하시킨다.
축적 전하 유지 특성이 평가될 때, 부동 게이트(Fg0 및 Fg1)의 임계값이 판독되면, MOSFET(Mg0 및 Mg1)에 인가된 전위가 충분히 제어된다. 즉, 도 5의 하부 행에 도시된 바와 같이, 제어 단자(CG)의 전위는 외부로부터 공급된다. 따라서, 임의의 전압을 할당함으로써 우수한 정밀도로 셀 트랜지스터의 임계값을 판독하는 것이 가능하다.
제 1의 결함 어드레스 설정 및 비교 회로(20A)에서, EPROM 셀(EC)의 검증법은 다음과 같다. 보통 전원 전위(VCL)는 제어 단자(CG)에 인가된다. 그리고, 어드레스가 스캔되는 동안, 메모리 어레이(11)의 데이터가 판독되고 예상 데이터와 비교 및 판정되어 FBM을 생성한다. 그 후, 외부로부터의 전압이 제어 단자(CG)에 인가된다. 그리고, 어드레스가 스캔되는 동안, FBM이 비슷하게 생성된다. 양자 사이의 비교 결과가 일치하면, OK이고, 불일치하면 NG가 된다. 즉, 검증 동작은 전위차가 제어 단자(CG)에 인가될 때 메모리 어레이(11)의 데이터가 마르게 기록/판독되었는지 여부에 의거하여 수행된다.
도 3 및 4의 구성은 테스트 PAD(웨이퍼 상에 테스트용으로 특별히 장착된 PAD)로부터 제어 단자(CG)를 제어한다(도 5에서 외부 인가로 표시), 따라서, 조립 후 EPROM 셀(EC)의 신뢰성 평가가 불가능하다. 평가는 웨이퍼 상태에서의 샘플링을 통해서만 평가된다.
또한, 상술한 방법에 따라, 메모리 셀(11)의 정보를 판독하기 위해서, 제어 단자(CG)에 인가하는 전압을 전원 전압(VCL) 또는 외부 단자로부터 공급된 전압의 값으로 설정할 때마다, 기록 및 판독 동작에 대해 한번씩 어드레스 스캔을 수행해야 한다. 따라서, 평가 시간이 길어지게 된다.
본 실시예의 목적은 상기 문제점을 해결하는 것이다.
본 실시예의 목적은 조립 후 EPROM 셀(EC; 비-파괴 모듈, 비-휘발성 메모리)의 신뢰성을 충분히 평가하기 위해 CG 단자의 전위가 칩의 외부 단자로부터 제어될 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 실시예는 부동 게이트(Fg0 및 Fg1)의 축적 전하 유지 특성을 평가하기 위한 테스트 모드로서 검증 모드를 추가하도록 설계된다. 이러한 구성으로서, 로우 콜 회로(low call circuit)는 데이터 입출력 회로(19)에 어드레스 히트 신호를 전송하고, 제어 단자(CG)에 전원 전위(VCL)와 승압 전위(VPP)를 인가하며, 각 전위에서 EPROM 셀(EC)의 어드레스 내용을 판독한다. 전압(VPP)은 반도체 메모리 내에서 보통 전원 전압(VCL)이 승압되는 승압 전압이다.
제 1의 실시예를 이하에 기재한다. 또한, 본 실시예는 도 4와 유사하게 CMOS제조 프로세스를 그대로 사용할 수 있는 EPROM 셀(EC)을 예로 들어 설명한다.
도 4의 EPROM 셀(EC)와 같이 CMOS 제조 프로세스를 그대로 사용할 수 있는 기술이 쇼지 슈쿠리(shoji SHUKURI), 카즈마사 야나가와(kazumasa YANAGAWA)등에 의해 저술된 [CMOS Process Compatible ie-Flash(inverse gate electrode Flash) Technology for System-on-a Chip]라는 제목의 논문에 게재되어 있다(IEICE Transaction on Elctrons(통신학회 영문지) Vol E84-C, No 6(p734)2001년 6월).
본 실시예는 EPROM 셀(EC)을 예로 들어 설명한다. 그러나, 본 실시예는 플래시 메모리에도 적용될 수 있다.
제 1의 실시예는 도 9를 참조하여 이하에 기재된다.
도 10에 도시된 바와 같이, "검증" 동작 모드는 제어 회로(220)로부터 출력된 제어 신호에 의해 제어된 EPROM 셀(EC)의 상태에 추가된다(도 5 참조).
도 10에 도시된 도표의 각 동작(프로그램"0", 프로그램"1", 소거, 판독, 스탠바이 및 검증)에 대응하고, 비-휘발성 메모리 어레이(210; 도 9의 EPROM 셀(EC))의 각 단자에 인가된 전압을 결정하기 위해 외부 테스트 장치로부터 입력 커맨드를 디코딩하기 위한 디코더가 제어 회로(220)에 설치된다.
도 3 및 4의 구성에서, 검증 동작 모드시 전압은 테스트 PAD로부터 제어 단자(CG)로 인가된다. 이 때문에, 셀 트랜지스터의 임계값은 우수한 정밀도로 측정될 수 있다. 그러나, 조립 후 PAD를 인출할 수 없으므로, 셀 트랜지스터의 임계값이 측정될 수 없다는 결함을 갖는다. 이와 반대로, 본 실시예에서, 보통 전원 전위(VCL; 예를 들어, 1.8V)보다 높은 보통 전원 승압 전위(VPP; 예를 들어, 3.0V,승압 전압)가 제어 단자(CG)로부터 인가된다. 따라서, 셀 트랜지스터의 인계값이 조립후에도 자동적으로 측정될 수 있다.
기록 데이터"1"가 프로그램된 직후에, 부동 게이트(Fg0 및 Fg1)의 전위는 -VPPH(예를 들어, -4.2V, VPPH는 고전원 승압 전압을 나타낸다)이다.
그러나, 시간의 결과와 함께, 리크사 발생한다. 이들 전위(Fg0 및 Fg1)는 0V를 향해 변하게 된다.
도 3 내지 5에 도시된 바와 같이, 판독 동작시 VCL(예를 들어, 1.8V, VCL은 보통 전원 전압을 나타낸다)만이 제어 단자(CG)에 인가되는 구성에서는, 부동 게이트(Fg0 및 Fg1)의 전위가 -VPPH(예를 들어, -4.2V, VPPH는 고전원 승압 전압을 나타낸다)로부터 약 -VCL(예를 들어, -1.8V, VCL은 보통 전원 전압을 나타낸다)로 변경되지 않으면, 즉, ΔV=2.4V로 변화할 때까지 프로그램된 데이터가 변경되었는지 여부를 판정할 수 없다.
이에 반해, 본 실시예에서, 도 10에 도시된 바와 같이, VPP(예를 들어, 3.0V, VPP는 보통 전원 승압 전압을 나타낸다)가 검증 동작으로서 제어 단자(CG)에 인가되는 구성에서,
부동 게이트(Fg0 및 Fg1)의 전위가 -VPPH(예를 들어, -4.2V, VPPH는 고전원 승압 전압을 나타낸다)로부터 -VPP(예를 들어, -3.0V, VPP는 보통 전원 승압 전압을 나타낸다)로 변경될 때(간략히 말해, 약 -VCL(예를 들어, -1.8V, VCL은 보통 전원 전압)로 변경되기 이전에), 즉, ΔV=1.2V의 변화에 의해, 프로그램된 데이터가 변경되는지 여부를 판정할 수 있다.
제 1의 실시예에서, 도 9, 11, 2, 4 및 10 및 FBM(fail bit map)의 구성을 사용함으로써 칩이 패키지에 밀봉(조립)된 후 신뢰성이 충분히 평가될 수 있다.
한편, 도 11은 본 실시예(도 9)에서 미스 히트 판정 유닛(232)의 회로 구성을 나타낸다. 그러나, 도 3의 미스 히트 회로(232)의 회로 구성도 도 11과 유사하다.
도 9 및 3에 도시된 바와 같이, 검증 모드가 도 9에 추가된다. 검증 모드시, 어드레스 히트 신호(hit)가 어드레스 디코더(13 및 14)로 출력되지 않도록 어드레스 히트 신호(hit)의 출력처가 I/O 버퍼(19a)로 전환된다. 그리고, 어드레스 히트 또는 미스 히트의 상태가 I/O 데이터로서 직접 출력된다.
우선, 검증 모드에서, 보통 전원 전압(VCL)은 제어 단자(CG)에 인가되고, EPROM 셀(EC)의 데이터는 래치(240)에 판독된다.
그리고, 리던던시 롤콜이 테스트되어 모든 비트(어드레스)를 스캔한다. 이때, 외부 액세스 어드레스가 도 9의 단자(adr)에 입력되고, 외부 액세스 어드레스 데이터 및 노말 래치(240)의 데이터가 어드레스 비교기(231)와 미스 히트 판정 유닛(232)을 사용함으로써 서로 비교된다. 비교 결과는 롤콜 회로(235)를 사용함으로써 I/O 데이터 버퍼(19a)와 제어 회로(18)를 통해 DQ 단자로 출력된다. FBM(fail bit map)은 DQ 단자로부터 미스 히트 및 히트를 나타내는 출력 데이터에 의해 생성된다. 상기 FMB의 결과는 EPROM 셀(EC)의 비-사용 또는 사용을 나타낸다.
그리고, 보통 승압 전압(VPP)은 제어 단자(CG)에 인가되고, EPROM 셀(EC)의 데이터는 래치(240)에 판독된다.
그리고, 리던던시 롤콜은 모든 비트(어드레스)를 스캔하여 테스트된다. 이때, 외부 액세스 어드레스는 도 9의 단자(adr)에 입력되고, 외부 액세스 어드레스 데이터와 노말 래치(240)의 데이터가 어드레스 비교기(231)와 미스 히트 판정 유닛(232)을 사용함으로써 서로 비교된다. 비교 결과는 롤콜 회로(235)를 사용함으로써 제어 회로(18)와 I/O 데이터 버퍼(19a)를 통해 DQ 단자로 출력된다. FMB(fail bit map)은 DQ 단자로부터의 출력 데이터에 의해 생성된다. 상기 FMB의 결과는 EPROM 셀(EC)의 데이터가 보통 승압 전압(VPP)을 인가함으로써 래치(240)에 판독될 때 데이터(EPROM 셀(EC)의 비-사용 또는 사용)를 나타낸다.
그리고, 보통 전원 전압(VCL)의 판독 결과를 나타내는 FMB은 보통 승압 전압(VPP)에서 판독된 결과를 나타내는 FBM과 비교된다. 동일한 결과라면, EPROM 셀(EC)의 저장 내용은 OK이고, 상이한 결과라면, EPROM 셀(EC)의 저장 내용이 변경되었다는 것을 나타낸다. 따라서, EPROM 셀(EC)의 신뢰성이 비교 결과에 따라 평가될 수 있다.
제 1의 실시예에서, VCL 인가 동작과 VPP 인가 동작이 수행되는 순서를 역으로 수행할 수 있다.
제 1의 실시예에서, 조립후 EPROM 셀(EC)의 신뢰성을 충분히 평가할 수 있다.
또한, 제 1의 실시예에서, 주소 스캔 동작이 두 번(VPP 인가 및 VCL 인가에 대해 각각 한번씩) 수행되고, 데이터가 비교된다. 따라서, 평가 시간이 상술한 종래의 인가예보다 짧아진다.
제 2의 실시예를 도 12를 참조하여 이하에 기재한다.
제 2의 실시예에서도, 보통 승압 전압(VPP)이 제어 단자(CG)에 인가될 때 판독된 데이터와 보통 전원 전압(VCL)이 제어 단자(CG)에 인가될 때 판독된 데이터 사이의 비교 결과에 따라 조립후 EPROM 셀(EC)의 충분한 신뢰성 평가를 수행하는 메커니즘은 제 1의 실시예와 유사하다.
도 12에 도시된 바와 같이, 도 4의 구성과 비교해볼 때, 본 실시예에서는, 검증 래치 회로(290)와 래치 데이터 선택 회로(295)가 추가된다. 래치 데이터 선택 회로(295)는 노드(N2)의 데이터의 출력처를 노말 래치(240; 도 4의 래치(240)과 동일)로 하는지 검증 래치 회로(290)로 하는지를 선택한다.
검증 동작 시, 우선, 보통 전원 전압(VCL; 예를 들어, 1.8V)의 판독 동작(보통 전원 전압(VCL)이 제어 단자(CG)에 인가됨)이 수행되고, 하이 신호가 TESTB 단자(75)에 입력되며, 노드(N2)의 데이터가 노말 래치(240)에 출력된다.
그리고, 보통 전원 승압 전위(VPP; 예를 들어 3.0V)가 제어 단자(CG)에 인가되고, 낮은 신호가 TESTB 단자(75)에 입력되고, 노드(N2)의 데이터가 검증 래치 회로(290)에 출력된다.
어드레스 비교기(233)는 노말 래치(240)로부터 출력된 데이터와 검증 래치 회로(290)로부터 출력된 데이터를 비교한다. 비교 결과, 데이터의 불일치의 발생은 부동 게이트(Fg0 및 Fg1)의 전위 리크가 진행되고 있고 데이터의 신뢰성에 문제가 있다는 것을 나타낸다. 즉, 판독시의 래치 결과와 검증시의 래치 결과 사이의 비교는 그대로 히트 미스 판정을 이끌어낸다. 따라서, 어드레스를 스캔하지 않고도 짧은 평가 시간 안에 검증 동작을 수행할 수 있다.
어드레스 비교기(233)가 노말 래치(240)로부터 출력된 데이터와 검증 래치 회로(290)로부터 출력된 데이터를 비교할 때, 비교 결과가 서로 일치하면, 부동 게이트(Fg0 및 Fg1)의 전위는 -VPPH(예를 들어, -4.2V, VPPH는 고전원 승압 전압을 나타낸다)로부터 -VPP(예를 들어, -3.0V, VPP는 보통 전원 승압 전압을 나타낸다)로 변하지 않는다는 것을 알 수 있다. 이러한 경우에, EPROM 셀(EC)은 패스로서 판정된다.
어드레스 비교기(233)의 출력 데이터(노말 래치(240)로부터 출력된 데이터와 검증 래치 회로(290)로부터 출력된 데이터 사이의 비교 결과를 나타냄)는 롤콜 회로(235)를 통해 DQ 단자로 출력된다. 도 13에 도시된 바와 같이, 롤콜 회로(235)는 검증시 롤콜의 테스트 모드를 입력함으로써 DQ 단자로 검증 테스트의 결과를 출력할 수 있다.
또한, 어드레스 비교기(233)는 도 3 및 4의 어드레스 비교기(231)와 유사하게 DRAM 액세스 어드레스의 하나의 비트와 비-휘발성 메모리 어레이(210)에 저장된 결함 어드레스의 하나의 비트를 비교하는 기능을 갖는다.
한편, 검증시 제어 단자(CG)에 인가된 보통 전원 승압 전압(VPP)은 검증에 사용된 전위로서 항상 최적인 것은 아니다. 그러나, 상기 전압은 -VPPH(예를 들어, -4.2V, VPPH는 고전원 승압 전압)와 -VCL(예를 들어, 1.8V, VCL은 보통 전원 전압) 사이의 중간점(예를 들어, -3.0V)을 통과한 부동 게이트(Fg0 및 Fg1)의 전위가 검출될 수 있다는 사실로 인해 유효값이다.
검증시 제어 단자(CG)에 인가된 전압은 검증시 전원 전압(VCL)의 변화에 의해 쉽게 설정될 수 있다. 예를 들어, 상기 예와 유사사하게 프로그램시 고전원 전압(VCLH)이 2.5V이면, 부동 게이트(Fg0 및 Fg1)의 전위는 -4.2(-VPPH: -(고전원 승압 전압))V이다. 또한, 검증시 전원 전압(VCL)이 상기 예의 1.8V 대신에 2.4V로 하면, 전원 전압(2.4V; VCL)이 승압되는 승압 전압(VPP)은 약 4.0V가 된다. 0.2V의 차이만큼의 변화가 검출될 수 있다.
또한, 종래의 테스트 모드에서, 전위(VPP)를 트리밍(부하 저항을 트리밍하고 부하 저항을 변경함으로써 전위(VPP) 조정)하도록 제어하기 위한 테스트 신호가 있다. 따라서, 이것을 이용하면, 전위(VPP)가 조금 증가하거나 조금 감소한 값이 제어 단자(CG)에 인가될 수 있다. 즉, 주지의 워드선 승압 전압(VPP)의 트리밍 테스트와의 조합한 경우, 축적 전하 유지 특성의 스크린 기준이 트리밍 전압 범위 내로 제어될 수 있다.
제어 회로(220)는 도 10의 도표에서 각 동작(프로그램"0", 프로그램"1", 소거, 판독, 스탠바이 및 검증)에 대응하고, 비-휘발성 메모리 어레이(210; 도 9의 EPROM 셀(EC))의 각 단자에 주어진 전압을 결정하기 위해 외부 테스트 장치로부터 수신된 커맨드를 디코딩하기 위한 디코더를 포함한다.
제 2의 실시예의 응용과 같이 VPP 트리밍을 사용하는 본 실시예의 동작예가 도 12 내지 14를 참조하여 이하에 기재한다.
도 14의 A 내지 O의 예에서, 결함 어드레스는 비-휘발성 메모리 어레이(210)에서 미리 프로그램된다고 가정된다.
검증 동작으로서, 우선, 도 14의 B의 ⓛ에 의해 도시된 바와 같이, 보통 MRS(예를 들어, 판독) 커맨드가 실행되고, EPROM 셀(EC)의 데이터가 노말 래치(240)로 판독된다.
그리고, 도 14의 B의 ②에 도시된 바와 같이, "VPP 트리밍의 테스트 모드"가 실행된다. 상기 커맨드는 검증 판독 동작시에 제어 단자(CG)의 전압을 설정할 수 있게 한다. 요약하면, 스크린 기준이 설정될 수 있다.
그리고, 도 14의 B의 ③에 도시된 바와 같이, "검증의 테스트 모드(협의 : 상기 정의와 상이하다는 의미에서 협의라고 일컫는다)"가 수행된다. TESTB 신호가 활성화되고, 검증 래치(290)가 선택되며, ②에서 설정된 전압(②이 수행되지 않으면 전위(VPP))이 제어 단자(CG)에 인가된다. 그리고, EPROM 셀(EC)의 데이터가 검증 래치(290)로 판독된다.
그리고, 도 140의 ④에 도시된 바와 같이, 어드레스 비교기(233)는 검증 래치 회로(290)의 데이터와 노말 래치(240)를 비교한다. 양가자 서로 일치하면, 어드레스 비교기(233)로부터의 출력 신호(OUT)는 낮아지게 된다. 양자가 서로 일치하지 않으면, 출력 신호(OUT)는 높아지게 된다. 도 14의 A 내지 O에 도시되지는 않았지만, 도 13의 미스 히트 판정 유닛(232)은 어드레스로(세트 단위)부터 높은 출력 신호(OUT)를 하나라도 입력하면, 미스 히트 판정 유닛(232)의 출력 신호(hitb; 도 11 참조)가 하이가 된다.
그리고, 도 14의 B의 ⑤에 도시된 바와 같이, "리던던시 롤콜의 테스트"가 실행되고, 검증 테스트의 결과가 DQ 단자로 판독된다.
하이 신호가 DQ 단자로부터 출력되면, 부동 게이트(Fg0 및 Fg1)의 전위 변화가 크고 데이터의 신뢰성이 나쁘다는 것을 나타낸다. 한편, DQ 단자로부터 로우 신호가 출력되면, 노말 래치(240)가 검증 래치 회로(290)의 데이터와 일치하고 데이터의 신뢰성이 우수하다는 것을 나타낸다.
그리고, 도 14의 B의 ⑥에 도시된 바와 같이, "테스트 모드의 해제"가 실행되고 검증 테스트가 종료된다.
본 실시예의 도 12 및 13의 상기 구성에 따르면, 검증 테스트는 도 14의 A 내지 O에 도시된 바와 같이, 수십 사이클의 시간(고속)으로 수행될 수 있다.
한편, 제 2의 실시예에 따르면, 롤콜 회로(235)가 사용되면, 하나의 비트의 EPROM 셀(EC)의 신뢰성은 제 1의 실시예와는 달리 모든 비트(어드레스)를 스캔하지 않고 FBM을 사용하지 않고도 빠르게 평가될 수 있다. 한편, 제 1의 실시예의 도 9의 구성에서는, 롤콜 회로가 사용되더라도, 모든 비트를 스캔해야 한다.
상술한 바와 같이, 본 실시예는 다음과 같은 효과를 갖는다.
(1) 기존 테스트와 조합함으로써 칩 면적의 증가를 억제할 수 있다.
(1-1) 검증 모드시 사용된 전압이 워드선 승압 전압과 공유될 수 있다.
(1-2) 스크린 기준의 결정이 승압 전압의 트리밍 테스트와 공유될 수 있다.
(1-3) 검증 체크시 회로가 리던던시 구제 회로의 일부와 공유될 수 있다.
(1-4) 검증 테스트의 결과를 판독하기 위한 회로가 리던던시 롤콜 회로와 공유될 수 있다.
(2) 상기 (1)로 인해, 반도체 메모리의 신뢰성이 향상될 수 있다.
본 발명의 반도체 집적 회로 장치의 검증법에 따르면, 조립후 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수 있다.

Claims (22)

  1. (a) 데이터가 기록되고 전위가 플로팅되는 부동 게이트를 갖는 제 1의 트랜지스터; 상기 제 1의 트랜지스터에 기록된 상기 데이터를 판독하고 상기 부동 게이트와 같이 접속되는 부동 게이트를 갖는 제 2의 트랜지스터; 및 상기 부동 게이트에 결합되고 상기 제 2의 트랜지스터의 상기 데이터를 판독하는 동작을 제어하는 제어 게이트 유닛을 포함하는 반도체 집적 회로 장치를 마련하는 단계;
    (b) 제 1의 전위가 상기 제어 게이트 유닛에 인가될 때 상기 제 2의 트랜지스터를 통해 출력된 제 1의 데이터와, 제 2의 전위가 상기 제어 게이트 유닛에 인가될 때 상기 제 2의 트랜지스터를 통해 출력된 제 2의 데이터를 비교하여 비교 결과를 생성하는 단계; 및
    (c) 상기 비교 결과에 의거하여 상기 부동 게이트에 기록된 상기 데이터를 검증하는 단계를 포함하고,
    상기 제 1의 전위는 상기 제 2의 전위와 상이한 것을 특징으로 하는 반도체 집적 회로 장치 검증 방법.
  2. 제 1항에 있어서,
    상기 제 1의 전위는 상기 데이터가 판독될 때 외부로부터 상기 반도체 집적 회로 장치로 공급된 전위이고,
    상기 제 2의 전위는 상기 반도체 집적 회로 장치에서 상기 제 1의 전위를 승압함으로써 생성되는 전위인 것을 특징으로 하는 반도체 집적 회로 장치 검증 방법.
  3. 제 1항 또는 2항에 있어서,
    상기 (b)에서, 제 1의 래치 회로에 의해 래치된 상기 제 1의 데이터는 제 2의 래치 회로에 의해 래치된 상기 제 2의 데이터와 비교되는 것을 특징으로 하는 반도체 장치 검증 방법.
  4. 제 1항 또는 2항에 있어서,
    상기 (b)에서, 트리밍된 상기 제 2의 전위는 상기 제어 게이트 유닛에 인가되는 것을 특징으로 하는 반도체 장치 검증 방법.
  5. 제 1항 또는 2항에 있어서,
    상기 (b)에서, 상기 제 2의 전위는 상기 데이터가 판독될 때 외부로부터 상기 반도체 집적 회로 장치로 공급된 전위 이상이고, 상기 데이터가 프로그램될 때 외부로부터 상기 반도체 집적 회로 장치로 공급된 전위가 승압된 승압 전위 이하인 것을 특징으로 하는 반도체 장치 검증 방법.
  6. 데이터기 기록되고 전위가 플로팅되는 부동 게이트를 갖는 제 1의 트랜지스터;
    상기 제 1의 트랜지스터에 기록된 상기 데이터를 판독하고 상기 부동 게이트와 함께 접속된 부동 게이트를 갖는 제 2의 트랜지스터; 및
    상기 제 2의 트랜지스터의 상기 데이터 판독 동작을 제어하고 상기 부동 게이터에 결합된 제어 게이트 유닛을 포함하고,
    상기 부동 게이트에 기록된 상기 데이터의 검증 동작은 제 1의 전위가 상기 제어 게이트 유닛에 인가될 때 상기 제 2의 트랜지스터를 통해 출력된 제 1의 데이터와 제 2의 전위가 상기 제어 게이트 유닛에 인가될 때 상기 제 2의 트랜지스터를 통해 출력된 제 2의 데이터를 비교한 비교 결과에 의거하여 수행되며,
    상기 제 1의 전위는 상기 제 2의 전위와 상이한 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제 6항에 있어서,
    상기 제 2의 데이터를 래치하는 제 2의 래치 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제 6항에 있어서,
    트리밍된 상기 제 2의 전위는 상기 제어 게이트 유닛에 인가되는 것을 특징응로 하는 반도체 집적 회로 장치.
  9. 제 6항 내지 8항 중 어느 한 항에 있어서,
    상기 제 1의 전위는 외부로부터 상기 반도체 집적 회로 장치로 공급되고, 상기 제 2의 전위는 상기 반도체 집적 회로 장치에서 발생되는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제 6항 내지 8항 중 어느 한 항에 있어서,
    상기 제 1의 전위는 상기 데이터가 판독될 때 외부로부터 상기 반도체 집적 회로 장치로 공급된 전위인 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제 6항 내지 8항 중 어느 한 항에 있어서,
    상기 제 2의 전위는 상기 반도체 집적 회로 장치에서 상기 제 1의 전위를 승압함으로써 생성된 전위인 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제 6항 내지 8항 중 어느 한 한에 있어서,
    상기 제 1의 전위는 상기 데이터가 판독될 때 상기 제어 게이트 유닛에 인가된 전위인 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제 6항 내지 8항 중 어느 한 항에 있어서,
    상기 제 2의 전위는 상기 검증 동작이 수행될 때 외부로부터 상기 반도체 집적 회로 장치로 공급된 제 3의 전위를 상기 반도체 집적 회로 장치에서 승압함으로써 생성된 전위인 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제 13항에 있어서,
    상기 제 3의 전위는 상기 제 1의 전위와 상이한 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제 6항 내지 8항 중 어느 한 항에 있어서,
    상기 제 2의 전위는 상기 데이터가 기록될 때 외부로부터 상기 반도체 집적 회로로 공급된 제 5의 전위를 상기 반도체 집적 회로 장치에서 승압함으로써 생성된 제 4의 전위보다 낮은 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제 6항 내지 8항 중 어느 한 항에 있어서,
    상기 제 2의 전위는 상기 데이터가 기록될 때 상기 제어 게이트 유닛에 인가되는 제 6의 전위보다 낮은 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제 6항 내지 8항 중 어느 한 항에 있어서,
    상기 제 1의 트랜지스터의 제 1의 전극은 상기 데이터가 입력되는 데이터 입력 단자에 접속되고,
    상기 데이터는 상기 제 1의 트랜지스터에 기록될 때, 상기 각 제 1 및 제 2의 전위와 상이한 제 7의 전위는 상기 제 1의 트랜지스터의 제 2의 전극에 인가되는 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제 6항 내지 8항 중 어느 한 항에 있어서,
    상기 제 1의 트랜지스터, 상기 제 2의 트랜지스터 및 상기 제어 게이트 유닛 각각은 단일 게이트 구조를 갖는 고내압 MOS 트랜지스터에 의해 구성되고,
    상기 제 1의 트랜지스터, 상기 제 2의 트랜지스터 및 상기 제어 게이트 유닛은 CMOS 제조 프로세스에 의해 제조될 수 있는 구조로 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제 6항 내지 8항 중 어느 한 항에 있어서,
    DRAM의 결함 어드레스를 나타내는 결함 어드레스 데이터는 상기 데이터로서 상기 반도체 집적 회로 장치에 기록되고,
    상기 제 2의 전위는 상기 DRAM의 워드선 승압 전위인 것을 특징으로 하는 반도체 집적 회로 장치.
  20. 제 19항에 있어서,
    상기 제 1의 데이트와 제 2의 데이터를 비교하는 것은 상기 DRAM을 액세스하기 위해 사용되는 입력 어드레스와 상기 결함 어드레스를 비교하는 어드레스 비교기에서 수행되는 것을 특징으로 하는 반도체 집적 회로 장치.
  21. 제 19항에 있어서,
    상기 제 1의 데이터와 상기 제 2의 데이터를 비교한 결과를 나타내는 제 1의 신호는 리던던시 롤콜 회로로부터 출력되어 상기 반도체 집적 회로 장치가 상기 반도체 집적 회로 장치의 외부와 조립된 후 구제된 상기 결함 어드레스를 나타내는 제 2의 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로 장치.
  22. 제 6항 내지 8항 중 어느 한 항에 있어서,
    상기 반도체 집적 회로 장치는 EEPROM인 것을 특징으로 하는 반도체 집적 회로 장치.
KR10-2002-0077173A 2001-12-07 2002-12-06 조립 후 비-파괴 퓨즈 모듈의 신뢰성을 충분히 평가할 수있는 반도체 집적 회로 장치 검증 방법 KR100473893B1 (ko)

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