JP2011233631A - 半導体装置 - Google Patents

Abstract

【課題】印加電圧の過剰による、アンチヒューズ素子の誤コネクトや書き込みが正確に行われないアンチヒューズ素子の発生を抑制する。
【解決手段】本発明の半導体装置は、アンチヒューズ素子の一端の電位ＡＦ＿Ｇと電位ＶＰＰＲとを比較し、電位ＡＦ＿Ｇが電位ＶＰＰＲ以上の場合には、アンチヒューズ素子の一端に接続される電源線の電位ＶＰＰＳＶＴを昇圧し、昇圧された電位によりアンチヒューズ素子の一端と他端とが導通状態となることで、電位ＡＦ＿Ｇが電位ＶＰＰＲよりも低くなった場合には、昇圧を停止する。
【選択図】図４

Description

本発明は、アンチヒューズ素子を備えた半導体装置に関する。

ＤＲＡＭ等の半導体装置では、正常に動作しない不良メモリセルが見つかった場合、その不良メモリセルが予備メモリセルに置換される。不良メモリセルのアドレスは記憶され、そのアドレスへのアクセス要求があった場合には、置換された予備メモリセルにアクセスされる。

不良メモリセルのアドレスの記憶には、アンチヒューズ素子が用いられる。

アンチヒューズ素子は、絶縁膜を備えており、絶縁膜への高電圧の印加による絶縁破壊により絶縁状態から導通（コネクト）状態に変化することでデータが書き込まれる素子である。アンチヒューズ素子の具体例としては、例えば、ＭＯＳＦＥＴがあり、ゲート絶縁膜の破壊によりデータが書き込まれる。

特許文献１には、複数のアンチヒューズ素子がそれぞれ対応する選択用ＭＯＳＦＥＴと共に並列に設けられている半導体装置が記載されている。

また、特許文献２には、クロックに同期して、クロックのＨｉｇｈレベル時にアンチヒューズ素子への書き込みを行い、Ｌｏｗレベル時にそのアンチヒューズ素子が導通したか否かの検証（ベリファイ動作）を行う半導体装置が記載されている。

特開２０００−１３２９９２号公報 特開２００８−２６９７１１号公報

上記特許文献１および２に記載の半導体装置は、アンチヒューズ素子に一定レベルの電圧を印加して絶縁膜の破壊、即ち、アンチヒューズ素子への書き込みを行っている。しかしながら、これらの半導体装置には、以下のような課題があることを本願発明者は明らかにした。

即ち、個々のアンチヒューズ素子の絶縁膜が破壊される電圧はプロセスばらつきの影響を受けて変化するため、複数のアンチヒューズ素子間で、絶縁膜が破壊される電圧、即ち、書き込み電圧がばらついてしまう。

互いに書き込み電圧が異なる複数のアンチヒューズ素子に対して、一定レベルの電圧を印加して書き込み動作を行う場合、書き込み電圧が高くなる方向にばらつくと、印加電圧不足から書き込み対象のアンチヒューズ素子への書き込みが正確に行われないおそれがある。また、書き込み電圧が低くなる方向にばらつくと、印加電圧過剰から書き込み対象のアンチヒューズ素子に隣接する隣接アンチヒューズ素子の誤コネクトが発生するおそれがある。

図１４は、印加電圧過剰時の課題を説明するための図である。

書き込み対象のアンチヒューズ素子（ＭＯＳＦＥＴ）のゲートには、電源線を介して電位ＡＦ＿Ｇ１＝ＶＰＰＳＶＴが印加され、ソース、ドレインおよびＮ＋＋領域には、電源線を介して電位ＶＢＢＳＶＴが印加される。

また、隣接アンチヒューズ素子のゲートには、電源線を介して電位ＡＦ＿Ｇ２＝ＶＳＳ（接地電位）が印加され、ソース、ドレインおよびＮ＋＋領域には、電源線を介して電位ＶＢＢＳＶＴが印加される。

ここで、書き込み対象のアンチヒューズ素子に過剰な電圧が印加されると、基板を通じて、書き込み対象のアンチヒューズ素子のゲートに接続された電源線と隣接アンチヒューズ素子のゲートやＮ＋＋領域に接続された電源線とが短絡し、隣接アンチヒューズ素子の誤コネクトが発生する。

本発明の半導体装置は、
第１および第２の電源線と、
一端が前記第１の電源線に接続され、他端が前記第２の電源線に接続された被破壊素子と、
前記第１の電源線を介して前記被破壊素子の前記一端に接続され、前記被破壊素子の前記一端の電位と第１の電位とを比較し、前記被破壊素子の前記一端の電位が前記第１の電位以上の場合には、前記第１の電源線の電位を第１の所定電位から昇圧し、前記昇圧された電位により前記被破壊素子の前記一端と前記他端とが導通状態となることで、前記被破壊素子の前記一端の電位が前記第１の電位よりも低くなった場合には、前記昇圧を停止する電源回路と、を備える。

本発明によれば、半導体装置は、被破壊素子の第１の電源線に接続される一端の電位と第１の電位とを比較し、一端の電位が第１の電位以上の場合には、第１の電源線の電位を昇圧し、昇圧された電位により被破壊素子の一端と他端とが導通状態となることで、一端の電位が第１の電位よりも低くなった場合には、昇圧を停止する。

このように、被破壊素子が導通状態となるまで昇圧を行い、導通状態となると昇圧を停止することで、印加電圧過剰による被破壊素子の誤コネクトや印加電圧不足による書き込みが正確に行われない被破壊素子の発生を抑制することができる。

本発明の一実施形態の半導体装置の構成を示すブロック図である。 図１に示すＡＦ用制御回路、ＳＴＯＲＥ回路群およびＬＯＡＤ回路群に入力される信号を説明するための図である。 図２に示すＳＴＯＲＥ制御回路の構成を示す図である。 図１に示すＡＦ用電源回路およびＳＴＯＲＥ回路の構成を示す図である。 関連するＡＦ用電源回路およびＳＴＯＲＥ回路の構成を示す図である。 図４に示すＶＲＥＦ回路の構成を示す図である。 図６に示すカウンター回路の構成を示す図である。 図４に示すＰＵＭＰ回路の構成を示す図である。 図８に示すＰＵＭＰ回路による昇圧動作を説明するための図である。 図２に示すＬＯＡＤ回路の構成を示す図である。 図１に示す半導体装置において書き込み動作が正常に行われた場合の内部波形および検証結果のモニター信号の波形を示す図である。 図１に示す半導体装置において書き込み動作の終了後、検証動作時に書き込みの異常を検出した場合の内部波形および検証結果のモニター信号の波形を示す図である。 図１０に示すＬＯＡＤ回路の読み出し動作時の内部波形を示す図である。 アンチヒューズ素子への印加電圧過剰時の課題を説明するための図である。

以下に、本発明を実施するための形態について図面を参照して説明する。

図１は、本発明の一実施形態の半導体装置の構成を示すブロック図である。

図１に示す半導体装置１は、クロックパッド１１ａ，１１ｂと、クロックイネーブルパッド１１ｃと、コマンドパッド１２ａ〜１２ｅと、アドレスパッド１３＿０〜１３＿ｎと、クロック発生回路２１と、コマンドデコーダ３１と、制御ロジック３２と、ロウ系制御回路４１と、カラム系制御回路５１と、モードレジスタ６１と、メモリセルアレイ７０と、ロウデコーダ７１と、カラムデコーダ７２と、データアンプ７３と、ラッチ回路７４と、データ入出力部７５と、タイミング制御部８０と、ＡＦ用制御回路９０と、ＡＦ用電源回路１００と、ＳＴＯＲＥ回路群２１０と、ＬＯＡＤ回路群３１０と、バンクアドレスレジスタ４０１と、ＲＯＷアドレスレジスタ４０２と、ＣＯＬアドレスレジスタ４０３と、比較回路５００と、ＡＦ用データレジスタ６００と、ＳＷ１と、を有する。

クロックパッド１１ａ，１１ｂはそれぞれ、外部クロック信号ＣＫ，／ＣＫが供給されるパッドである。また、クロックイネーブルパッド１１ｃはクロックイネーブル信号ＣＫＥが供給されるパッドである。各パッドに供給された外部クロック信号ＣＫ，／ＣＫおよびクロックイネーブル信号ＣＫＥは、クロック発生回路２１およびタイミング制御部８０に供給される。なお、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。

クロック発生回路２１は、外部クロック信号ＣＫ，／ＣＫおよびクロックイネーブル信号ＣＫＥに基づき内部クロック信号ＩＣＬＫを生成し、生成した内部クロック信号ＩＣＬＫを、コマンドデコーダ３１、制御ロジック３２、カラムデコーダ７２、ラッチ回路７４およびＡＦ用制御回路９０に供給する。

コマンドパッド１２ａ〜１２ｅはそれぞれ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、およびオンダイターミネーション信号ＯＤＴが供給されるパッドである。これらのコマンド信号は、コマンドデコーダ３１に供給される。

アドレスパッド１３＿０〜１３＿ｎは、アドレス信号ＡＤＤが供給されるパッドであり、供給されたアドレス信号ＡＤＤは、不図示のアドレス入力回路を介して、コマンドデコーダ３１、ロウ系制御回路４１、カラム系制御回路５１、モードレジスタ６１に供給される。より具体的には、通常動作モード時には、ロウアドレスについてはロウ系制御回路４１に供給され、カラムアドレスについてはカラム系制御回路５１に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤは、モードレジスタ６１に供給され、これによってモードレジスタ６１の内容が更新される。

コマンドデコーダ３１は、クロック発生回路２１から供給された内部クロックＩＣＬＫに同期して、コマンド信号およびアドレス信号の一部の保持、デコードおよびカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成し、生成した内部コマンドＩＣＭＤを制御ロジック３２に供給する。

また、コマンドデコーダ３１は、信号ＴＥＳＴ＿ＡＦをデータ入出力部７５、ＡＦ用制御回路９０およびＳＷ１に供給し、信号ＲＥＳＥＴＢをＡＦ用制御回路９０に供給する。

制御ロジック３２は、クロック発生回路２１から供給された内部クロックＩＣＬＫに同期して、コマンドデコーダ３１から供給された内部コマンドＩＣＭＤとモードレジスタ６１の出力とに応じて、各部の動作を制御する。

ロウ系制御回路４１は、アドレスパッド１３＿０〜１３＿ｎから供給されたロウアドレスをロウデコーダ７１と比較回路５００とに供給する。

カラム系制御回路５１は、アドレスパッド１３＿０〜１３＿ｎから供給されたカラムアドレスをカラムデコーダ７２と比較回路５００とに供給する。

モードレジスタ６１は、半導体装置１の動作モードを格納する。

メモリセルアレイ７０においては、複数のワード線ＷＬと複数のビット線ＢＬとが交差しており、この交点にメモリセルＭＣが配置されている。なお、図１においては、１本のワード線ＷＬ、１本のビット線ＢＬおよび１個のメモリセルＭＣのみ記載している。ビット線ＢＬは、対応するセンスアンプＳＡに接続されている。

ロウデコーダ７１は、メモリセルアレイ７０に含まれる複数のワード線ＷＬのいずれかを選択する。

カラムデコーダ７２は、複数のセンスアンプＳＡのいずれかを選択する。カラムデコーダ７２により選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ７３に接続される。

データアンプ７３は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅し、リードライトバスＲＷＢＳ１を介してラッチ回路７４に供給する。一方、データアンプ７３は、ライト動作時においては、リードライトバスＲＷＢＳ１を介してラッチ回路７４から供給されるライトデータＷＤを増幅し、メモリセルアレイ７０に供給する。

ラッチ回路７４は、データアンプ７３とデータ入出力部７５との間で入出力データＤＡＴＡ０−ｎのパラレル／シリアル変換を行う。なお、ラッチ回路７４とデータ入出力部７５との間のデータのやり取りは、リードライトバスＲＢＢＳ２を介して行われる。

データ入出力部７５は、データ端子ＤＱ０〜ｎを介して、外部との間で入出力データＤＡＴＡ０−ｎの入出力を行う。

タイミング制御部８０は、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路を含み、リード動作時には、制御ロジック３２から供給されるリードコマンドＲＣＭＤと外部クロック信号ＣＫ，／ＣＫとに応じて、データ入出力部７５におけるデータの読み出しタイミングを制御する読み出しタイミング信号ＲＣＫを供給すると共に、データストローブパッドＤＱＳを介して、外部にデータストローブ信号ＤＱＳを出力する。一方、タイミング制御部８０は、ライト動作時には、制御ロジック３２から供給されるライトコマンドＷＣＭＤと外部クロック信号ＣＫ，／ＣＫと外部からデータストローブパッドＤＱＳを介して入力されるデータストローブ信号ＤＱＳとに応じて、データ入出力部７５におけるライトデータの取り込みタイミングを制御する書き込みタイミング信号ＷＣＫをデータ入出力部７５に供給する。

ＡＦ用制御回路９０は、コマンドデコーダ３１とＳＴＯＲＥ回路群２１０およびＬＯＡＤ回路群３１０との間に設けられており、コマンドデコーダ３１から供給される信号ＲＥＳＥＴＢ，ＴＥＳＴ＿ＡＦとクロック発生回路２１から供給される内部クロック信号ＩＣＬＫとを受け取り、ＳＴＯＲＥ回路群２１０とＬＯＡＤ回路群３１０とに制御信号を供給する。

ＡＦ用電源回路１００は、アンチユーズ素子への情報の書き込み動作（ＳＴＯＲＥ動作、以降本明細書においては、単に書き込み動作とも記載）の際に、アンチヒューズ素子へ書き込み電圧を供給する。

また、ＡＦ用電源回路１００は、アンチヒューズ素子への情報の書き込み状態の検証動作（ベリファイ動作、以降本明細書においては、単に検証動作とも記載）の際に、検証動作の結果を示す複数のモニター信号ＤＥＴ１ＯＵＴ，Ｘ０〜Ｘ４ＯＵＴをデータ入出力部７５に供給する。データ入出力部７５に供給されたモニター信号ＤＥＴ１ＯＵＴ，Ｘ０〜Ｘ４ＯＵＴは、データ端子ＤＱ０〜５を介して、半導体装置１の外部に出力される。

ここで、通常動作時には、データＤＡＴＡ０−５がデータ端子ＤＱ０〜５を介して入出力されるが、検証動作時にはＳＷ１に信号ＴＥＳＴ＿ＡＦが供給されて、モニター信号ＤＥＴ１ＯＵＴ，Ｘ０〜Ｘ４ＯＵＴを出力するように切り替えが行われる。

なお、アンチヒューズ素子への情報の書き込みは、例えば、不良メモリセルの救済のために、不良メモリセルのアドレスをプログラミングする際に行なわれる。

ＳＴＯＲＥ回路群２１０は、それぞれが被破壊素子としてのアンチヒューズ素子を有し、それぞれが自身が有するアンチヒューズ素子への書き込み動作および自身が有するアンチヒューズ素子への検証動作を行う複数のＳＴＯＲＥ回路２００を含む。

ＬＯＡＤ回群路３１０は、それぞれが複数のＳＴＯＲＥ回路２００のうちの対応する１つが有するアンチヒューズ素子に記憶された情報（例えば、不良メモリセルのアドレスなどのデータ）の読み出し動作（ＬＯＡＤ動作、以降本明細書においては単に読み出し動作とも記載）を行う複数のＬＯＡＤ回路３００を含む。

バンクアドレスレジスタ４０１は、ＬＯＡＤ回路群３１０により読み出された不良メモリセルのバンクアドレスを格納する。

ＲＯＷアドレスレジスタ４０２は、ＬＯＡＤ回路群３１０により読み出された不良メモリセルのロウアドレスを格納する。

ＣＯＬアドレスレジスタ４０３は、ＬＯＡＤ回路群３１０により読み出された不良メモリセルのカラムアドレスを格納する。

比較回路５００は、アクセス要求のあったアドレスと各レジスタに格納されたアドレスとを比較し、救済の要否を判定する。そして、比較回路５００は、救済が必要であると判定した場合には、ＡＦ用データレジスタ６００にデータを入出力するようにラッチ回路７４に指示する。

ＡＦ用データレジスタ６００は、不良メモリセルに代わって、その不良メモリセルに対して読み書きされるデータを格納する。

図２は、ＡＦ用制御回路９０、ＳＴＯＲＥ回路群２１０、およびＬＯＡＤ回路群３１０への入力信号を説明するための図である。

なお、１つの不良メモリセルのアドレスの記憶には、複数のアンチヒューズ素子が必要となる。例えば、半導体装置１がＧＤＤＲ３−ＳＤＲＡＭ Ｘ８，８Ｂａｎｋである場合、バンクアドレスの記憶に３本、ロウアドレスの記憶に１４本、カラムアドレスの記憶に７本、Ｅｎａｂｌｅ Ｆｕｓｅ１本の計２５本が必要となる。

１つの不良メモリセルのアドレスの記憶に必要なアンチヒューズ素子数をＮとすると、ＳＴＯＲＥ回路２００およびＬＯＡＤ回路３００はそれぞれ、１つのアンチヒューズ素子に対して書き込み、読み出しを行うものであるため、ＳＴＯＲＥ回路２００およびＬＯＡＤ回路３００は、１つの不良メモリセルのアドレスの記憶にＮ個ずつ必要となる。以下では、このＮ個のＳＴＯＲＥ回路２００およびＬＯＡＤ回路３００をまとめて、アンチヒューズセットと称する。なお、Ｅｎａｂｌｅ Ｆｕｓｅは、アンチヒューズセットを使用しているか否かを示すためのものである。

通常、半導体装置１には、複数の不良メモリセルの救済に対応するため、複数のアンチヒューズセットが設けられる。従って、半導体装置１に設けられるアンチヒューズセット数をＭとすると、半導体装置１には、不良メモリセルのアドレスを記憶するために、ＳＴＯＲＥ回路２００およびＬＯＡＤ回路３００が、図２に示すようにＮ×Ｍ個ずつ設けられることになる。

ＡＦ用制御回路９０は、ＳＴＯＲＥ制御回路９１とＬＯＡＤ制御回路９５とを有する。

ＳＴＯＲＥ制御回路９１は、クロック発生回路２１から内部クロック信号ＩＣＬＫが、コマンドデコーダ３１から信号ＴＥＳＴ＿ＡＦおよび信号ＲＥＳＥＴＢが入力されると、書き込み対象のアンチヒューズ素子を有するＳＴＯＲＥ回路２００とＡＦ用電源回路１００とを接続するために、書き込み対象のアンチヒューズ素子を有するＳＴＯＲＥ回路２００に活性レベルの信号ＥＡＦ＿Ｔ（ｍ，ｎ）を出力する。

なお、各々のＳＴＯＲＥ回路２００に対応するｍ，ｎの値は、半導体装置１の組み立て品を選別にかけた際に見つかった不良メモリセルの数とその不良メモリセルのアドレスとから設定される。

ＬＯＡＤ制御回路９５は、コマンドデコーダ３１から信号ＲＥＳＥＴＢが入力されると、信号ＥＤＥＴ＿Ｔ、信号ＥＰＲＥＢおよび信号ＥＬＢＩＡＳをそれぞれ活性レベルとし、信号ＥＤＥＴ＿Ｔおよび信号ＥＰＲＥＢを複数のＬＯＡＤ回路３００に、信号ＥＬＢＩＡＳを複数のＳＴＯＲＥ回路２００およびＬＯＡＤ回路３００にそれぞれ出力する。

図３は、ＳＴＯＲＥ制御回路９１の構成を示す図である。

図３に示すＳＴＯＲＥ制御回路９１は、インバータ回路９２と、カウンター回路９３と、Ｍ×Ｎビットデコーダー９４と、ＳＷ２，ＳＷ３と、を有する。

信号ＴＥＳＴ＿ＡＦが入力されるとＳＷ２とＳＷ３とがオンとなる。

ＳＷ２がオンとなると、内部クロック信号ＩＣＬＫが、ＳＴＯＲＥ制御回路９１に取り込まれ、クロック信号ＣＫＩＮとしてカウンター回路９３に出力される。また、ＳＷ３がオンとなると、信号ＲＥＳＥＴＢが、ＳＴＯＲＥ制御回路９１に取り込まれる。

インバータ回路９２は、取り込まれた信号ＲＥＳＥＴＢを反転した信号ＲＳＴをカウンター回路９３に出力する。

カウンター回路９３は、書き込み対象のアンチヒューズ素子を有するＳＴＯＲＥ回路２００に対応して設定されたｍ，ｎの値に基づき、（ｍ×Ｎ）＋ｎ＋１分のクロック信号ＣＫＩＮが入力され、入力されたクロック信号ＣＫＩＮに対応するカウンター値を出力する。

Ｍ×Ｎビットデコーダー９４は、カウンター回路９３から出力されたカウンター値に応じた信号ＥＡＦ＿Ｔ（ｍ，ｎ）を活性レベルとし、書き込み対象のアンチヒューズ素子を有するＳＴＯＲＥ回路２００に出力する。

次に、ＡＦ用電源回路１００およびＳＴＯＲＥ回路２００の構成について説明する。

図４は、本実施形態のＡＦ用電源回路１００およびＳＴＯＲＥ回路２００の構成を示す図である。なお、比較のために、関連するＡＦ用電源回路７００およびＳＴＯＲＥ回路８００の構成を図５に示す。図５において、図４と同様の構成については同じ符号を付している。

図４に示すＡＦ用電源回路１００は、抵抗Ｒ，ｒ１，ｒ２と、キャパシタＣと、比較回路１１０，１３０と、ＶＲＥＦ回路１２０と、ＰＵＭＰ回路１４０と、を有しており、図５に示すＡＦ用電源回路７００と比較して、抵抗Ｒと、キャパシタＣと、比較回路１１０と、が追加されている点が異なる。

抵抗Ｒは、一端が第１の電源線としての電源線ＶＰＰＳＶＴと接続され、他端がキャパシタＣの一端および抵抗ｒ１の一端と接続される。

抵抗ｒ１は、一端が抵抗Ｒの他端およびキャパシタＣの一端と接続され、他端が抵抗ｒ２の一端と接続される。

抵抗ｒ２は、一端が抵抗ｒ１の他端および比較回路１１０と接続され、他端が第３の電源線としての接地電位ＶＳＳの電源線と接続される。

比較回路１１０は、一方の入力（＋）が、複数のＳＴＯＲＥ回路２００の各々が有するスイッチＳＷ４を介して、その複数のＳＴＯＲＥ回路２００の各々が有するアンチヒューズ素子の一端と接続され、他方の入力（―）が抵抗ｒ１と抵抗ｒ２との接続ノードに接続され、出力端子がＶＲＥＦ回路１２０に接続されている。書き込み対象であるアンチヒューズ素子を有するＳＴＯＲＥ回路２００のＳＷ４はオンとなり、それ以外のＳＴＯＲＥ回路２００のＳＷ４はオフとなることで、書き込み対象のアンチヒューズ素子の一端が比較回路１１０の一方の入力（＋）に接続される。この構成により、比較回路１１０は、書き込み対象のアンチヒューズ素子の一端の電位ＡＦ＿Ｇと第１の電位としての電位ＶＰＰＲとを比較し、電位ＡＦ＿Ｇが電位ＶＰＰＲ以上の場合にはＨｉｇｈレベルの信号ＤＥＴ１を、電位ＡＦ＿Ｇが電位ＶＰＰＲより低い場合にはＬｏｗレベルの信号ＤＥＴ１をＶＲＥＦ回路１２０に出力する。

なお、電位ＶＰＰＲは、電源線ＶＰＰＳＶＴの電位と接地電位ＶＳＳとを分圧したものであり、抵抗Ｒ，ｒ１，ｒ２の抵抗値により定まる。

アンチヒューズ素子が導通すると電位ＡＦ＿Ｇは低下するので、この電位ＡＦ＿Ｇの低下の前後で、比較回路１１０による比較結果が変わるような電位ＶＰＰＲとなるように抵抗Ｒ，ｒ１，ｒ２の抵抗値を予め調整しておくことで、電位ＡＦ＿Ｇと電位ＶＰＰＲとの比較によりアンチヒューズ素子が導通したか否か判定することができる。

ＶＲＥＦ回路１２０は、ＳＴＯＲＥ制御回路９１から信号ＣＫＩＮおよび信号ＲＳＴが、比較回路１１０から信号ＤＥＴ１が入力され、参照電位ＶＲＥＦを比較回路１３０に出力する。また、ＶＲＥＦ回路１２０は、後述するスイッチＳＷ５，ＳＷ６の切り替えを行うためのスイッチ制御信号を出力する。ＶＲＥＦ回路１２０の詳細な構成は、後述する。

比較回路１３０は、参照電位ＶＲＥＦと電位ＶＰＰＲとを比較し、参照電位ＶＲＥＦが電位ＶＰＰＲ以上の場合にはＨｉｇｈレベルの信号ＤＥＴ２を、参照電位ＶＲＥＦが電位ＶＰＰＲより低い場合にはＬｏｗレベルの信号ＤＥＴ２をＰＵＭＰ回路１４０に出力する。

ＰＵＭＰ回路１４０は、比較回路１３０から、Ｈｉｇｈレベルの信号ＤＥＴ２が出力されると電源線ＶＰＰＳＶＴの電位ＶＰＰＳＶＴを昇圧し、Ｌｏｗレベルの信号ＤＥＴ２が出力されると昇圧を停止する。ＰＵＭＰ回路１４０の詳細な構成は、後述する。

なお、電源線ＶＰＰＳＶＴの電位は、書き込み動作時にはＰＵＭＰ回路１４０より印加される電位ＶＰＰＳＶＴとなり、検証動作時には、スイッチＳＷ１の切り替えにより、例えば、第２の所定電位としての電位ＶＰＥＲＩとなる。

次に、ＳＴＯＲＥ回路２００の構成について説明する。

図４に示すＳＴＯＲＥ回路２００は、アンチヒューズ素子と、Ｐ型トランジスタ２０１，２０３と、インバータ回路２０２，２０４と、Ｎ型トランジスタ２０５と、スイッチＳＷ４と、を有しており、図５に示すＳＴＯＲＥ回路８００と比較して、スイッチＳＷ４が追加されている点が異なる。

アンチヒューズ素子は、一端がＰ型トランジスタ２０１のドレインおよび活性レベルの信号ＥＡＦ＿Ｔ（ｍ，ｎ）が入力されてオンとなるスイッチＳＷ４と接続され、他端がスイッチＳＷ６の切り替えにより、書き込み動作時には第２の電源線としての電位ＶＢＢＳＶＴの電源線ＶＢＢＳＶＴと、検証動作時には接地電位ＶＳＳの電源線と接続される。

Ｐ型トランジスタ２０１は、ゲートにはインバータ回路２０２の出力が接続され、ソースには電源線ＶＰＰＳＶＴが接続され、ドレインにはアンチヒューズ素子の一端とＰ型トランジスタ２０３のソースとが接続される。

インバータ回路２０２は、信号ＥＡＦ＿Ｔ（ｍ，ｎ）が入力され、入力された信号ＥＡＦ＿Ｔ（ｍ，ｎ）を反転してＰ型トランジスタ２０１に出力する。

Ｐ型トランジスタ２０３は、ゲートには信号ＥＡＦ＿Ｔ（ｍ，ｎ）を出力するＳＴＯＲＥ制御回路９１が接続され、ソースにはアンチヒューズ素子の一端とＰ型トランジスタ２０１のドレインとが接続され、ドレインにはＮ型トランジスタ２０５のソースが接続される。

インバータ回路２０４は、信号ＥＬＢＩＡＳが入力され、入力された信号ＥＬＢＩＡＳを反転してＮ型トランジスタ２０５に出力する。

Ｎ型トランジスタ２０５は、ゲートにはインバータ回路２０４の出力が接続され、ソースにはＰ型トランジスタ２０３のドレインが接続され、ドレインは接地電位と接続される。

書き込み動作時には、Ｐ型トランジスタ２０１がオンとなり、アンチヒューズ素子の一端が電源線ＶＰＰＳＶＴと接続され、他端がスイッチＳＷ６を介して電源線ＶＢＢＳＶＴと接続される。アンチヒューズ素子の絶縁膜が破壊されると、アンチヒューズ素子の一端と他端とが導通する。なお、Ｎ型トランジスタ２０５は、アンチヒューズ素子の一端がフローティングとなるのを防ぐために設けられている。

検証動作時には、スイッチ制御信号によりスイッチＳＷ５がオンとなり、電源線ＶＰＰＳＶＴの電位が電位ＶＰＥＲＩとなる。また、スイッチ制御信号によりスイッチＳＷ６が切り替わりアンチヒューズ素子の他端が接地電位ＶＳＳの電源線と接続される。

次に、ＶＲＥＦ回路１２０の構成について説明する。

図６は、ＶＲＥＦ回路１２０の構成を示す図である。

図６に示すＶＲＥＦ回路１２０は、定電圧発生回路１２１０と、カウンター回路１２３０と、３２ビットデコーダー１２５０と、抵抗Ｒ＿０〜Ｒ＿２１と、スイッチＳＷ＿０〜ＳＷ＿２０と、を有する。

抵抗Ｒ＿０〜Ｒ＿２１は直列に接続され、抵抗Ｒ＿２１の一端は定電圧発生回路１２１０と接続され、抵抗Ｒ＿０の他端は接地電位に接続される。

スイッチＳＷ＿０〜ＳＷ＿２０はそれぞれ、各抵抗同士の接続点に接続されている。

定電圧発生回路１２１０は、定電圧ＶＲＥＦＯＵＴを発生する。以下では、定電圧ＶＲＥＦＯＵＴ＝１．３Ｖであるとする。

カウンター回路１２３０は、比較回路１１０からＨｉｇｈレベルの信号ＤＥＴ１が入力されると、カウンター値を０から２０まで１ずつ増加させて３２ビットデコーダー１２５０に出力する。また、カウンター回路１２３０は、比較回路１１０からＬｏｗレベルの信号ＤＥＴ１が入力されると、カウンター値＝０を出力する。カウンター回路１２３０の詳細な構成については、後述する。

３２ビットデコーダー１２５０は、カウンター回路１２３０から出力されたカウンター値に対応する信号ＶＲＥＦ０〜ＶＲＥＦ２０のいずれか１つを活性レベルのＨｉｇｈにして、スイッチＳＷ＿０〜ＳＷ＿２０にそれぞれ出力する。スイッチＳＷ＿０〜ＳＷ＿２０は、対応する信号ＶＲＥＦ０〜ＶＲＥＦ２０が活性レベルとなった場合に、導通状態となり、対応する信号ＶＲＥＦ０〜ＶＲＥＦ２０が非活性レベルの場合には、非導通状態となる。

例えば、３２ビットデコーダー１２５０は、カウンター値＝０の場合、信号ＶＲＥＦ０は活性レベル（Ｈｉｇｈレベル）にして、抵抗Ｒ＿０と抵抗Ｒ＿１との接続点に接続されたスイッチＳＷ＿０に出力する。信号ＶＲＥＦ０がＨｉｇｈレベルとなるとスイッチＳＷ＿０がオンとなり、抵抗Ｒ＿０と抵抗Ｒ＿１との接続点の電位（０．２５Ｖ）が参照電位ＶＲＥＦとして出力される。この場合、残りのスイッチＳＷ＿１〜２０にはそれぞれ、非活性レベル（Ｌｏｗレベル）の信号ＶＲＥＦ１〜ＶＲＥＦ２０が入力され、オフとなっている。

なお、接続点の電位は、定電圧ＶＲＥＦＯＵＴを、その接続点よりも定電圧発生回路１２１０側に接続された抵抗の抵抗値とその接続点よりも接地電位側に接続された抵抗の抵抗値とで定まる比で分圧したものである。図６においては、各接続点の電位は、０．０５Ｖずつ変化するように抵抗Ｒ＿０〜Ｒ＿２１の抵抗値が設定されている。

次に、カウンター回路１２３０の構成について説明する。

図７は、カウンター回路１２３０の構成を示す図である。

図７に示すカウンター回路１２３０は、インバータ回路１２３１，１２３２，１２３４，１２３７と、ＡＮＤ回路１２３３，１２３５，１２３８と、ＯＲ回路１２３６と、遅延回路Ｄｅｌａｙ１，Ｄｅｌａｙ２と、スイッチＳＷ７と、フリップフロップ１２３９〜１２４３と、レジスタ１２４４と、を有する。

インバータ回路１２３１は、比較回路１１０から信号ＤＥＴ１が入力され、入力された信号ＤＥＴ１を反転して、ＡＮＤ回路１２３３，１２３８および遅延回路Ｄｅｌａｙ１，Ｄｅｌａｙ２に出力する。

遅延回路Ｄｅｌａｙ１は、インバータ回路１２３１から出力された信号を時間ｄｅｌａｙ１だけ遅延してインバータ回路１２３７に出力する。

遅延回路Ｄｅｌａｙ２は、インバータ回路１２３１から出力された信号を時間ｄｅｌａｙ２だけ遅延してインバータ回路１２３２に出力する。

インバータ回路１２３２は、遅延回路Ｄｅｌａｙ２から出力された信号を反転してＡＮＤ回路１２３３に出力する。

ＡＮＤ回路１２３３は、インバータ回路１２３１から出力された信号と遅延回路Ｄｅｌａｙ２から出力された信号との論理積をとり、信号ＳＥＴとしてインバータ回路１２３４、ＯＲ回路１２３６およびレジスタ１２４４に出力する。

つまり、遅延回路Ｄｅｌａｙ２、インバータ１２３２、および、ＡＮＤ回路１２３３は、信号ＤＥＴ１の一方の論理レベルであるＨｉｇｈレベルから他方の論理レベルであるＬｏｗレベルへの遷移に応じて、信号ＳＥＴを非活性レベルであるＬｏｗレベルから活性レベルであるＨｉｇｈレベルへと遷移させる。また、遅延回路Ｄｅｌａｙ２、インバータ１２３２、および、ＡＮＤ回路１２３３は、信号ＳＥＴをＨｉｇｈレベルとした後、遅延回路Ｄｅｌａｙ２の遅延時間が経過した後、または、再び信号ＤＥＴ１がＬｏｗレベルからＨｉｇｈレベルへと遷移した場合に、信号ＳＥＴをＨｉｇｈレベルからＬｏｗレベルへと遷移させる。

インバータ回路１２３４は、ＡＮＤ回路１２３３から出力された信号ＳＥＴを反転してＡＮＤ回路１２３５に出力する。

ＡＮＤ回路１２３５は、比較回路１１０から出力された信号ＤＥＴ１とインバータ回路１２３４から出力された信号との論理積をとり、スイッチＳＷ７に出力する。

スイッチＳＷ７は、信号ＤＥＴ１と信号ＳＥＴとの論理レベルに応じて、後述のフリップフロップ１２３９へのクロック信号ＣＫＩＮの供給を制御する。具体的に、スイッチＳＷ７は、信号ＤＥＴ１がＨｉｇｈレベルであり、かつ、信号ＳＥＴがＬｏｗレベルである場合にのみオンとなり、クロック信号ＣＫＩＮをフリップフロップ１２３９に供給し、信号ＤＥＴ１がＬｏｗレベルである場合、または、信号ＳＥＴがＨｉｇｈレベルである場合にはオフとなり、フリップフロップ１２３９へのクロック信号ＣＫＩＮの供給を停止する。

ＯＲ回路１２３６は、ＡＮＤ回路１２３３から出力された信号ＳＥＴと図３のインバータ回路９２から供給される信号ＲＳＴとの論理和をとり、フリップフロップ１２３９〜１２４３のそれぞれリセット端子ＲＴにリセット信号ＲＳＴＣとして出力する。

インバータ回路１２３７は、遅延回路Ｄｅｌａｙ１から出力された信号を反転してＡＮＤ回路１２３７に出力する。

ＡＮＤ回路１２３８は、インバータ回路１２３１から出力された信号とインバータ回路１２３７から出力された信号との論理積をとり、スイッチ制御信号としてスイッチＳＷ５，６に出力する。

つまり、遅延回路Ｄｅｌａｙ１、インバータ１２３７、および、ＡＮＤ回路１２３８は、信号ＤＥＴ１の一方の論理レベルであるＨｉｇｈレベルから他方の論理レベルであるＬｏｗレベルへの遷移に応じて、スイッチ制御信号を非活性レベルであるＬｏｗレベルから活性レベルであるＨｉｇｈレベルへと遷移させる。また、遅延回路Ｄｅｌａｙ１、インバータ１２３７、および、ＡＮＤ回路１２３８は、スイッチ制御信号をＨｉｇｈレベルとした後、遅延回路Ｄｅｌａｙ１の遅延時間が経過した後、または、再び信号ＤＥＴ１がＬｏｗレベルからＨｉｇｈレベルへと遷移した場合に、スイッチ制御信号をＨｉｇｈレベルからＬｏｗレベルへと遷移させる。

フリップフロップ１２３９は、入力端子ＴがスイッチＳＷ７と接続され、スイッチＳＷ７がオンでクロック信号ＣＫＩＮが入力される。また、フリップフロップ１２３９は、出力端子Ｑがフリップフロップ１２４０の入力端子Ｔと接続され、出力端子／Ｑがレジスタ１２４４と接続される。

フリップフロップ１２４０は、入力端子Ｔがフリップフロップ１２３９の出力端子Ｑと接続され、出力端子Ｑがフリップフロップ１２４１の入力端子Ｔと接続され、出力端子／Ｑがレジスタ１２４４と接続される。

フリップフロップ１２４１は、入力端子Ｔがフリップフロップ１２４０の出力端子Ｑと接続され、出力端子Ｑがフリップフロップ１２４２の入力端子Ｔと接続され、出力端子／Ｑがレジスタ１２４４と接続される。

フリップフロップ１２４２は、入力端子Ｔがフリップフロップ１２４１の出力端子Ｑと接続され、出力端子Ｑがフリップフロップ１２４３の入力端子Ｔと接続され、出力端子／Ｑがレジスタ１２４４と接続される。

フリップフロップ１２４３は、入力端子Ｔがフリップフロップ１２４２の出力端子Ｑと接続され、出力端子／Ｑがレジスタ１２４４と接続される。

つまり、フリップフロップ１２３９〜１２４３は、５ビットのカウンターを構成し、クロック信号ＣＫＩＮの１クロック周期毎に、フリップフロップ１２３９〜１２４３の出力が変化し、カウンター値が１ずつ増加する。また、フリップフロップ１２３９〜１２４３のそれぞれのリセット端子ＲＴには、ＯＲ回路１２３６からリセット信号ＲＳＴＣが供給され、リセット信号ＲＳＴＣが活性レベルのＨｉｇｈレベルとなると、それぞれのフリップフロップに保持されているデータをＬｏｗレベル（カウンタ値０）にリセットする。

レジスタ１２４４は、レジスタＤＥＴ１とレジスタＸ０〜Ｘ４とを有しており、比較回路１１０から出力された信号ＤＥＴ１がレジスタＤＥＴ１に、フリップフロップ１２３９〜１２４３それぞれの出力端子／Ｑから出力された信号Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４がそれぞれ対応するレジスタＸ０〜Ｘ４に供給される。そして、レジスタＤＥＴ１は、信号ＳＥＴがＨｉｇｈレベルからＬｏｗレベルに遷移することに応じて、信号ＤＥＴ１を格納すると共に、格納された信号ＤＥＴ１をモニター信号ＤＥＴ１ＯＵＴとして、図１のデータ端子ＤＱ０から半導体装置１の外部に出力する。また、レジスタＸ０〜Ｘ４は、信号ＳＥＴがＬｏｗレベルからＨｉｇｈレベルに遷移することに応じて、信号Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４を格納すると共に、格納された信号Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４をモニター信号Ｘ０ＯＵＴ，Ｘ１ＯＵＴ，Ｘ２ＯＵＴ，Ｘ３ＯＵＴ，Ｘ４ＯＵＴとして図１のデータ端子ＤＱ１〜ＤＱ５から半導体装置１の外部に出力する。

ここで、図７の構成から明らかなとおり、信号ＳＥＴがレジスタＸ０〜Ｘ４に供給されるタイミングは、信号ＳＥＴからつくられるリセット信号ＲＳＴＣがフリップフロップ１２３９〜１２４３のそれぞれのリセット端子ＲＴに供給されるタイミングよりも、ＯＲ回路１２３６の論理段数分早くなる。従って、レジスタＸ０〜Ｘ４は、フリップフロップ１２３９〜１２４３が初期化される前のカウンター値を格納し、半導体装置１の外部へ出力することができる。

次に、ＰＵＭＰ回路１４０の構成について説明する。

図８は、ＰＵＭＰ回路１４０の構成を示す図である。

図８に示すＰＵＭＰ回路１４０は、Ｐ型トランジスタ１４１，１４２と、Ｎ型トランジスタ１４３，１４４と、インバータ回路１４５〜１４９と、スイッチＳＷ８，９と、キャパシタＣ１，Ｃ２と、を有する。

Ｐ型トランジスタ１４１は、ゲートにはインバータ回路１４５の出力が接続され、ソースには第１の所定電位としての電位ＶＰＥＲＩの電源線が接続され、ドレインにはＰ型トランジスタ１４２のソースが接続される。

Ｐ型トランジスタ１４２は、ゲートにはインバータ回路１４９の出力が接続され、ソースにはＰ型トランジスタ１４１のドレインが接続され、ドレインにはＮ型トランジスタ１４３のソースとインバータ回路１４６とが接続される。

Ｎ型トランジスタ１４３は、ゲートにはインバータ回路１４９の出力が接続され、ソースにはＰ型トランジスタ１４２のドレインが接続され、ドレインにはＮ型トランジスタ１４３のソースが接続される。

Ｎ型トランジスタ１４４は、ゲートには比較回路１３０が接続され、ソースにはＮ型トランジスタ１４３のドレインが接続され、ドレインは接地電位ＶＳＳが接続される。

インバータ回路１４５は、比較回路１３０と接続され、比較回路１３０から出力された信号ＤＥＴ２を反転してＰ型トランジスタ１４１に出力する。

インバータ回路１４６は、Ｐ型トランジスタ１４２またはＮ型トランジスタ１４３の出力を反転してインバータ回路１４７に出力する。

インバータ回路１４７，１４８はそれぞれ、入力された信号を反転して後段のインバータ回路に出力する。なお、インバータ回路１４８の出力は、信号ＰＵＭＰ１としてスイッチＳＷ８に入力される。

インバータ回路１４９は、入力された信号を反転してＰ型トランジスタ１４２とＮ型トランジスタ１４３とに出力する。また、インバータ回路１４９の出力は、信号ＰＵＭＰ２としてスイッチＳＷ９に入力される。

比較回路１３０からＨｉｇｈレベルの信号ＤＥＴ２が入力されると、図９に示すように、信号ＰＵＭＰ１，ＰＵＭＰ２は、交互にＨｉｇｈレベルとＬｏｗレベルとに繰り返し遷移する。以下では、信号ＰＵＭＰ１がＨｉｇｈレベルの状態を状態Ａとし、信号ＰＵＭＰ２がＨｉｇｈレベルの状態を状態Ｂとする。

状態Ａでは、スイッチＳＷ８がオン、スイッチＳＷ９がオフとなり、キャパシタＣ１，Ｃ２に電荷が充電され、状態Ｂでは、スイッチＳＷ８がオフ、スイッチＳＷ９がオンとなり、キャパシタＣ１，Ｃ２に充電された電荷により、電位ＶＰＰＳＶＴが初期電位（＝ＶＰＥＲＩ）から昇圧される。

一方、比較回路１３０からＬｏｗレベルの信号ＤＥＴ２が入力されると、信号ＰＵＭＰ１，ＰＵＭＰ２の状態遷移が停止して昇圧が停止され、更に、電荷のリークにより電位ＶＰＰＳＶＴは低下する。

次に、図２のＬＯＡＤ回路３００の構成を説明する。

図１０は、本実施形態のＬＯＡＤ回路３００の構成を示す図である。

図１０に示すＬＯＡＤ回路３００は、Ｐ型トランジスタ３０１，３０２，３０４と、Ｎ型トランジスタ３０３，３０５と、インバータ回路３０６と、を有する。

Ｐ型トランジスタ３０１は、ゲートにはＬＯＡＤ制御回路９５が接続され、信号ＥＬＢＩＡＳが入力され、ソースにはＰ型トランジスタ３０４のドレインが接続され、ドレインにはＮ型トランジスタ３０３のドレインおよびＮ型トランジスタ３０５のソースが接続される。

Ｐ型トランジスタ３０２は、ゲートにはＬＯＡＤ制御回路９５が接続され、信号ＥＰＲＥＢが入力され、ソースには電源線ＶＰＥＲＩが接続され、ドレインにはインバータ回路３０６が接続される。

Ｎ型トランジスタ３０３は、ゲートにはＬＯＡＤ制御回路９５が接続され、信号ＥＤＥＴ＿Ｔが入力され、ソースにはアンチヒューズ素子の一端が接続され、ドレインにはＰ型トランジスタ３０１のドレインおよびＮ型トランジスタ３０５のソースが接続される。

Ｐ型トランジスタ３０４は、ゲートにはインバータ回路３０６の出力が接続され、ソースには電源線ＶＰＥＲＩが接続され、ドレインにはＰ型トランジスタ３０１のソースが接続される。

Ｎ型トランジスタ３０５は、ゲートにはインバータ回路３０６の出力が接続され、ソースにはＰ型トランジスタ３０１のドレインおよびＮ型トランジスタ３０３のドレインが接続され、ドレインは接地電位に接続される。

インバータ回路３０６は、ノードＥＯＵＴ＿Ｂの電位（Ｈｉｇｈ，Ｌｏｗ）を反転し、信号ＥＯＵＴ＿Ｔ（ｍ，ｍ）として出力する。また、ノードＥＯＵＴ＿Ｂの電位（Ｈｉｇｈ，Ｌｏｗ）は、そのまま信号ＥＯＵＴ＿Ｂ（ｍ，ｍ）として出力される。

次に、本実施形態の書き込み動作および検証動作について説明する。

図１１は、本実施形態の半導体装置１において書き込み動作が正常に行われた場合の内部波形および検証結果のモニター信号の波形を示す図である。

まず、ＳＴＯＲＥ制御回路９１内のインバータ回路９２は、信号ＲＳＴを所定時間活性化することで、ＳＯＴＲＥ制御回路９１内のカウンター回路９３とＡＦ用電源回路１００内のＶＲＥＦ回路１２０中のカウンター回路１２３０のそれぞれのカウント値をリセットする。

時刻Ｔ１１において、ＳＴＯＲＥ制御回路９１は、複数の信号ＥＡＦ＿Ｔ（ｍ，ｎ）のうち、書き込み対象のアンチヒューズ素子を指定する信号ＥＡＦ＿Ｔ（ｉ，ｊ）を活性状態とし、信号ＥＡＦ＿Ｔ（ｍ，ｎ）の残りの信号を非活性状態とし、信号ＥＡＦ＿Ｔ(ｍ，ｎ)を複数のＳＴＯＲＥ回路２００にそれぞれ供給する。以降の説明では、複数のＳＴＯＲＥ回路２００のうち、書き込み対象のアンチヒューズ素子を有するＳＴＯＲＥ回路２００ｉｊに着目して説明する。

信号ＥＡＦ＿Ｔ（ｉ，ｊ）の活性化を受けて、ＳＴＯＲＥ回路２００ｉｊ内のスイッチＳＷ４がオンとなることで、ＳＴＯＲＥ回路２００ｉｊとＡＦ用電源回路１００とが接続される。ここで、時刻Ｔ１１においては、スイッチ制御信号はＬｏｗレベルを取っているため、ＳＴＯＲＥ回路２００ｉｊが有するアンチヒューズ素子の一端にはＡＦ用電源回路１００内のＰＵＭＰ回路１４０の初期状態の電位ＶＰＰＳＶＴ（＝１．５Ｖ）が印加され、他端には電位ＶＢＢＳＶＴ（＝−２Ｖ）が印加される。アンチヒューズ素子が導通するまでは、電位ＡＦ＿Ｇ＝電位ＶＰＰＳＶＴとなる。また、比較回路１１０は、電位ＡＦ＿Ｇが電位ＶＰＰＲ以上のため、Ｈｉｇｈレベルの信号ＤＥＴ１をＶＲＥＦ回路１２０に出力する。

時刻Ｔ１１からクロック信号ＣＫＩＮの１クロック周期後の時刻Ｔ１２において、カウンター回路１２３０は、比較回路１１０からＨｉｇｈレベルの信号ＤＥＴ１が出力されたため、カウンター値を１だけ増やして出力し、電位ＶＰＰＳＶＴが昇圧される。

なお、クロック信号ＣＫＩＮのクロック周期は、ＡＦ用電源回路１００の抵抗Ｒの抵抗値とキャパシタＣの容量とで定まる。この周期を小さくすることでＳＴＯＲＥ動作やＬＯＡＤ動作に要する時間を短縮することができる。

電位ＶＰＰＳＶＴの昇圧が繰り返され、時刻Ｔ１３において、電位ＶＰＰＳＶＴ＝６．０Ｖとなる。図１１においては、この時刻Ｔ１３において、書き込み対象のアンチヒューズ素子が導通状態となった（書き込みが完了した）とする。なお、本実施形態においては、書き込み対象のアンチヒューズ素子が導通状態となる時の電位ＶＰＰＳＶＴの値は、６．０Ｖに限定されるものではない。例えば、プロセスばらつき等によって、アンチヒューズ素子が５．ＯＶで導通状態となった場合、電位ＶＰＰＳＶＴ＝５．Ｏで電位ＶＰＰＳＶＴの昇圧は停止される。また、アンチヒューズ素子が電位ＶＰＰＳＶＴ＝６．０Ｖでは導通状態とならない場合には、電位ＶＰＰＳＶＴは、６．０Ｖよりも高い電圧まで昇圧が繰り返される。

時刻Ｔ１３と同じ周期内の時刻Ｔ１４において、書き込み対象のアンチヒューズ素子の一端の電位ＡＦ＿Ｇが電位ＶＰＰＲよりも低くなると、比較回路１１０は、信号ＤＥＴ１をＨｉｇｈレベルからＬｏｗレベルに遷移させる。

信号ＤＥＴ１がＨｉｇｈレベルからＬｏｗレベルに遷移したことに応じて、ＶＲＥＦ回路１２０内のカウンター回路１２３０の遅延回路Ｄｅｌａｙ２、インバータ１２３２、および、ＡＮＤ回路１２３３は、Ｈｉｇｈレベルの信号ＳＥＴをインバータ回路１２３４、ＯＲ回路１２３６、および、レジスタ１２４４に出力する。遅延回路Ｄｅｌａｙ２、インバータ１２３２、および、ＡＮＤ回路１２３３は、遅延回路Ｄｅｌａｙ２の遅延時間ｄｅｌａｙ２が経過した後に、再び、Ｌｏｗレベルの信号ＳＥＴをインバータ回路１２３４、ＯＲ回路１２３６、および、レジスタ１２４４に出力する。即ち、信号ＳＥＴは、時間ｄｅｌａｙ２に相当するパルス幅をもつ信号となる。

信号ＤＥＴ１がＬｏｗレベルを取ること、および、信号ＳＥＴがＨｉｇｈレベルを取ることに応じて、ＡＮＤ回路１２３５は、Ｌｏｗレベルの信号をスイッチＳＷ７に供給することで、フリップフロップ１２３９へのクロック信号ＣＫＩＮの供給を遮断する。その後、再び、信号ＳＥＴがＨｉｇｈレベルからＬｏｗレベルに遷移したとしても、信号ＤＥＴ１がＬｏｗレベルを取っている期間は、ＡＮＤ回路１２３５は、Ｌｏｗレベルの信号をスイッチＳＷ７に供給し続ける。

信号ＳＥＴがＨｉｇｈレベルを取ることに応じて、ＯＲ回路１２３６は、フリップフロップ１２３９〜１２４３に対して、リセット信号ＲＳＴＣを供給することで、フリップフロップ１２３９〜１２４３を初期化する。ここで、リセット信号ＲＳＴＣは、信号ＳＥＴと同一のパルス幅のパルス信号となる。

フリップフロップ１２３９〜１２４３がリセットされたことで、ＶＲＥＦ回路１２０は、参照電位ＶＲＥＦを初期状態の電位（０．２５Ｖ）に設定する。

参照電位ＶＲＥＦが初期状態の電位に設定されたことに応じて、ＡＦ用電源回路１００内の比較回路１３０は、電位ＶＰＰＳＶＴが所定の電位に達するまでは、信号ＤＥＴ２をＬｏｗレベルとし、ＰＵＭＰ回路１４０の動作を停止する。ここで、電位ＶＰＰＳＶＴの所定の電位は、ＡＦ用電源回路の抵抗ｒ１、ｒ２によって規定される電位であり、図１１においては、一例として、ＶＰＥＲＩレベル（１．５Ｖ）としている。電位ＶＰＰＳＶＴが所定の電位に達した後は、比較回路１３０は、電位ＶＰＰＳＶＴが所定の電位を保持するように、ＰＵＭＰ回路１４０の動作を制御する。

信号ＳＥＴがＬｏｗレベルからＨｉｇｈレベルに遷移することに応じて、レジスタ１２４４内のレジスタＸ０〜Ｘ４は、モニター信号Ｘ０ＯＵＴ〜Ｘ４ＯＵＴを半導体装置１の外部に出力する。

ここで、フリップフロップ１２３９〜１２４３のリセット動作は、リセット信号ＲＳＴＣを供給するＯＲ回路１２３６の論理段数分だけ遅れる。そのため、フリップフロップ１２３９〜１２４３の／Ｑ端子から出力される信号Ｘ０〜Ｘ４は、信号ＳＥＴがＨｉｇｈレベルとなった後、ＯＲ回路１２３６の論理段数分だけ遅れて初期化される。

このため、レジスタＸ０〜Ｘ４には、初期化前の信号Ｘ０〜Ｘ４を格納することができ、アンチヒューズ素子の破壊時の電圧（カウンター回路１２３０のカウンター値）を示すモニター信号Ｘ０ＯＵＴ〜Ｘ４ＯＵＴを出力することができる。

また、レジスタＤＥＴ１は、信号ＳＥＴのＨｉｇｈレベルからＬｏｗレベルへの遷移（立ち下がり）エッジに応じて、信号ＤＥＴ１を格納すると共に、格納した信号ＤＥＴ１をモニター信号ＤＥＴ１ＯＵＴとして出力する。

モニター信号ＤＥＴ１ＯＵＴ，Ｘ０ＯＵＴ〜Ｘ４ＯＵＴの半導体装置１の外部への出力後、再び、信号ＳＥＴがＬｏｗレベルを取ることに応じて、レジスタ１２４４は、モニター信号Ｘ０ＯＵＴ〜Ｘ４ＯＵＴの半導体装置１の外部への出力を停止する。

また、信号ＤＥＴ１がＨｉｇｈレベルからＬｏｗレベルに遷移したことに応じて、ＶＲＥＦ回路１２０内のカウンター回路１２３０の遅延回路Ｄｅｌａｙ１、インバータ１２３７、および、ＡＮＤ回路１２３８は、Ｈｉｇｈレベルのスイッチ制御信号をスイッチＳＷ５，６に出力する。遅延回路Ｄｅｌａｙ１、インバータ１２３７、および、ＡＮＤ回路１２３８は、遅延回路Ｄｅｌａｙ１の遅延時間ｄｅｌａｙ１が経過した後に、再び、Ｌｏｗレベルのスイッチ制御信号をスイッチＳＷ５，６に出力する。即ち、スイッチ制御信号は、時間ｄｅｌａｙ１に相当するパルス幅をもつ信号となる。

スイッチ制御信号がＨｉｇｈレベルを取ることでスイッチＳＷ５，６が切り替わり、電位ＶＰＰＳＶＴ＝１．５Ｖ（＝ＶＰＥＲＩ）、電位ＡＦ＿Ｂ＝接地電位（０Ｖ）となり、検証動作が行われる。図１１においては、電位ＡＦ＿Ｇが電位ＶＰＰＲよりも低くなっており、アンチヒューズ素子が導通していると判定される。従って、この時点で、書き込み動作および検証動作を終了し、必要に応じて、他のアンチヒューズ素子への書き込みおよび検証動作に移行する。

図１２は、本実施形態の半導体装置１において書き込み動作を終了した後に、検証動作時に書き込みの異常（アンチヒューズ素子のコネクト失敗）を検出した場合の内部波形および検証結果のモニター信号の波形を示す図である。

なお、図１２において、時刻Ｔ１５までは図１１と同様の波形である。

ただし、時刻Ｔ１４における検証動作で、電位ＡＦ＿Ｇが電位ＶＰＰＲよりも高いため、アンチヒューズ素子が導通していないと判定される。

時刻Ｔ１６において、信号ＳＥＴがＬｏｗレベルとなると、レジスタ１２４４は、Ｈｉｇｈレベルのモニター信号ＤＥＴ１ＯＵＴを出力する。これにより、ベリファイ動作の結果、アンチヒューズ素子が導通していないと判定されたことが分かる。

この場合、ＡＦ用電源回路１００は、外部から設定された印加電圧を強制的に印加したり、別のアンチヒューズセットを選択し、再度、コネクトを行うようにしたりすることができる。

なお、書き込み動作時の電位ＶＰＰＳＶＴは、モニター信号Ｘ０ＯＵＴ，Ｘ１ＯＵＴ，Ｘ２ＯＵＴ，Ｘ３ＯＵＴ，Ｘ４ＯＵＴから分かるので、それよりも高い印加電圧となるように設定することができる。

次に、本実施形態の読み出し動作について説明する。

図１３は、読み出し動作時の内部波形を示す図である。

時刻Ｔ２１において、信号ＲＥＳＥＴＢが、ＨｉｇｈレベルからＬｏｗレベルに遷移する。なお、信号ＲＥＳＥＴＢは、ユーザが半導体装置１の使用を開始する際に必ず入力するコマンドＭＲＳに連動して発行される。

信号ＲＥＳＥＴＢがＨｉｇｈレベルからＬｏｗレベルに遷移すると、ＬＯＡＤ制御回路９５は、信号ＲＥＳＥＴＢに連動して信号ＥＬＢＩＡＳをＬｏｗレベルからＨｉｇｈレベルに遷移させる。

信号ＥＬＢＩＡＳがＨｉｇｈレベルになると、Ｐ型トランジスタ３０１がオンとなる。

時刻Ｔ２２において、ＬＯＡＤ制御回路９５は、信号ＥＰＲＥＢをＨｉｇｈレベルからＬｏｗレベルに遷移させる。

信号ＥＰＲＥＢがＬｏｗレベルになると、Ｐ型トランジスタ３０２がオンとなり、ノードＥＯＵＴ＿Ｂが電位ＶＰＥＲＩにプリチャージされ、信号ＥＯＵＴ＿ＢがＨｉｇｈレベルになる。

時刻Ｔ２３において、ＬＯＡＤ制御回路９５は、信号ＥＤＥＴ＿ＴをＬｏｗレベルからＨｉｇｈレベルに遷移させる。

信号ＥＤＥＴ＿ＴがＨｉｇｈレベルになると、Ｎ型トランジスタ３０３がオンとなる。

Ｎ型トランジスタ３０３がオンになると、アンチヒューズ素子が導通状態でなければ、電位ＡＦ＿ＧがＨｉｇｈレベルになる。

時刻Ｔ２４において、ＬＯＡＤ制御回路９５は、信号ＥＰＲＥＢをＬｏｗレベルからＨｉｇｈレベルに遷移させる。

信号ＥＰＲＥＢがＨｉｇｈレベルになると、Ｐ型トランジスタ３０２がオフとなる。

読み出し動作時には、アンチヒューズ素子の他端は接地電位に接続されている。そのため、アンチヒューズ素子が導通（コネクト）状態であれば、ノードＥＯＵＴ＿Ｂの電位が低くなるので、信号ＥＯＵＴ＿ＢがＬｏｗレベルとなり、アンチヒューズ素子が導通状態でなければ、ノードＥＯＵＴ＿Ｂの電位は変化せず、信号ＥＯＵＴ＿Ｂがひｇｈレベルのままとなる。従って、この信号ＥＯＵＴ＿Ｂの遷移から、読み出しを行うことができる。

読み出し完了後、ＬＯＡＤ制御回路９５は、時刻Ｔ２５において、信号ＥＤＥＴ＿ＴをＨｉｇｈからＬｏｗにし、時刻Ｔ２６において、信号ＥＬＢＩＡＳをＨｉｇｈからＬｏｗにする。

このように本実施形態によれば、ＡＦ用電源回路１００は、アンチヒューズ素子の一端の電位ＡＦ＿Ｇが電位ＶＰＰＲ以上の場合には、アンチヒューズ素子の一端に接続される電源線の電位ＶＰＰＳＶＴを昇圧し、アンチヒューズ素子が導通状態となり、電位ＡＦ＿Ｇが電位ＶＰＰＲよりも低くなったら昇圧を停止する。

このように、アンチヒューズ素子が導通状態となるまで昇圧を行い、導通状態となると昇圧を停止することで、印加電圧不足によるアンチヒューズ素子の誤コネクトや印加電圧過剰による書き込みが正確に行われないアンチヒューズ素子の発生を抑制することができる。

以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態では、半導体記憶装置の１つであるＤＲＡＭを例に示したが、本発明は、アンチヒューズ素子を備える他の半導体装置にも適用可能である。また、上記実施の形態では、アンチヒューズ素子に不良メモリセルのアドレスを記録する例について述べたが、アンチヒューズ素子に記憶する情報は、不良メモリセルのアドレスに限定するものではない。

１１ａ，１１ｂ クロックパッド
１１ｃ クロックイネーブルパッド
１２ａ〜１２ｅ コマンドパッド
１３＿０〜１３＿ｎ アドレスパッド
２１ クロック発生回路
３１ コマンドデコーダ
３２ 制御ロジック
４１ ロウ系制御回路
５１ カラム系制御回路
６１ モードレジスタ
７０ メモリセルアレイ
７１ ロウデコーダ
７２ カラムデコーダ
７３ データアンプ
７４ ラッチ回路
７５ データ入出力部
８０ タイミング制御部
９０ ＡＦ用制御回路
９１ ＳＴＯＲＥ制御回路
９２，１２３１，１２３２，１２３４，１２３７，１４５〜１４９，２０２，２０４，３０６ インバータ回路
９３ カウンター回路
９４ Ｍ×Ｎビットデコーダー
９５ ＬＯＡＤ制御回路
１００，７００ ＡＦ用電源回路
１１０，１３０ 比較回路
１２０ ＶＲＥＦ回路
１２１０ 定電圧発生回路
１２３０ カウンター回路
１２３３，１２３５，１２３８ ＡＮＤ回路
１２３６ ＯＲ回路
１２３９〜１２４３ フリップフロップ
１２４４ レジスタ
１２５０ ３２ビットデコーダー
１４０ ＰＵＭＰ回路
１４１，１４２，２０１，２０３，３０１，３０２，３０４ Ｐ型トランジスタ
１４３，１４４，２０５，３０３，３０５ Ｎ型トランジスタ
２００，８００ ＳＴＯＲＥ回路
２１０ ＳＴＯＲＥ回路群
３００ ＬＯＡＤ回路
３１０ ＬＯＡＤ回路群
４０１ バンクアドレスレジスタ
４０２ ＲＯＷアドレスレジスタ
４０３ ＣＯＬアドレスレジスタ
５００ 比較回路
６００ ＡＦ用データレジスタ
ＷＬ ワード線
ＢＬ ビット線
ＭＣ メモリセル
ＡＦ アンチヒューズ素子

Claims (7)

1. 第１および第２の電源線と、
   一端が前記第１の電源線に接続され、他端が前記第２の電源線に接続された被破壊素子と、
   前記第１の電源線を介して前記被破壊素子の前記一端に接続され、前記被破壊素子の前記一端の電位と第１の電位とを比較し、前記被破壊素子の前記一端の電位が前記第１の電位以上の場合には、前記第１の電源線の電位を第１の所定電位から昇圧し、前記昇圧された電位により前記被破壊素子の前記一端と前記他端とが導通状態となることで、前記被破壊素子の前記一端の電位が前記第１の電位よりも低くなった場合には、前記昇圧を停止する電源回路と、を備えることを特徴とする半導体装置。
2. 第３の電源線を更に備え、
   前記第１の電位は、前記第１の電源線の電位と第３の電源線の電位とを分圧した電位であることを特徴とする請求項１記載の半導体装置。
3. 前記電源回路は、前記昇圧の停止後、前記第１の電源線の電位を第２の所定電位とし、前記被破壊素子の前記一端の電位と前記第１の電位とを比較し、前記被破壊素子の前記一端の電位が前記第１の電位よりも低い場合には、前記昇圧された電位により前記被破壊素子の前記一端と前記他端とが導通されたと判定し、前記被破壊素子の前記一端の電位が前記第１の電位以上の場合には、前記第１の電源線の電位を前記第２の所定電位から昇圧することを特徴とする請求項１または２記載の半導体装置。
4. 前記電源回路は、前記第１の電源線の電位を外部から設定された電位まで昇圧することを特徴とする請求項３記載の半導体装置。
5. 前記半導体装置は、
   複数の前記被破壊素子と、
   前記複数の被破壊素子の一端にそれぞれ接続される複数の前記第１の電源線と、を更に備え、
   前記電源回路は、前記昇圧の停止後、前記第１の電源線の電位を第２の所定電位とし、前記被破壊素子の前記一端の電位と前記第１の電位とを比較し、前記被破壊素子の前記一端の電位が前記第１の電位よりも低い場合には、前記昇圧された電位により前記被破壊素子の前記一端と前記他端とが導通されたと判定し、前記被破壊素子の前記一端の電位が前記第１の電位以上の場合には、該被破壊素子の一端に接続された前記第１の電源線とは別の前記第１の電源線の電位を前記第１の所定電位から昇圧することを特徴とする請求項１または２記載の半導体装置。
6. 前記電源回路は、前記被破壊素子の前記一端の電位が前記第１の電位よりも低いか否かを示す信号を前記半導体装置の外部に出力することを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
7. 前記電源回路は、前記第１の電源線の電位を示す信号を前記半導体装置の外部に出力することを特徴とする請求項１から５のいずれか１項に記載の半導体装置。

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