JP2014149885A - 半導体装置 - Google Patents

Abstract

【課題】スタンバイ状態において、信号入出力線に接続されたバッファ回路の消費電力を低減する半導体装置を提供する。
【解決手段】半導体装置は、データ信号を伝達する信号入出力線と、動作モードがスタンバイ状態に遷移する際に、第１の制御信号を活性化する制御回路と、バッファ回路と、を備える。バッファ回路は、データ信号をバッファする相補電界効果型トランジスタを含み、第１の制御信号の活性化に応じて、相補電界効果型トランジスタにおけるリーク電流が低減する電位に、信号入出力線の電位を初期化する。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、データ信号を伝達する信号入出力線を備える半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）には、動作周波数の高速化及び電源電圧の低電圧化に対する恒常的な要求が存在する。例えば、ＪＥＤＥＣ（Joint Electron Device Engineering Council）において標準化されているＤＤＲ（Double Data Rate）２−８００に要求される仕様は、バスクロック４００ＭＨｚ、電源電圧１．８Ｖである。対して、より世代の進んだＤＤＲ３−１６００に要求される仕様は、バスクロック８００ＭＨｚ、電源電圧１．５Ｖである。このように、ＤＲＡＭには、動作周波数の高速化と電源電圧の低電圧化が同時に求められる。

動作周波数の高速化と電源電圧の低電圧化が同時に求められる背景には、ＣＰＵ（Central Processing Unit）及びメモリバスの高速化に伴うボトルネックの解消が挙げられる。さらに、メモリバスが高速化することで、メモリバスの充放電電流が増加することから、電源電圧の低電圧化が要求される。

ここで、特許文献１において、複数のメモリセルを含むメモリセルアレイと、メモリセルに記憶するデータの入出力回路と、の間を接続するリードライトバス（信号入出力線）を備える半導体装置が、開示されている。

特開平８−１２９８８７号公報

なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

上述のように、ＤＲＡＭには、動作周波数の高速化と電源電圧の低電圧化が求められる。さらに、メモリセルを微細化しチップサイズを縮小することでコストを低減し、かつ、大容量化を実現する必要がある。

また、普及の進むＤＤＲ−ＳＤＲＡＭ（Synchronous DRAM）においては、データ入出力端子の増加により、その内部のリードライトバスの本数が増加する傾向にある。例えば、ＤＤＲ−ＳＤＲＡＭが、１６ビットアクセスに対応している場合には、８ビットのバースト転送を実現するため、その内部のリードライトバスの本数は６４本となる（図９参照）。図９に示すように、それぞれのリードライトバスにはリードライトバスバッファ１００−１〜１００−６４が接続されており、リードライトバスの本数が増加することに伴い、これらのバッファ回路で消費する電力が無視できない状況にある。

とりわけ、半導体装置がスタンバイ状態（パワーダウン状態）にある場合には、極力、低消費電力であることが求められ、リードライトバスに接続されたバッファ回路も例外ではない。特に、ＤＤＲ−ＳＤＲＡＭのような、リードライトバスの本数が多い場合には、それぞれのバッファ回路における消費電力が問題となる。

そこで、図１０に示すようなバッファ回路が使用されることがある。図１０を参照すると、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の基板電圧（ボディバイアス）に接地電圧ＶＳＳよりも低い負電圧ＶＰＷが与えられる。図１０に示すリードライトバスバッファ１００−１では、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の基板電圧に負電圧を与えることで、閾値電圧を高くし、それぞれのトランジスタにおけるリーク電流を抑制している。

Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の基板電圧を負電圧としつつ、リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位を電圧ＶＰＥＲＩに設定すれば、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の側にリーク電流が流れる。さらに、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の閾値電圧を高くすることで、そのリーク電流を抑制している。

しかし、リードライトバスを用いたデータ転送が終了するたびに、リードライトバスの電位が初期化される訳ではないので、データ転送終了後のデータ信号の論理レベルによっては、リードライトバスの電位が接地電圧ＶＳＳとなる可能性がある。その結果、図１０に示すリードライトバスバッファ１００−１では、Ｐチャンネル型ＭＯＳトランジスタＰ０１及びＰ０２の側にリーク電流が流れ、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の基板電圧に負電圧を与えたことによる効果が期待できないという問題が生じる。

本発明の第１の視点によれば、データ信号を伝達する信号入出力線と、動作モードがスタンバイ状態に遷移する際に、第１の制御信号を活性化する制御回路と、データ信号をバッファする相補電界効果型トランジスタを含み、前記第１の制御信号の活性化に応じて、前記相補電界効果型トランジスタにおけるリーク電流が低減する電位に、前記信号入出力線の電位を初期化するバッファ回路と、を備える半導体装置が提供される。

本発明の第２の視点によれば、動作モードがスタンバイ状態に遷移する際に、第１の制御信号を活性化する制御回路と、前記第１の制御信号の活性化から所定の時間経過した後に、第２の制御信号を活性化する回路と、データ信号を伝達する第１及び第２の信号入出力線と、前記第１の信号入出力線からデータ信号を受け付け、前記第２の信号入出力線にデータ信号を出力する第１の相補電界効果型トランジスタと、前記第２の信号入出力線からデータ信号を受け付け、前記第１の信号入出力線にデータ信号を出力する第２の相補電界効果型トランジスタと、ドレインが前記第１の信号入出力線に接続され、ソースが、前記第１の相補電界効果型トランジスタに含まれる第１導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第２の制御信号の活性化に応じて導通する第１のスイッチングトランジスタと、ドレインが前記第２の信号入出力線に接続され、ソースが、前記第２の相補電界効果型トランジスタに含まれる第１導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第２の制御信号の活性化に応じて導通する第２のスイッチングトランジスタと、を備え、前記第１及び第２の相補電界効果型トランジスタに含まれる第２導電型電界効果トランジスタの基板電圧には負電圧が与えられる半導体装置が提供される。

本発明の第３の視点によれば、動作モードがスタンバイ状態に遷移する際に、第１の制御信号を活性化する制御回路と、前記第１の制御信号の活性化から所定の時間経過した後に、第２の制御信号を活性化する回路と、データ信号を伝達する第１及び第２の信号入出力線と、前記第１の信号入出力線からデータ信号を受け付け、前記第２の信号入出力線にデータ信号を出力する第１の相補電界効果型トランジスタと、前記第２の信号入出力線からデータ信号を受け付け、前記第１の信号入出力線にデータ信号を出力する第２の相補電界効果型トランジスタと、第１導電型電界効果トランジスタのリーク電流と第２導電型電界効果トランジスタのリーク電流の大小を判定するリーク電流判定回路と、前記第２の制御信号が活性化され、且つ、前記リーク電流判定回路による判定結果が、第１導電型電界効果トランジスタのリーク電流が第２導電型電界効果トランジスタのリーク電流以下であることを示す場合に第３の制御信号を活性化し、前記第２の制御信号が活性化され、且つ、前記リーク電流判定回路による判定結果が、第２導電型電界効果トランジスタのリーク電流が第１導電型電界効果トランジスタのリーク電流よりも小さいことを示す場合に第４の制御信号を活性化する回路と、ドレインが前記第１の信号入出力線に接続され、ソースが、前記第１の相補電界効果型トランジスタに含まれる第２導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第３の制御信号の活性化に応じて導通する第１のスイッチングトランジスタと、ドレインが前記第１の信号入出力線に接続され、ソースが、前記第１の相補電界効果型トランジスタに含まれる第１導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第４の制御信号の活性化に応じて導通する第２のスイッチングトランジスタと、ドレインが前記第２の信号入出力線に接続され、ソースが、前記第２の相補電界効果型トランジスタに含まれる第２導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第３の制御信号の活性化に応じて導通する第３のスイッチングトランジスタと、ドレインが前記第２の信号入出力線に接続され、ソースが、前記第２の相補電界効果型トランジスタに含まれる第１導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第４の制御信号の活性化に応じて導通する第４のスイッチングトランジスタと、を備える半導体装置が提供される。

本発明の各視点によれば、スタンバイ状態において、信号入出力線に接続されたバッファ回路の消費電力を低減することに寄与する半導体装置が、提供される。

リードライトバスバッファ３１の内部構成の一例を示す図である。 第１の実施形態に係る半導体装置１の全体構成の一例を示す図である。 半導体装置１の動作の一例を示すタイミングチャートである。 第２の実施形態に係る半導体装置２に含まれるリードライトバスバッファ３１ａの内部構成の一例を示す図である。 半導体装置２の動作の一例を示すタイミングチャートである。 第３の実施形態に係る半導体装置３に含まれるリードライトバスバッファ３１ｂの内部構成の一例を示す図である。 リーク電流判定回路１０２の内部構成の一例を示す図である。 半導体装置３の動作の一例を示すタイミングチャートである。 リードライトバスとリードライトバスバッファの接続の一例を示す図である。 リードライトバスバッファ１００−１の内部構成の一例を示す図である。

一実施形態の概要について説明する。半導体装置は、データ信号を伝達する信号入出力線（例えば、図１のリードライトバスＲＷＢＳ０１）と、動作モードがスタンバイ状態に遷移する際に、第１の制御信号を活性化する制御回路（例えば、図２の制御ロジック回路１５）と、バッファ回路（例えば、図１及び図２のリードライトバスバッファ３１）と、を備える。バッファ回路は、データ信号をバッファする相補電界効果型トランジスタを含み、第１の制御信号の活性化に応じて、相補電界効果型トランジスタにおけるリーク電流が低減する電位に、信号入出力線の電位を初期化する。

上述のように、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の基板電圧に負電圧を与えることで閾値電圧を高くし、リーク電流を低減する対策を施したとしても、信号入出力線を伝達するデータ信号の論理レベルによっては、リーク電流の低減効果が期待できない場合がある。そこで、半導体装置は、スタンバイ状態に遷移する際に制御回路から活性化した第１の制御信号を出力し、この第１の制御信号の活性化に応じて、リーク電流の低減が期待できる電位に信号入出力線の電位を初期化する。その結果、スタンバイ状態において、信号入出力線に接続されたバッファ回路の消費電力を低減できる。

以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。

［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。

図２は、本実施形態に係る半導体装置１の全体構成の一例を示す図である。

半導体装置１はＤＤＲ３−ＳＤＲＡＭであり、クロック信号（ＣＫ、／ＣＫ）を受け付ける端子と、クロックイネーブル信号ＣＫＥを受け付ける端子と、コマンド信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ、ＯＤＴ）を受け付ける端子と、アドレス信号ＡＤＤの入出力に使用する端子と、リードデータＤＱ又はライトデータＤＱの入出力に使用する端子と、データマスクＤＭを受け付ける端子と、データストローブ信号（ＤＱＳ、／ＤＱＳ）を受け付ける端子と、電源（ＶＤＤ、ＶＳＳ）の供給を受ける端子と、を備えている。なお、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。例えば、クロック信号（ＣＫ、／ＣＫ）は互いに相補の信号であることを示し、ライトイネーブル信号／ＷＥはローアクティブな信号であることを示す。

クロック信号（ＣＫ、／ＣＫ）は、クロック入力回路１１を介してタイミング発生回路１２及びＤＬＬ回路１３に供給される。タイミング発生回路１２は、内部クロックＩＣＬＫを生成し、データ出力に関係する回路を除く各種の内部回路に供給する。ＤＬＬ回路１３は、出力用クロックＬＣＬＫを生成し、データ出力に関係する回路に供給する。

コマンド入力回路１４は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ及びオンダイターミネーション信号ＯＤＴを受け付ける。コマンド入力回路１４が受け付けた各種信号は、制御ロジック回路１５に出力される。

制御ロジック回路１５は、内部クロックＩＣＬＫに同期して、コマンド信号の保持及びデコードを行う。制御ロジック回路１５によるコマンド信号のデコード結果は、内部コマンドＩＣＭＤとして各種の内部回路に供給される。また、制御ロジック回路１５は、クロック入力回路１１を介して受け付けたクロックイネーブル信号ＣＫＥの非活性化（Ｌレベルに遷移）に応じて、半導体装置１の動作モードをスタンバイ状態に遷移させる。制御ロジック回路１５は、半導体装置１の動作モードをスタンバイ状態に遷移させると、リセット制御信号ＤＰＤＲＳＴを活性化（Ｈレベルに設定）する。

ＦＩＦＯカウンタ１６は、リードコマンド又はライトコマンドが発行された後、カラム系の各回路ブロックが所定のタイミングで動作するように各種のタイミング信号を生成する。

アドレスラッチ回路１８は、アドレス入力回路１７を介してアドレス信号ＡＤＤを受け付ける。さらに、アドレスラッチ回路１８は、供給されたアドレス信号ＡＤＤのうちカラムアドレスをカラム系救済回路１９に供給し、ロウアドレスをロウ系救済回路２０に供給する。

カラム系救済回路１９は、欠陥のあるビット線を示すカラムアドレスが供給された場合、本来のビット線ではなく冗長ビット線に対して代替アクセスを行うことによって、当該カラムアドレスを救済する回路である。カラム系救済回路１９は、カラム系制御回路２１により制御され、カラム系救済回路１９の出力は、カラムデコーダ２３に供給される。

ロウ系救済回路２０は、欠陥のあるワード線を示すロウアドレスが供給された場合、本来のワード線ではなく冗長ワード線に対して代替アクセスを行うことによって、当該ロウアドレスを救済する回路である。ロウ系救済回路２０は、ロウ系制御回路２２により制御され、ロウ系制御回路２２の出力は、ロウデコーダ２４に供給される。

ロウデコーダ２４は、メモリセルアレイ２５に含まれるいずれかのワード線ＷＬを選択する回路である。図２を参照すると、メモリセルアレイ２５において、ワード線ＷＬと複数のビット線ＢＬが交差する。ワード線ＷＬとビット線ＢＬの交点には、メモリセルＭＣが配置される。ただし、図２において、１本のワード線ＷＬと、１本のビット線ＢＬと、１個のメモリセルＭＣと、を示しているが、これらのワード線ＷＬ等はメモリセルアレイ２５に複数含まれる。さらに、ビット線ＢＬは、それぞれ対応するセンスアンプ２６に接続されている。

カラムデコーダ２３は、カラムアドレスに基づき、メモリセルアレイ２５に含まれるいずれかのセンスアンプ２６を選択する回路である。カラムデコーダ２３により選択されたセンスアンプ２６は、データのリード動作時にはリードアンプ２７に接続され、ライト動作時にはライトアンプ２８に接続される。

リードアンプ２７の動作はリード制御回路２９によって制御され、ライトアンプ２８の動作はライト制御回路３０によって制御される。リードアンプ２７及びライトアンプ２８は、リードライトバスバッファ３１を介してセンスアンプ２６と接続される。図２では、１つのリードライトバスバッファ３１を図示するに留まっているが、実際には、リードライトバス（ＲＷＢＳ）の本数と同数のリードライトバスバッファ３１が配置される。例えば、リードライトバスが６４本であれば、６４個のリードライトバスバッファ３１が必要となる。

データ出力回路３２は、リードデータＤＱを出力する。データ入力回路３３は、ライトデータＤＱ及びデータマスクＤＭを受け付ける。データ入力回路３３が受け付けたライトデータＤＱ及びデータマスクＤＭは、それぞれ、ＦＩＦＯ回路３５を介して、ライト制御回路３０に出力される。

データ出力回路３２は、ＦＩＦＯ回路３４を介してリードアンプ２７と接続されている。プリフェッチされた複数のリードデータＤＱは、データ入出力端子からバースト出力される。データ入力回路３３は、ＦＩＦＯ回路３５を介してライト制御回路３０と接続されている。バースト入力された複数のライトデータＤＱは、メモリセルアレイ２５に同時に書き込まれる。

データストローブ（ＤＳ；Data Strobe）入力回路３６及びデータストローブ出力回路３７は、それぞれデータストローブ信号（ＤＱＳ、／ＤＱＳ）の入出力に使用する回路である。内部電源発生回路３８は、電源（ＶＤＤ、ＶＳＳ）の供給を受けて、各種の内部電源を生成する。

図１は、リードライトバスバッファ３１の内部構成の一例を示す図である。

リードライトバスバッファ３１は、Ｐチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０１からなる第１のＣＭＯＳトランジスタ（相補電界効果型トランジスタ）と、Ｐチャンネル型ＭＯＳトランジスタＰ０２とＮチャンネル型ＭＯＳトランジスタＮ０２からなる第２のＣＭＯＳトランジスタと、否定論理積回路ＮＡＮＤ０１及びＮＡＮＤ０２と、否定論理和回路ＮＯＲ０１及びＮＯＲ０２と、インバータ回路ＩＮＶ０１〜ＩＮＶ０４と、Ｐチャンネル型ＭＯＳトランジスタＰ０３及びＰ０４と、バッファＢＵＦＦ０１と、タイマ回路１０１と、を含んで構成される。

第１のＣＭＯＳトランジスタは、リードライトバスＲＷＢＳ０１からデータリード信号ＤＲＷＢＳＢ０１を受け付け、リードライトバスＲＷＢＳ０２に対してデータリード信号ＤＲＷＢＳＢ０２を出力する。同様に、第２のＣＭＯＳトランジスタは、リードライトバスＲＷＢＳ０２からデータライト信号ＤＲＷＢＳＢ０２を受け付け、リードライトバスＲＷＢＳ０１に対してデータライト信号ＤＲＷＢＳＢ０１を出力する。なお、第１及び第２のＣＭＯＳトランジスタは、タイミング発生回路１２が生成するタイミング信号ＤＷＣＬＫＴ及びＤＲＣＬＫＴに同期して、それぞれ信号出力を行う。

Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の基板電圧には、ソースの電位を基準とする負電圧ＶＰＷが与えられる。Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の基板電圧に負電圧ＶＰＷが与えられることで、これらのトランジスタの閾値電圧が上昇（所謂、基板バイアス効果）し、リーク電流が低減する。さらに、リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位は、それぞれ、Ｐチャンネル型ＭＯＳトランジスタＰ０３及びＰ０４を介して電圧ＶＰＥＲＩに初期化できる。即ち、Ｐチャンネル型ＭＯＳトランジスタＰ０３及びＰ０４は、バッファＢＵＦＦ０１を介して受け付ける制御信号ＴＳＥＬ０１に応じて、導通・非導通が制御される。なお、制御信号ＴＳＥＬ０１は、タイマ回路１０１が出力する信号である。

タイマ回路１０１は、制御ロジック回路１５が出力するリセット制御信号ＤＰＤＲＳＴが活性化レベルのＨレベルに遷移してから所定の時間経過した後に、制御信号ＴＳＥＬ０１をＬレベルに活性化する。

次に、半導体装置１の動作について説明する。

図３は、半導体装置１の動作の一例を示すタイミングチャートである。

図３を参照すると、時刻Ｔ０１において、メモリセルＭＣから読み出したデータの転送が終了することで、データリード信号ＤＲＷＢＳＢ０１がＬレベルに遷移する。データリード信号ＤＲＷＢＳＢ０１がＬレベルに遷移することに応じて、データリード信号ＤＲＷＢＳＢ０２もＬレベルに遷移する（時刻Ｔ０２）。その後、時刻Ｔ０３において、外部からＬレベルのクロックイネーブル信号ＣＫＥが供給されることにより、制御ロジック回路１５はリセット制御信号ＤＰＤＲＳＴを活性化（Ｈレベルに設定する）し、半導体装置１をスタンバイ状態に遷移させる（時刻Ｔ０４）。

タイマ回路１０１では、リセット制御信号ＤＰＤＲＳＴが活性化してから所定の期間経過した後に、制御信号ＴＳＥＬ０１をＬレベルに活性化する。その結果、時刻Ｔ０５において、データリード信号ＤＲＷＢＳＢ０１及びデータリード信号ＤＲＷＢＳＢ０２はＨレベルとなる。即ち、リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位は、それぞれ、電圧ＶＰＥＲＩに初期化される。

リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位が電圧ＶＰＥＲＩに初期化されることで、リーク電流はＮチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の側に生じる。さらに、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２には、基板電圧に負電圧ＶＰＷが供給されていることから、これらのトランジスタに流れるリーク電流を低減できる。

このように、本実施形態に係る半導体装置１では、リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位を電圧ＶＰＥＲＩに初期化する。その結果、半導体装置１がスタンバイ状態に遷移した際のデータ信号の論理レベルに依らず、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２のリーク電流を低減できる（リードライトバスバッファ３１の消費電力が低減できる）。

［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。

なお、本実施形態に係る半導体装置２と半導体装置１の全体構成に関する相違点は存在しないため、半導体装置２に関する図２に相当する説明を省略する。

図４は、本実施形態に係る半導体装置２に含まれるリードライトバスバッファ３１ａの内部構成の一例を示す図である。図４において図１と同一構成要素には、同一の符号を付し、その説明を省略する。

第１の実施形態に係る半導体装置１では、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の側に、リーク電流を低減する対策を施している（基板電圧に負電圧ＶＰＷを与える）。しかし、Ｐチャンネル型ＭＯＳトランジスタＰ０１及びＰ０２の側に、リーク電流を低減する対策を施すこともできる。即ち、Ｐチャンネル型ＭＯＳトランジスタＰ０１及びＰ０２の基板電圧に、ソースの電位よりも高い電圧ＶＮＷを与えることで、これらのトランジスタにおけるリーク電流を低減する。

その際、リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位が、接地電圧ＶＳＳでなければ、効果的にリーク電流を低減できない。そこで、本実施形態に係る半導体装置２では、Ｐチャンネル型ＭＯＳトランジスタＰ０１及びＰ０２にリーク電流を低減する対策を施すと共に、半導体装置２がスタンバイ状態に遷移した際に、リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位を接地電圧ＶＳＳに初期化する。なお、リードライトバスバッファ３１ａに含まれるタイマ回路１０１ａが出力する制御信号ＴＳＥＬ０１の活性化レベルはＨレベルであり、第１の実施形態に係るタイマ回路１０１とは相違する。

図５は、半導体装置２の動作の一例を示すタイミングチャートである。

時刻Ｔ１４において、リセット制御信号ＤＰＤＲＳＴが活性化することに応じて、タイマ回路１０１ａは制御信号ＴＳＥＬ０１をＨレベルに活性化する。すると、時刻Ｔ１５において、データリード信号ＤＲＷＢＳＢ０１及びデータリード信号ＤＲＷＢＳＢ０２がＬレベルに遷移する。その結果、半導体装置１と同様に、半導体装置２がスタンバイ状態に遷移した際のデータ信号の論理レベルに依らず、Ｐチャンネル型ＭＯＳトランジスタＰ０１及びＰ０２のリーク電流を低減できる（リードライトバスバッファ３１ａの消費電力が低減できる）。

［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。

なお、本実施形態に係る半導体装置３と半導体装置１の全体構成に関する相違点は存在しないため、半導体装置３に関する図２に相当する説明を省略する。

第１の実施形態においては、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の基板電圧に負電圧ＶＰＷを与えることで、半導体装置１がスタンバイ状態に遷移した際のリーク電流を低減している。同様に、第２の実施形態においても、半導体装置２がスタンバイ状態に遷移した際のリーク電流を低減している。

本実施形態に係る半導体装置３では、半導体装置３の内部で使用されるＮチャンネル型ＭＯＳトランジスタ及びＰチャンネル型ＭＯＳトランジスタのリーク電流の大小を予め判定し、判定結果に基づいて、リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位を初期化する。

図６は、本実施形態に係る半導体装置３に含まれるリードライトバスバッファ３１ｂの内部構成の一例を示す図である。図６において図１及び図４と同一構成要素には、同一の符号を付し、その説明を省略する。

リードライトバスバッファ３１と３１ｂの相違点は、リーク電流判定回路１０２を備える点と、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の基板電圧に負電圧ＶＰＷが与えられていない点と、タイマ回路１０１ａが出力する制御信号ＴＳＥＬ０１とリーク電流判定回路１０２が出力する制御信号ＴＳＥＬ０２に基づいて、リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位を初期化する点とである。

リーク電流判定回路１０２は、半導体装置３に含まれるＮチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタのリーク電流を検知し、その結果に基づいて、リーク電流の大小を判定する回路である。リーク電流判定回路１０２は、例えば、Ｎチャンネル型ＭＯＳトランジスタのリーク電流が、Ｐチャンネル型ＭＯＳトランジスタのリーク電流よりも小さいと判定すれば、Ｈレベルの制御信号ＴＳＥＬ０２を出力する。一方、リーク電流判定回路１０２は、Ｐチャンネル型ＭＯＳトランジスタのリーク電流が、Ｎチャンネル型ＭＯＳトランジスタのリーク電流よりも小さいと判定すれば、Ｌレベルの制御信号ＴＳＥＬ０２を出力する。

なお、リーク電流判定回路１０２は、Ｎチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタのリーク電流を検知し、その大きさを評価できるものであれば、回路構成は限定されない。リーク電流判定回路１０２は、例えば、図７に示す内部構成とすることができる。

リーク電流判定回路１０２は、Ｎチャンネル型ＭＯＳトランジスタリーク電流検知回路２０１と、Ｐチャンネル型ＭＯＳトランジスタリーク電流検知回路２０２と、リーク電流評価回路２０３と、を含んで構成される。さらに、Ｎチャンネル型ＭＯＳトランジスタリーク電流検知回路２０１は、増幅回路３０１と、遅延回路３０２と、カウンタ回路３０３と、Ｐチャンネル型ＭＯＳトランジスタＰ０５と、Ｎチャンネル型ＭＯＳトランジスタＮ０５と、を含んで構成される。

Ｎチャンネル型ＭＯＳトランジスタリーク電流検知回路２０１は、基準電圧ＶＲと、Ｐチャンネル型ＭＯＳトランジスタＰ０５とＮチャンネル型ＭＯＳトランジスタＮ０５の接続ノードにおける電圧と、を比較することで、Ｎチャンネル型ＭＯＳトランジスタＮ０５に流れるリーク電流を増幅回路３０１から出力されるパルス信号に変換する。パルス信号に変換されたリーク電流は、カウンタ回路３０３において、所定の期間、計数され、カウンタ回路３０３からリーク電流評価回路２０３に対して、パルス信号の周期として出力される。カウンタ回路３０３から出力されるパルス信号の周期は、Ｎチャンネル型ＭＯＳトランジスタＮ０５のリーク電流に関する情報を含む。Ｐチャンネル型ＭＯＳトランジスタリーク電流検知回路２０２も、Ｎチャンネル型ＭＯＳトランジスタリーク電流検知回路２０１と同様に構成する。

リーク電流評価回路２０３では、Ｎチャンネル型ＭＯＳトランジスタリーク電流検知回路２０１及びＰチャンネル型ＭＯＳトランジスタリーク電流検知回路２０２の出力に基づいて、リーク電流の大小を評価し、制御信号ＴＳＥＬ０２を出力する。

図８は、半導体装置３の動作の一例を示すタイミングチャートである。

図８において、リーク電流判定回路１０２が出力する制御信号ＴＳＥＬ０２は、時刻Ｔ２２までＨレベルに設定されている。この場合、Ｎチャンネル型ＭＯＳトランジスタのリーク電流が、Ｐチャンネル型ＭＯＳトランジスタのリーク電流よりも小さいと判定されている。従って、リードライトバスバッファ３１ｂは、半導体装置３がスタンバイ状態にある場合には、リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位をＨレベルに初期化する（時刻Ｔ２１）。その結果、リーク電流はＰチャンネル型ＭＯＳトランジスタの側ではなく、Ｎチャンネル型ＭＯＳトランジスタの側に生じるため、リードライトバスバッファ３１ｂにおける消費電力は、Ｐチャンネル型ＭＯＳトランジスタの側にリーク電流を生じさせる場合よりも低減できる。

一方、Ｐチャンネル型ＭＯＳトランジスタのリーク電流が、Ｎチャンネル型ＭＯＳトランジスタのリーク電流以下であると判定されれば（時刻Ｔ２２）、リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位をＬレベルに初期化する（時刻Ｔ２３）。その結果、リーク電流はＮチャンネル型ＭＯＳトランジスタの側ではなく、Ｐチャンネル型ＭＯＳトランジスタの側に生じるため、リードライトバスバッファ３１ｂにおける消費電力は、Ｎチャンネル型ＭＯＳトランジスタの側にリーク電流を生じさせる場合よりも低減できる。

以上のように、本実施形態に係る半導体装置３では、トランジスタのリーク電流を検知及び評価することで、いずれのトランジスタの側にリーク電流を生じさせた方がよいか判定し、リードライトバスＲＷＢＳ０１及びＲＷＢＳ０２の電位を初期化する。その結果、半導体装置３がスタンバイ状態に遷移した際のトランジスタに生じるリーク電流を低減できる。即ち、半導体装置３のスタンバイ電流を低減することができる。

第１乃至第３の実施形態において、半導体装置１〜３はＤＤＲ３−ＳＤＲＡＭとして動作するとして説明したが、半導体装置１〜３をＤＤＲ３−ＳＤＲＡＭに限定する趣旨ではない。半導体装置１〜３は、リードライトバスを備える半導体装置であればよい。

また、リードライトバスＲＷＢＳ０１又はＲＷＢＳ０２を所定の電位に初期化するスイッチ素子（スイッチングトランジスタ）として電界効果型トランジスタを例に取り説明したが、スイッチ素子を電界効果型トランジスタに限定する趣旨ではない。バイポーラトランジスタによりスイッチ素子を実現してもよい。

なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１〜３ 半導体装置
１１ クロック入力回路
１２ タイミング発生回路
１３ ＤＬＬ回路
１４ コマンド入力回路
１５ 制御ロジック回路
１６ ＦＩＦＯカウンタ
１７ アドレス入力回路
１８ アドレスラッチ回路
１９ カラム系救済回路
２０ ロウ系救済回路
２１ カラム系制御回路
２２ ロウ系制御回路
２３ カラムデコーダ
２４ ロウデコーダ
２５ メモリセルアレイ
２６ センスアンプ
２７ リードアンプ
２８ ライトアンプ
２９ リード制御回路
３０ ライト制御回路
３１、３１ａ、３１ｂ、１００−１〜１００−６４ リードライトバスバッファ
３２ データ出力回路
３３ データ入力回路
３４、３５ ＦＩＦＯ回路
３６ データストローブ入力回路
３７ データストローブ出力回路
３８ 内部電源発生回路
１０１、１０１ａ タイマ回路
１０２ リーク電流判定回路
２０１ Ｎチャンネル型ＭＯＳトランジスタリーク電流検知回路
２０２ Ｐチャンネル型ＭＯＳトランジスタリーク電流検知回路
２０３ リーク電流評価回路
３０１ 増幅回路
３０２ 遅延回路
３０３ カウンタ回路
ＢＵＦＦ０１ バッファ
ＩＮＶ０１〜ＩＮＶ０４ インバータ回路
ＮＡＮＤ０１〜ＮＡＮＤ０３ 否定論理積回路
ＮＯＲ０１〜ＮＯＲ０３ 否定論理和回路
Ｎ０１〜Ｎ０５ Ｎチャンネル型ＭＯＳトランジスタ
Ｐ０１〜Ｐ０５ Ｐチャンネル型ＭＯＳトランジスタ

Claims (6)

1. データ信号を伝達する信号入出力線と、
   動作モードがスタンバイ状態に遷移する際に、第１の制御信号を活性化する制御回路と、
   データ信号をバッファする相補電界効果型トランジスタを含み、前記第１の制御信号の活性化に応じて、前記相補電界効果型トランジスタにおけるリーク電流が低減する電位に、前記信号入出力線の電位を初期化するバッファ回路と、
   を備える半導体装置。
2. 前記相補電界効果型トランジスタは、ソースの電位を基準とする負電圧の基板電圧が与えられる第１導電型電界効果トランジスタと第２導電型電界効果トランジスタとを含み、 前記バッファ回路は、前記信号入出力線と、前記第２導電型電界効果トランジスタのソースに電圧を供給する電源と、を前記第１の制御信号の活性化に応じて接続するスイッチング素子をさらに備える請求項１の半導体装置。
3. 前記第１の制御信号を受け付け、前記第１の制御信号の活性化から所定の時間経過した後に、第２の制御信号を活性化する回路をさらに備え、
   前記スイッチング素子は、前記第２の信号の活性化に応じて導通する請求項２の半導体装置。
4. 第１導電型電界効果トランジスタのリーク電流と第２導電型電界効果トランジスタのリーク電流の大小を判定するリーク電流判定回路と、
   前記第１の制御信号が活性化され、且つ、前記リーク電流判定回路による判定結果が、第１導電型電界効果トランジスタのリーク電流が第２導電型電界効果トランジスタのリーク電流以下であることを示す場合に第３の制御信号を活性化し、前記第１の制御信号が活性化され、且つ、前記リーク電流判定回路による判定結果が、第２導電型電界効果トランジスタのリーク電流が第１導電型電界効果トランジスタのリーク電流よりも小さいことを示す場合に第４の制御信号を活性化する回路と、
   をさらに備え、
   前記バッファ回路は、
   前記信号入出力線と、前記相補電界効果型トランジスタに含まれる第２導電型電界効果トランジスタのソースに供給される第１の電源と、を前記第３の制御信号の活性化に応じて接続する第１のスイッチング素子と、
   前記信号入出力線と、前記相補電界効果型トランジスタに含まれる第１導電型電界効果トランジスタのソースに供給される第２の電源と、を前記第４の制御信号の活性化に応じて接続する第２のスイッチング素子と、
   を備える請求項１の半導体装置。
5. 動作モードがスタンバイ状態に遷移する際に、第１の制御信号を活性化する制御回路と、
   前記第１の制御信号の活性化から所定の時間経過した後に、第２の制御信号を活性化する回路と、
   データ信号を伝達する第１及び第２の信号入出力線と、
   前記第１の信号入出力線からデータ信号を受け付け、前記第２の信号入出力線にデータ信号を出力する第１の相補電界効果型トランジスタと、
   前記第２の信号入出力線からデータ信号を受け付け、前記第１の信号入出力線にデータ信号を出力する第２の相補電界効果型トランジスタと、
   ドレインが前記第１の信号入出力線に接続され、ソースが、前記第１の相補電界効果型トランジスタに含まれる第１導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第２の制御信号の活性化に応じて導通する第１のスイッチングトランジスタと、
   ドレインが前記第２の信号入出力線に接続され、ソースが、前記第２の相補電界効果型トランジスタに含まれる第１導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第２の制御信号の活性化に応じて導通する第２のスイッチングトランジスタと、
   を備え、
   前記第１及び第２の相補電界効果型トランジスタに含まれる第２導電型電界効果トランジスタの基板電圧には負電圧が与えられる半導体装置。
6. 動作モードがスタンバイ状態に遷移する際に、第１の制御信号を活性化する制御回路と、
   前記第１の制御信号の活性化から所定の時間経過した後に、第２の制御信号を活性化する回路と、
   データ信号を伝達する第１及び第２の信号入出力線と、
   前記第１の信号入出力線からデータ信号を受け付け、前記第２の信号入出力線にデータ信号を出力する第１の相補電界効果型トランジスタと、
   前記第２の信号入出力線からデータ信号を受け付け、前記第１の信号入出力線にデータ信号を出力する第２の相補電界効果型トランジスタと、
   第１導電型電界効果トランジスタのリーク電流と第２導電型電界効果トランジスタのリーク電流の大小を判定するリーク電流判定回路と、
   前記第２の制御信号が活性化され、且つ、前記リーク電流判定回路による判定結果が、第１導電型電界効果トランジスタのリーク電流が第２導電型電界効果トランジスタのリーク電流以下であることを示す場合に第３の制御信号を活性化し、前記第２の制御信号が活性化され、且つ、前記リーク電流判定回路による判定結果が、第２導電型電界効果トランジスタのリーク電流が第１導電型電界効果トランジスタのリーク電流よりも小さいことを示す場合に第４の制御信号を活性化する回路と、
   ドレインが前記第１の信号入出力線に接続され、ソースが、前記第１の相補電界効果型トランジスタに含まれる第２導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第３の制御信号の活性化に応じて導通する第１のスイッチングトランジスタと、
   ドレインが前記第１の信号入出力線に接続され、ソースが、前記第１の相補電界効果型トランジスタに含まれる第１導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第４の制御信号の活性化に応じて導通する第２のスイッチングトランジスタと、
   ドレインが前記第２の信号入出力線に接続され、ソースが、前記第２の相補電界効果型トランジスタに含まれる第２導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第３の制御信号の活性化に応じて導通する第３のスイッチングトランジスタと、
   ドレインが前記第２の信号入出力線に接続され、ソースが、前記第２の相補電界効果型トランジスタに含まれる第１導電型電界効果トランジスタのソースに電圧を供給する電源に接続され、前記第４の制御信号の活性化に応じて導通する第４のスイッチングトランジスタと、
   を備える半導体装置。

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