JP2014075168A - 半導体装置 - Google Patents

Abstract

【課題】 昇圧電源発生回路の動作に伴う電源電圧変動による影響に関する試験を行える半導体装置を提供する。
【解決手段】 半導体装置は、動作制御信号に応じて電源電圧から昇圧電圧を発生させる昇圧電圧発生回路と、昇圧電圧と参照電圧とを比較し、昇圧電圧が参照電圧以下になったとき検出信号を出力する比較器と、外部から入力される選択信号に応じて、検出信号及び外部から入力されるテスト信号のうちのいずれか一方を選択し、動作制御信号として昇圧電圧発生回路へ出力する選択回路と、を含む。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、昇圧電圧発生回路を備える半導体装置に関する。

ＤＲＡＭ等の半導体装置は、電源電圧よりも高い昇圧電圧を発生する昇圧電圧発生回路を備えている（例えば、特許文献１参照）。

特開２００５−５０５０３号公報

昇圧電圧発生回路は、電源電圧より高い昇圧電圧を発生させるポンピング動作に伴い、多くの電流を消費する。その結果、電源電圧に変動をもたらし、ノイズの原因となる恐れがある。これらの電源電圧変動やノイズは、半導体装置の誤動作の原因となり得る。

そこで、昇圧電圧発生回路の動作に伴う電源電圧の変動やそれによって発生するノイズによる影響について試験を行える半導体装置の提供が望まれている。

本発明の一実施の形態に係る半導体装置は、動作制御信号に応じて電源電圧から昇圧電圧を発生させる昇圧電圧発生回路と、前記昇圧電圧と参照電圧とを比較し、前記昇圧電圧が前記参照電圧以下になったとき検出信号を出力する比較器と、外部から入力される選択制御信号に応じて、前記検出信号及び外部から入力される動作指令信号のうちのいずれか一方を選択し、前記動作制御信号として前記昇圧電圧発生回路へ出力する選択回路と、を含むことを特徴とする。

また、本発明の他の実施の形態に係る半導体装置のテスト方法は、電源電圧を動作電源とし、メモリセルアレイへのアクセスに関与する第１の回路と、前記電源電圧から昇圧電圧を発生させる昇圧電圧発生回路と、を含む半導体装置のテスト方法であって、前記昇圧電源発生回路を停止させた状態で、前記メモリセルアレイへの書込み動作を行い、前記昇圧電源発生回路を一旦動作させた後停止させ、その後、前記メモリセルアレイからの読み出し動作を行う、ことを特徴とする。

本発明によれば、比較器からの検出信号と外部からの動作指令信号のいずれか一方を選択して昇圧電圧発生回路へ動作制御信号として供給できるようにしたので、比較回路の比較結果に関係なく、任意のタイミングで昇圧電圧発生回路を動作開始及び停止させることができる。

本発明の第１の実施の形態に係る半導体装置の要部概略構成を示すブロック図である。 図１の半導体装置に含まれるＶＰＰ電圧制御回路の内部構成を示すブロック図である。 図２のＶＰＰ電圧制御回路に含まれる昇圧電圧発生回路と選択回路の内部構成を示す回路図である。 図１の半導体装置に対して実施される試験を説明するためのフローチャートである。 図４のステップＳ４０３における詳細を説明するためのフローチャートである。 （ａ）は、通常試験において半導体装置に投入されるコマンドを説明するための図であり、（ｂ）は、本検証試験において半導体装置に投入されるコマンドを説明するための図である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１は、本発明の第１の実施の形態に係る半導体装置１０の要部概略構成を示すブロック図である。図示の半導体装置１０は、ＤＲＡＭ（Dynamic Random Access Memory）であるが、本発明は昇圧電圧発生回路を備える他の半導体装置にも適用可能である。

図１に示すように、半導体装置１０は、コマンド入力端子（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）、アドレス入力端子（ＡＤＤ０〜ＡＤＤ１３）、クロック入力端子（ＣＬＫ）、データ入出力端子（ＤＱ０〜ＤＱｎ）、制御信号入力端子（ＯＤＴ，ＤＦＴ）及び電源端子（ＶＤＤ，ＶＳＳ）を有する。また、半導体装置１０は、コマンド入力回路１０１、コマンドデコーダ１０２、アドレス入力回路１０３、内部クロック発生回路１０４、メモリセルアレイ１０５、カラムデコーダ１０６、ロウデコーダ１０７、データアンプ回路（第１の回路）１０８、データ入出力回路１０９、ＶＰＰ電圧制御回路１１０、及び降圧電圧発生回路１１１を備える。

半導体装置１０の基本構成は公知の半導体装置と共通し、その動作も共通するので、その詳しい説明は省略する。本発明は、特にＶＰＰ電圧制御回路１１０に関するものなので、以下では、ＶＰＰ電圧制御回路１１０について説明する。

ＶＰＰ電圧制御回路１１０は、電源端子（ＶＤＤ，ＶＳＳ）と制御信号入力端子（ＯＤＴ，ＤＦＴ）とに接続されている。また、ＶＰＰ電圧制御回路１１０は、ロウデコーダ１０７に接続されている。

ＶＰＰ電圧制御回路１１０は、制御信号入力端子（ＯＤＴ，ＤＦＴ）に入力されるテスト信号ＤＦＴとオンダイターミネーション信号ＯＤＦとに基づいて、電源端子（ＶＤＤ，ＶＳＳ）供給される電源電圧から昇圧電圧ＶＰＰを発生させる。

なお、テスト信号ＤＦＴは、テストモードと通常動作モードとを切り替える信号である。また、オンダイターミネーション信号ＯＤＦは、データ入出力回路１０９に含まれる終端抵抗（図示せず）と対応するデータ入出力端子との間に接続されたスイッチ（図示せず）を制御する信号である。本実施の形態では、これらの信号を、ＶＰＰ電圧制御回路１１０の制御に利用する。

ＶＰＰ電圧制御回路１１０は、図２に示すように、昇圧電圧発生回路（ＶＰＰ）２０１と、比較器２０２と、選択回路２０３とを備える。

昇圧電圧発生回路２０１及び比較器２０２は、公知のものが利用できる。本実施の形態は、比較器２０２の出力側と昇圧電圧発生回路２０１との間に選択回路２０３が設けられていることが特徴である。

選択回路２０３は、選択制御信号であるテスト信号ＤＦＴの信号レベルに応じて、比較器２０２の出力及び外部から入力され、動作指令信号として利用されるオンダイターミネーション信号ＳＤＴのいずれか一方を選択的に出力する。

選択回路２０３が比較器２０２の出力を選択しているとき、ＶＰＰ電圧制御回路１１０は、公知のＶＰＰ電圧制御回路と同様の動作を行う。選択回路２０３がオンダイターミネーション信号ＯＤＴを選択しているとき、ＶＰＰ電圧制御回路１１０は、オンダイターミネーション信号ＯＤＴの信号レベルに応じた動作を行う。

昇圧電圧発生回路２０１及び選択回路２０３は、具体的には、例えば、図３に示すように構成される。

図３の構成において、テスト信号ＤＦＴがハイレベルのとき、比較器２０２の出力が選択回路２０３の出力として昇圧電圧発生回路２０１へ供給される。また、テスト信号ＤＦＴがロウレベルのとき、外部から入力されるオンダイターミネーション信号ＯＤＴが選択回路２０３の出力として昇圧電圧発生回路２０１へ供給される。

選択回路２０２の出力又はオンダイターミネーション信号ＯＤＴがハイレベルのとき昇圧電圧発生回路２０１は、昇圧電圧を発生させるポンピング動作を行う。また、選択回路２０２の出力又はオンダイターミネーション信号ＯＤＴがロウレベルのとき昇圧電圧発生回路２０１は、ポンピング動作を停止する。

以上の構成において、テスト信号ＤＦＴをロウレベルとし、同時にオンダイターミネーション信号ＯＤＴをハイレベルにすることにより、比較器２０２の比較結果にかかわらず、任意のタイミングで昇圧電圧発生回路２０１を動作させ、又、停止させることができる。つまり、任意のタイミングでＶＰＰ電圧制御回路１１０を過剰に動作させ、電源電圧にノイズを発生させることができる。

次に、半導体装置１０のテスト方法について説明する。

図４は、半導体装置製造後に行われる試験の一例を示すフローチャートである。

まず、通常試験を行う（ステップＳ４０１）。通常試験では、テスト信号ＤＦＴをハイレベルとし、通常動作モードでの動作確認を行う。

通常試験で不合格と判定された場合（ステップＳ４０２でFail）、試験を終了する。この場合、不合格の原因は、ＶＰＰ電圧制御回路１１０の動作による電源電圧の変動ノイズによるものではないと判断できる。

通常試験で合格と判定された場合（ステップＳ４０２でPass）、ＶＰＰ電圧制御回路１１０の強制動作を含む動作試験（本検証試験）を行う（ステップＳ４０３）。

本検証試験で合格と判定された場合（ステップＳ４０４でPass）、試験を終了する。この場合、半導体装置１０は、ＶＰＰ電圧制御回路１１０の動作による電源電圧の変動ノイズによる動作への影響はないと判断できる。

本検証試験で不合格と判定された場合（ステップＳ４０４でFail）、半導体装置１０は、ＶＰＰ電圧制御回路１１０の動作による電源電圧の変動ノイズによる影響を受けていると判断され、追加試験及び詳細評価が行われる（ステップＳ４０５）。

次に、ステップＳ４０３における本検証試験について、図５を参照して説明する。

テスター（図示せず）は、まず、オンダイターミネーション信号ＯＤＴを用いてＶＰＰ電圧制御回路１１０を動作させる試験を行うか否か判定する（ステップＳ５０１）。試験を行わない場合は（ステップＳ５０１で、しない）、そのまま試験を終了する。

試験を行うと判定した場合（ステップＳ５０１で、する）、テスターは、ＶＰＰ電圧制御回路１１０を動作させる試験を行ったとすると、リフレッシュ動作のように電流を大量消費する他の動作と重なることにならないか判定する（ステップＳ５０２）。

他の動作と重なると判断した場合（ステップＳ５０２で、いる）、他の動作が終了するまで待機する。

他の動作と重ならないと判断した場合（ステップＳ５０２で、いない）、オンダイターミネーション信号ＯＤＴの信号レベルを変化させ（ＯＤＴディテクト信号発行、ステップＳ５０３）、ＶＰＰ電圧制御回路１１０を強制的に動作させる（ステップＳ５０４）。

その後、ＶＰＰ電圧制御回路１１０を強制的に動作させたことによる大量電流消費による電源電圧の変動によって、電源電圧を動作電源とする他の回路（本実施例では、データアンプ回路１０８）への影響があった否か判定する（ステップＳ４０４）。

影響がないと判定された場合（ステップＳ４０４で、ない）は、試験を終了する。一方、影響があると判定された場合（ステップＳ４０４で、ある）は、ステップ４０５へ進み、追加試験等を実施する。

以上のようにして、ステップＳ４０３における本検証試験が実行される。

図６（ａ）は、通常試験において半導体装置１０に投入されるコマンドの一例、図６（ｂ）は、本検証試験において半導体装置１０に投入されるコマンドの一例を示す図である。

図６（ａ）に示すように、通所試験では、メモリセルアレイの一つのバンクに対して活性化（ＡＣＴ）、データ書込み（ＷＲＴ）、データ読み出し（ＲＥＤ）及びプリチャージ（ＰＲＥ）の各コマンドが順次投入される。データの読み出しが正常の行えるか否かにより、合格・不合格の判定が行われる。

この場合、不合格の原因は、電源電圧の変動によるノイズによるものでない（可能性が高い）。

また、本検証試験では、図６（ｂ）に示すように、メモリセルアレイの一つのバンクに対してテストモードエントリ（ＤＦＴ Ｅｎｔｒｙ）、活性化（ＡＣＴ）、データ書込み（ＷＲＴ）、オンダイターミネーション信号ＯＤＴハイレベル（ＯＤＴ Ｈｉｇｈ）、オンダイターミネーション信号ＯＤＴロウハイレベル（ＯＤＴ Ｌｏｗ）、データ読み出し（ＲＥＤ）及びプリチャージ（ＰＲＥ）の各コマンドが順次投入される。

この試験では、データ書込みの後、電源電圧に変動を起こさせるべくＶＰＰ電圧制御回路１１０を強制的に動作させてから、データの読み出しを行う。本試験においても、データの読み出しが正常の行えるか否かにより、合格・不合格の判定が行われる。

この場合、合格であれば、電源電圧の変動によるノイズによる影響を受けていない（受け難い）と考えられる。逆に不合格であれば、電源電圧の変動によるノイズによる影響を受けている（可能性が高い）と考えられる。

以上のように、本実施の形態によれば、比較回路の比較結果に関係なく、任意のタイミングで昇圧電圧発生回路を動作開始及び停止させることができ、電源電圧変動によるノイズの影響を受けるか否かの試験を確実に行うことができる。

以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、本発明の趣旨を逸脱することなく、種々の変形・変更が可能である。

例えば、図３に示した昇圧電圧発生回路２０１及び選択回路２０３の構成は一例に過ぎず、別の構成を採用することも可能である。

１０ 半導体装置
１０１ コマンド入力回路
１０２ コマンドデコーダ
１０３ アドレス入力回路
１０４ 内部クロック発生回路
１０５ メモリセルアレイ
１０６ カラムデコーダ
１０７ ロウデコーダ
１０８ データアンプ回路
１０９ データ入出力回路
１１０ ＶＰＰ電圧制御回路
１１１ 降圧電圧発生回路
２０１ 昇圧電圧発生回路
２０２ 比較器
２０３ 選択回路

Claims (6)

1. 動作制御信号に応じて電源電圧から昇圧電圧を発生させる昇圧電圧発生回路と、
   前記昇圧電圧と参照電圧とを比較し、前記昇圧電圧が前記参照電圧以下になったとき検出信号を出力する比較器と、
   外部から入力される選択制御信号に応じて、前記検出信号及び外部から入力される動作指令信号のうちのいずれか一方を選択し、前記動作制御信号として前記昇圧電圧発生回路へ出力する選択回路と、
   を含むことを特徴とする半導体装置。
2. 終端抵抗と、前記終端抵抗のオン・オフを制御するオンダイターミネーション制御信号を受けるオンダイターミネーション端子と、をさらに含み、
   前記動作指令信号が前記オンダイターミネーション端子を介して前記選択回路に入力されるようにした、
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記電源電圧を動作電源として用いる第１の回路をさらに含むことを特徴とする請求項１又は２に記載の半導体装置。
4. ＤＲＡＭであることを特徴とする請求項１，２又は３に記載の半導体装置。
5. 電源電圧を動作電源とし、メモリセルアレイへのアクセスに関与する第１の回路と、前記電源電圧から昇圧電圧を発生させる昇圧電圧発生回路と、を含む半導体装置のテスト方法であって、
   前記昇圧電源発生回路を停止させた状態で、前記メモリセルアレイへの書込み動作を行い、
   前記昇圧電源発生回路を一旦動作させた後停止させ、
   その後、前記メモリセルアレイからの読み出し動作を行う、ことを特徴とする半導体装置のテスト方法。
6. 前記昇圧電源発生回路の出力電圧と参照電圧とを比較する比較器の出力の前記昇圧電源発生回路への入力を阻止して、前記昇圧電源発生回路を停止させ、
   前記比較器の出力に代わる強制動作指令を前記昇圧電源発生回路に入力させることにより、前記比較器の出力に無関係に前記昇圧電源発生回路を動作させる、 ことを特徴とする請求項５に記載の半導体装置のテスト方法。

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