JP2007073128A - 半導体記憶装置のテスト方法 - Google Patents

Abstract

【課題】テスト工程数の削減、テスト品質の向上、及び歩留まりの向上を図る。
【解決手段】テスト方法の対象になる不揮発性メモリは、メモリセルを有するメモリアレイと、冗長メモリセルを有する冗長メモリアレイとを備えている。そして、先ず、特性テスト工程Ｓ１０〜Ｓ４０において、メモリアレイ及び冗長メモリアレイに対してそれぞれ電気的な特性テストを行う。次に、判定工程Ｓ５０において、特性テスト工程の特性テスト結果に基づき、メモリアレイ及び冗長メモリアレイに対してそれぞれ良品／不良品の判定を行う。最後に、置換工程Ｓ６０において、判定工程の判定結果により、メモリアレイ中のメモリセルが不良品のときには、冗長メモリアレイ中の良品の冗長メモリセルに置き換える。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置等の半導体記憶装置（以下「メモリ」という。）のテスト方法、特に、電荷保持特性面での品質向上と歩留り向上を同時に実現するメモリのテスト方法に関するものである。

一般に、複数のデータ格納用メモリセルを有するメモリは、ウェハ上に多数形成された後、切断されて多数のメモリチップに分離されて使用される。このようなメモリのうちの例えばフラッシュメモリをはじめとする不揮発性メモリでは、電気的な特性テストを行うテスト工程において、電荷保持特性を保証することが必要である。主なテスト方法としては、温度加速によるスクリーニング効果を狙って、組み立て後には被覆樹脂の熱変質等が生じるために不可能な２００℃以上の高温ベークを、組み立て前のウェハテストにおいて実施することが挙げられる。ウェハテストにおいて２００℃以上の高温ベークを行う理由は、温度が高ければ高い程、電荷保持特性テストのテスト時間を短縮できるからである。ウェハテスト工程で電荷保持特性をテストすることには、もう１つの利点がある。それは電荷保持不良を冗長置換により救済することができる点である。

図８は、従来の不揮発性メモリの構成例を示す図である。
この不揮発性メモリ１０では、複数のメモリセルを有するメモリアレイ１１の他に、例えば４つのロウ冗長ブロック１２−０〜１２−３が内蔵されている。メモリアレイ１１は、図示しないが、ロウ（Row、行）方向に配置された複数のワード線と、これらに直交してカラム（Column、列）方向に配置された複数のビット線とを有し、これらのワード線とビット線との交差箇所にそれぞれデータ格納用のメモリセルが接続されてマトリックス状に配列されている。各ロウ冗長ブロック１２−０〜１２−３は、図示しないが、１つのワード線とこれに直交する複数のビット線とを有し、これらのワード線とビット線との交差箇所にそれぞれデータ格納用の冗長メモリセルが接続されている。

メモリアレイ１１中のメモリセルに対してデータの書き込み、或いはデータの読み出しを行う場合は、図示しないロウデコーダによりロウアドレスがデコードされてワード線が選択され、図示しないカラムデコーダによりカラムアドレスがデコードされてビット線が選択され、この選択されたワード線及びビット線の交差箇所に接続されたメモリセルに対して、データのアクセス（読み書き）が行われる。電気的な特性テストの結果、或るワード線中のメモリセルに不良がある場合には、このワード線を選択するためのロウアドレス単位でロウ冗長ブロック（例えば、１２−１）に置き換えられ、そのワード線の選択時に、これに代えて図示しない冗長ロウデコーダによりロウ冗長ブロック１２−１が選択され、このロウ冗長ブロック１２−１中の冗長メモリセルに対してデータのアクセスを行うことにより、メモリセルの不良救済が行われる。

図９は、図８のような不揮発性メモリが多数形成されたウェハ状態における従来の一般的なウェハテスト方法を示すフロー図である。

従来のウェハテストでは、先ず、第１のウェハテスト工程Ｓ１において、メモリアレイ１１の基本テスト（例えば、書き込み消去の深さ、隣接メモリセルとの干渉検出、アクセス時間等）が実行され、不良メモリセル（不良ビット）を検出する。検出された不良ビットは、ロウ冗長ブロック１２−０〜１２−３のいずれかを使用した救済（リペア）工程である冗長置換工程Ｓ２にて救済が行われる。

次に、救済された箇所を含めた状態で、２００℃以上の高温下に長時間放置するウェハベーク工程Ｓ３が実施された後、第２のウェハテスト工程Ｓ４において、ベーク後の電荷保持テストが実施される。電荷保持テストの結果、良品と判定された場合には、第３のウェハテスト工程Ｓ５において、救済された箇所を含めた基本テスト（例えば、書き込み消去の深さ、隣接メモリセルとの干渉検出、アクセス時間等）が再度実行され、そこで良品となったものが最終良品として次工程に送られる。

これとは別に、近年、メモリの微細化が進むにつれて物理的に隣接したメモリセル間の距離が短くなり（例えば、０．２μｍ程度）、隣接メモリセルとの電気的な干渉により、メモリセルの論理“０”、“１”の読み出し閾値Ｖtが劣化・変動する不良モードが課題となってきている。具体的には、隣接するメモリセルのデータが反転データ（論理“１”と“０”）である場合に、より顕著に閾値変動が起こるものである。これを解決するために、例えば、図１０のようなテスト方法が提案されている。

図１０は、従来の他のウェハテスト方法を示すフロー図である。図１１（ａ）、（ｂ）は、図１０のウェハテスト方法で使用するチェッカパターンの例を示す図であり、同図（ａ）は物理チェッカパターンの図、及び同図（ｂ）は反転物理チェッカパターンの図である。

図１０のウェハテスト方法では、先ず、第１のウェハテスト工程Ｓ１１において、メモリアレイ１１の基本テストを行った後に、図１１（ａ）の物理チェッカパターン１３を用いた第１のウェハベーク工程Ｓ１２を行う。図１１（ａ）の物理チェッカパターン１３は、物理的に隣り合うデータが反転（“０”と“１”）しているテストパターンであり（図中の「０」は電子有り、「−」は電子無し）、この物理チェッカパターン１３のテストデータを図８の不揮発性メモリ１０の全メモリセルに書き込み、メモリセルにおける読み出し閾値Ｖtの劣化・変動を検査するものである。第１のウェハベーク工程Ｓ１２では、不揮発性メモリ１０の全メモリセルに物理チェッカパターン１３のテストデータを書き込んだ後、高温状態で長時間放置する１回目のウェハベークを行い、次の第２のウェハテスト工程Ｓ１３において、電荷保持テストを実行する。

第２のウェハテスト工程Ｓ１３が終わると、図１１（ｂ）の反転物理チェッカパターン１４を用いて第２のウェハベーク工程Ｓ１４を行う。反転物理チェッカパターン１４は、物理チェッカパターン１３の全データが反転したテストパターンである。第２のウェハベーク工程Ｓ１４では、不揮発性メモリ１０の全メモリセルに反転物理チェッカパターン１４のテストデータを書き込んだ後、高温状態で長時間放置する２回目のウェハベークを行う。その後、第３のウェハテスト工程Ｓ１５において、メモリ１０の基本テストを行い、良品／不良品の最終判定を行う。

このようなウェハテスト方法に関連して、例えば、下記の文献には、物理チェッカパターン１３を用いたメモリのテスト方法が記載されている。

特開２００３−１８７５９５号公報

このメモリのテスト方法では、例えば、図８のメモリアレイ１１のテストをし、不良メモリセルに対してロウ冗長ブロック（例えば、１２−１）で置き換えることにより救済を行った後、図１１（ａ）のような物理チェッカパターン１３を用いてテストデータを、ロウ冗長ブロック１２−１で置換したメモリアレイ１１に書き込み、隣接メモリセル間における閾値Ｖtの変動の有無を検査している。

しかしながら、従来の特許文献１のテスト方法では、物理チェッカパターン１３による電荷保持特性テストを冗長救済後に行っているので、メモリセルの再度の救済を試みる必要があり、これによりテスト工程数が増加するといった課題がある。

又、従来の図９に示すウェハテスト方法における不良モードの課題を解決するための図１０のウェハテスト方法では、冗長救済処理が考慮されていないので、テスト方法としては、不十分である。そこで、図１０のウェハテスト方法に、特許文献１や図９のテスト方法で採用されている冗長救済処理を絡めることが考えられるが、このようにすると、非常に救済効率の悪いウェハテスト方法になってしまう。

例えば、図１０に示すウェハテスト工程Ｓ１１で、メモリアレイ１１のテストを実施して冗長救済する場合、ベーク前であるために電荷保持特性まで含めた良品であるか否かが判別できず、これを判別するためにウェハベーク工程Ｓ１２を行うと、このウェハベーク工程Ｓ１２の後に不良となってしまう可能性がある。つまり、ベークを含めた冗長救済を行うと、ベーク時にメモリアレイ１１に不良ビットが含まれている場合があり、良品／不良品の判定を正確に行うことが困難になる。このため、ベーク前に冗長救済してしまう必要性が生じ、結果として前述のようにウェハベーク工程Ｓ１２による電荷保持不良は冗長救済できないか、再度の冗長救済を試みることになる。その場合、再救済後に再び機能テストを行う必要性が生じてしまう。以上のようなことをウェハベーク工程Ｓ１４の後でも行うことが必要である。

このように、物理チェッカパターン１３とその反転物理チェッカパターン１４を用いてウェハベーク工程Ｓ１２，Ｓ１４を計２回行う場合、冗長救済を含めたテスト処理が非常に複雑になり、製造コストの増加を招いていた。

本発明は、このような従来の課題を解決するために、テスト方法を改良し、必要最低限の工程で、品質と歩留りとを最大限に向上できるメモリのテスト方法を提供することを目的とする。

本発明のメモリのテスト方法は、データ格納用のメモリセルを有する主メモリアレイとデータ格納用のメモリセルを有する副メモリアレイとを備えたメモリのテスト方法であって、前記主メモリアレイ及び前記副メモリアレイに対してそれぞれ電気的な特性テストを行う特性テスト工程と、前記特性テスト工程の特性テスト結果に基づき、前記主メモリアレイ及び前記副メモリアレイに対してそれぞれ良品／不良品の判定を行う判定工程と、前記判定工程の判定結果により、前記主メモリアレイが不良品のときには良品の前記副メモリアレイに置き換える置換工程とを有している。

本発明の他のメモリのテスト方法は、データ格納用のメモリセルを有する主メモリアレイとデータ格納用のメモリセルを有する副メモリアレイとを備えた半導体記憶装置のテスト方法であって、前記主メモリアレイ及び前記副メモリアレイの前記メモリセルに対してそれぞれ電気的な特性テストを行う第１の特性テスト工程と、前記第１の特性テスト工程の特性テスト結果に基づき、前記主メモリアレイ及び前記副メモリアレイのメモリセルに対してそれぞれ良品／不良品の判定を行う第１の判定工程と、前記第１の判定工程により良品となった前記メモリセルに対して、それぞれ電気的な特性テストを行う第２の特性テスト工程と、前記第２の特性テスト工程の特性テスト結果に基づき、前記主メモリアレイ及び前記副メモリアレイのメモリセルに対して、それぞれ良品／不良品の判定を行う第２の判定工程とを含んでいる。更に、前記第１の判定工程及び前記第２の判定工程により前記主メモリアレイの前記メモリセルが不良品と判定された場合には、前記副メモリアレイの前記メモリセルのうち、前記第１の判定工程及び前記第２の判定工程により良品と判定された前記メモリセルを前記不良品の前記メモリセルを置き換える置換工程を有している。

本発明によれば、主メモリアレイと副メモリアレイに対して、それぞれ電気的な特性テスト（例えば、基本テストとチェッカパターンによる電荷保持特性テスト）を行い、最後に不良品に対する良品の置換処理を行い、しかも、判定処理では、例えば、各工程毎にファイル出力された閾値（論理“０”、“１”それぞれの読み出し閾値）の変動量から良品／不良品の判定を行っている。そのため、従来の課題（例えば、物理チェッカパターンによる電荷保持特性テストを冗長救済後に行うと、メモリセルの再度の救済を試みる必要があるため、テスト工程数が増加するという課題）を解決でき、テスト工程数の削減、テスト品質の向上、及び歩留まりの向上等が期待できる。

本発明のテスト方法の対象となるメモリ（例えば、不揮発性メモリ）は、データ格納用のメモリセルを有する主メモリアレイと、データ格納用のメモリセル（例えば、冗長メモリセル）を有する副メモリアレイ（例えば、冗長メモリアレイ）とを備えている。そして、本発明のテスト方法では、先ず、特性テスト工程において、前記主メモリアレイ及び前記副メモリアレイに対してそれぞれ電気的な特性テストを行い、次に、判定工程において、前記特性テスト工程の特性テスト結果に基づき、前記主メモリアレイ及び前記副メモリアレイに対してそれぞれ良品／不良品の判定を行い、最後に、置換工程において、前記判定工程の判定結果により、前記主メモリアレイが不良品のときには良品の前記副メモリアレイに置き換える。

（実施例１のメモリ）
図２（ａ）、（ｂ）は、本発明の実施例１において使用される被テストメモリの一例を示す概略の構成図であり、同図（ａ）はウェハの平面図、及び同図（ｂ）は不揮発性メモリの回路図である。

図２（ａ）に示すように、円板状の半導体ウェア１５には、フラッシュメモリ等の不揮発性メモリ２０等が多数、マトリックス状に形成される。各不揮発性メモリ２０等には、チップ座標（Position、例えば、８，１０、８，１１、・・・）が付されている。

図２（ｂ）に示すように、ウェハ１５中の不揮発性メモリ２０は、データ格納用の主メモリアレイ２１の他に、副メモリアレイ（例えば、４つのロウ冗長ブロック２２−０〜２２−３）を有している。メモリアレイ２１は、ロウ方向に配置された複数のワード線ＷＬと、これらに直交してカラム方向に配置された複数のビット線ＢＬとを有し、これらのワード線ＷＬとビット線ＢＬとの交差箇所にそれぞれデータ格納用のメモリセル２１ａが接続されてマトリックス状に配列されている。各ロウ冗長ブロック２２−０〜２２−３は、例えば、複数のビット線ＢＬに対して直交する方向にロウ冗長のワード線ＷＬｒを有し、これらのワード線ＷＬｒとビット線ＢＬとの交差箇所にそれぞれデータ格納用の冗長メモリセル２２ａが接続されている。

メモリアレイ２１のワード線ＷＬには、これを選択するロウデコーダ２３が接続され、更に、ロウ冗長ブロック２２−０〜２２−３のワード線ＷＬｒにも、これを選択する冗長ロウデコーダ２４が接続されている。メモリアレイ２１及びロウ冗長ブロック２２−０〜２２−３のビット線ＢＬには、これを選択するカラムデコーダ２５が接続されている。ロウデコーダ２３は、入力されるロウアドレスRXA0〜RXAi及び反転ロウアドレスnRXA0〜nRXAiをデコードしてそれらの組み合わせに対応してワード線ＷＬを活性化して選択する回路である。冗長ロウデコーダ２４は、入力される信号REDX0〜REDX3をデコードしてロウ冗長のワード線ＷＬｒを活性化して選択する回路である。カラムデコーダ２５は、図示しない入力カラムアドレスをデコードしてビット線ＢＬ上のデータを選択する回路である。

なお、カラムデコーダ２５は、メモリアレイ２１及びロウ冗長ブロック２２−０〜２２−３に対して共用する構成になっているが、これに限定されない。例えば、ロウ冗長のビット線ＢＬｒと冗長カラムデコーダを別に設けて、メモリアレイ２１のビット線ＢＬ上のデータをカラムデコーダ２５により選択し、ロウ冗長ブロック２２−０〜２２−３のビット線ＢＬｒ上のデータを冗長カラムデコーダにより選択する構成にしても良い。

ロウデコーダ２３には、これの活性／非活性を制御する４入力１出力のＯＲゲート２６が接続されている。ＯＲゲート２６は、冗長ロウデコーダ２４に与えられる信号REDX0〜REDX3を入力し、この信号REDX0〜REDX3のいずれかが論理“Ｈ”（＝“０”）のときに、ロウデコーダ２３を非活性にする信号DISXを“Ｈ”にする回路である。

冗長ロウデコーダ２４及びＯＲゲート２６の入力側には、ロウ冗長アドレス記憶部２７−０〜２７−３が接続され、更に、このロウ冗長アドレス記憶部２７−０〜２７−３に、ロウ冗長テストモード活性化回路２８が接続されている。各ロウ冗長アドレス記憶部２７−０〜２７−３は、救済アドレスを記憶して各信号REDX0〜REDX3をそれぞれ出力するものであり、各信号TMRED0〜TMRED3の例えば“Ｈ”によりそれぞれ活性化される。ロウ冗長テストモード活性化回路２８は、テストモードとしてロウ冗長テストモードを有効にするために、各ロウ冗長アドレス記憶部２７−０〜２７−３に与える信号TMRED0〜TMRED3を活性化（例えば“Ｈ”に）する回路である。

メモリアレイ２１中のメモリセル２１ａに対してデータの書き込み、或いはデータの読み出しを行う場合は、ロウアドレスRXA0〜RXAi，nRXA0〜nRXAiがロウデコーダ２３によりデコードされてワード線ＷＬが選択され、図示しないカラムアドレスがカラムデコーダ２５によりデコードされてビット線ＢＬが選択され、この選択されたワード線ＷＬ及びビット線ＢＬの交差箇所に接続されたメモリセル２１ａに対して、データのアクセスが行われる。電気的な特性テストの結果、或るワード線ＷＬ中のメモリセル２１ａに不良がある場合には、このワード線ＷＬを選択するためのロウアドレス単位でロウ冗長ブロック（例えば、２２−０）に置き換えられ、そのワード線ＷＬの選択時に、これに代えて冗長ロウデコーダ２４によりワード線ＷＬｒが活性化されてロウ冗長ブロック２２−０が選択され、このロウ冗長ブロック２２−０中の冗長メモリセル２２ａに対してデータのアクセスを行うことにより、メモリセル２１ａの不良救済が行われる。

ロウ冗長ブロック２２−０〜２２−３に対して“０”、“１”の読み出し閾値Ｖｔを確認する場合は、ロウ冗長テストモード活性化回路２８によりロウ冗長テストモードを設定して出力信号TMRED0〜TMRED3のいずれか１つ（例えば、TMRED0）を“Ｈ”にする。すると、ロウ冗長アドレス記憶部２７−０が活性化され、この出力信号REDX0が“Ｈ”になり、ＯＲゲート２６の出力信号DISXが“Ｈ”になってロウデコーダ２３が非活性化される。これに対して、冗長ロウデコーダ２４によりワード線ＷＬｒが“Ｈ”になってロウ冗長ブロック２２−０が選択さ、このロウ冗長ブロック２２−０に対してアクセスされる。

又、メモリアレイ２１に対して“０”、“１”の読み出し閾値Ｖｔを確認する場合は、ロウ冗長テストモード活性化回路２８によりロウ冗長テストモードを設定しないことで、ロウ冗長アドレス記憶部２７−０〜２７−３の出力信号REDX0〜REDX3が“Ｌ”となる。これにより、ＯＲゲート２６の出力信号DISXが“Ｌ”となってロウデコーダ２３が活性化され、通常のロウアドレス入力に対応したメモリセル２１ａへのアクセスとなる。
なお、テストモードを設定する手段自体は、コマンド（命令）による設定、特殊端子条件による設定等、種々の構成が可能である。

図３は、図２中のロウ冗長アドレス記憶部（例えば、２７−０）の構成例を示す回路図である。なお、図２中の各ロウ冗長アドレス記憶部２７−０〜２７−３は、同一の回路構成である。

例えば、ロウ冗長アドレス記憶部２７−０は、救済アドレスを記憶する複数の記憶手段３０−０〜３０−（ｉ＋１）と、この記憶手段３０−０〜３０−（ｉ＋１）の出力信号の論理積を求める多入力１出力のＡＮＤゲート４１と、このＡＮＤゲート４１及び信号TMRED0の論理和を求めて信号ＲＥＤＸを出力する２入力１出力のＯＲゲート４２とにより構成されている。各記憶手段３０−０〜３０−ｉは、同一の回路構成であり、反転初期化信号nRSTによりリセットされ、各ロウアドレスRXA0〜RXAi及び各反転ロウアドレスnRXA0〜RXAiにより選択される。

例えば、記憶手段３０−０は、電源ＶＣＣとノードＬＳＦの間に接続され、ゲート電極に反転リセット信号nRSTが印加されるＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）３１と、ノードＬＳＦとグランドＧＮＤの間に接続されたレーザヒューズ３３と、電源ＶＣＣとノードＬＳＦの間に接続されたＰＭＯＳ３２と、ノードＬＳＦに直列接続された信号反転用の２段のインバータ ３４，３５と、インバータ３４の出力信号と反転ロウアドレスnRXA0の否定論理積を求める２入力１出力のＮＡＮＤゲート３６と、インバータ３５の出力信号とロウアドレスRXA0の否定論理積を求める２入力１出力のＮＡＮＤゲート３７と、このＮＡＮＤゲート３６，３７の否定論理積を求める２入力１出力のＮＡＮＤゲート３８とにより、構成されている。

レーザヒューズ３１が切断されない場合、初期化信号nRSTが“Ｌ”になることで ＰＭＯＳ３１がオンするが、レーザヒューズ３３が切断されていないために充電できず、ノードＬＦＳは“Ｈ”にならない。これによってインバータ３４の出力信号は“Ｈ”、インバータ３５の出力信号は“Ｌ”になる。これにより、記憶手段３０−０は反転ロウアドレスnRXA0が“Ｈ”の場合にのみＮＡＮＤゲート３８の出力信号が“Ｌ”になる。レーザヒューズ３３が切断された場合には逆に、記憶手段３０−０はロウアドレスRXA0が“Ｈ”の場合にのみ ＮＡＮＤゲート３８の出力信号が“Ｌ”になる。

最終段の記憶手段３０−（ｉ＋１）は、前段の記憶手段３０−０〜３０−ｉと同一の回路構成であるが、入力の反転ロウアドレスnRXAi及びロウアドレスRAXiに代えて、グランドＧＮＤがＮＡＮＤゲート３６の入力側に接続され、電源ＶＣＣがＮＡＮＤゲート３７の入力側に接続されている点のみが異なる。

以上の構成により、所望のロウアドレス（例えば、RXA0、nRXA0）に対応する記憶手段３０−０中のレーザヒューズ３３を切断し、且つロウ冗長を使用したい場合に 最終段の記憶手段３０−（ｉ＋１）中のレーザヒューズ３３を切断することで、反転ロウアドレスnRXA0／アドレスRXA0の組み合わせが所望の救済アドレスに合致した場合に、ＡＮＤゲート４１の出力信号が“Ｈ”になる。又、テストモードとして信号TMRED0が活性化されて“Ｈ”になると、ロウアドレス（例えば、RXA0、nRXA0）の組み合わせやレーザヒューズ３３の切断の如何に関わらず、ＯＲゲート４２の作用で信号REDX0は“Ｈ”になる。

なお、図３のロウ冗長アドレス記憶部２７−０の回路構成は一例であり、これに限定されない。例えば、レーザヒューズ３３に代えて、電気ヒューズやＥＥＰＲＯＭセル等を用いても良い。

（実施例１のテスト装置）
図４は、本発明の実施例１において使用されるテスト装置の一例を示す概略の構成図である。

このテスト装置５０は、装置全体を制御する中央処理装置（以下「ＣＰＵ」という。）等の制御部５１と、不揮発性メモリ２０に対する端子の漏れ電流チェック、待機電流、動作電流等の確認を行う直流（以下「ＤＣ」という。）テスト部５２と、テストパターン（例えば、物理チェッカパターン、反転物理チェッカパターン等）のテストデータを発生するテストパターン発生部５３と、不揮発性メモリ２０から出力されるテスト結果を期待値と比較する期待値比較部５４と、不揮発性メモリ２０に対する読み出し閾値Ｖtの変動量等を判定する閾値判定部５５と、期待値比較部５４及び閾値判定部５５に対するデータを記憶するデータ格納部５６とを有している。

（実施例１のメモリのテスト方法）
図１（ａ）〜（ｄ）は、本発明の実施例１におけるメモリのテスト方法を示すフロー図であり、同図（ａ）は全体の処理工程図、同図（ｂ）は同図（ａ）中の第１のウェハテスト工程図、同図（ｃ）は同図（ａ）中の第２のウェハテスト工程図、及び同図（ｄ）は同図（ａ）中の第３のウェハテスト工程図である。

以下、図１（ａ）の全体の処理（１）、図１（ｂ）の第１のウェハテスト工程Ｓ１０（２）、図１（ｃ）の第２のウェハテスト工程Ｓ３０（３）、及び図１（ｄ）の第３のウェハテスト工程Ｓ５０（４）を説明する。

（１） 図１（ａ）の全体の処理
テスト装置５０を用いて、第１のウェハテスト工程Ｓ１０、第１のウェハベーク工程Ｓ２０、第２のウェハテスト工程Ｓ３０、及び第２のウェハベーク工程Ｓ４０からなる特性テスト工程を行う。

この特性テスト工程では、先ず、第１のテスト工程である第１のウェハテスト工程Ｓ１０において、ウェハ１５に形成された不揮発性メモリ２０中のメモリアレイ２１及びロウ冗長ブロック２２−０〜２２−３に対して、基本テスト（例えば、書き込み消去の深さ、隣接メモリセルとの干渉検出、アクセス時間等）を行い、テスト結果である第１のファイル６１を出力する。続いて、第１のベーク工程である第１のウェハベーク工程Ｓ２０において、第１のファイル６１を参照して基本テストで良品となったメモリセル２１ａ及び冗長メモリセル２２ａに対してのみ、例えば図１１（ａ）のような物理チェッカパターン１３のテストデータを不揮発性メモリ２０に書き込んで、高温状態で長時間放置した後、第１の電荷保持特性テスト行う。

更に、第１のファイル６１を参照して、基本テスト及び第１の電荷保持特性テストで良品となったメモリセル２１ａ及び冗長メモリセル２２ａに対してのみ、第２のテスト工程である第２のウェハテスト工程Ｓ３０において、冗長メモリセル２２ａに対する“０”、“１”の読み出し閾値Ｖｔの変動の確認、ロウ冗長書き換え、メモリセル２１ａの閾値変動の確認、及びメモリセル２１ａの書き換えを行ってテスト結果である第２のファイル６２を出力すると共に、第２のベーク工程である第２のウェハベーク工程Ｓ４０において、例えば図１１（ｂ）のような反転物理チェッカパターン１４のテストデータを不揮発性メモリ２０に書き込んで高温状態に長時間放置した後、第２の電荷保持特性テストを行う。

次に、第２のファイル６２を参照して、判定工程である第３のウェハテスト工程Ｓ５０において、冗長メモリセル２２ａの閾値変動の確認、及びメモリセル２１ａの閾値変動の確認を行い、メモリセル２１ａ及び冗長メモリセル２２ａに対する良品／不良品の最終判定を行う。最後に、置換工程である冗長置換（リペア）工程Ｓ６０において、メモリアレイ２１中の不良メモリセル２１ａを含むロウアドレス単位で、不良冗長メモリセル２２ａを含まないロウ冗長ブロック（例えば、２２−１）に置き換え、テスト処理を終了する。

（２） 図１（ｂ）の第１のウェハテスト工程Ｓ１０
図５は、図１における閾値Ｖｔのワースト値（最悪値）の測定例を示す図である。

先ず、ＤＣテスト工程Ｓ１１において、テスト装置５０のＤＣテスト部５２により、不揮発性メモリ２０に対しＤＣ電圧を印加して、図示しない端子の漏れ電流チェック、待機電流、動作電流等の確認を行う。予め救済に使用できるロウ冗長ブロック２２−０〜２２−３の選定を行うために、ロウ冗長テスト工程Ｓ１２において、テスト装置５０のテストパターン発生部５３からテストデータをロウ冗長ブロック２２−０〜２２−３の冗長メモリセル２２ａに書き込み、これを読み出してテスト装置５０の期待値比較部５４において期待値と比較し、冗長メモリセル２２ａの不良の有無の検出（基本テスト）を行う。続いて、メモリアレイテスト工程Ｓ１３において、テスト装置５０のテストパターン発生部５３からテストデータをメモリアレイ２１のメモリセル２１ａに書き込み、これを読み出してテスト装置５０の期待値比較部５４において期待値と比較し、メモリセル２１ａの不良の有無の検出（基本テスト）を行い、不良ロウアドレスを出力する。

最後に、工程Ｓ１２で良品と判定されたロウ冗長ブロック（例えば、２２−１〜２２−３）と、メモリアレイ２１において工程Ｓ１３で不良ロウアドレスと判定された不良品領域をマスクした良品領域とに対して、閾値Ｖｔファイル出力工程Ｓ１４において、テスト装置５０のテストパターン発生部５３から物理チェッカパターン１３のテストデータを書き込む。テスト装置５０の閾値判定部５５では、その書き込まれたデータを読み出し、ロウ冗長ブロック２２−１〜２２−３とメモリアレイ２１の良品領域とにおける“０”の閾値Ｖｔのワースト値（例えば、図５の２．１Ｖ）と“１”の閾値Ｖｔのワースト値（例えば、図５の４．０Ｖ）とを測定し、これらのワースト値と工程Ｓ１３で判定された不良ロウアドレスとを含む第１のファイル６１を出力し、テスト装置５０のデータ格納部５６に記憶する。

（３） 図１（ｃ）の第２のウェハテスト工程Ｓ３０
図６は、図１におけるメモリセル２１ａ及び冗長メモリセル２２ａの良品／不良品の判定例を示す図である。

先ず、ロウ冗長閾値変動確認工程Ｓ３１において、テスト装置５０の閾値判定部５５は、第１のファイル６１を参照して、基本テスト及び第１の電荷保持特性テストで良品となったロウ冗長ブロック２２−１〜２２−３の冗長メモリセル２２ａに対してのみ、“０”、“１”の読み出し閾値Ｖｔの変動量（例えば、図６のＢ１，Ｂ２）を確認し（不良品“NON”はテストしない）、この変動量と規定値とを比較して良品／不良品の判定を行い、不良品については第２のファイル６２に“NON”を書き込む。続いて、ロウ冗長書き換え工程Ｓ３２において、基本テスト及び第１の電荷保持特性テストで良品と判定されたロウ冗長ブロック（例えば、２２−２、２２−３）に対してのみ、テストパターン発生部５３からの反転物理チェッカパターン１４のテストデータにより書き換えを行う。

同様に、メモリアレイ閾値変動確認工程Ｓ３３において、閾値判定部５５は、第１のファイル６１を参照して、基本テスト及び第１の電荷保持特性テストで良品となったメモリセル２１ａに対してのみ、“０”、“１”の読み出し閾値Ｖｔの変動量（例えば、図６のＢ１，Ｂ２）を確認し（不良品“NON”はテストしない）、この変動量と規定値とを比較して良品／不良品の判定を行い、不良品については第２のファイル６２に“NON”を書き込む。続いて、メモリアレイ書き換え工程Ｓ３４において、基本テスト及び第１の電荷保持特性テストで判定された良品領域中において良品と判定されたロウアドレス箇所に対してのみ、テストパターン発生部５３からの反転物理チェッカパターン１４のテストデータにより書き換えを行う。

最後に、閾値Ｖｔファイル出力工程Ｓ３５において、テスト装置５０の閾値判定部５５は、工程Ｓ３２，Ｓ３４にて反転物理チェッカ１４のテストデータが書き込まれたロウ冗長ブロック２２−２，２２−３及びメモリアレイ２１の状態での“０”の閾値Ｖｔのワースト値と“１”の閾値Ｖｔのワースト値とを測定し、これらのワースト値と、ウェハ１５内のどのメモリチップの閾値Ｖｔなのかを容易に判別できるようにするための座標情報であるチップ座標と、を含む第２のファイル６２を出力し、テスト装置５０のデータ格納部５６に記憶する。

図７は、図１（ｃ）の第２のファイル６２の一例を示す図である。
第２のファイル６２には、製品コード、ロット名、ロット番号からなる識別符号欄７１、ウェハ１５内のチップ座標欄７２、各ロウ冗長ブロック２２−１〜２２−３毎のワースト閾値欄７３、メモリアレイ２１の基本テスト（図１（ｂ）のＳ１２，Ｓ１３）で不良判定された不良ロウアドレス欄７４、及び、不良ロウアドレスを除いたロウアドレスのワースト閾値欄７５の情報が含まれている。

ロウ冗長ブロック２２−１〜２２−３のワースト閾値欄７３において、符号VMG1RR0はロウ冗長ブロック２２−０の“１”側のワースト閾値、符号VMG0RR0はロウ冗長ブロック２２−０の“０”側のワースト閾値、符号VMG1RR1はロウ冗長ブロック２２−１の“１”側のワースト閾値、符号VMG0RR1はロウ冗長ブロック２２−１の“０”側のワースト閾値、符号VMG1RR2はロウ冗長ブロック２２−２の“１”側のワースト閾値、符号VMG0RR2はロウ冗長ブロック２２−２の“０”側のワースト閾値、符号VMG1RR3はロウ冗長ブロック２２−３の“１”側のワースト閾値、符号VMG0RR3はロウ冗長ブロック２２−３の“０”側のワースト閾値である。このワースト閾値欄７３において、符号“NON”と表示されている部分は、ロウ冗長ブロック２２−０〜２２−３の基本テスト（図１（ｂ）のＳ１２，Ｓ１３）で不良判定されたことを示しており、次工程ではテスト対象外として扱うための識別に使用される。

不良ロウアドレス欄７４において、不良が無いチップには符号“NON”が４つになり、不良があれば具体的なアドレスが入る。不良ロウアドレスが５個以上あった場合には符号“NON”が４つ入るが、メモリアレイ２１のワースト閾値欄７５においてワースト閾値に値が入らず、代わりに符号“NON”と入ることで第１のウェハテスト工程Ｓ１０で不良になったことが判別できる。ワースト閾値欄７５において、符号VMG1はメモリアレイ２１のうち不良ロウアドレス欄７４に表示された不良ロウアドレスを除外した領域での“１”側のワースト閾値、符号VMG0はメモリアレイ２１のうち不良ロウアドレス欄７４に表示された不良ロウアドレスを除外した領域での“０”側のワースト閾値である。

なお、出力される第２のファイル６２のファイル名は、工程、製品コード、ロット番号、ウェハ番号から決定される個別のファイル名が与えられ、ロット間やウェハ間で取り違えが発生する危険性を排除している。

以下、図７の第２のファイル６２を参照しつつ、図１（ｃ）のロウ冗長閾値変動確認工程Ｓ３１（３．１）、及び図１（ｃ）のメモリアレイ閾値変動確認工程Ｓ３３（３．２）における詳細な判定処理を説明する。

（３．１） 図１（ｃ）のロウ冗長閾値変動確認工程Ｓ３１
図１（ａ）の第１のウェハテスト工程Ｓ１０の最後に出力された第１のファイル６１を基に、先ず、閾値判定部５５により、ロウ冗長ブロック２２−０〜２２−３の閾値Ｖｔの変動がチェックされる。具体的には、ロウ冗長ブロック２２−０〜２２−３毎のベーク後のワースト閾値を測定し、ファイル６２にあるワースト閾値欄７３の該当する項目と比較し、変動量が予め設定された規格値以内であれば良品、そうでなければ不良判定結果となる。不良判定結果となったロウ冗長ブロックは、ロウ冗長書き換え工程Ｓ３２で他のチップと一緒に反転物理チェッカパターン１４のテストデータの書き込みは行なわれるが、閾値Ｖｔファイル出力工程Ｓ３５での第２のファイル６２の出力では、ワースト閾値欄７３の該当する部分に符号“NON”と出力され、冗長救済には使用できないロウ冗長ブロックであることを識別する。

（３．２） 図１（ｃ）のメモリアレイ閾値変動確認工程Ｓ３３
図１（ａ）の第１のウェハテスト工程Ｓ１０の最後に出力された第１のファイル６１を基に、先ず、閾値判定部５５により、メモリアレイ２１の閾値Ｖｔの変動がチェックされる。対象となる領域は、ファイル６２の不良ロウアドレス欄７４に示された不良ロウアドレスを除外した領域である。具体的には、対象となる領域のベーク後のワースト閾値を測定し、ファイル６２にあるワースト閾値欄７５の該当する項目と比較し、変動量が予め設定された規格値以内であれば良品、そうでなければ不良判定結果となる。不良判定結果となった場合は、不良ロウアドレス欄７４で符号“NON”が４つ以内であれば、新たに不良ロウアドレスを追加して出力されるファイル６２の不良ロウアドレス欄７４に追加される。その場合、言うまでもなく不良ロウアドレス数の上限は４個であり、新たに発生した不良ロウアドレスも合わせて５個以上になってしまう場合には、不良ロウアドレス欄７４をすべて符号“NON”の表示とし、メモリアレイ書き換え工程Ｓ３４で他のチップと一緒に反転物理チェッカパターン１４のテストデータの書き込みは行われるが、ファイル６２の出力ではワースト閾値欄７５の部分に符号“NON”と出力され、次工程以降では良品にはなり得ない不良チップであることを識別する。

なお、出力されるファイル６２のフォーマット自体は、図１（ａ）の第１のウェハテスト工程Ｓ１０の最後に出力されるファイル６１のフォーマットと同形式で、ファイル名のみ工程を識別できるよう異なっていれば良い。

（４） 図１（ｄ）の第３のウェハテスト工程Ｓ５０
図４のテスト装置５０を用いて、先ず、ロウ冗長閾値変動確認工程Ｓ５１において、第２のファイル６２を参照して、冗長メモリセル２２ａの閾値変動を確認する。続いて、メモリアレイ閾値変動確認工程Ｓ５２において、第２のファイル６２を参照して、メモリセル２１ａの閾値変動の確認を行い、メモリセル２１ａ及び冗長メモリセル２２ａに対する良品／不良品の最終判定を行う。

以下、工程Ｓ５１及び工程Ｓ５２での判定処理を詳細に説明する。
先ず、ロウ冗長閾値変動確認工程Ｓ５１において、テスト装置５０の閾値判定部５５により、図１（ａ）の第２のウェハテスト工程Ｓ３０の最後に出力されたファイル６２を基に、ロウ冗長ブロック２２−０〜２２−３の閾値変動がチェックされる。具体的には、各ロウ冗長ブロック２２−０〜２２−３毎のベーク後のワースト閾値を測定し、ファイル６２にあるワースト閾値欄７３の該当する項目と比較し、変動量が予め設定された規格値以内であれば良品、そうでなければ不良判定結果となる。

同様に、次のメモリアレイ閾値変動確認工程Ｓ５２において、テスト装置５０の閾値判定部５５により、図１（ａ）の第２のウェハテスト工程Ｓ３０の最後に出力されたファイル６２を基に、メモリアレイ２１の閾値変動がチェックされる。対象となる領域は、ファイル６２の不良ロウアドレス欄７４に示された不良ロウアドレスを除外した領域である。具体的には、対象となる領域のベーク後のワースト閾値を測定し、ファイル６２にあるワースト閾値欄７５の該当する項目と比較し、変動量が予め設定された規格値以内であれば良品、そうでなければ不良判定結果となる。不良判定結果となった場合は、不良ロウアドレス欄７４で符号“NON”が４つ以内であれば、冗長救済可能であると判定される。その場合、言うまでもなく不良ロウアドレス数の上限は４個であり、新たに発生した不良ロウアドレスも合わせて５個以上になってしまう場合には、不良チップと判定される。

その後、図１（ａ）の冗長置換工程Ｓ６０において、第３のウェハテスト工程Ｓ５０までで不良判定されなかったチップのうち、不良ロウアドレスの個数が良品と判定されたロウ冗長ブロックの個数より同じか又は小さいチップについて、冗長救済が行われる。不良ロウアドレスが無いものに関しては、冗長救済は不要であり、良品となる。その場合、ロウ冗長ブロックが良品か否かは問わない。

（実施例１の効果）
本実施例１によれば、物理チェッカターン１３とこの反転物理チェッカパターン１４とで計２回ベークする過程（工程Ｓ２０，Ｓ４０）において、発生した不良アドレスをロウ冗長ブロック２２−０〜２２−３とメモリアレイ２１とでそれぞれファイル６１，６２に記録し、それを次工程でも参照することにより、２回目までの総合的な判定を下し、冗長救済を行う。これにより、冗長救済後の特性確認工程が無くても、確実に品質を保証でき、歩留まりも最大化できる。

つまり、通常の機能不良に加えてウェハベーク後の電荷保持不良をも効率的に冗長救済することが可能となり、品質と歩留りを最大化できる。しかも、ファイル６１，６２にロウ冗長ブロック２２−０〜２２−３毎の閾値Ｖｔとメモリアレイ２１の閾値Ｖｔとが出力されているため、ウェハベーク前後での閾値比較を行うことが可能となり、単なる規格値に対するチェックにとどまらず、変動量そのものをモニタ・管理・テストすることが可能となる。

本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例である実施例２としては、例えば、次の（Ａ）〜（Ｃ）のようなものがある。

（Ａ） 図２及び図３に示す不揮発性メモリ２０の構成は、一例であって、他の構成のメモリについても本発明のテスト方法を適用できる。例えば、図２の不揮発性メモリ２０では、ロウアドレス単位で冗長救済を行う構成になっているが、このロウアドレス単位に代えて、或いはロウアドレス単位と共に、コラムアドレス単位で冗長救済を行う構成にしても良く、このような構成に対しても本発明のテスト方法を適用できる。

（Ｂ） 本発明のテスト方法に使用する図４のテスト装置５０の構成は、一例であって、他の構成のテスト装置を使用することも可能である。

（Ｃ） 図１のテスト方法の処理の内容や、個々のテスト内容、ファイル６１，６２のフォーマット等は、実施例１で示したものに限定されず、種々の変更が可能である。又、不良ロウアドレスがワースト閾値をそれぞれ別のファイルに出力しても実現可能である。

本発明の実施例１におけるメモリのテスト方法を示すフロー図である。 本発明の実施例１において使用される被テストメモリの一例を示す概略の構成図である。 図２中のロウ冗長アドレス記憶部の構成例を示す回路図である。 本発明の実施例１において使用されるテスト装置の一例を示す概略の構成図である。 図１における閾値Ｖｔのワースト値の測定例を示す図である。 図１におけるメモリセル及び冗長メモリセルの良品／不良品の判定例を示す図である。 図１（ｃ）の第２のファイル６２の一例を示す図である。 従来の不揮発性メモリの構成例を示す図である。 従来の一般的なウェハテスト方法を示すフロー図である。 従来の他のウェハテスト方法を示すフロー図である。 図１０のウェハテスト方法で使用するチェッカパターンの例を示す図である。

符号の説明

１５ ウェハ
２０ 不揮発性メモリ
２１ メモリアレイ
２１ａ メモリセル
２２−０〜２２−３ ロウ冗長ブロック
２２ａ 冗長メモリセル
Ｓ１０ 第１のウェハテスト工程
Ｓ２０ 第１のウェハベーク工程
Ｓ３０ 第２のウェハテスト工程
Ｓ４０ 第２のウェハベーク工程
Ｓ５０ 第３のウェハテスト工程
Ｓ６０ 冗長置換工程

Claims (14)

1. データ格納用のメモリセルを有する主メモリアレイとデータ格納用のメモリセルを有する副メモリアレイとを備えた半導体記憶装置のテスト方法であって、
   前記主メモリアレイ及び前記副メモリアレイに対してそれぞれ電気的な特性テストを行う特性テスト工程と、
   前記特性テスト工程の特性テスト結果に基づき、前記主メモリアレイ及び前記副メモリアレイに対してそれぞれ良品／不良品の判定を行う判定工程と、
   前記判定工程の判定結果により、前記主メモリアレイが不良品のときには良品の前記副メモリアレイに置き換える置換工程と、
   を有することを特徴とする半導体記憶装置のテスト方法。
2. 前記特性テスト工程では、
   前記主メモリアレイ及び前記副メモリアレイに対してテストデータをそれぞれ書き込み、この書き込んだデータをそれぞれ読み出して期待値とそれぞれ比較して前記主メモリアレイ及び前記副メモリアレイ中の前記メモリセルに不良があるか否かのメモリテストを行い、前記メモリテスト結果と前記読み出しの際の閾値とを含む第１のファイルを出力する第１の基本テストと、
   前記第１の基本テストで良品となった前記メモリセルに対して、チェッカパターンによる電荷保持特性のテストを行う第１の電荷保持特性テストと、
   前記第１のファイルを参照し、前記第１の電荷保持特性テストで良品となった前記メモリセルに対して前記閾値の変動量を確認し、前記変動量から良品／不良品の判定を行ってこの判定結果である第２のファイルを出力する第２の基本テストと、
   前記第２の基本テストで良品となった前記メモリセルに対して、チェッカパターンによる電荷保持特性のテストを行う第２の電荷保持特性テストと、
   を有することを特徴とする請求項１記載の半導体記憶装置のテスト方法。
3. 前記特性テスト工程では、
   前記主メモリアレイ及び前記副メモリアレイに対してテストデータをそれぞれ書き込み、この書き込んだデータをそれぞれ読み出して期待値とそれぞれ比較して前記主メモリアレイ及び前記副メモリアレイ中の前記メモリセルに不良があるか否かのメモリテストを行い、前記メモリテスト結果と前記読み出しの際の閾値とを有する第１のファイルを出力するための第１の基本テストを含む第１のテスト工程と、
   前記第１の基本テストで良品となった前記メモリセルに対して、物理チェッカパターンのテストデータを書き込んだ後にベーク処理を行って電荷保持特性テストを行う第１のベーク工程と、
   前記第１のファイルを参照し、前記第１の電荷保持特性テストで良品となった前記メモリセルに対して前記閾値の変動量を確認し、前記変動量から良品／不良品の判定を行ってこの判定結果である第２のファイルを出力するための第２の基本テストを含む第２のテスト工程と、
   前記第２の基本テストで良品となった前記メモリセルに対して、反転物理チェッカパターンのテストデータを書き込んだ後にベーク処理を行って電荷保持特性テストを行う第２のベーク工程と、
   を有することを特徴とする請求項１記載の半導体記憶装置のテスト方法。
4. 前記判定工程では、前記特性テスト結果を予め設定された規格値と比較して良品／不良品を判定するか、又は、前記主メモリアレイの特性テスト結果と前記副メモリアレイの特性テスト結果とを比較して良品／不良品を判定することを特徴とする請求項１記載の半導体記憶装置のテスト方法。
5. 前記判定工程では、前記第２のファイルを参照して、前記主メモリアレイ及び前記副メモリアレイにおける前記閾値の変動量を予め設定された規格値とそれぞれ比較して良品／不良品の判定を行うことを特徴とする請求項２記載の半導体記憶装置のテスト方法。
6. 前記置換工程では、前記判定工程の判定結果により、前記主メモリアレイ中の前記メモリセルに不良品があるときには、この不良品を、前記副メモリアレイ中の良品の前記メモリセルに置き換えることを特徴とする請求項１〜５のいずれか１項に記載の半導体記憶装置のテスト方法。
7. 前記副メモリアレイは、前記主メモリアレイ中の前記不良メモリセルを置き換える冗長メモリセルを有する冗長メモリアレイであることを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置のテスト方法。
8. 前記冗長メモリアレイは、前記冗長メモリセルをそれぞれ有する複数の冗長ブロックにより構成されていることを特徴とする請求項７記載の半導体記憶装置のテスト方法。
9. 前記第２のファイルは、前記半導体記憶装置が形成されたウェハ中の位置座標、前記冗長ブロック毎の閾値情報、前記冗長ブロック毎の良品判定情報、前記メモリアレイの不良アドレス情報、及び前記メモリアレイの閾値情報を含むことを特徴とする請求項８記載の半導体記憶装置のテスト方法。
10. 前記半導体記憶装置は、不揮発性半導体記憶装置であることを特徴とする請求項１〜９のいずれか１項に記載の半導体記憶装置のテスト方法。
11. 前記テスト工程は、チェッカパターンによる電荷保持特性のテスト工程を含むことを特徴とする請求項１記載の半導体記憶装置のテスト方法。
12. データ格納用のメモリセルを有する主メモリアレイとデータ格納用のメモリセルを有する副メモリアレイとを備えた半導体記憶装置のテスト方法であって、
    前記主メモリアレイ及び前記副メモリアレイの前記メモリセルに対してそれぞれ電気的な特性テストを行う第１の特性テスト工程と、
    前記第１の特性テスト工程の特性テスト結果に基づき、前記主メモリアレイ及び前記副メモリアレイのメモリセルに対してそれぞれ良品／不良品の判定を行う第１の判定工程と、
    前記第１の判定工程により良品となった前記メモリセルに対して、それぞれ電気的な特性テストを行う第２の特性テスト工程と、
    前記第２の特性テスト工程の特性テスト結果に基づき、前記主メモリアレイ及び前記副メモリアレイのメモリセルに対して、それぞれ良品／不良品の判定を行う第２の判定工程とを含み、
    前記第１の判定工程及び前記第２の判定工程により前記主メモリアレイの前記メモリセルが不良品と判定された場合には、前記副メモリアレイの前記メモリセルのうち、前記第１の判定工程及び前記第２の判定工程により良品と判定された前記メモリセルを前記不良品の前記メモリセルを置き換える置換工程を更に有することを特徴とする半導体記憶装置のテスト方法。
13. 前記第１の特性テスト工程は、チェッカパターンによる電荷保持特性テストを行う工程を含み、
    前記第２の特性テスト工程は、前記チェッカパターンによる電荷保持特性テストとは電荷パターンが反転した反転チェッカパターンによる電荷保持特性テストを行う工程を含むことを特徴とする請求項１２記載の半導体記憶装置のテスト方法。
14. 前記第１の判定工程は、前記第１の特性テスト工程の前記チェッカパターンによる電荷保持特性テストによる閾値の変動量に基づき判定され、
    前記第２の判定工程は、前記第１の特性テスト工程の前記チェッカパターンによる電荷保持特性テストによる閾値の変動量に基づき判定されることを特徴とする請求項１３記載の半導体記憶装置のテスト方法。

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