JP2001110196A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】欠陥があるノーマルメモリセルのカラムを冗長
メモリセルのカラムでリペアする冗長回路を含む半導体
メモリ装置を提供する。 【解決手段】本発明の半導体メモリ装置に備わる冗長回
路は、多数のプログラマブルデコーダとカラムプレデコ
ーダを含む。多数のプログラマブルデコーダ中で一つで
もリペア実行モードに進入すると、ノーマルメモリセル
のカラムを選択するカラムプレデコーダがディセーブル
される。そしてプログラマブルデコーダの各々は、一つ
のメモリバンクまたはメモリバンクグループのノーマル
メモリセルのカラムを冗長カラムで代替する。このよう
に、バンク別にカラムが冗長カラムに取り替えられるこ
とによって、冗長効率が大きく向上される。
メモリセルのカラムでリペアする冗長回路を含む半導体
メモリ装置を提供する。 【解決手段】本発明の半導体メモリ装置に備わる冗長回
路は、多数のプログラマブルデコーダとカラムプレデコ
ーダを含む。多数のプログラマブルデコーダ中で一つで
もリペア実行モードに進入すると、ノーマルメモリセル
のカラムを選択するカラムプレデコーダがディセーブル
される。そしてプログラマブルデコーダの各々は、一つ
のメモリバンクまたはメモリバンクグループのノーマル
メモリセルのカラムを冗長カラムで代替する。このよう
に、バンク別にカラムが冗長カラムに取り替えられるこ
とによって、冗長効率が大きく向上される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に冗長効率を向上させる冗長回路を含む半導体
メモリ装置に関する。
係り、特に冗長効率を向上させる冗長回路を含む半導体
メモリ装置に関する。
【０００２】
【従来の技術】DRAM(DRAM:Dynamic Random Access Memo
ry)等の半導体メモリ装置は多数のメモリセルで構成さ
れ、これらのメモリセル中の一つのメモリセルにでも欠
陥があれば、半導体メモリ装置は正常に動作せず不良品
として扱われる。さらに半導体メモリ装置の高集積化及
び高速化を追求する最近の傾向に従って、このような欠
陥セルの発生確率は益々高まっている。従ってDRAMの製
造コストを決定するウェーハ収率、即ち、一つのウェー
ハ上に形成されたチップの総数に対する良品チップ数の
比で示すウェーハ収率が低くなっている。従って、半導
体メモリ装置の高集積化に伴って、ウェーハ収率を向上
させるために欠陥セルを訂正するための方法がさらに重
要度を増している。
ry)等の半導体メモリ装置は多数のメモリセルで構成さ
れ、これらのメモリセル中の一つのメモリセルにでも欠
陥があれば、半導体メモリ装置は正常に動作せず不良品
として扱われる。さらに半導体メモリ装置の高集積化及
び高速化を追求する最近の傾向に従って、このような欠
陥セルの発生確率は益々高まっている。従ってDRAMの製
造コストを決定するウェーハ収率、即ち、一つのウェー
ハ上に形成されたチップの総数に対する良品チップ数の
比で示すウェーハ収率が低くなっている。従って、半導
体メモリ装置の高集積化に伴って、ウェーハ収率を向上
させるために欠陥セルを訂正するための方法がさらに重
要度を増している。
【０００３】欠陥セルを訂正するための一つの方法とし
て、欠陥セルを余分の他のセルで代替するための冗長回
路を内蔵する技術が使われている。一般に冗長回路は余
分の行と列で構成される冗長メモリセルブロックを駆動
し、欠陥セルの代りに冗長メモリセルを選択する。即
ち、欠陥セルを指定する行及び/または列アドレス信号
が入力されると、ノーマルメモリセルブロックの欠陥セ
ルの代りに冗長メモリセルが選択される。
て、欠陥セルを余分の他のセルで代替するための冗長回
路を内蔵する技術が使われている。一般に冗長回路は余
分の行と列で構成される冗長メモリセルブロックを駆動
し、欠陥セルの代りに冗長メモリセルを選択する。即
ち、欠陥セルを指定する行及び/または列アドレス信号
が入力されると、ノーマルメモリセルブロックの欠陥セ
ルの代りに冗長メモリセルが選択される。
【０００４】ノーマルメモリセルブロックの欠陥行及び
/または列を冗長行及び/または列で代替する一つの方法
が米国特許第５,３２５,３３４号に開示されている。
/または列を冗長行及び/または列で代替する一つの方法
が米国特許第５,３２５,３３４号に開示されている。
【０００５】前記米国特許によれば、欠陥列が含まれる
列アドレス信号がヒューズボックスアレイに入力される
と所定の冗長列が活性化され、活性化された冗長列が欠
陥列を代替する。ヒューズボックスアレイには多数の欠
陥列をリペアするために多数個のヒューズボックスが配
列されていて、各々のヒューズボックスは該当欠陥列ア
ドレスに応じて選択的に切断/熔断する方式でプログラ
ムされた多数のヒューズを含む。従って欠陥列アドレス
信号がヒューズボックスに入力されると、ブロック選択
制御回路から提供される出力信号に応答して冗長列ドラ
イバーゲートが駆動されて所定の冗長列が選択される。
列アドレス信号がヒューズボックスアレイに入力される
と所定の冗長列が活性化され、活性化された冗長列が欠
陥列を代替する。ヒューズボックスアレイには多数の欠
陥列をリペアするために多数個のヒューズボックスが配
列されていて、各々のヒューズボックスは該当欠陥列ア
ドレスに応じて選択的に切断/熔断する方式でプログラ
ムされた多数のヒューズを含む。従って欠陥列アドレス
信号がヒューズボックスに入力されると、ブロック選択
制御回路から提供される出力信号に応答して冗長列ドラ
イバーゲートが駆動されて所定の冗長列が選択される。
【０００６】ところが、前記米国特許に係る冗長設計
は、図１に示した方式でなされる。図１で、ノーマルメ
モリセルブロックは多数個のバンクBANK０、BANK１、
…、BANK１５で構成され、ノーマルメモリセルブロック
内で発生した欠陥セルは不良_１、不良_２、不良_３及
び不良_４の類型で示され、ノーマルメモリセルブロッ
クの両側に冗長セルブロックが各々存在すると仮定しよ
う。そして、各冗長セルブロックは多数個の欠陥セルを
代替するように設定される場合もあるし、一つの欠陥セ
ルを代替するように設定される場合もあると仮定しよ
う。
は、図１に示した方式でなされる。図１で、ノーマルメ
モリセルブロックは多数個のバンクBANK０、BANK１、
…、BANK１５で構成され、ノーマルメモリセルブロック
内で発生した欠陥セルは不良_１、不良_２、不良_３及
び不良_４の類型で示され、ノーマルメモリセルブロッ
クの両側に冗長セルブロックが各々存在すると仮定しよ
う。そして、各冗長セルブロックは多数個の欠陥セルを
代替するように設定される場合もあるし、一つの欠陥セ
ルを代替するように設定される場合もあると仮定しよ
う。
【０００７】不良_１の欠陥セルは、不良_１に該当する
列アドレスに対応してプログラムされた第１ヒューズボ
ックスFB１によって左側冗長セルブロックで代替され
る。不良_２、不良_３及び不良_４の欠陥セルは、いわ
ゆるビット性不良で発生したものであって、このビット
に該当する列アドレスに対応してプログラムされた第２
ヒューズボックスFB２によって右側冗長セルブロックで
代替される。したがって、ノーマルメモリセルブロック
内の各々の欠陥セルが連結された列全体が冗長列で代替
される。即ち、該当欠陥セルを選択するカラム選択経路
が遮断されることにより、ノーマルメモリセルブロック
内の欠陥セルの列に連結された正常セルも、冗長列に連
結された冗長セルで代替される。
列アドレスに対応してプログラムされた第１ヒューズボ
ックスFB１によって左側冗長セルブロックで代替され
る。不良_２、不良_３及び不良_４の欠陥セルは、いわ
ゆるビット性不良で発生したものであって、このビット
に該当する列アドレスに対応してプログラムされた第２
ヒューズボックスFB２によって右側冗長セルブロックで
代替される。したがって、ノーマルメモリセルブロック
内の各々の欠陥セルが連結された列全体が冗長列で代替
される。即ち、該当欠陥セルを選択するカラム選択経路
が遮断されることにより、ノーマルメモリセルブロック
内の欠陥セルの列に連結された正常セルも、冗長列に連
結された冗長セルで代替される。
【０００８】ところが、不良_１の欠陥セルの列を代替
する冗長列に連結された冗長セルに不良が存在する場
合、例えば、不良_１の欠陥セルは冗長セルで代替され
るが、代替された冗長セルも不良である場合もあり得
る。この場合、欠陥冗長列の代替が不可能なためにメモ
リ装置は最終的に不良として扱われる。したがって、欠
陥列を代替しようとした冗長列の不良により、意図した
代替効果が得られず代替効率が落ちるという問題点があ
る。
する冗長列に連結された冗長セルに不良が存在する場
合、例えば、不良_１の欠陥セルは冗長セルで代替され
るが、代替された冗長セルも不良である場合もあり得
る。この場合、欠陥冗長列の代替が不可能なためにメモ
リ装置は最終的に不良として扱われる。したがって、欠
陥列を代替しようとした冗長列の不良により、意図した
代替効果が得られず代替効率が落ちるという問題点があ
る。
【０００９】一方、代替効率を向上させるために多数の
冗長セルを具備する場合もある。しかし、無計画に多く
の冗長セルを具備すれば、救済することができるチップ
が増える反面、これらが占める面積によってチップ面積
が大きくなるという問題点が発生する。
冗長セルを具備する場合もある。しかし、無計画に多く
の冗長セルを具備すれば、救済することができるチップ
が増える反面、これらが占める面積によってチップ面積
が大きくなるという問題点が発生する。
【００１０】従って、代替効率を向上させることができ
る冗長回路が望まれている。
る冗長回路が望まれている。
【００１１】
【発明が解決しようとする課題】本発明の目的は、向上
した冗長効率を有する冗長回路を含むメモリ装置を提供
することである。
した冗長効率を有する冗長回路を含むメモリ装置を提供
することである。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明の１つの側面によれば、半導体メモリ装置は、
行列状に配列された複数のノーマルメモリセルと、欠陥
がある前記ノーマルメモリセルのカラムをリペアするた
めの冗長カラムに配列された冗長セルを各々含む多数個
のメモリバンクを含み、２以上の前記メモリバンクのカ
ラムは同じカラム選択信号により選択される。そして、
この半導体メモリ装置は、前記欠陥が発生するノーマル
メモリセルのカラムを前記冗長カラム代替することを制
御する冗長回路を具備し、前記冗長回路は、前記欠陥が
発生するノーマルメモリセルのカラム及びバンクに対応
して選択的に切断される多数のカラムヒューズ及びバン
クヒューズの組み合わせによりリペアされる前記メモリ
バンク及びカラムがプログラムされ、所定のカラムアド
レス信号群と所定のバンク信号群に応答して活性化され
る出力信号を発生する多数のプログラマブルデコーダを
含む。冗長回路はまた、前記多数のプログラマブルデコ
ーダの出力信号の論理和を演算して、前記冗長カラムを
イネーブルする冗長選択信号を発生する論理回路を具備
する。
に本発明の１つの側面によれば、半導体メモリ装置は、
行列状に配列された複数のノーマルメモリセルと、欠陥
がある前記ノーマルメモリセルのカラムをリペアするた
めの冗長カラムに配列された冗長セルを各々含む多数個
のメモリバンクを含み、２以上の前記メモリバンクのカ
ラムは同じカラム選択信号により選択される。そして、
この半導体メモリ装置は、前記欠陥が発生するノーマル
メモリセルのカラムを前記冗長カラム代替することを制
御する冗長回路を具備し、前記冗長回路は、前記欠陥が
発生するノーマルメモリセルのカラム及びバンクに対応
して選択的に切断される多数のカラムヒューズ及びバン
クヒューズの組み合わせによりリペアされる前記メモリ
バンク及びカラムがプログラムされ、所定のカラムアド
レス信号群と所定のバンク信号群に応答して活性化され
る出力信号を発生する多数のプログラマブルデコーダを
含む。冗長回路はまた、前記多数のプログラマブルデコ
ーダの出力信号の論理和を演算して、前記冗長カラムを
イネーブルする冗長選択信号を発生する論理回路を具備
する。
【００１３】前記目的を達成するための本発明の他の側
面によれば、前記冗長回路内の論理回路の代りに選択ロ
ジック部を具備し、前記選択ロジック部は、所定の制御
信号に応答して前記多数個のプログラマブルデコーダの
出力信号各々に対応する前記冗長カラムをイネーブルす
る冗長選択信号を発生する。特に、前記選択ロジック部
は、前記冗長回路が位置する領域の前記冗長カラムをイ
ネーブルする冗長選択信号を発生するか、他の領域の冗
長カラムをイネーブルする冗長選択信号を発生するかを
決定する。
面によれば、前記冗長回路内の論理回路の代りに選択ロ
ジック部を具備し、前記選択ロジック部は、所定の制御
信号に応答して前記多数個のプログラマブルデコーダの
出力信号各々に対応する前記冗長カラムをイネーブルす
る冗長選択信号を発生する。特に、前記選択ロジック部
は、前記冗長回路が位置する領域の前記冗長カラムをイ
ネーブルする冗長選択信号を発生するか、他の領域の冗
長カラムをイネーブルする冗長選択信号を発生するかを
決定する。
【００１４】このような本発明の冗長回路によれば、相
異なるバンク内のカラムアドレスの欠陥セル又は相異な
るバンクグループ内のカラムアドレスの欠陥セルを一つ
の冗長カラムで代替すること、及び／又は、相異なる領
域に属する冗長回路を用いて代替することができるた
め、冗長効率が向上する。
異なるバンク内のカラムアドレスの欠陥セル又は相異な
るバンクグループ内のカラムアドレスの欠陥セルを一つ
の冗長カラムで代替すること、及び／又は、相異なる領
域に属する冗長回路を用いて代替することができるた
め、冗長効率が向上する。
【００１５】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施の形態を説明することによって本発
明を詳細に説明する。各図面において、同じ参照符号は
同じ構成要素を示す。
発明の望ましい実施の形態を説明することによって本発
明を詳細に説明する。各図面において、同じ参照符号は
同じ構成要素を示す。
【００１６】図２は、本発明の望ましい実施の形態に係
る冗長回路を含むメモリ装置の概略的なブロック図であ
る。これを参照すれば、メモリ装置３００は、カラムア
ドレスデコーダ３１、バンク信号発生部３２、カラムプ
レデコーダ３３、多数個のプログラマブルデコーダ３５
_i(i＝１〜n)及び論理回路３７を具備する。ここで、プ
ログラマブルデコーダ３５_i（i＝１〜n)及び論理回路
３７が冗長回路３０に該当する。
る冗長回路を含むメモリ装置の概略的なブロック図であ
る。これを参照すれば、メモリ装置３００は、カラムア
ドレスデコーダ３１、バンク信号発生部３２、カラムプ
レデコーダ３３、多数個のプログラマブルデコーダ３５
_i(i＝１〜n)及び論理回路３７を具備する。ここで、プ
ログラマブルデコーダ３５_i（i＝１〜n)及び論理回路
３７が冗長回路３０に該当する。
【００１７】メモリ装置３００が通常的に動作するノー
マルモードでは、外部から入力されるカラムアドレスCA
は、カラムアドレスデコーダ３１とカラムプレデコーダ
３３を通じてノーマルメモリセルのカラムを選択するノ
ーマル選択信号NOR_CSLをイネーブルさせる。カラムア
ドレスデコーダ３１は、外部カラムアドレス群CAをデコ
ーディングしてカラムアドレス信号群DCAを提供し、バ
ンク信号発生部３２は外部ローアドレス群RAをデコーデ
ィングしてバンク信号群BDCAを提供する。
マルモードでは、外部から入力されるカラムアドレスCA
は、カラムアドレスデコーダ３１とカラムプレデコーダ
３３を通じてノーマルメモリセルのカラムを選択するノ
ーマル選択信号NOR_CSLをイネーブルさせる。カラムア
ドレスデコーダ３１は、外部カラムアドレス群CAをデコ
ーディングしてカラムアドレス信号群DCAを提供し、バ
ンク信号発生部３２は外部ローアドレス群RAをデコーデ
ィングしてバンク信号群BDCAを提供する。
【００１８】プログラマブルデコーダ３５_i(i＝＝１〜
n)の各々は、切断可能な多数個のカラムヒューズ４３_F
１、４３_F２、４３_F３(図３参照)とバンクヒューズ４
５_F１、４５_F２(図３参照)を含む。切断されるカラム
ヒューズ４３_F１、４３_F２、４３_F３及びバンクヒュ
ーズ４５_F１、４５_F２の組み合わせは、代替しようと
するメモリバンク及びカラムを示す。そして、プログラ
マブルデコーダ３５_i(i＝１〜n)の各々は所定のカラム
アドレス信号群DCAとバンク信号群BDCAに応答して、出
力信号REDi(i＝１〜n)を活性化する。
n)の各々は、切断可能な多数個のカラムヒューズ４３_F
１、４３_F２、４３_F３(図３参照)とバンクヒューズ４
５_F１、４５_F２(図３参照)を含む。切断されるカラム
ヒューズ４３_F１、４３_F２、４３_F３及びバンクヒュ
ーズ４５_F１、４５_F２の組み合わせは、代替しようと
するメモリバンク及びカラムを示す。そして、プログラ
マブルデコーダ３５_i(i＝１〜n)の各々は所定のカラム
アドレス信号群DCAとバンク信号群BDCAに応答して、出
力信号REDi(i＝１〜n)を活性化する。
【００１９】論理回路３７は、プログラマブルデコーダ
３５_i(i＝１〜n)の出力信号REDi(i＝１〜n)の論理和を
演算して冗長選択信号RED_CSLを発生する。従って、プ
ログラマブルデコーダ３５_i(i＝１〜n)の出力信号REDi
(i＝１〜n)中で何れか一つがロジックハイレベルに活性
化されると、冗長選択信号RED_CSLもロジックハイレベ
ルに活性化される。ここで、冗長選択信号RED_CSLは、
欠陥があるノーマルメモリセル(図示せず)のカラムを代
替する冗長カラムをイネーブルする信号である。
３５_i(i＝１〜n)の出力信号REDi(i＝１〜n)の論理和を
演算して冗長選択信号RED_CSLを発生する。従って、プ
ログラマブルデコーダ３５_i(i＝１〜n)の出力信号REDi
(i＝１〜n)中で何れか一つがロジックハイレベルに活性
化されると、冗長選択信号RED_CSLもロジックハイレベ
ルに活性化される。ここで、冗長選択信号RED_CSLは、
欠陥があるノーマルメモリセル(図示せず)のカラムを代
替する冗長カラムをイネーブルする信号である。
【００２０】カラムプレデコーダ３３は、カラムアドレ
ス信号群DCAに応答してノーマルカラム選択信号NOR_CSL
を活性化させる。ここで、ノーマルカラム選択信号NOR_
CSLは、ノーマルメモリセルのカラムを選択する信号で
ある。カラムプレデコーダ３３のディセーブルは冗長選
択信号RED_CSLによって制御される。即ち、冗長選択信
号RED_CSLがロジックハイレベルに活性化されると、カ
ラムプレデコーダ３３はディセーブルされる。バッファ
３６は、カラムプレデコーダ３３の出力信号をバッファ
リングしてノーマルカラム選択信号NOR_CSLを発生す
る。
ス信号群DCAに応答してノーマルカラム選択信号NOR_CSL
を活性化させる。ここで、ノーマルカラム選択信号NOR_
CSLは、ノーマルメモリセルのカラムを選択する信号で
ある。カラムプレデコーダ３３のディセーブルは冗長選
択信号RED_CSLによって制御される。即ち、冗長選択信
号RED_CSLがロジックハイレベルに活性化されると、カ
ラムプレデコーダ３３はディセーブルされる。バッファ
３６は、カラムプレデコーダ３３の出力信号をバッファ
リングしてノーマルカラム選択信号NOR_CSLを発生す
る。
【００２１】図３は、図２のプログラマブルデコーダ３
５_i(i＝１〜n)を具体的に示す回路図である。図３を参
照すれば、プログラマブルデコーダ３５_iは、リペア決
定部４１、リペアカラム選択部４３及びリペアバンク選
択部４５を具備する。
５_i(i＝１〜n)を具体的に示す回路図である。図３を参
照すれば、プログラマブルデコーダ３５_iは、リペア決
定部４１、リペアカラム選択部４３及びリペアバンク選
択部４５を具備する。
【００２２】リペア決定部４１は、リペアカラム選択部
４３とリペアバンク選択部４５のイネーブル／ディセー
ブルを制御する第１及び第２リペア決定信号CFUSEU、CF
USEDを発生する。即ち、リペアイネーブルヒューズENF
が切断され、リペアマスタ信号MASTがロジックハイレベ
ルになると、第１リペア決定信号CFUSEUはロジックハイ
レベルになり、第２リペア決定信号CFUSEDはロジックロ
ーレベルになる。したがって、リペアイネーブルヒュー
ズENFが切断されたプログラマブルデコーダ３５_iはイ
ネーブルされて、欠陥が発生したノーマルメモリセル
(図示せず)のカラムをディセーブルし、冗長セルを含む
冗長カラムをイネーブルさせうる。即ち、欠陥が発生し
たノーマルメモリセルのカラムの代わりに、冗長カラム
を選択することができる。
４３とリペアバンク選択部４５のイネーブル／ディセー
ブルを制御する第１及び第２リペア決定信号CFUSEU、CF
USEDを発生する。即ち、リペアイネーブルヒューズENF
が切断され、リペアマスタ信号MASTがロジックハイレベ
ルになると、第１リペア決定信号CFUSEUはロジックハイ
レベルになり、第２リペア決定信号CFUSEDはロジックロ
ーレベルになる。したがって、リペアイネーブルヒュー
ズENFが切断されたプログラマブルデコーダ３５_iはイ
ネーブルされて、欠陥が発生したノーマルメモリセル
(図示せず)のカラムをディセーブルし、冗長セルを含む
冗長カラムをイネーブルさせうる。即ち、欠陥が発生し
たノーマルメモリセルのカラムの代わりに、冗長カラム
を選択することができる。
【００２３】しかし、リペアディセーブルヒューズDIF
が切断されると、第１リペア決定信号CFUSEUはロジック
ローレベルになり、第２リペア決定信号CFUSEDはロジッ
クハイレベルになる。従って、リペアディセーブルヒュ
ーズDIFが切断されたプログラマブルデコーダ３５_i
は、欠陥が発生したノーマルメモリセル(図示せず)のリ
ペア動作を実行しない。
が切断されると、第１リペア決定信号CFUSEUはロジック
ローレベルになり、第２リペア決定信号CFUSEDはロジッ
クハイレベルになる。従って、リペアディセーブルヒュ
ーズDIFが切断されたプログラマブルデコーダ３５_i
は、欠陥が発生したノーマルメモリセル(図示せず)のリ
ペア動作を実行しない。
【００２４】リペアカラム選択部４３では、選択的に切
断されるカラムヒューズ４３_F１、４３_F２、４３_F３
の組み合わせにより、代替しようとするノーマルメモリ
セルのカラムがプログラムされる。即ち、リペアイネー
ブルヒューズENFが切断されて第１リペア決定信号CFUSE
Uがロジックハイレベルになると、一連のNMOSトランジ
スタ４３_N１、４３_N２、４３_N３はイネーブルされ
る。従って、カラムアドレス経路が形成される。この
時、カラムヒューズ４３_F１、４３_F２、４３_F３中
で、リペアしようとするカラムアドレスを除外した残り
のカラムアドレスに連結されるカラムヒューズが切断さ
れると、リペアされるカラムがプログラムされる。
断されるカラムヒューズ４３_F１、４３_F２、４３_F３
の組み合わせにより、代替しようとするノーマルメモリ
セルのカラムがプログラムされる。即ち、リペアイネー
ブルヒューズENFが切断されて第１リペア決定信号CFUSE
Uがロジックハイレベルになると、一連のNMOSトランジ
スタ４３_N１、４３_N２、４３_N３はイネーブルされ
る。従って、カラムアドレス経路が形成される。この
時、カラムヒューズ４３_F１、４３_F２、４３_F３中
で、リペアしようとするカラムアドレスを除外した残り
のカラムアドレスに連結されるカラムヒューズが切断さ
れると、リペアされるカラムがプログラムされる。
【００２５】リペアバンク選択部４５は、選択的に切断
されるバンクヒューズ４５_F１、４５_F２の組み合わせ
によってリペアしようとするメモリバンクがプログラム
される。本発明の冗長回路によれば、ノーマルメモリセ
ルのカラムが冗長カラムで代替されるリペア動作は、各
メモリバンク別に独立して実行される。
されるバンクヒューズ４５_F１、４５_F２の組み合わせ
によってリペアしようとするメモリバンクがプログラム
される。本発明の冗長回路によれば、ノーマルメモリセ
ルのカラムが冗長カラムで代替されるリペア動作は、各
メモリバンク別に独立して実行される。
【００２６】図４は、バンク別に欠陥が発生したノーマ
ルメモリセルのリペア動作を示す図面であって、バンク
０(BANK0)のノーマルメモリセルに欠陥が存在する場合
を示す。図３と図４を参照すれば、バンク０に対応する
バンク信号群BDCAと連結されるバンクヒューズを除外し
た残りのバンクヒューズが切断される。この時、切断さ
れていないカラムヒューズにカラムアドレスが入力され
ると、ノーマルメモリセルのカラムはディセーブルさ
れ、冗長カラムがイネーブルされる。したがって、バン
ク０のカラムだけが冗長カラムで代替される()。
ルメモリセルのリペア動作を示す図面であって、バンク
０(BANK0)のノーマルメモリセルに欠陥が存在する場合
を示す。図３と図４を参照すれば、バンク０に対応する
バンク信号群BDCAと連結されるバンクヒューズを除外し
た残りのバンクヒューズが切断される。この時、切断さ
れていないカラムヒューズにカラムアドレスが入力され
ると、ノーマルメモリセルのカラムはディセーブルさ
れ、冗長カラムがイネーブルされる。したがって、バン
ク０のカラムだけが冗長カラムで代替される()。
【００２７】バンク１にも欠陥があるノーマルメモリセ
ルにおいては、バンク０の欠陥カラムをリペアするため
に使われたプログラマブルデコーダ３５_１ではなく他
のプログラマブルデコーダ３５_２が使われる。バンク
１(BANK1)の欠陥があるノーマルメモリセルのカラムを
リペアするためのプログラミング方法は、バンク０のカ
ラムリペアのためのプログラミング方法と同じ方法で実
現できる()。従って、バンク０とバンク１における相
異なる欠陥カラムが一つの冗長カラムで代替される。
ルにおいては、バンク０の欠陥カラムをリペアするため
に使われたプログラマブルデコーダ３５_１ではなく他
のプログラマブルデコーダ３５_２が使われる。バンク
１(BANK1)の欠陥があるノーマルメモリセルのカラムを
リペアするためのプログラミング方法は、バンク０のカ
ラムリペアのためのプログラミング方法と同じ方法で実
現できる()。従って、バンク０とバンク１における相
異なる欠陥カラムが一つの冗長カラムで代替される。
【００２８】本発明の望ましい実施の形態に係る冗長回
路によれば、一つのプログラマブルデコーダによってカ
ラムリペアが実行されるようにプログラムされるメモリ
バンクの数は複数個になる場合もある。図５は、一つの
メモリバンクグループを構成する多数個のメモリバンク
のノーマルメモリセルのリペア動作を示す図面であっ
て、バンク０乃至バンク３の同じカラムに該当するノー
マルメモリセルに欠陥が発生する場合を示す。図３と図
５を参照すれば、プログラマブルデコーダ３５_３内の
バンク０からバンク３までに該当するバンクヒューズを
除外した残りのバンクヒューズが切断される。これによ
り、バンク０乃至バンク３中の欠陥があるノーマルメモ
リセルは、冗長カラムに連結された冗長セルで代替され
る()。図４の場合と同じように、図５の場合にも他の
プログラマブルデコーダ３５_４を使用してバンク８乃
至バンク１１を一つの冗長カラムで代替され得る()。
即ち、相異なるカラムアドレスを有するメモリバンクグ
ループのカラムが一つの冗長カラムで代替され得る。
路によれば、一つのプログラマブルデコーダによってカ
ラムリペアが実行されるようにプログラムされるメモリ
バンクの数は複数個になる場合もある。図５は、一つの
メモリバンクグループを構成する多数個のメモリバンク
のノーマルメモリセルのリペア動作を示す図面であっ
て、バンク０乃至バンク３の同じカラムに該当するノー
マルメモリセルに欠陥が発生する場合を示す。図３と図
５を参照すれば、プログラマブルデコーダ３５_３内の
バンク０からバンク３までに該当するバンクヒューズを
除外した残りのバンクヒューズが切断される。これによ
り、バンク０乃至バンク３中の欠陥があるノーマルメモ
リセルは、冗長カラムに連結された冗長セルで代替され
る()。図４の場合と同じように、図５の場合にも他の
プログラマブルデコーダ３５_４を使用してバンク８乃
至バンク１１を一つの冗長カラムで代替され得る()。
即ち、相異なるカラムアドレスを有するメモリバンクグ
ループのカラムが一つの冗長カラムで代替され得る。
【００２９】図６は、本発明の他の実施の形態に係る冗
長回路を含むメモリ装置を示す概略的なブロック図であ
る。図６の冗長回路５０は、図２の冗長回路３０と比べ
て図２の論理回路３７の代りに選択ロジック部５１、OR
ロジック部５２、５３及びバッファ５４、５５を使用す
るという点で差がある。
長回路を含むメモリ装置を示す概略的なブロック図であ
る。図６の冗長回路５０は、図２の冗長回路３０と比べ
て図２の論理回路３７の代りに選択ロジック部５１、OR
ロジック部５２、５３及びバッファ５４、５５を使用す
るという点で差がある。
【００３０】選択ロジック部５１は制御信号CNTLに応答
して、プログラマブルデコーダ３５_nの出力RED２を第
１ORロジック部５２に伝送するか、第２ORロジック部５
３に伝送するかを決定する。図６では、プログラマブル
デコーダ３５_２が選択ロジック部５１０に連結された
場合が示されている。図７は選択ロジック部５１の具体
的な回路図を示す。これを参照すれば、選択ロジック部
５１は、ロジックローレベルの制御信号CNTLに応答して
第１伝送ゲートTG１がターンオンされて、プログラマブ
ルデコーダの出力RED２を第１ORロジック部５２と連結
されるノードN１に伝送し、一方、ロジックハイレベル
の制御信号CNTLに応答して、第２伝送ゲートTG２がター
ンオンされて、プログラマブルデコーダの出力RED２を
第２ORロジック部５３と連結されるノードN２に伝送す
る。
して、プログラマブルデコーダ３５_nの出力RED２を第
１ORロジック部５２に伝送するか、第２ORロジック部５
３に伝送するかを決定する。図６では、プログラマブル
デコーダ３５_２が選択ロジック部５１０に連結された
場合が示されている。図７は選択ロジック部５１の具体
的な回路図を示す。これを参照すれば、選択ロジック部
５１は、ロジックローレベルの制御信号CNTLに応答して
第１伝送ゲートTG１がターンオンされて、プログラマブ
ルデコーダの出力RED２を第１ORロジック部５２と連結
されるノードN１に伝送し、一方、ロジックハイレベル
の制御信号CNTLに応答して、第２伝送ゲートTG２がター
ンオンされて、プログラマブルデコーダの出力RED２を
第２ORロジック部５３と連結されるノードN２に伝送す
る。
【００３１】再び図６を参照すれば、第１ORロジック部
５２は、第１プログラマブルデコーダ３５_１の出力RED
１と第２プログラマブルデコーダ３５_２の出力RED２に
対応して、一つの冗長カラムRED_CSL１を活性化する。
ここで、第１プログラマブルデコーダ３５_１内のヒュ
ーズプログラミングと、第２プログラマブルデコーダ３
５_２内のヒューズプログラミングは相異なる。したが
って、図４と図５で説明したように、一つの冗長カラム
RED_CSL１は相異なるバンクの相異なる欠陥カラムを代
替する。
５２は、第１プログラマブルデコーダ３５_１の出力RED
１と第２プログラマブルデコーダ３５_２の出力RED２に
対応して、一つの冗長カラムRED_CSL１を活性化する。
ここで、第１プログラマブルデコーダ３５_１内のヒュ
ーズプログラミングと、第２プログラマブルデコーダ３
５_２内のヒューズプログラミングは相異なる。したが
って、図４と図５で説明したように、一つの冗長カラム
RED_CSL１は相異なるバンクの相異なる欠陥カラムを代
替する。
【００３２】図８は、図６の冗長回路５０で具現され得
る冗長設計方式を示す図面である。図８では、第１及び
第２プログラマブルデコーダ３５_１、３５-２はノーマ
ルメモリセルブロックの左側に位置する冗長セルブロッ
クの下方に位置し、第３及び第４プログラマブルデコー
ダ３５_３、３５-４は右側冗長セルブロックの下方に位
置するように構成されている。
る冗長設計方式を示す図面である。図８では、第１及び
第２プログラマブルデコーダ３５_１、３５-２はノーマ
ルメモリセルブロックの左側に位置する冗長セルブロッ
クの下方に位置し、第３及び第４プログラマブルデコー
ダ３５_３、３５-４は右側冗長セルブロックの下方に位
置するように構成されている。
【００３３】一般に、プログラマブルデコーダは、ノー
マルメモリセルブロックの欠陥セルを、該欠陥セルに対
応する位置の冗長セルブロックで代替する。即ち、不良
_１の欠陥セルと不良_２の欠陥セルが各々連結されたノ
ーマルメモリセルブロックの２つのカラムの各々は、第
１及び第２プログラマブルデコーダ３５_１及び３５_２
を使用して第１冗長カラムRED_CSL１で代替され、不良_
３乃至不良_５のようにビット性不良で発生した欠陥セ
ルが連結されたノーマルメモリセルブロックの３つのカ
ラムは、第４プログラマブルデコーダ３５_４を使用し
て第２冗長カラムRED_CSL２で代替される。
マルメモリセルブロックの欠陥セルを、該欠陥セルに対
応する位置の冗長セルブロックで代替する。即ち、不良
_１の欠陥セルと不良_２の欠陥セルが各々連結されたノ
ーマルメモリセルブロックの２つのカラムの各々は、第
１及び第２プログラマブルデコーダ３５_１及び３５_２
を使用して第１冗長カラムRED_CSL１で代替され、不良_
３乃至不良_５のようにビット性不良で発生した欠陥セ
ルが連結されたノーマルメモリセルブロックの３つのカ
ラムは、第４プログラマブルデコーダ３５_４を使用し
て第２冗長カラムRED_CSL２で代替される。
【００３４】ここで、右側冗長セルブロック内の冗長セ
ルが欠陥セルを代替するために全て使われたと仮定しよ
う。この場合、不良_６の欠陥セルは、第３プログラマ
ブルデコーダ３５_３を使用して第１冗長カラムRED_CSL
１で代替される。この際、第１選択ロジック部５１_１
の制御信号CNTL_１はロジックローレベルで、第２プロ
グラマブルデコーダ３５_２の出力RED２は第２ORロジッ
ク部５３に伝えられない。これは右側冗長セルが欠陥セ
ル代替するために全て使われたため、代替のための余分
の冗長セルがないからである。そして、第２選択ロジッ
ク部５１_２の制御信号CNTL_２はロジックハイレベル
で、第３プログラマブルデコーダ３５_３の出力RED３が
第１ORロジック部５２に伝えられる。したがって、第１
ORロジック部５２は、第１乃至第３プログラマブルデコ
ーダ３５_１、３５_２、３５_３の出力RED１、RED２、R
ED３に応答して一つの冗長カラムRED_CSL１を活性化す
る。
ルが欠陥セルを代替するために全て使われたと仮定しよ
う。この場合、不良_６の欠陥セルは、第３プログラマ
ブルデコーダ３５_３を使用して第１冗長カラムRED_CSL
１で代替される。この際、第１選択ロジック部５１_１
の制御信号CNTL_１はロジックローレベルで、第２プロ
グラマブルデコーダ３５_２の出力RED２は第２ORロジッ
ク部５３に伝えられない。これは右側冗長セルが欠陥セ
ル代替するために全て使われたため、代替のための余分
の冗長セルがないからである。そして、第２選択ロジッ
ク部５１_２の制御信号CNTL_２はロジックハイレベル
で、第３プログラマブルデコーダ３５_３の出力RED３が
第１ORロジック部５２に伝えられる。したがって、第１
ORロジック部５２は、第１乃至第３プログラマブルデコ
ーダ３５_１、３５_２、３５_３の出力RED１、RED２、R
ED３に応答して一つの冗長カラムRED_CSL１を活性化す
る。
【００３５】上記の各実施の形態は本発明を適用した具
体例に過ぎず、当業者であれば、これらに対して多様な
変形を加え、又は、均等な他の実施の形態を採用するこ
とができる。したがって、本発明の技術的範囲は、上記
の各実施の形態に限定されず、特許請求の範囲に基づい
て定められるべきである。
体例に過ぎず、当業者であれば、これらに対して多様な
変形を加え、又は、均等な他の実施の形態を採用するこ
とができる。したがって、本発明の技術的範囲は、上記
の各実施の形態に限定されず、特許請求の範囲に基づい
て定められるべきである。
【００３６】
【発明の効果】本発明によれば、相異なるバンク内のカ
ラムアドレスの欠陥セル又は相異なるバンクグループ内
のカラムアドレスの欠陥セルを一つの冗長カラムで代替
すること、及び／又は、相異なる領域に属する冗長回路
を用いて代替することができるため、冗長効率が向上す
る。
ラムアドレスの欠陥セル又は相異なるバンクグループ内
のカラムアドレスの欠陥セルを一つの冗長カラムで代替
すること、及び／又は、相異なる領域に属する冗長回路
を用いて代替することができるため、冗長効率が向上す
る。
【図１】従来の冗長設計方式を示す図面である。
【図２】本発明の望ましい実施の形態に係る冗長回路を
含むメモリ装置を示すブロック図である。
含むメモリ装置を示すブロック図である。
【図３】図２のプログラマブルデコーダを具体的に示す
回路図である。
回路図である。
【図４】バンク別に欠陥が発生するノーマルメモリセル
のリペア動作を示す図面である。
のリペア動作を示す図面である。
【図５】一つのメモリバンクグループを構成する多数個
のメモリバンクのノーマルメモリセルのリペア動作を示
す図面である。
のメモリバンクのノーマルメモリセルのリペア動作を示
す図面である。
【図６】本発明の他の実施の形態に係る冗長回路を含む
メモリ装置を示す図面である。
メモリ装置を示す図面である。
【図７】図６の選択ロジック部を具体的に示す回路図で
ある。
ある。
【図８】図６の冗長回路で具現される冗長方式を示す図
面である。
面である。
３００ メモリ装置 ３０ 冗長回路 ３１ カラムアドレスデコーダ ３２ バンク信号発生部 ３３ カラムプレデコーダ ３５_i、i＝１〜n プログラマブルデコーダ ３６ バッファ ３７ 論理回路
Claims (15)
- 【請求項１】 行列状に配列された複数のノーマルメモ
リセルと、欠陥があるノーマルメモリセルが配列された
カラムをリペアするための冗長カラムに配列された複数
の冗長セルとを各々含む多数のメモリバンクを有する半
導体メモリ装置において、 ２以上の前記メモリバンクのカラムは同じカラム選択信
号により選択され、 前記欠陥があるノーマルメモリセルのカラムを前記冗長
カラムで代替することを制御する冗長回路を具備し、 前記冗長回路は、 前記欠陥があるノーマルメモリセルのカラム及びバンク
に対応して選択的に切断される多数のカラムヒューズ及
びバンクヒューズを含み、所定のカラムアドレス信号群
と所定のバンク信号群に応答して活性化される出力信号
を発生する多数のプログラマブルデコーダと、 前記多数のプログラマブルデコーダの出力信号の論理和
を演算して、前記冗長カラムをイネーブルするための冗
長選択信号を発生する論理回路とを具備することを特徴
とする半導体メモリ装置。 - 【請求項２】 前記多数のプログラマブルデコーダの各
々は、 切断される前記カラムヒューズの組み合わせによってリ
ペアされる前記ノーマルメモリセルのカラムがプログラ
ムされるリペアカラム選択部と、 切断される前記バンクヒューズの組み合わせによってリ
ペアされる前記メモリバンクがプログラムされるリペア
バンク選択部と、 前記リペアカラム選択部の出力信号及び前記リペアバン
ク選択部の出力信号を論理演算して、前記プログラマブ
ルデコーダの出力信号を発生する論理部とを具備するこ
とを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記多数のプログラマブルデコーダの各
々は、 前記リペアカラム選択部及び前記リペアバンク選択部を
イネーブルするか否かを制御するリペア決定部をさらに
具備することを特徴とする請求項２に記載の半導体メモ
リ装置。 - 【請求項４】 前記冗長選択信号によってイネーブル
が制御され、前記カラムアドレス信号群に応答して前記
カラム選択信号を活性化させるカラムプレデコーダをさ
らに具備することを特徴とする請求項１に記載の半導体
メモリ装置。 - 【請求項５】 外部カラムアドレス群をデコーディン
グして前記カラムアドレス信号群を発生するカラムアド
レスデコーダと、 外部ローアドレス群をデコーディングして前記バンク信
号群を発生するバンク信号発生部をさらに具備すること
を特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項６】 行列状に配列された複数のノーマルメモ
リセルと、欠陥があるノーマルメモリセルのカラムをリ
ペアするための冗長カラムに配列された複数の冗長セル
とを各々含む多数のメモリバンクを有する半導体メモリ
装置において、 ２以上の前記メモリバンクのカラムは同じカラム選択信
号によって選択され、 前記欠陥があるノーマルメモリセルのカラムのリペア
は、前記欠陥があるノーマルメモリセルが属する各々の
前記メモリバンク別に独立して制御されることを特徴と
する半導体メモリ装置。 - 【請求項７】 １つの前記の冗長カラムは、１以上の前
記メモリバンクにおける前記欠陥があるノーマルメモリ
セルを代替することを特徴とする請求項６に記載の半導
体メモリ装置。 - 【請求項８】 行列状に配列された複数のノーマルメモ
リセルと、欠陥があるノーマルメモリセルのカラムをリ
ペアするための冗長カラムに配列された冗長セルとを各
々含む多数のメモリバンクを有する半導体メモリ装置に
おいて、 多数の前記メモリバンクのカラムは同じカラム選択信号
によって選択され、 前記欠陥があるノーマルメモリセルのカラムのリペア
は、前記欠陥があるノーマルメモリセルが属する前記メ
モリバンクを含む２以上の前記メモリバンクで構成され
るメモリバンクグループ別に独立して制御されることを
特徴とする半導体メモリ装置。 - 【請求項９】 １つの前記一つの冗長カラムは、１以上
の前記メモリバンクグループにおける前記欠陥があるノ
ーマルメモリセルを代替することを特徴とする請求項８
に記載の半導体メモリ装置。 - 【請求項１０】 行列状に配列された複数のノーマルメ
モリセルと、欠陥があるノーマルメモリセルのカラムを
リペアするための複数の冗長カラムに各々配列された複
数の冗長セルとを各々含む多数のメモリバンクを有する
半導体メモリ装置において、 ２以上の前記メモリバンクのカラムは同じカラム選択信
号によって選択され、 前記欠陥があるノーマルメモリセルのカラムを前記複数
の冗長カラムのうち該当する冗長カラムで代替すること
を制御する複数の冗長回路を具備し、 前記複数の冗長回路は、各々、前記複数の冗長カラムの
うち１つの冗長カラムに対応し、 前記欠陥があるノーマルメモリセルのカラム及びバンク
に対応して選択的に切断される多数のカラムヒューズ及
びバンクヒューズを含み、所定のカラムアドレス信号群
と所定のバンク信号群に応答して、該当冗長カラムをイ
ネーブルする冗長選択信号を発生する多数のプログラマ
ブルデコーダと、 所定の制御信号に応答して前記多数のプログラマブルデ
コーダ中の何れか一つの出力信号を受けて、前記複数の
冗長カラムのうち１つの冗長カラムをイネーブルする前
記冗長選択信号及び前記複数の冗長カラムのうち他の冗
長カラムをイネーブルする前記冗長選択信号を選択的に
発生する選択ロジック部とを具備することを特徴とする
半導体メモリ装置。 - 【請求項１１】 前記複数の冗長回路の各々は、前記多
数のプログラマブルデコーダの出力信号と前記選択ロジ
ック部の出力信号との論理和を演算して、前記冗長選択
信号を発生する論理和回路をさらに具備することを特徴
とする請求項１０に記載の半導体メモリ装置。 - 【請求項１２】 前記複数のプログラマブルデコーダの
各々は、 切断される前記カラムヒューズの組み合わせによってリ
ペアされる前記ノーマルメモリセルのカラムがプログラ
ムされるリペアカラム選択部と、 前記切断されるバンクヒューズの組合によってリペアさ
れる前記メモリバンクがプログラムされるリペアバンク
選択部と、 前記リペアカラム選択部の出力信号及び前記リペアバン
ク選択部の出力信号を論理演算して、前記プログラマブ
ルデコーダの出力信号を発生する論理部とを具備するこ
とを特徴とする請求項１０に記載の半導体メモリ装置。 - 【請求項１３】 前記プログラマブルデコーダの各々
は、前記リペアカラム選択部及び前記リペアバンク選択
部をイネーブルするか否かを制御するリペア決定部をさ
らに具備することを特徴とする請求項１２に記載の半導
体メモリ装置。 - 【請求項１４】 前記冗長選択信号によってイネーブル
が制御され、前記カラムアドレス信号群に応答して前記
カラム選択信号を活性化させるカラムプレデコーダをさ
らに具備することを特徴とする請求項１０に記載の半導
体メモリ装置。 - 【請求項１５】 外部カラムアドレス群をデコーディ
ングして前記カラムアドレス信号群を発生するカラムア
ドレスデコーダと、 外部ローアドレス群をデコーディングして前記バンク信
号群を発生するバンク信号発生部をさらに具備すること
を特徴とする請求項１０に記載の半導体メモリ装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR99-37907 | 1999-09-07 | ||
| KR19990037907 | 1999-09-07 | ||
| KR00-28029 | 2000-05-24 | ||
| KR1020000028029A KR100363089B1 (ko) | 1999-09-07 | 2000-05-24 | 리던던시 효율을 향상시키는 리던던시 회로를 포함하는반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110196A true JP2001110196A (ja) | 2001-04-20 |
| JP3751810B2 JP3751810B2 (ja) | 2006-03-01 |
Family
ID=26636107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000270534A Expired - Fee Related JP3751810B2 (ja) | 1999-09-07 | 2000-09-06 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6426902B1 (ja) |
| JP (1) | JP3751810B2 (ja) |
| TW (1) | TW473734B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2004075203A1 (ja) * | 2003-02-18 | 2004-09-02 | Fujitsu Limited | シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 |
| JP2009070558A (ja) * | 2008-11-25 | 2009-04-02 | Elpida Memory Inc | ダイナミック型半導体記憶装置 |
| JP2009170082A (ja) * | 2008-01-15 | 2009-07-30 | Samsung Electronics Co Ltd | ３次元アレイ構造を備えるメモリ装置及びそのリペア方法 |
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|---|---|---|---|---|
| JP3644913B2 (ja) * | 2001-07-23 | 2005-05-11 | 松下電器産業株式会社 | 半導体装置 |
| US6928377B2 (en) * | 2003-09-09 | 2005-08-09 | International Business Machines Corporation | Self-test architecture to implement data column redundancy in a RAM |
| KR101165027B1 (ko) * | 2004-06-30 | 2012-07-13 | 삼성전자주식회사 | 반도체 메모리 장치에서의 리던던시 프로그램 회로 |
| US8599630B2 (en) * | 2008-01-16 | 2013-12-03 | SK Hynix Inc. | Semiconductor integrated circuit including column redundancy fuse block |
| US7936622B2 (en) * | 2009-07-13 | 2011-05-03 | Seagate Technology Llc | Defective bit scheme for multi-layer integrated memory device |
| KR102384864B1 (ko) | 2017-11-03 | 2022-04-08 | 삼성전자주식회사 | 불량 스트링을 리페어하는 방법 및 불휘발성 메모리 장치 |
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|---|---|---|---|---|
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| KR970011719B1 (ko) * | 1994-06-08 | 1997-07-14 | 삼성전자 주식회사 | 리던던시 기능을 가지는 반도체 메모리 장치 |
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| JPH11203890A (ja) * | 1998-01-05 | 1999-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2000
- 2000-08-31 TW TW089117776A patent/TW473734B/zh not_active IP Right Cessation
- 2000-09-06 JP JP2000270534A patent/JP3751810B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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