WO2004075203A1 - シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 - Google Patents

シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 Download PDF

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WO2004075203A1
WO2004075203A1 PCT/JP2004/001074 JP2004001074W WO2004075203A1 WO 2004075203 A1 WO2004075203 A1 WO 2004075203A1 JP 2004001074 W JP2004001074 W JP 2004001074W WO 2004075203 A1 WO2004075203 A1 WO 2004075203A1
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shift
selection
signal
circuit
memory block
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PCT/JP2004/001074
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English (en)
French (fr)
Inventor
Kazufumi Komura
Original Assignee
Fujitsu Limited
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching

Definitions

  • Shift redundant circuit Shift redundant circuit, shift redundant circuit control method, and semiconductor memory device
  • the present invention relates to a shift redundant circuit, a control method thereof, and a semiconductor memory device.
  • FIG. 1 is a block diagram for explaining the operation principle of the shift redundant circuit.
  • the shift redundancy circuit 230 includes a defective address holding circuit 231, a fuse signal generation circuit 23, a redundancy selection fuse circuit 23, a fuse signal amplification circuit 23, a fuse decoder circuit 23, Includes shift control circuit 236, address decoder 237 and select driver 238.
  • a memory cell array AR is composed of, for example, four memory blocks BLK0 to BLK3, and each of the memory blocks BLK0 to BLK3 is selected by block address signals raO and ral.
  • the memory cell array AR is provided with four column selection lines clO to cl3 and one redundant column selection line rcl common to the memory blocks BLK0 to BLK3.
  • four pre-column selection lines pcl0 to pcl3 are provided for the four column selection lines clO to cl3.
  • Purikoramu selection line pclO ⁇ p C 13 is the address decoder 2 3 7, the column address signal CaO, is selected by the cal.
  • Each of the pre-column selection lines pcl0 to pcl3 is connected to a column selection line clO to cl3 and a bit position adjacent to each of the column selection lines clO to cl3 by selection line switches RSW and SWO to SW3 provided in the selection driver 238. Are switched between the redundant column selection line rcl and the column selection lines clO to cl2. '
  • the corresponding shift signals sclj, scl0 to scl3 are input to the selection line switches RSW, SWO to SW3 from a shift control circuit 236 described later.
  • the pre-column selection lines pcl0 to pcl3 are respectively divided into column selection lines clO to cl3, redundant column selection lines rcl and column selection lines clO by selection line switches SWO to SW3 to which the corresponding shift signals scl0 to scl3 are input. It is switched between ⁇ cl2.
  • the precolumn selection lines pcl0 to pcl3 are connected to the column selection lines clO to cl3.
  • the precolumn selection lines pcl0 to pcl3 are connected to the redundant column selection line rcl and the column selection lines clO to cl2. Is done.
  • the redundant column selection line rcl is connected to the low-potential power supply V ss (for example, ground potential) by the selection line switch RSW that inputs the L-level shift signal sclj. Clamped.
  • the defective address holding circuit 231 is provided with a plurality of fuse circuits (not shown) for holding an address for selecting the memory cell as a defective address when a memory cell of each of the memory blocks BLK0 to BLK3 has a defect. ing.
  • the defective address holding circuit 2 3 1 stores a first defect address corresponding to the first defect and a second defect address corresponding to the second defect.
  • the defective address holding circuit 231 outputs address signals faO, fal indicating a first defective address and address signals fbO, fbl indicating a second defective address.
  • Each address signal faO, fal, fbO, fbl output from the defective address holding circuit 2 3 1 is captured by the fuse signal generating circuit 2 32, and the fuse signals faOx, faOz, falx, falz, fbOx, Generated as fbOz, fblx, fblz.
  • the redundancy selection fuse circuit 233 causes the first defect and the memory block BLK2 to select the first defect and the memory block BLK2, respectively. It outputs redundancy selection signals faj and fbj for performing redundancy relief for the two defects.
  • the redundancy selection signals faj and fbj output from the redundancy selection fuse circuit 233 are amplified by the fuse signal amplifier circuit 234 and generated as fuse signals cfaj and cfbj, respectively.
  • the fuse decoder circuit 235 includes a fuse signal faOx, faOz, falx, falz, fbOx, fbOz, fblx, fblz output from the fuse signal generation circuit 232, and a fuse output from the signal amplifier circuit 234.
  • the signals cfaj and cfbj are decoded to generate decoded signals cfj and cfO to cf3, respectively.
  • the shift control circuit 236 controls shift signals sclj, scl0 to scl0 to switch the selection line switches RSW, SWO to SW3 based on the decode signals cfj, cfO to cf3 output from the fuse decoder circuit 235. Generate scl3.
  • the memory block selection signals baO and bal are both set to L level, and the redundancy selection signals faj and fbj are both set to L level. .
  • the shift control circuit 2 3 6 the decode signal C fj output from the fuse decoder circuit 2 3 5, in response to CfO ⁇ cf3, L-level shift signal Sclj, generates a Scl0 ⁇ scl3.
  • the pre-column selection lines pcl0 to pcl3 are connected to the column selection lines clO to cl3 by the selection line switches SWO to SW3, respectively, and the redundant column selection line rcl is clamped to the ground potential by the selection line switch RSW. .
  • the memory block selection signal baO is set to the H level and the memory block selection signal bal is set to the L level. Therefore, the redundancy selection signal faj is set at H level and the redundancy selection signal fbj is set at L level.
  • the shift control circuit 236 responds to the decode signals C fj, C f0 to cf3 ′ output from the fuse decoder circuit 235 and outputs the H-level shift signals sclj, scl0 to scl2, respectively. Generate an L level shift signal scl3.
  • Purikoramu select lines P Cl0 ⁇ pcl2 is' connected to a selection line Suitsuchi SWO ⁇ SW2 Niyotsu respective redundancy column selection line rcl ⁇ Pi column select line Te clo -CL l, flop Rikoramu selection line pcl3 is select line Connected to column select line G13 by switch SW3. That is, the column selection line cl2 is not selected (not connected to any of the pre-column selection lines pcl2 and pcl3).
  • the memory block selection signal baO is set to L level and the memory block selection signal bal is set to H level. Therefore, the redundancy selection signal faj is set to L level and the redundancy selection signal fbj is set to H level.
  • the shift control circuit 236 responds to the decode signals c fj, cfO to cf3 output from the fuse decoder circuit 235, and shift signals sclj, sclO, sell of the H level and L level respectively. Scl2 and scl3 are generated.
  • the precolumn selection lines pcl0 and pell are connected to the redundant column selection line rcl and the column selection line clO by the selection line switches SWO and SW1, respectively, and the precolumn selection lines pcl2 and pcl3 are connected to the selection line switches SW2 and SW1, respectively. Connected to column select lines cl2 and cl3 by SW3 respectively. That is, the column selection line cl l is not selected (not connected to any of the pre-column selection lines pcll and pcl2).
  • the shift control circuit 236 transmits the L-level shift signals sclj, scl0 to scl3 as in the case of selecting the memory block BLK0 described above. Generate. Therefore, the pre-column selection lines pcl0 to pcl3 are connected to the column selection lines clO to cl3 by the selection line switches SWO to SW3, respectively, and the redundant column selection line rcl is clamped to the ground potential by the selection line switch RSW.
  • the shift control circuit 233 is provided by the redundant select signals faj and fbj generated based on the memory block select signals baO and bal.
  • the shift signal sclj generated by the shift control circuit 2 3 6 selection line switch RSW by scl0 ⁇ scl 3, SWO ⁇ SW3 is Ru is switching control.
  • the connection destinations of the precolumn selection lines pcl0 to pcl2 are sequentially changed from the column selection lines clO to cl2 to the redundant column selection lines rcl and the column selection lines clO and oil at the adjacent bit positions. It is shifted and switched, and a memory block BLK1 without defects is realized by this switching.
  • connection destinations of the precolumn selection lines pclO and pell are sequentially shifted from the column selection lines clO and cll to the redundant column selection lines rcl and the column selection lines clO at their adjacent bit positions. This switching realizes a memory block BLK2 without defects.
  • the shift control circuit 236 is operated to change the state of the shift signals sclj, scl0 to scl3, and to select based on them. Switches the line switches RSW and SWO to SW3. For this reason, switching of the selection line switches RSW and SWO to SW3 becomes slow, and as a result, there is a problem that switching of the memory blocks BLK0 to BLK3 cannot be performed at high speed.
  • the present invention has been made to solve the above-described problems, and has as its object to increase the speed of a memory switch switching operation and to reduce the current consumption associated with the switching operation.
  • An object of the present invention is to provide a redundant circuit, a control method thereof, and a semiconductor memory device. Disclosure of the invention
  • a method for controlling a shift redundant circuit includes a plurality of select lines, each of which is commonly arranged in a plurality of memory blocks, and at least one redundant select line.
  • a method of controlling a shift redundancy circuit selectively connected to a decode selection line to remedy a defect associated with each of the plurality of selection lines for each memory block, wherein a defect address indicating a defect location is provided. Decoding to generate a decoded signal; and selectively selecting the plurality of selection lines and the at least one redundant selection line based on the decoded signal.
  • a method for controlling a shift redundant circuit includes selectively selecting a plurality of select lines and at least one redundant select line, each of which is disposed commonly to a plurality of memory blocks, to a plurality of decode select lines.
  • a shift redundant circuit selectively connects a plurality of select lines, each of which is commonly arranged in a plurality of memory blocks, and at least one redundant select line to a plurality of decode select lines.
  • a shift redundancy circuit for repairing a defect associated with each of the plurality of selection lines for each memory block, wherein a shift address indicating a defect location and a redundancy selection signal for selecting the redundancy selection line are provided.
  • a shift control circuit for generating, and a shift signal corresponding to the memory block selected to rescue the defect based on a memory block selection signal, the shift signal being connected to the shift control circuit.
  • a shift signal selection circuit to be selected, and the plurality of decode selection lines are connected to the plurality of selection lines and the at least one of the plurality of decode selection lines based on a shift signal selected by the shift signal selection circuit.
  • a switch circuit selectively connected to the redundant selection lines.
  • a shift redundant circuit selectively connects a plurality of select lines, each of which is commonly arranged in a plurality of memory blocks, and at least one redundant select line to a plurality of decode select lines.
  • a shift control circuit that generates a shift signal that determines a plurality of decode select lines selectively connected to the plurality of select lines and the at least one redundant select line, based on the shift control circuit.
  • a shift information selection circuit that is connected and outputs a shift signal selected by the shift control circuit based on a set signal for each memory block whose defect is to be remedied;
  • a shift information latch circuit connected to the information selection circuit for latching the shift signal output from the shift information selection circuit; and a shift information latch circuit connected to the information latch circuit for relieving the defect based on the memory lock selection signal.
  • Well-selected memo And a shift signal selection circuit that selects a shift signal that is latched by the shift information latch circuit and that is connected to the shift signal selection circuit and that is selected by the shift signal selection circuit.
  • a switch circuit for selectively connecting a plurality of decode select lines to the plurality of select lines and the at least one redundant select line.
  • a semiconductor memory device in another aspect of the present invention, includes: a plurality of memory blocks; a plurality of selection lines and at least one redundant selection line commonly arranged in the plurality of memory blocks; Shift redundancy for selectively connecting the plurality of select lines and at least one redundant select line to a plurality of decode select lines to remedy a defect associated with each of the plurality of select lines for each memory block.
  • the shift redundancy circuit includes a plurality of selection lines and the at least one redundancy selection line based on a defect address indicating a defect location and a redundancy selection signal for selecting the redundancy selection line.
  • a shift control circuit for individually generating a shift signal for determining the plurality of decode selection lines selectively connected to a line for each memory block to be repaired; and a shift control circuit for the shift control circuit.
  • a shift signal selection circuit for selecting a shift signal corresponding to the memory block selected to relieve the defect based on a memory block selection signal; and a shift signal selection circuit connected to the shift signal selection circuit.
  • a switch circuit for selectively connecting the plurality of decode selection lines to the plurality of selection lines and the at least one redundant selection line based on a shift signal selected by the circuit.
  • a semiconductor memory device in another aspect of the present invention, includes: a plurality of memory blocks; a plurality of selection lines and at least one redundant selection line commonly arranged in a plurality of memory blocks; A shift redundancy circuit for selectively connecting the plurality of select lines and at least one redundant select line to a plurality of decode select lines to remedy a defect associated with each of the plurality of select lines for each memory block; The shift redundancy circuit further comprises: a plurality of selection lines and the at least one redundancy selection line, based on a defect address indicating a defect location and a redundancy selection signal for selecting the redundancy selection line.
  • a shift control circuit for generating a shift signal for determining and controlling connection destinations of the plurality of decode selection lines selectively connected to the line, and a set connected to the shift control circuit;
  • a shift information selection circuit that outputs a generated shift signal selected by the shift control circuit based on a signal for each memory block in which a defect is to be relieved; and the shift information selection circuit is connected to the shift information selection circuit.
  • a shift information latch circuit that latches a shift signal output from the circuit, and a memory block that is connected to the information latch circuit and that is selected to relieve the defect based on a memory block selection signal.
  • a shift signal selection circuit By switching at least one connection destination among the plurality of decode selection lines based on a signal.
  • a Suitsuchi circuit for selectively shifting connecting a plurality of decode selection lines to said plurality of selecting lines and said at least one redundancy selection line.
  • FIG. 1 is a schematic block diagram showing a conventional shift redundancy circuit.
  • FIG. 2 is a schematic block diagram showing a shift redundant circuit according to the first embodiment of the present invention.
  • FIG. 3A is a schematic circuit diagram showing an address decoder
  • FIG. 3B is a circuit diagram showing an address decoder.
  • FIG. 4A is a schematic circuit diagram showing a defective address holding circuit
  • FIG. 4B is a circuit diagram of a fuse circuit.
  • FIG. 5A is a schematic circuit diagram showing a fuse signal generation circuit
  • FIG. 5B is a circuit diagram of FAGEN.
  • FIG. 6 is a schematic circuit diagram showing a fuse selection circuit for redundancy selection.
  • FIG. 7A is a schematic circuit diagram showing a fuse signal amplifier circuit
  • FIG. 7B is a circuit diagram of FA JGEN.
  • FIG. 8 (a) is a schematic circuit diagram showing a fuse decoder circuit
  • FIG. 8 (b) is a circuit diagram of FADE C
  • FIG. 8 (c) is a circuit diagram showing another configuration example of FADEC Is shown.
  • 9A is a schematic circuit diagram showing a shift control circuit
  • FIG. 9B is a circuit diagram of SW JCTL
  • FIG. 9C is a circuit diagram of SWCTL.
  • FIG. 10A is a schematic circuit diagram showing a memory block selection circuit
  • FIG. 10B is a circuit diagram of a block selector.
  • FIG. 11 (a) is a schematic circuit diagram showing a shift signal selection circuit
  • FIG. 11 (b) shows a signal selection circuit.
  • FIG. 13A is a schematic circuit diagram showing a fuse circuit for redundancy selection according to the second embodiment of the present invention
  • FIG. 13B is a circuit diagram of a fuse circuit.
  • FIG. 14 is a schematic circuit diagram showing a fuse decoder circuit and a shift control circuit according to the second embodiment of the present invention.
  • FIG. 15 (a) is a schematic circuit diagram showing a shift information selection circuit
  • FIG. 15 (b) is a circuit diagram of a signal selection circuit.
  • FIG. 16 (a) is a schematic circuit diagram showing a shift information latch circuit
  • FIG. 16 (b) is a circuit diagram of a latch circuit.
  • FIG. 2 is a schematic block diagram showing the shift redundant circuit of the first embodiment.
  • the shift redundancy circuit 10 includes a defective address holding circuit 11, a fuse signal generation circuit 12, a redundancy selection fuse circuit 13 (redundancy selection signal generation circuit), a fuse signal amplification circuit 14, a fuse decoder circuit 15, and a shift. It includes a control circuit 16, a shift signal selection circuit 17, a memory block selection circuit 18, an address decoder 19, and a selection driver 20.
  • the memory cell array AR is composed of, for example, four memory blocks BLK0 to BLK3 in the first embodiment, and each of the memory blocks BLK0 to BLK3 is selected by block address signals raO and ral.
  • each of the memory blocks BLK0 to BLK3 may be either one of memory blocks that are exclusively controlled (for example, a row block or a column block) or one of memory blocks that are not exclusively controlled (for example, a bank).
  • flexible redundancy also referred to as column redundancy in which each of the memory blocks BLK0 to BLK3 is a row block will be described.
  • each of the memory blocks BLK0 to BLK3 is provided.
  • four pre-column selection lines pcl0 to pcl3 are provided as decode selection lines for the four column selection lines G10 to C13, respectively.
  • the precolumn selection lines pcl0 to pcl3 are selected by the address decoder 19 based on the column address signals caO and cal.
  • the address decoder 19 includes CADE C 19 a to l 9 d as column address decoders, respectively.
  • Each of the CADECs 19a to 19d includes a NAND circuit 21 and an inverter circuit 22, as shown in FIG.
  • the column address signals caO and cal are captured by inverter circuits 23 and 24 and inverter circuits 25 and 26, and are generated as address signals caOx and caOz and address signals calx and calz, respectively.
  • the address signals caOx, caOz, calx, calz are decoded by these CADECs 19a to 19d, and any one of the four pre-column selection lines pcl0 to pcl3 is selected.
  • Purikoramu select lines P Cl0 ⁇ pcl3 selectively line switch RSW as Suitsu switch circuit provided on the select driver 20, the SWO Sw3, a column select line clo ⁇ Cl3, adjacent to each column selection line clo ⁇ Cl3 It is switched between the redundant column selection line rcl and the column selection lines clO to cl2 at the bit position.
  • the selection line switch RSW is a redundancy selection line switch provided corresponding to the redundancy column selection line rcl. Specifically, the corresponding shift signals sclj, scl0 to scl3 for switch switching are input to the selection line switches RSW, SWO to SW3 from a shift signal selection circuit 17 described later.
  • Each of the pre-column selection lines pcl0 to pcl3 has a column selection line clO to cl3, a redundant column selection line rcl, and a column 'selection line clO by the selection line switches SWO to SW3 to which the corresponding shift signals scl0 to scl3 are input. It is switched between ⁇ cl2.
  • the precolumn selection lines pcl0 to pcl3 are connected to the column selection lines clO to cl3.
  • the precolumn selection lines pcl0 to pcl3 become redundant column selection lines rcl and column selection lines clO 'to cl2. Connected to.
  • the redundant column selection line rcl When the precolumn selection line pclO is not connected to the redundant column selection line rcl, the redundant column selection line rcl is connected to the low potential power supply V ss (for example, the ground potential Vss) by the selection line switch RSW to which the L level shift signal sclj is input. ).
  • V ss for example, the ground potential Vss
  • the defective address holding circuit 11 holds an address for selecting the memory cell as a defective address.
  • FIG. 2 it is assumed that a memory cell having a first defect exists in the memory block BLK1 and a memory cell having a second defect exists in the memory block BLK2 ′.
  • FIG. 4A is a schematic circuit diagram showing the defective address holding circuit 11.
  • the defective address holding circuit 11 includes fuse circuits (FC) 31 and 32 for holding a first defective address corresponding to the first defect and a second defective address. And a fuse circuit (FC) 33, 34 for holding a second defective address corresponding to.
  • the fuse circuits 31 and 32 hold address signals faO and fal indicating the first defective address, respectively, and the fuse circuits 33 and 34 store the address signals indicating the second defective address. Holds signals fbO and fbl, respectively.
  • each of the fuse circuits 31 to 34 includes a p-channel MOS transistor (hereinafter, pMOS transistor) Tpl, an ⁇ -channel MOS transistor (hereinafter, nMOS transistor) Tnl, Tn2, A fuse hi and inverter circuits 35 to 37 are provided.
  • pMOS transistor p-channel MOS transistor
  • nMOS transistor ⁇ -channel MOS transistor
  • the fuse circuits 31 to 34 When the start signal sttx is at the H level, the fuse circuits 31 to 34 output the address signals 0, fal, fbO, and fbl (OUT) of the L level, respectively. After that, when the start signal sttx becomes L level, if the fuse h1 is blown, the H level address signal faO, fal, fbO, fbl (OUT) is output, and the fuse h1 is not blown. Output L-level address signals faO, fal, fbO, fbl (OUT).
  • the fuse circuit 31 outputs an L-level address signal faO and the fuse circuit 32 outputs an H-level address signal fal corresponding to the first defective address.
  • the fuse circuit 33 outputs an H-level address signal fbO and the fuse circuit 34 outputs an L-level address signal fbl corresponding to the second defective address.
  • the respective address signals faO, fal, fbO, and fbl output from the defective address holding circuit 11 are complemented by the fuse signal generating circuit 12, and the respective fuse signals faOx, faOz, falx, falz, fbOx, fbOz, fblx, : Generated as fblz.
  • FIG. 5A is a schematic circuit diagram showing the fuse signal generation circuit 12.
  • the fuse signal generating circuit 12 includes FAGENs 41 to 44 as fuse signal generators, respectively.
  • Each FAGEN4 :! to 44 has inverter circuits 45 and 46 as shown in Fig. 5 (b).
  • these FA GEN4 1 to 44 Based on the corresponding address signals faO, fal, fbO, and fbl (INI), these FA GEN4 1 to 44 generate complementary fuse signals faOx, falx, fbOx, falx (0UT1) and fuse signals faOz, Generate falz, faOz, falz (0UT2).
  • FIG. 6 is a circuit diagram showing the redundancy selection fuse circuit 13.
  • the fuse circuit 13 for redundancy selection includes a fuse circuit (FC) 51 for holding a first redundancy selection signal faj corresponding to a first defect in the memory block BLK1, And a fuse circuit (FC) 52 for holding a second redundancy selection signal fbj corresponding to a second defect in the lip lock BLK2.
  • FC fuse circuit
  • Each of the fuse circuits 51 and 52 has the same configuration as that of FIG. 4B described above, and activates the first and second redundancy selection signals faj and fbj based on the H-level start signal sttx, respectively. (H level).
  • the redundancy selection signals faj and fbj output from the redundancy selection fuse circuit 13 are amplified by the fuse signal amplifier circuit 14 and generated as fuse signals cfaj and cfbj, respectively.
  • FIG. 7A is a schematic circuit diagram showing the fuse signal amplifier circuit 14.
  • the fuse signal amplifier circuit 14 includes FA J GENs 61 and 62 as fuse signal amplifiers.
  • Each FA J GEN 61, 62 includes inverter circuits 63, 64 as shown in FIG. 7 (b).
  • Each of these F AJ GEN 61 and 62 is connected to a corresponding redundant selection signal faj, fbj
  • Fuse decoder circuit 1 5 is output fuse signal is outputted from the fuse signal generating circuit 1 2 f a o x, faOz , falx, falz, fbOx, fbOz, fblx, from fblz a fuse signal amplification circuit 14
  • the fuse signals cfaj and cfbj are decoded to generate decode signals cfa0, cfbO, cfal, cfbl, cfa2, cfb2, cfa3, and cfb3, respectively.
  • FIG. 8A is a schematic circuit diagram showing the fuse decoder circuit 15.
  • the fuse decoder circuit 15 includes FADECs 71 to 78 as fuse decoders, respectively.
  • Each FADEC 71 to 78 includes a NAND circuit 81, an inverter circuit 82, and a NOR circuit 83, as shown in FIG.
  • FADECs 71, 73, 75, and 77 are circuits for decoding the first defective address. Specifically, FADEC 71, 73, 75, and 77 are based on one of the fuse signals faOx and faOz (IN1), one of the fuse signals falx and falz (IN2), and the fuse signal cfaj (IN3). To decode And outputs decoded signals C fa0 to c fa3 (OUT).
  • FADEC 72, 74, 76 and 78 are circuits for decoding the second defective address. More specifically, FADEC 72, 74, 76, and 78 have one of the fuse signals fbOx and fbOz (IN1), one of the fuse signals fblx and fblz (IN2), and the fuse signal cfbj (IN3). And decode signals cfb0 to cfb3 (OUT) are generated, respectively.
  • Each of the FADECs 71 to 78 shown in FIG. 8B may be changed to a configuration including a three-input NAND circuit 84 and an inverter circuit 85 as shown in FIG. 8C.
  • FIG. 9A is a schematic circuit diagram showing the shift control circuit 16.
  • the shift control circuit 16 includes a first shift control circuit 91a provided for the memory block BLK1 having the first defect and a second shift control circuit 91a provided for the memory block BLK2 having the second defect. And a shift control circuit 9.1b.
  • the first shift control circuit 91a includes a SWJ CTL 92a as a first switch control circuit and a plurality of SW CTLs 93a and 94a as a second switch control circuit. , 95a, 96a.
  • the SWJ CTL 92a includes the inverter circuits 97, 98, and based on the fuse signal cfaj (INI) input from the fuse signal amplifier circuit 14, the first shift signal saj ( 0UT1) and a control signal (0UT2) that controls the output of SWCTL 93a.
  • the SWCTL 93a includes a NOR circuit 99 and inverter circuits 100 and 101, and is based on the control signal (IN2) input from the SWJCTL 92a. To generate the first shift signal saO (0UT1).
  • the SW CTL 93 a controls the output of the SWCTL 94 a based on the decode signal cfaO (INI) input from the fuse decoder circuit 15 and the control signal (IN 2) input from the SWJ CTL 92 a. Control signal (0UT2) to be generated.
  • the SWCT L 94a, 95a, and 96a have the same configuration as the SWTC L 93a, and generate the first shift signals sal, sa2, and sa3, respectively.
  • the second shift control circuit 91b includes a SWJ CTL 92b as a first switch control circuit and a plurality of SWCTLs 93b, 94b, 95b, 96b as a second switch control circuit. I have.
  • the SWJ CTL 92b has the same configuration as the SWJ CTL 92a shown in FIG. 9 (b), and generates the second shift signal sbj.
  • SWCTLs 93 b, 94 b, 95 b, and 96 b have the same configuration as SWCTLs 93 a, 94 a, 95 a, and 96 a shown in FIG. , Sbl, sb2, and sb3.
  • the shift signal selection circuit 17 includes a first shift signal saj, saO, sal, sa2, sa3, a second shift signal sbj, sbO, sbl, sb2, sb3, and a memory block from the memory block selection circuit 18.
  • the mouth selection signals baO and bal are input.
  • the memory block selection circuit 18 has a first block selector 111 provided for the memory block BLK1 having a first defect, and a second block selector And a second block selector 112 provided for the memory block BLK2.
  • the first block selector 111 blocks the blocks held in the fuse circuits (FC) 113a to 113d. Activate the memory block selection signal baO (H level) based on the selection information fba0 to fba3.
  • the first block selector 111 includes an inverter circuit 114, 115, a NOR circuit 116-16, and a NAND circuit 120: 1 and 24.
  • the block address signals raO and ral are decoded by the NOR circuits 116 to 119, and the decoded result is input to one input terminal of the NAND circuits 120 to 123.
  • Block selection information fba0 to fba3 is input to the other input terminals of the NAND circuits 120 to 123.
  • the NAND circuit 124 logically combines the output signals of the NAND circuits 120 to 123 and outputs a memory block selection signal baO.
  • the block selector 111 selects the H-level block selection signal. Outputs memory block selection signal baO at H level based on information fbal.
  • the second block selector 112 selects the block held in the fuse circuits (FC) 125a to 125d. Activates the memory block selection signal bal (H level) based on the information fbb0 to fbb3. Note that the second block selector 112 has the same configuration as the first block selector 111 shown in FIG. 10B, and a detailed description thereof will be omitted here.
  • FIG. 11A is a schematic circuit diagram showing the shift signal selection circuit 17.
  • the shift signal selection circuit 17 includes signal selection circuits 131-135. As shown in FIG. 11B, each of the signal selection circuits 131 to 135 includes a transfer gate 136 to 138, an inverter circuit 139 to 141, and a NOR circuit 142.
  • each of the signal selection circuits 13 1 to 13 35 shifts the first shift signal saj, saO to sa3 (INA) to a shift signal, respectively.
  • the first shift signals saj, saO to sa3 are selected as shift signals sclj, scl0 to scl3, respectively.
  • each of the signal selection circuits 131 to 135 converts the second shift signal sbj, sbO to sb3 (INB) into a shift signal sclj, scl0 to sbj, respectively.
  • the second shift signals sbj and sbO to sb3 are converted to shift signals sclj and sclC! ⁇ Select as scl3.
  • the signal selection circuits 13 1 to 13 35 respectively shift the levels of the shift signals sclj and scl0 to scl3 (OUT) to the low potential power supply V ss (Eg, ground potential). That is, the shift signal selection circuit 17 sets all the shift signals sclj and scl0 to scl3 to L level when neither of the memory blocks BLK1 and BLK2 is selected.
  • the first shift control circuit 91a outputs the first shift signals saj, saO to sa3 corresponding to the first defect address of the memory block BLK1 to the shift signal selection circuit 17.
  • the states of the first shift signals saj, saO to sa3 are determined by the first defect address (address signals 0, fal) and the first redundant selection signal faj, and the first shift signals saj, saO To sa2 are set to H level, and the first shift signal sa3 is set to L level.
  • the second shift control circuit 91b outputs the second shift signals sbj, sbO to sb3 corresponding to the second defective addresses of the memory block BLK2 to the shift signal selection circuit 17.
  • the states of the second shift signals sbj and sbO to sb3 are determined by the second defective address (address signals fbO and fbl) and the second redundancy selection signal fbj.
  • the signals sbj, sbO, and sbl are set to H level, and the second shift signals sb2 and sb3 are set to L level.
  • the pre-column select lines pcl0 to pcl3 are connected to the column select lines clO to cl3 by the select line switches SWO to SW3, respectively, by the L level shift signals sclj, scl0 to scl3, and the redundant column select line rcl is connected to the select line switch. Clamped to ground by RSW.
  • the shift signal selection circuit 17 converts the first shift signals saj, saO to sa3 corresponding to the first defect address ′ output from the first shift control circuit 91a into the shift signals sclj, Select as sclO ⁇ scl3. That is, the shift signal selection circuit 17 outputs the H level and level shift signals sclj and scl0 to scl2 and the L level shift signal scl3.
  • the precolumn select lines pcl0 to pcl2 are switched by the select line switches SWO to SW2 by the shift signals sclj, scl0 to scl2 of the H level and the shift signal scl3 of the L level, respectively.
  • the pre-column selection line pcl3 is connected to the column selection line cl3 by the selection line switch SW3 (that is, the column selection line cl2 is not selected (either the pre-column selection line pcl2 or pcl3). Also not connected).
  • the shift signal selection circuit 17 converts the second shift signals sbj, sbO to sb3 corresponding to the second defect address output from the second shift control circuit 91b to the shift signals sclj, scl0, respectively.
  • the pre-column selection lines pclO and pel l are switched to the redundant column selection lines rcl and rcl by the selection line switches SWO and SW1, respectively, by the H-level shift signals sclj, sclO, and sel and the L level shift signals scl2 and scl3. ⁇ ⁇ Connected to the column selection line clO, and the pre-column selection lines pcl2 and pcl3 are connected to the column selection lines cl2 and cl3 by the selection line switches SW2 and SW3, respectively. That is, the column selection line cl l is not selected (not connected to any of the pre-column selection lines pell and pcl2).
  • the shift signal selection circuit 17 shifts the shift signals sclj, scl0 to scl3 as in the case of selecting the memory block BLK0 described above.
  • Each to ground potential All are set to L level).
  • the pre-column selection lines pcl0 to pcl3 are connected to the column selection lines clO to cl3 by the selection line switches SWO to SW3, respectively, by the L level shift signals sclj, scl0 to scl3, and the redundant column selection line rcl is connected to the selection line switch RSW. Clamped to ground potential.
  • the first and second shift control circuits 91a and 91b respectively provide the first shift signals saj, saO to sa3. And the states of the second shift signals sbj and sbO to sb3 can be determined in advance.
  • the switching of the selection line switches RSW, SW0 to SW3 is controlled, and the defect can be relieved by redundancy. That is, when each of the memory blocks BLK0 to BLK3 is selected, the selection line switches RSW, SW0 to SW3 can be switched and controlled without operating the shift control circuit 16.
  • the first embodiment has the following advantages.
  • the state of the first shift signals saj, saO to sa3 is determined in advance by the first shift control circuit 91a corresponding to the memory block BLK1 having the first defect, and the memory block having the second defect
  • the states of the second shift signals sbj, sbO to sb3 are determined in advance by the second shift control circuit 91 corresponding to BLK2.
  • the memory cell array AR is composed of four memory blocks BLK0 to BLK3, a first defect exists in the memory block BLK1, and a second defect exists in the memory block BLK2. Description will be made on the assumption that a defect exists.
  • FIG. 12 is a schematic block diagram illustrating a shift redundant circuit according to the second embodiment.
  • This shift redundant circuit 150 is different from the shift redundant circuit 10 of the first embodiment in that the configuration of the fuse circuit 13 for redundancy selection, the fuse decoder circuit 15 and the shift control circuit 16 is partially changed.
  • a circuit 154 and a shift information latch circuit 155 are newly added. Therefore, the same components as those of the first embodiment are denoted by the same reference numerals, and a detailed description thereof is partially omitted.
  • FIG. 13A is a schematic circuit diagram showing a redundancy selection fuse circuit 151 of the second embodiment.
  • the redundancy selection fuse circuit 151 is a fuse circuit (JFC) that holds the first redundancy selection signal faj corresponding to the first defect in the memory block BLK1. 161, and a fuse circuit (JFC) 162 that holds a second redundant selection signal fbj corresponding to a second defect in the memory block BLK2.
  • JFC fuse circuit
  • each fuse circuit 161, 162 includes a pMO transistor Tp2, an nMOS transistor MO ⁇ 3, ⁇ 4, a fuse h2, and an inverter circuit 163, 164, ⁇ Equipped with NAND circuit 165.
  • Each of the fuse circuits 16 1 and 162 has an H level start signal sttx and a corresponding H level.
  • the first and second redundant selection signals faj and fbj (OUT) are activated (H level), respectively.
  • the redundancy selection signals faj and fbj output from the redundancy selection fuse circuit 151 are amplified by the fuse signal amplifier circuit 14 as in the first embodiment, and are generated as fuse signals cfaj and cfbj, respectively. You.
  • FIG. 14 is a circuit diagram showing the fuse decoder circuit 152 and the shift control circuit 153 of the second embodiment.
  • the fuse decoder circuit 152 includes FADE Cs 171-178 as fuse decoders and OR circuits 181-185 as logic synthesis circuits, respectively.
  • Each of the FADECs 171 to 178 has the same configuration as the FADECs 71 to 78 (see FIGS. 8A to 8C) provided in the fuse decoder circuit 15 of the first embodiment. .
  • the OR circuit 181 logically synthesizes the fuse signals C faj and cfbj from the fuse signal amplifier circuit 14 to generate a decode signal cfj.
  • the OR circuit 182 logically synthesizes the decode signals cfa0 and cfbO from the FADECs 171 and 172 to generate a decode signal cfO.
  • the OR circuit 183 logically synthesizes the decoded signals cfal and cfbl from the FADECs 173 and 174 to generate a decoded signal cfl.
  • OR circuit 1 84 generates a decode signal C f2 decode signals Cfa2, CFB2 from FADEC 1 7 5, 1 76 and logic synthesis.
  • the OR circuit 185 generates a decode signal cf3 by logically synthesizing the decode signals cfa3 and cfb3 from the FADECs 177 and 178.
  • the fuse decoder circuit 152 configured as described above
  • the decoded result is output as decoded signals cfj and cfO to cf3.
  • the fuse decoder circuit 152 outputs the result of decoding the second defective address as a decode signal cfj. , output as cfO to cf3 I do.
  • the shift control circuit 153 includes a SW JCTL 191 as a first switch control circuit, and SWCTLs 192 to 195 as a second switch control circuit. Note that the shift control circuit 153 has the same configuration as the first shift control circuit 91a and the second shift control circuit 91b (see FIGS. 9a to 9c) of the first embodiment. . That is, the shift control circuit 153 according to the present embodiment, based on the decode signals cfj, cfO to cf3 output from the fuse decoder circuit 152, respectively corresponds to the corresponding SWJ CTL 191, SWC.TL 19 2 to 1; shift information sj and s0 to s3 are generated from 95.
  • FIG. 15A is a schematic circuit diagram showing the shift information selection circuit 154.
  • the shift information selection circuit 154 includes signal selection circuits 201 to 205.
  • each of the signal selection circuits 201 to 205 includes transfer gates 206 and 207 and impeller circuits 208 and 209.
  • the set signals seta and setb and the corresponding shift information sj and s0 to s3 (IN) from the shift control circuit 153 are input to the signal selection circuits 201 to 205, respectively.
  • each of the signal selection circuits 201 to 205 outputs the shift information sj, s0 corresponding to the second defective address when the second redundancy selection signal fbj in which the set signal setb becomes active (H level) is generated.
  • FIG. 16A is a schematic circuit diagram showing the shift information latch circuit 155.
  • the shift information latch circuit 155 includes latch circuits 211 to 220.
  • Each of the latch circuits 211 to 220 includes an inverter circuit 221 and 222 and a NOR circuit 223 as shown in FIG. 16 (b).
  • the latch circuits 2 1 1, 2 1 3, 2 1 5, 2 1 7, 2 1 9 are provided with latches corresponding to the first defective address output from each signal selection circuit 201 to 205.
  • the information la and laO to la3 (IN) are latched and output as the first shift signals saj and saO to sa3, respectively.
  • the latch circuits 2 1 2, 2 1 4, 2 1 6, 2 1 8, 2 2 0 are provided with latches corresponding to the second defective address output from each signal selection circuit 2 0 1 to 2 5.
  • the information lbj and lbO to lb3 (IN) are latched and output as the second shift signals sbj and sbO to sb3, respectively.
  • Each of the latch circuits 21 1 to 22 0 is reset by an H-level reset signal rst.
  • both the set signals seta and setb input to the signal selection circuits 201 to 205 are inactive ( L level), and the outputs of the signal selection circuits 201 to 205 are disconnected.
  • the shift information selection circuit 154 converts the shift information sj, s0 to s3 corresponding to the first defective address output from the shift control circuit 153 into latch information, respectively. Output as laj, laO to la3. Then, the shift information latch circuit 155 latches the latch information laj, laO to la3, and outputs the first shift signals saj, saO to sa3 to the shift signal selection circuit 17.
  • the states of the first shift signals saj, saO to sa3 are determined by the first defect addresses (address signals faO, fal) and the first redundancy selection signal faj.
  • the signals saj and saO to sa2 are set to H level, and the first shift signal sa3 is set to L level.
  • the H-level second redundancy selection signal fbj is output from the redundancy selection fuse circuit 151.
  • the shift information selection circuit 154 causes the shift information sj, s0 to sj to correspond to the second defect address output from the shift control circuit 153.
  • s3 is output as latch information lbj, lbO to lb3, respectively.
  • the shift information latch circuit 155 latches the latch information lbj, lbO ⁇ ; lb3 and outputs the second shift signals sbj, sbO ⁇ sb3 to the shift signal selection circuit 17.
  • the states of the second shift signals sbj and sbO to sb3 are determined by the second defect addresses (address signals fbO and fbl) and the second redundant selection signal fbj.
  • the second shift signal sbj, sbO, sbl are set to H level
  • the second shift signals sb2, sb3 are set to L level.
  • the L level shift signals scl j and scl0 to scl3 are used to select the pre-columns.
  • # Pcl0 to pcl3 are connected to the column selection lines clO to cl3 by the selection line switches SWO to SW3, respectively, and the redundant column selection line rcl is the selection line. Clamped to ground by switch RSW.
  • the shift signal selection circuit 17 outputs the first shift signal corresponding to the first defective address output from the latch circuits 211, 213, 215, 217, 219. saj and saO to sa3 are selected as shift signals sclj and scl0 to scl3, respectively. That is, the shift signal selection circuit 17 outputs the shift signals sclj and scl0 to scl2 of the H level and the shift signal scl3 of the L level.
  • the pre-column selection lines pcl0 to pcl2 are switched by the selection line switches SWO to SW2 by the H level shift signals sclj and scl0 to scl2 and the L level shift signal scl3, respectively, by the selection line switches SWO to SW2, respectively.
  • the pre-column selection line pcl3 is connected to the column selection line cl3 by the selection line switch SW3. That is, the column selection line cl2 is not selected (either the pre-column selection line pcl2 or pcl3). Also not connected).
  • the shift signal selection circuit 17 outputs the second shift signal corresponding to the second defective address output from the latch circuits 211, 211, 216, 218, 220. Select sbj and sbO to sb3 as shift signals sclj and scl0 to scl3, respectively. That is, the shift signal selection circuit 17 outputs the H level shift signals sclj, sclO, sell and the L level shift signals scl2, scl3. ⁇
  • the precolumn select lines pcl0 and pell are switched by the select line switches SW0 and SW1, and the redundant column select lines rcl and column select are performed by the H level shift signals sclj, sclO and sell and the L level shift signals scl2 and scl3, respectively. It is connected to the line clO, and the pre-col select lines pcl2 and pcl3 are connected to the ram select lines cl2 and cl3 by the select line switches SW2 and SW3, respectively. That is, the column selection line cl l is not selected (not connected to any of the pre-column selection lines pell and pcl2).
  • the shift signal selection circuit 17 shifts the shift signals sclj, scl0 to scl as in the case of selecting the memory block BLK0 described above. Clamp 3 to ground potential (set all to L level).
  • the pre-column selection lines pcl0 to pcl3 are connected to the column selection lines clO to cl3 by the selection line switches STO to SW3 by the L level shift signals sclj and scl0 to scl3, respectively, and the redundant column selection line rcl is selected by the selection line switch RSW Is clamped to the ground potential.
  • shift redundant circuit 150 prior to the selection of each memory block BLK0-BLK3, the state of the first shift signals saj, saO-sa3 and the second shift signal sbj , sbO to sb3 are determined and latched by the shift information latch circuit 155.
  • the shift signal selection circuit 17 when switching between memory blocks BLK0 to BLK3, the shift signal selection circuit 17, one of the first shift signals saj, saO to sa3, the second shift signals sbj, sbO to sb3, and the low potential power supply V ss (clamped to the ground potential) is shifted by the shift signals sclj, scl0 to scl3.
  • the switching of the selection line switches RSW and SWO to SW3 is controlled, and defects can be relieved by redundancy. That is, at the time of selecting each of the memory blocks BLK0 to BLK3, it is possible to switch and control the selection line switches RSW and SWO to SW3 without operating the shift control circuit 153.
  • the second embodiment has the following advantages.
  • the shift information latch circuit 155 latches the first shift signals saj, saO to sa3 and the second shift signals sbj, sbO to sb3 based on the set signals seta, setb.
  • the selection line switches RSW, SWO to SW3 can be switched and controlled without operating the shift control circuit 153. Therefore, the operating current in the shift control circuit 153 can be reduced, and the current consumption related to the switching operation of the memory blocks BLK0 to BLK3 can be reduced.
  • the shift signals sclj, scl0 to scl3 that control the switching of the selection line switches RSW, SWO to SW3. Are the first shift signals saj, saO whose states are determined in advance. To sa3, the second shift signal sbj, sbO to sb3, and the low-potential power supply V ss (clamp to the ground potential). As a result, the switching time of the selection line switches RSW, SWO to SW3 can be reduced, and the switching operation of each memory block BLK0 to BLK3 can be accelerated.
  • the redundant column selection line rcl when the redundant column selection line rcl is arranged at one end of the column selection lines clO to cl3, the system is shift-redundant in one direction, but both of the column selection lines clO to cl3 are used.

Landscapes

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Abstract

メモリブロックの切替え動作の高速化及びその切替え動作に係る消費電流の低減を図ることのできるシフト冗長回路。シフト制御回路（１６）は、メモリブロック（BLK1）の第１の欠陥アドレスに対応した第１シフト信号（saj，sa0～sa3）を生成する第１のシフト制御回路（９１ａ）と、メモリブロック（BLK2）の第２の欠陥アドレスに対応した第２シフト信号（sbj，sb0～sb3）を生成する第２のシフト制御回路（９１ｂ）とを含む。各メモリブロック（BLK0～BLK3）の切替え時、選択線スイッチ（RSW ，SW0 ～SW3）を切替え制御するシフト信号（sclj，scl0～scl3）は、予めその状態が確定されている第１シフト信号（saj，sa0～sa3）、第２シフト信号（sbj，sb0～sb3）及び低電位電源（クランプされた接地電位）のうち何れかから選択される。

Description

明細書
シフト冗 «回路、 シフト冗長回路の制御方法及び半導体記憶装置 技術分野
本発明は、 シフ ト冗長回路、 その制御方法及び半導体記憶装置に関する。
近年の半導体記憶装置は、 微細化、 大容量化、 省電力化の要求が益々大きくな つている。 微細化、 大容量化に伴いメモリ内に欠陥が発生し易くなり、 生産性の 低下、 即ち歩留まりの低下が問題となっている。 これら欠陥を救済し半導体記憶 装置の歩留まりの低下を抑えるための冗長装置の役割が益々大きくなっている。 背景技術
従来、 半導体記憶装置に備える冗長装置として、 例えば特開 2 0 0 0 — 1 0 0 1 9 1号公報に開示されたシフト冗長回路がある。
図 1は、 そのシフト冗長回路の動作原理を説明するためのプロック図である。 このシフト冗長回路 2 3 0は、 欠陥アドレス保持回路 2 3 1、 ヒューズ信号発生 回路 2 3 2、 冗長選択用ヒューズ回路 2 3 3、 ヒューズ信号増幅回路 2 3 4、 ヒ ユーズデコーダ回路 2 3 5、 シフ ト制御回路 2 3 6、 アドレスデコーダ 2 3 7及 び選択ドライバ 2 3 8を含む。
同図において、 メモリセルアレイ A Rは、 例えば 4つのメモリブロック BLK0 〜BLK3 で構成され、 各メモリブロック BLK0〜BLK3 は、 ブロックアドレス信号 raO ， ral により選択される。 このメモリセルアレイ A Rに対して、 各メモリプ ロック BLK0〜BLK3に共通な 4本のコラム選択線 clO 〜cl3 と 1本の冗長コラム 選択線 rcl とが設けられている。 また、 4本のコラム選択線 clO 〜cl3 に対し て 4本のプリコラム選択線 pcl0〜pcl3が設けられている。
プリコラム選択線 pclO〜pC13 は、 アドレスデコーダ 2 3 7によって、 コラム アドレス信号 caO , cal により選択される。 各プリコラム選択線 pcl0〜pcl3は、 選択ドライバ 2 3 8に設けられた選択線スィッチ RSW ， SWO 〜SW3 によって、 コラム選択線 clO 〜cl3 と、 各コラム選択線 clO 〜cl3 に隣接するビット位置 の冗長コラム選択線 rcl 及びコラム選択線 clO 〜cl2 との間で切替え接続され る。 '
詳しくは、 選択線スィッチ RSW ， SWO 〜SW3 には、 後述するシフト制御回路 2 3 6から、 それぞれ対応するシフト信号 sclj, scl0〜scl3 が入力される。 各 プリコラム選択線 pcl0〜pcl3は、 それぞれ対応するシフト信号 scl0〜scl3が入 力される選択線スィッチ SWO 〜SW3 によって、 コラム選択線 clO 〜cl3 と、 冗 長コラム選択線 rcl 及ぴコラム選択線 clO 〜cl2 との間で切替え接続される。 本例では、 選択線スィッチ SWO 〜SW3 にそれぞれ Lレベルのシフト信号 sclO 〜scl3が入力される場合は、 各プリコラム選択線 pcl0〜pcl3は、 コラム選択線 clO 〜cl3 に接続される。 また、 選択線スィッチ SWO 〜SW3 にそれぞれ Hレべ ルのシフト信号 scl0〜scl3 が入力される場合は、 各プリコラム選択線 pcl0〜 pcl3は、 冗長コラム選択線 rcl 及びコラム選択線 clO 〜cl2 に接続される。 プリコラム選択線 pclOが冗長コラム選択線 rcl に接続されない場合には、 L レベルのシフト信号 scljを入力する選択線スィッチ RSW によって、 冗長コラム 選択線 rcl は、 低電位電源 V s s (例えば接地電位） にクランプされる。
欠陥アドレス保持回路 2 3 1には、 各メモリブロック BLK0〜BLK3 のメモリセ ルに^陥がある場合、 そのメモリセルを選択するァドレスを欠陥ァドレスとして 保持する複数のヒューズ回路 （図示略） が備えられている。
例えば、 図 1に示すように、 メモリブロック BLK1 に第 1の欠陥を持つメモリ セルが存在し、 メモリブロック BLK2 に第 2の欠陥を持つメモリセルが存在して いる場合、 欠陥アドレス保持回路 2 3 1には、 第 1の欠陥に対応する第 1の欠陥 アドレスと、 第 2の欠陥に対応する第 2の欠陥アドレスとが保持される。 具体的 には、 欠陥アドレス保持回路 2 3 1は、 第 1の欠陥アドレスを示すアドレス信号 faO , fal と、 第 2の欠陥アドレスを示すアドレス信号 fbO , fbl とを出力す る。
この欠陥アドレス保持回路 2 3 1から出力される各アドレス信号 faO , fal , fbO , fbl はヒューズ信号発生回路 2 3 2によって相捕化され、 それぞれヒユー ズ信号 faOx, faOz, falx, falz, fbOx, fbOz, fblx, fblzとして生成される。 冗長選択用ヒュ ズ回路 2 3 3は、 図示しないメモリブロック選択回路からの メモリブロック選択信号 baO， bal に応答して、 メモリブロック BLK1, メモリ ブロック BLK2 の各選択時に、 それぞれ第 1の欠陥， 第 2の欠陥に対する冗長救 済を行うための冗長選択信号 faj ， fbj を出力する。
この冗長選択用ヒューズ回路 2 3 3から出力される各冗長選択信号 faj , fbj はヒューズ信号増幅回路 2 3 4によって増幅され、 それぞれヒューズ信号 cfaj, cfbjとして生成される。
ヒューズデコーダ回路 2 3 5は、 ヒューズ信号発生回路 2 3 2から出力される ヒューズ信号 faOx, faOz, falx, falz, fbOx, fbOz, fblx, fblz 及ぴヒューズ 信号増幅回路 2 3 4から出力されるヒューズ信号 cfaj, cfbj をデコードしてそ れぞれデコード信号 cfj ， cfO〜cf3 を生成する。
シフト制御回路 2 3 6は、 そのヒューズデコーダ回路 2 3 5から出力されるデ コード信号 cfj ， cfO〜cf3 に基づいて、 各選択線スィッチ RSW， SWO〜SW3 を切替え制御するシフト信号 sclj, scl0〜scl3を生成する。
次に、 上記のように構成されたシフト冗長回路 2 3 0の動作を説明する。
メモリブロック BLK0が選択される時、 このメモリプロック BLK0には欠陥が無 いため、 メモリブロック選択信号 baO ， bal はともに Lレベルに設定され、 冗 長選択信号 faj ， fbj はともに Lレベルに設定される。
このとき、 シフト制御回路 2 3 6は、 ヒューズデコーダ回路 2 3 5から出力さ れるデコード信号 Cfj ， cfO〜cf3 に応答して、 Lレベルのシフト信号 sclj, scl0〜scl3を生成する。
従って、 プリコラム選択線 pcl0〜pcl3は、 選択線スィッチ SWO〜SW3 によつ てそれぞれコラム選択線 clO〜cl3 に接続され、 冗長コラム選択線 rcl は、 選 択線スィッチ RSW によって接地電位にクランプされる。
メモリブロック BLK1が選択される時、 このメモリブロック BLK1には第 1の欠 陥が存在するため、 メモリブロック選択信号 baO は Hレベル、 メモリブロック 選択信号 bal は Lレベルに設定される。 よって、 冗長選択信号 faj は Hレベル、 冗長選択信号 fbj は Lレベルに設定される。 I
4 このとき、 シフト制御回路 2 3 6は、 ヒューズデコーダ回路 2 3 5から出力さ れるデコード信号 Cfj , Cf0 〜cf3 'に応答して、 それぞれ Hレベルのシフト信 号 sclj, scl0〜scl2と Lレベルのシフト信号 scl3を生成する。
従って、 プリコラム選択線 Pcl0〜pcl2は、 '選択線スィツチ SWO 〜SW2 によつ てそれぞれ冗長コラム選択線 rcl 及ぴコラム選択線 clO 〜cl l に接続され、 プ リコラム選択線 pcl3は、 選択線スィツチ SW3 によってコラム選択線 G13 に接続 される。 即ち、 コラム選択線 cl2 は選択されない （プリコラム選択線 pcl2， pcl3の何れにも接続されない） 。
メモリブロック BLK2が選択される時、 このメモリブ口ック BLK2には第 2の欠 陥が存在するため、 メモリブロック選択信号 baO は Lレベル、 メモリブロック 選択信号 bal は Hレベルに設定される。 よって、 冗長選択信号 faj は Lレベル、 冗長選択信号 fbj は Hレベルに設定される。
このとき、 シフト制御回路 2 3 6は、 ヒューズデコーダ回路 2 3 5から出力さ れるデコード信号 cfj ， cfO 〜cf3 に応答して、 それぞれ Hレベルのシフト信 号 sclj, sclO, sel lと Lレベルのシフト信号 scl2, scl3を生成する。
従って、 プリコラム選択線 pcl0， pellは、 選択線スィッチ SWO , SW1 によつ てそれぞれ冗長コラム選択線 rcl 及ぴコラム選択線 clO に接続され、 プリコラ ム選択線 pcl2, pcl3は、 選択線スィッチ SW2 ， SW3 によってそれぞれコラム選 択線 cl2 , cl3 に接続される。 即ち、 コラム選択線 cl l は選択されない （プリ コラム選択線 pcll， pcl2の何れにも接続されない） 。
メモリブロック BLK3が選択される時、 このメモリプロック BLK3には欠陥が無 いため、 上述したメモリブロック BLK0 の選択時と同様、 シフト制御回路 2 3 6 は、 Lレベルのシフト信号 sclj, scl0〜scl3 を生成する。 従って、 プリコラム 選択線 pcl0〜pcl3は、 選択線スィッチ SWO 〜SW3 によってそれぞれコラム選択 線 clO 〜cl3 に接続され、 冗長コラム選択線 rcl は、 選択線スィッチ RSW によ つて接地電位にクランプされる。
このように、 シフト冗長回路 2 3 0では、 メモリブロック選択信号 baO ， bal に基づいて生成される冗長選択信号 faj , fbj によってシフト制御回路 2 3 6 が動作する。 そして、 該シフト制御回路 2 3 6により生成されるシフト信号 sclj, scl0〜scl3 によって選択線スィッチ RSW , SWO 〜SW3 が切替え制御され る。
その結果、 メモリブロック BLK1の選択時には、 プリコラム選択線 pcl0〜pcl2 の接続先が、 コラム選択線 clO 〜cl2 からそれらの隣接ビット位置の冗長コラ ム選択線 rcl 及ぴコラム選択線 clO ， oil に順次シフトして切替えられ、 この 切替えによって欠陥の無いメモリブ口ック BLK1が実現される。
また、 メモリブロック BLK2の選択時には、 プリコラム選択線 pclO, pellの接 続先が、 コラム選択線 clO ， cll からそれらの隣接ビット位置の冗長コラム選 択線 rcl 及ぴコラム選択線 clO に順次シフトして切替えられ、 この切替えによ り欠陥の無いメモリプロック BLK2が実現される。
ところで、 上記のような従来構成では、 選択するメモリブロック BLK0〜BLK3 を切替える毎にシフ ト制御回路 2 3 6を動作させてシフト信号 sclj , scl0〜 scl3 の状態を変更し、 それらに基づいて選択線スィッチ RSW ， SWO 〜SW3 の切 替えを行う。 このため、 選択線スィッチ RSW ， SWO 〜SW3 の切替えが遅くなり、 結果としてメモリプロック BLK0〜BLK3 の切替えを高速に行うことができないと いう問題があった。
また、 メモリプロック BLK0〜BLK3 の切替え毎にシフト制御回路 2 3 6を動作 させるため、 該シフト制御回路 2 3 6の動作電流が増加し、 それによつて消費電 力が増大するという問題があった。
本発明は上記問題点を解決するためになされたものであって、 その目的はメモ リブ口ックの切替え動作の高速化及ぴその切替え動作に係る消費電流の低減を図 ることのできるシフト冗長回路、 その制御方法及び半導体記憶装置を提供するこ とにある。 発明の開示
本発明の一態様では、 シフト冗長回路の制御方法は、 各々が複数のメモリプロ ックに共通に配置された複数の選択線と少なくとも 1本の冗長選択線とを複数の デコード選択線に選択的に接続して、 前記複数の選択線の各々に関連する欠陥を メモリブ口ック毎に救済するシフト冗長回路の制御方法であって、 欠陥個所を示 す欠陥ア ドレスをデコードしてデコード信号を生成する工程と、 前記デコード信 号に基づいて、 前記複数の選択線及ぴ前記少なくとも 1本の冗長選択線に選択的
'に接続される前記複数のデコード選択線を決定するシフト信号を、 欠陥を救済す べきメモリプロック毎に個別に生成する工程と、 メモリブ口ック選択信号に基づ いて、 前記欠陥を救済すべく選択されたメモリブロックに対応するシフト信号を 選択する工程と、 その選択されたシフト信号に基づいて、 前記複数のデコード選 択線を前記複数の選択線及び前記少なくとも 1本の冗長選択線に選択的に接続す る工程とを備える。 このシフト冗長回路の制御方法により、 前記複数のメモリブ 口ックの切替え動作時に、 前記シフト信号の生成を行うシフト制御回路を動作さ せずに、 前記複数のデコード選択線の接続先を切替える選択線スィツチを高速に 切替えることができる。 その結果、 メモリブロックの切替え動作を高速化するこ とができるとともに、 その切替え動作に係る消費電流を低減させることができる。 本発明の別の態様では、 シフト冗長回路の制御方法は、 各々が複数のメモリプ ロックに共通に配置された複数の選択線と少なくとも 1本の冗長選択線とを複数 のデコード選択線に選択的に接続して、 前記複数の選択線の各々に関連する欠陥 をメモリプロック毎に救済するシフト冗長回路の制御方法であって、 セット信号 に応答して欠陥個所を示す欠陥ァ ドレスをデコードしてデコード信号を生成する 工程と、 前記デコード信号に基づいて、 前記複数の選択線及び前記少なくとも本 の冗長選択線に選択的に接続される前言さ複数のデコード選択線を決定するシフト 信号を、 欠陥を救済すべきメモリブロック毎に個別に生成して保持する工程と、 メモリプロック選択信号に基づいて、 前記欠陥を救済すべく選択されたメモリブ ロック対応する保持されたシフト信号を選択する工程と、 その選択されたシフト 信号に基づいて、 前記複数のデコード選択線を前記複数の選択線及び前記少なく とも 1本の冗長選択線に選択的に接続する工程とを備える。 このシフト冗長回路 の制御方法により、 前記複数のメモリブロックの切替え動作時に、 前記シフト信 号の生成を行うシフト制御回路を動作させずに、 前記複数のデコード選択線の接 続先を切替える選択線スィッチを高速に切替えることができる。 その結果、 メモ リブロックの切替え動作を高速化することができるとともに、 その切替え動作に 係る消費電流を低減させることができる。
本発明の別の態様では、 シフト冗長回路は、 各々が複数のメモリブロックに共 通に配置された複数の選択線と少なくとも 1本の冗長選択線とを複数のデコード 選択線に選択的に接続して、 前記複数の選択線の各々に関連する欠陥をメモリブ ロック毎に救済するシフト冗長回路であって、 欠陥個所を示す欠陥ァドレスと前 記冗長選択線を選択するための冗長選択信号とに基づいて、 前記複数の選択線及 び前記少なくとも 1本の冗長選択線に選択的に接続される前記複数のデコード選 択線を決定するシフト信号を、 欠陥を救済すべきメモリブロック毎に個別に生成 するシフト制御回路と、 前記シフト制御回路に接続され、 メモリブロック選択信 号に基づいて、 前記欠陥を救済すべく選択されたメモリブ口ックに対応するシフ ト信号を選択するシフト信号選択回路と、 前記シフト信号選択回路に接続され、 前記シフト信号選択回路により選択されたシフト信号に基づいて、 前記複数のデ コード選択線を前記複数の選択線及ぴ前記少なくとも 1本の冗長選択線に選択的 に接続するスィツチ回路とを備える。
本発明の別の態様では、 シフト冗長回路は、 各々が複数のメモリブロックに共 通に配置された複数の選択線と少なくとも 1本の冗長選択線とを複数のデコード 選択線に選択的に接続することにより前記複数の選択線の各々に関連する欠陥を メモリプロック毎に救済するシフト冗長回路であって、 欠陥個所を示す欠陥ァド レスと前記冗長選択線を選択するための冗長選択信号とに基づいて、 前記複数の 選択線及び前記少なくとも 1本の冗長選択線に選択的に接続される複数のデコー ド選択線を決定するシフト信号を生成するシフト制御回路と、 前記シフト制御回 路に接続され、 セット信号に基づいて、 前記シフト制御回路により選択されたシ フト信号を欠陥を救済すべきメモリブ口ック毎に出力するシフト情報選択回路と、 前記シフト情報選択回路に接続され、 前記シフ ト情報選択回路から出力されたシ フト信号をラッチするシフト情報ラッチ回路と、 情報ラッチ回路に接続され、 メ モリプロック選択信号に基づいて、 前記欠陥を救済すベく選択されたメモリブ口 ックに対応し、 かつ前記シフト情報ラッチ回路にラッチされているシフト信号を 選択するシフト信号選択回路と、 前記シフト信号選択回路に接続され、 前記シフ ト信号選択回路により選択されたシフト信号に基づいて、 複数のデコード選択線 を前記複数の選択線及び前記少なくとも 1本の冗長選択線に選択的に接続するス ィツチ回路とを備える。
本発明の別の態様では、 半導体記憶装置は、 複数のメモリブロックと、 複数の メモリプロックに共通に配置された複数の選択線と少なくとも 1本の冗長選択線 と、 複数のデコード選択線と、 前記複数の選択線と少なくとも 1本の冗長選択線 を複数のデコード選択線に選択的に接続して、 前記複数の選択線の各々に関連す る欠陥をメモリブ口ック毎に救済するシフト冗長回路とを備え、 前記シフト冗長 回路は、 欠陥個所を示す欠陥ァドレスと前記冗長選択線を選択するための冗長選 択信号とに基づいて、 前記複数の選択線及ぴ前記少なくとも 1本の冗長選択線に 選択的に接続される前記複数のデコード選択線を決定するシフト信号を、 欠陥を 救済すべきメモリブロック毎に個別に生成するシフト制御回路と、 前記シフト制 御回路に接続され、 メモリブロック選択信号に基づいて、 前記欠陥を救済すべく 選択されたメモリブロックに対応するシフト信号を選択するシフト信号選択回路 と、 前記シフ ト信号選択回路に接続され、 前記シフト信号選択回路により選択さ れたシフト信号に基づいて、 前記複数のデコード選択線を前記複数の選択線及ぴ 前記少なくとも 1本の冗長選択線に選択的に接続するスィツチ回路とを含む。 本発明の別の態様では、 半導体記憶装置は、 複数のメモリプロックと、 複数の メモリブロックに共通に配置された複数の選択線と少なくとも 1本の冗長選択線 と、 複数のデコード選択線と、 前記複数の選択線と少なくとも 1本の冗長選択線 を複数のデコード選択線に選択的に接続して、 前記複数の選択線の各々に関連す る欠陥をメモリプロック毎に救済するシフト冗長回路とを備え、 前記シフト冗長 回路は、 欠陥個所を示す欠陥ァ .ドレスと前記冗長選択線を選択するための冗長選 択信号とに基づいて、 前記複数の選択線及ぴ前記少なくとも 1本の冗長選択線に 選択的に接続される前記複数のデコード選択線の接続先を決定切替え制御するシ フト信号を生成するシフト制御回路と、 前記シフ ト制御回路に接続され、 セッ ト 信号に基づいて、 前記シフト制御回路により選択された生成されるシフト信号を 欠陥を救済すべきるメモリブロック毎に出力するシフト情報選択回路と、 前記シ フト情報選択回路に接続され、 前記シフト情報選択回路からの出力されたシフト 信号をラッチするシフ ト情報ラッチ回路と、 情報ラッチ回路に接続され、 メモリ ブロック選択信号に基づいて、 前記欠陥を救済すベく選択されたるメモリプロッ クの選択時に、 そのメモリブロックに対応し、 かって前記シフト情報ラッチ回路 に予めラッチされているシフト信号を選択するシフト信号選択回路と、 前記シフ ト信号選択回路に接続され、 前記シフト信号選択回路により選択されたシフト信 号に基づいて、 前記複数のデコード選択線の'うち少なくとも 1本の接続先を切替 えて該複数のデコード選択線を前記複数の選択線及び前記少なくとも 1本の冗長 選択線に選択的にシフト接続するスィツチ回路とを含む。 図面の簡単な説明
図 1は従来のシフト冗長回路を示す概略的なプロック図である。
図 2は本発明の第一実施形態のシフト冗長回路を示す概略的なプロック図であ る。
図 3 (a) はアドレスデコーダを示す概略的な回路図であり、 図 3 (b) はァ ドレスデコーダを示す回路図である。
図 4 (a) は欠陥アドレス保持回路を示す概略的な回路図であり、 図 4 (b) はヒューズ回路の回路図を示す。
図 5 (a) はヒューズ信号発生回路を示す概略的な回路図であり、 図 5 (b) は FAG ENの回路図を示す。
図 6は冗長選択用ヒユーズ回路を示す概略的な回路図である。
図 7 (a) はヒューズ信号増幅回路を示す概略的な回路図であり、 図 7 (b) は FA J GENの回路図を示す。
図 8 (a) はヒューズデコーダ回路を示す概略的な回路図であり、 図 8 (b) は FADE Cの回路図を示し、 図 8 (c) は FAD ECの別の構成例を示す回路 図を示す。 図 9 (a) はシフ ト制御回路を示す概略的な回路図であり、 図 9 (b) は SW J CTLの回路図を示し、 図 9 (c) は SWCTLの回路図を示す。
図 10 (a) はメモリブロック選択回路を示す概略的な回路図であり、 図 1 0 (b) はブロックセレクタの回路図を示す。
図 1 1 (a ) はシフ ト信号選択回路を示す概略的な回路図であり、 図 1 1 (b) は信号選択回路を示す。
図 1 2は本発明の第二実施形態のシフト冗長回路を示す概略的なブロック図で あ Ο0
図 1 3 (a) は本発明の第二実施形態の冗長選択用ヒューズ回路を示す概略的 な回路図であり、 図 1 3 (b) はヒューズ回路の回路図を示す。
図 14は本発明の第二実施形態のヒューズデコーダ回路及びシフト制御回路を 示す概略的な回路図である。
図 1 5 ( a ) はシフ ト情報選択回路を示す概略的な回路図であり、 図 1 5 (b) は信号選択回路の回路図を示す。
図 1 6 (a) はシフ ト情報ラッチ回路を示す概略的な回路図であり、 図 1 6 (b) はラッチ回路の回路図を示す。 発明を実施するための最良の形態
(第一実施形態）
以下、 本発明を半導体記憶装置に備えられるシフト冗長回路に具体化した第一 実施形態を図 2〜図 1 1 bに従って説明する。 尚、 本実施形態において、 図 1で 説明した従来と同様な構成部分については同一符号が付されている。
図 2は、 第一実施形態のシフト冗長回路を示す概略的なブロック図である。 シフ ト冗長回路 10は、 欠陥アドレス保持回路 1 1、 ヒューズ信号発生回路 1 2、 冗長選択用ヒューズ回路 1 3 (冗長選択信号発生回路） 、· ヒューズ信号増幅 回路 14、 ヒューズデコーダ回路 1 5、 シフト制御回路 1 6、 シフト信号選択回 路 17、 メモリブロック選択回路 1 8、 アドレスデコーダ 1 9及ぴ選択ドライバ 20を含む。 メモリセルアレイ ARは、 第一実施形態では例えば 4つのメモリブロック BLK0〜BLK3で構成され、 各メモリブロック BLK0〜BLK3は、 ブロックアドレス信 号 raO ， ral により選択される。
ここで、 各メモリブロック BLK0〜BLK3 は、 排他制御されるメモリブロック (例えばロウブロックやコラムブロック等） 同士、 あるいは排他制御されないメ モリブロック （例えばバンク等） 同士の何れであっても構わない。 本実施形態で は、 各メモリブロック BLK0〜BLK3 をロウブロックとしたフレキシブル冗長 （コ ラム冗長ともいう） について説明する。
このメモリセルアレイ A Rに対して、 各メモリブロック BLK0〜BLK3 に共通な 4本のコラム選択線 clO 〜cl3 と 1本の冗長コラム選択線 rcl とが設けられて いる。 また、 4本のコラム選択線 G10 〜C13 に対して、 それぞれデコード選択 線としての 4本のプリコラム選択線 pcl0〜pcl3が設けられている。
プリコラム選択線 pcl0〜pcl3は、 コラムア ドレス信号 caO , cal に基づいて、 アドレスデコーダ 1 9により選択される。 図 3 (a) に示すように、 ア ドレスデ コーダ 1 9は、 それぞれコラムァドレスデコーダとしての CADE C 1 9 a〜l 9 dを備える。 各 CADEC 1 9 a〜1 9 dは、 図 3 (b) に示すように、 NA ND回路 21及びィンバータ回路 22を備える。
コラムアドレス信号 caO ， cal は、 インバータ回路 2 3, 24及びインパー タ回路 25， 26によって相捕ィヒされ、 それぞれア ドレス信号 caOx, caOz 及び アドレス信号 calx, calz として生成される。 そして、 これらの各 CADEC 1 9 a〜 1 9 dにより各ア ドレス信号 caOx， caOz, calx, calz がデコードされて、 4本のプリコラム選択線 pcl0〜pcl3のうち何れか 1本が選択される。
プリコラム選択線 Pcl0〜pcl3 は、 選択ドライバ 20に設けられているスイツ チ回路としての選択線スィッチ RSW , SWO 〜SW3 によって、 コラム選択線 clO 〜cl3 と、 各コラム選択線 clO 〜cl3 に隣接したビット位置における冗長コラ ム選択線 rcl 及びコラム選択線 clO 〜cl2 との間で切替え接続される。 尚、 選 択線スィッチ RSW は冗長コラム選択線 rcl に対応して設けられた冗長選択線ス ィツチである。 詳しくは、 選択線スィッチ RSW ， SWO 〜SW3 には、 後述するシフト信号選択 回路 1 7から、 スィツチ切替えのためのそれぞれ対応するシフト信号 sclj, scl0〜scl3が入力される。 各プリコラム選択線 pcl0〜pcl3は、 それぞれ対応す るシフト信号 scl0〜scl3が入力される選択線スィツチ SWO 〜SW3 によって、 コ ラム選択線 clO 〜cl3 と、 冗長コラム選択線 rcl 及びコラム'選択線 clO 〜cl2 との間で切替え接続される。
第一実施形態では、 選択線スィッチ SWO 〜SW3 にそれぞれ Lレベルのシフ ト 信号 scl0〜scl3が入力される場合は、 各プリコラム選択線 pcl0〜pcl3は、 コラ ム選択線 clO 〜cl3 に接続される。 また、 選択線スィッチ SWO 〜SW3 にそれぞ れ Hレベルのシフト信号 scl0〜scl3 が入力される場合は、 各プリコラム選択線 pcl0〜pcl3は、 冗長コラム選択線 rcl 及ぴコラム選択線 clO '〜cl2 に接続され る。
そして、 プリコラム選択線 pclOが冗長コラム選択線 rcl に接続されない場合 には、 Lレベルのシフト信号 scljが入力される選択線スィツチ RSW によって、 冗長コラム選択線 rcl が低電位電源 V s s (例えば接地電位） にクランプされ る。
欠陥アドレス保持回路 1 1には、 各メモリブロック BLK0〜BLK3 のメモリセル に欠陥がある場合、 そのメモリセルを選択するァドレスが欠陥ァドレスとして保 持される。 ここでは、 例えば、 図 2に示すように、 メモリプロック BLK1 に第 1 の欠陥を持つメモリセルが存在し、 メモリブロック BLK2 'に第 2の欠陥を持つメ モリセルが存在する場合を想定する。
図 4 ( a ) は、 欠陥アドレス保持回路 1 1を示す概略的な回路図である。
図 4 ( a ) に示すように、 欠陥アドレス保持回路 1 1には、 第 1の欠陥に対応 した第 1の欠陥アドレスを保持するヒューズ回路 （F C ) 3 1 , 3 2と、 第 2の 欠陥に対応した第 2の欠陥アドレスを保持するヒューズ回路 （F C ) 3 3， 3 4 とが備えられている。 具体的には、 ヒューズ回路 3 1 , 3 2は、 第 1の欠陥アド レスを示すアドレス信号 faO , fal をそれぞれ保持し、 ヒューズ回路 3 3 , 3 4は、 第 2の欠陥ア ドレスを示すアドレス信号 fbO , fbl をそれぞれ保持する。 図 4 (b) に示すように、 各ヒューズ回路 3 1〜34は、 pチャネル MOS ト ランジスタ （以下、 pMOS トランジスタ） Tp l、 ηチャネル MOS トランジ スタ （以下、 nMOSトランジスタ） Tn l, Tn 2、 ヒューズ h i及ぴインバ ータ回路 35〜37を備える。
各ヒューズ回路 3 1〜 34は、 スタート信号 sttx が Hレべノレの時、 Lレべノレ のアドレス信号 0 ， fal ， fbO ， fbl (OUT ) をそれぞれ出力する。 その後、 スタート信号 sttx が Lレベルになった時、 ヒューズ h 1が切断されていれば、 Hレベルのアドレス信号 faO ， fal , fbO , fbl (OUT ) を出力し、 ヒューズ h 1が未切断の場合には、 Lレベルのァ ドレス信号 faO ， fal ， fbO ， fbl (OUT ) を出力する。
第一実施形態では、 第 1の欠陥アドレスに対応して、 ヒューズ回路 3 1から L レベルのア ドレス信号 faO が出力され、 ヒューズ回路 3 2から Hレベルのアド レス信号 fal が出力される。 また、 第 2の欠陥アドレスに対応して、 ヒューズ 回路 3 3から Hレベルのァドレス信号 fbO が出力され、 ヒューズ回路 34から Lレベルのアドレス信号 fbl が出力される。
この欠陥ァドレス保持回路 1 1から出力される各ァドレス信号 faO ， fal ， fbO， fbl はヒューズ信号発生回路 1 2によって相補化され、 それぞれヒューズ 信号 faOx, faOz, falx, falz, fbOx, fbOz, fblx, ： fblzとして生成される。
図 5 (a) は、 ヒューズ信号発生回路 1 2を示す概略的な回路図である。
図 5 (a) に示すように、 ヒューズ信号発生回路 1 2は、 それぞれヒューズ信 号発生器としての F AGE N 41〜44を備える。 各 FAGEN4：!〜 44は、 図 5 (b) に示すように、 インバータ回路 45， 46を備える。 これらの各 FA GEN4 1〜44は、 それぞれ対応するア ドレス信号 faO ， fal ， fbO ， fbl (INI ) に基づいて、 互いに相補なヒューズ信号 faOx, falx, fbOx, falx (0UT1) とヒューズ信号 faOz, falz, faOz, falz (0UT2) とを生成する。
図 6は、 冗長選択用ヒューズ回路 1 3を示す回路図である。
冗長選択用ヒューズ回路 1 3は、 メモリプロック BLK1 にある第 1の欠陥に対 応した第 1の冗長選択信号 faj を保持するヒューズ回路 （FC) 5 1と、 メモ リプロック BLK2にある第 2の欠陥に対応した第 2の冗長選択信号 fbj を保持す るヒューズ回路 （FC) 5 2とを備えている。
各ヒューズ回路 51, 5 2は、 上述した図 4 (b) と同様な構成であり、 Hレ ベルのスタート信号 sttx に基づいて、 第 1及ぴ第 2の冗長選択信号 faj , fbj をそれぞれアクティブ （Hレベル） にする。
この冗長選択用ヒューズ回路 1 3から出力される各冗長選択信号 faj ， fbj はヒューズ信号増幅回路 1 4によって増幅され、 それぞれヒューズ信号 cfaj， cfbjとして生成される。
図 7 (a) は、 ヒューズ信号増幅回路 14を示す概略的な回路図である。
図 7 (a) に示すように、 ヒューズ信号増幅回路 14は、 それぞれヒューズ信 号増幅器としての FA J GEN6 1, 62を備える。 各 FA J GEN 6 1， 62 は、 図 7 (b) に示すように、 インバータ回路 63 , 64を備える。 これらの各 F A J G E N 6 1 , 6 2は、 それぞれ対応する冗長選択信号 faj ， fbj
(INI ) をインバータ回路 6 3， 6 4を介して増幅してヒューズ信号 cfaj， cfbj (OUT ) を生成する。
ヒューズデコーダ回路 1 5は、 ヒューズ信号発生回路 1 2から出力されるヒュ ーズ信号 faox, faOz, falx, falz, fbOx, fbOz, fblx, fblz とヒューズ信号増 幅回路 14から出力されるヒューズ信号 cfaj, cfbj をデコードしてそれぞれデ コード信号 cfa0， cfbO, cfal, cfbl, cfa2, cfb2, cfa3, cfb3を生成する。 図 8 (a) は、 ヒューズデコーダ回路 1 5を示す概略的な回路図である。
図 8 (a) に示すように、 ヒューズデコーダ回路 1 5は、 それぞれヒューズデ コーダとしての FADEC 71〜78を備える。 各 F AD E C 71〜 78は、 図 8 (b) に示すように、 NAND回路 81、 インパータ回路 82及ぴ NOR回路 83を備える。
FADEC 7 1, 73, 75, 77は、 上記第 1の欠陥アドレスをデコードす る回路である。 詳しくは、 FADEC 71, 73， 75, 77は、 ヒューズ信号 faOx, faOz の何れか一方 （IN1 ) と、 ヒューズ信号 falx， falz の何れか一方 (IN2 ) と、 ヒューズ信号 cfaj (IN3 ) とに基づいてデコードを行い、 それぞ れデコード信号 Cfa0〜cfa3 (OUT ) を出力する。
また、 FADEC 72, 74, 76, 78は、 上記第 2の欠陥アドレスをデコ ードする回路である。 詳しくは、 FADEC 72, 74， 76, 78は、 ヒユー ズ信号 fbOx, fbOzの何れか一方 （IN1 ) と、 ヒューズ信号 fblx, fblzの何れか —方 （IN2 ) と、 ヒューズ信号 cfbj (IN3 ) とに基づいてデコードを行い、 そ れぞれデコード信号 cfb0〜cfb3 (OUT ) を生成する。
尚、 上述した図 8 (b) に示す各 FADEC 7 1〜78は、 図 8 ( c ) に示す ように、 3入力の NAND回路 84とインバータ回路 85とを備える構成に変更 してもよい。
図 9 (a) は、 シフト制御回路 16を示す概略的な回路図である。
シフ ト制御回路 1 6は、 第 1の欠陥を持つメモリブロック BLK1 に対して設け られる第 1のシフ ト制御回路 9 1 aと、 第 2の欠陥を持つメモリブロック BLK2 に対して設けられる第 2のシフト制御回路 9.1 bとを備えている。
図 9 (a) に示すように、 第 1のシフト制御回路 9 1 aは、 第 1スィッチ制御 回路としての SWJ CTL 92 aと、 第 2スィツチ制御回路としての複数の SW CTL 93 a, 94 a, 95 a, 96 aを備えている。
SWJ CTL 92 aは、 図 9 (b) に示すように、 インパータ回路 9 7, 98 を備え、 ヒューズ信号増幅回路 14から入力するヒューズ信号 cfaj (INI ) に 基づいて、 第 1シフ ト信号 saj (0UT1) 、 及ぴ SWCTL 9 3 aの出力を制御 する制御信号 （0UT2) を生成する。
SWCTL 93 aは、 図 9 (c) に示すように、 N O R回路 99及ぴインパー タ回路 1 00, 1 0 1を備え、 上記 SW J CT L 9 2 aから入力する制御信号 (IN2 ) に基づいて第 1シフ ト信号 saO (0UT1) を生成する。 また、 この SW C T L 9 3 aは、 ヒユーズデコーダ回路 1 5から入力するデコード信号 cfaO (INI ) と上記 SWJ CTL 92 aから入力する制御信号 （IN2 ) とに基づいて、 SWCTL 94 aの出力を制御する制御信号 （0UT2) を生成する。 尚、 SWCT L 94 a , 95 a, 96 aは、 S WC T L 93 aと同様に構成され、 それぞれ第 1シフ ト信号 sal ， sa2 , sa3 を生成する。 第 2のシフト制御回路 9 1 bは、 第 1スィツチ制御回路としての SW J CTL 92 bと、 第 2スィッチ制御回路としての複数の SWCTL 93 b, 94 b, 9 5 b, 96 bを備えている。
SWJ CTL 92 bは、 図 9 (b) に示す S W J C T L 92 aと同様な構成で あり、 第 2シフ ト信号 sbj を生成する。 また、 SWCTL 9 3 b, 94 b, 9 5 b, 96 bは、 図 9 ( c ) に示す SWCTL 93 a, 94 a, 95 a, 96 a と同様な構成であり、 それぞれ第 2シフト信号 sbO ， sbl , sb2 ， sb3 を生成 する。
次に、 シフ ト信号選択回路 1 7及ぴメモリブロック選択回路 1 8を説明する。 シフ ト信号選択回路 1 7には、 第 1シフト信号 saj , saO , sal , sa2 , sa3 と、 第 2シフ ト信号 sbj , sbO , sbl ， sb2 ， sb3 と、 メモリプロック選択回 路 18からのメモリブ口ック選択信号 baO ， balとが入力される。
図ュ 0 (a) に示すように、 メモリブロック選択回路 1 8は、 第 1の欠陥を持 つメモリプロック BLK1 に対して設けられる第 1のブロックセレクタ 1 1 1と、 第 2の欠陥を持つメモリブロック BLK2 に対して設けられる第 2のブロックセレ クタ 1 12とを備えている。
第 1のプロックセレクタ 1 1 1は、 ブロックァドレス信号 raO , ral によつ てメモリブロック BLK1 が選択される場合に、 ヒューズ回路 （FC) 1 1 3 a〜 1 1 3 dに保持されているブロック選択情報 fba0〜fba3 に基づいて、 メモリブ ロック選択信号 baO をアクティブ （Hレベル） にする。
詳しくは、 図 10 (b) に示すように、 第 1のブロックセレクタ 1 1 1は、 ィ ンパータ回路 1 14， 1 1 5と NOR回路 1 1 6〜1 1 9と N AND回路 1 20 〜： 1 24とを備える。 プロックァドレス信号 raO , ral は NOR回路 1 1 6〜 1 19によってデコードされ、 そのデコード結果は NAND回路 1 20〜 1 23 の一方の入力端子に入力される。 NAND回路 1 20〜1 23の他方の入力端子 には、 プロック選択情報 fba0〜fba3 が入力される。 そして、 NAND回路 1 2 4は、 各 NAND回路 1 20〜123の出力信号を論理合成してメモリプロック 選択信号 baO を出力する。 この構成において、 例えば、 Hレベルのブロックアドレス信号 raO と Lレべ ルのブ口ックァドレス信号 ral とによってメモリブ口ック BLK1が選択される場 合、 ブロックセレクタ 1 1 1は、 Hレベルのブロック選択情報 fbal に基づいて Hレベルのメモリプロック選択信号 baO を出力する。
第 2のブロックセレクタ 1 1 2は、 プロックアドレス信号 raO ， ral' によつ てメモリブロック BLK2 が選択される場合に、 ヒューズ回路 （FC) 1 25 a〜 1 25 dに保持されているブロック選択情報 fbb0〜fbb3 に基づいて、 メモリブ ロック選択信号 bal をアクティブ （Hレベル） にする。 尚、 第 2のブロックセ レクタ 1 1 2は、 図 1 0 (b) に示す第 1のプロックセレクタ 1 1 1の構成と同 様であるため、 ここでは詳細な説明を省略する。
図 1 1 (a) は、 シフ ト信号選択回路 1 7を示す概略的な回路図である。
シフト信号選択回路 1 7は信号選択回路 1 3 1〜 1 35を備える。 各信号選択 回路 1 31〜 1 35は、 図 1 1 (b) に示すように、 転送ゲート 1 36〜： 1 38- インバータ回路 1 39〜： 141及ぴ NOR回路 142を備える。
この構成において、 各信号選択回路 1 3 1〜1 3 5は、 Hレベルのメモリプロ ック選択信号 baO が入力されるとき、 第 1シフ ト信号 saj ， saO 〜 sa3 (INA ) をそれぞれシフト信号 sclj， scl0〜scl3 (OUT ) として出力する。 即 ち、 シフ ト信号選択回路 1 7は、 メモリブロック選択信号 baO がアクティブと なるメモリブロック BLK1 の選択時には、 第 1の欠陥に対応した第 1のシフ ト制 御回路 9 1 aから出力される第 1シフト信号 saj , saO 〜sa3 をそれぞれシフ ト信号 sclj, scl0〜scl3として選択する。
また、 各信号選択回路 1 31〜 1 35は、 Hレベルのメモリブ口ック選択信号 bal が入力されるとき、 第 2シフト信号 sbj ， sbO 〜sb3 (INB ) をそれぞれ シフ ト信号 sclj, scl0〜scl3 (OUT ) として出力する。 即ち、 シフ ト信号選択 回路 1 7は、 メモリプロック選択信号 bal がアクティブとなるメモリブ口ック BLK2 の選択時には、 第 2の欠陥に対応した第 2のシフト制御回路 9 1 bから出 力される第 2シフト信号 sbj , sbO 〜sb3 をそれぞれシフト信号 sclj, sclC！〜 scl3として選択する。 また、 各信号選択回路 1 3 1〜 1 3 5は、 それぞれ レベルのメモリブロック 選択信号 baO , bal が入力されるとき、 それぞれシフト信号 sclj， scl0〜scl3 (OUT ) のレベルを低電位電源 V s s (例えば接地電位） にクランプする。 即ち、 シフ ト信号選択回路 1 7は、 メモリブロック BLK1 , BLK2 の何れも選択されてい ない時には、 シフ ト信号 sclj, scl0〜scl3を全て Lレベルに設定する。
次に、 上記のように構成されたシフ ト冗長回路 1 0の動作を説明する。
今、 第 1のシフ ト制御回路 9 1 aは、 メモリブロック BLK1 の第 1の欠陥アド レスに対応した第 1シフト信号 saj , saO 〜sa3 をシフト信号選択回路 1 7に 出力する。 その際、 第 1シフ ト信号 saj , saO 〜sa3 の状態は、 第 1の欠陥ァ ドレス （アドレス信号 0 , fal ) と第 1の冗長選択信号 faj とによって決定 され、 第 1シフト信号 saj ， saO 〜sa2 はそれぞれ Hレベル、 第 1シフ ト信号 sa3 は Lレベルに設定される。
第 2のシフト制御回路 9 1 bは、 メモリブロック BLK2 の第 2の欠陥アドレス に対応した第 2シフ ト信号 sbj , sbO 〜sb3 をシフト信号選択回路 1 7に出力 する。 その際、 第 2シフ ト信号 sbj ， sbO 〜sb3 の状態は、 第 2の欠陥アドレ ス （アドレス信号 fbO , fbl ) と第 2の冗長選択信号 fbj とによって決定され、 この場合、 第 2シフ ト信号 sbj , sbO ， sbl はそれぞれ Hレベル、 第 2シフ ト 信号 sb2 , sb3 はそれぞれ Lレベルに設定される。
この状態において、先ずメモリプロック BLK0 が選択されると、 該メモリプロ ック BLK0には欠陥が無いため、 メモリブロック選択信号 baO , bal はともに L レベルに設定される。 従って、 シフ ト信号選択回路 1 7は、 シフ ト信号 sclj， SC10〜scl3 をそれぞれ接地電位にクランプする （全て Lレベルに設定される） 。
Lレベルのシフ ト信号 sclj, scl0〜scl3 により、 プリ コラム選択線 pcl0〜 pcl3 は、 選択線スィッチ SWO 〜SW3 によってそれぞれコラム選択線 clO 〜cl3 に接続され、 冗長コラム選択線 rcl は、 選択線スィッチ RSW によって接地電位 にクランプされる。
次いで、 メモリプロック BLK1が選択されると、 該メモリブロック BLK1には第 1の欠陥が存在するため、 メモリブロック選択信号 baO は Hレベル、 メモリブ ロック選択信号 bal は Lレベルに設定される。 よって、 シフ ト信号選択回路 1 7は、 第 1のシフト制御回路 9 1 aから出力されている第 1の欠陥ァドレス'に対 応した第 1シフト信号 saj , saO 〜sa3 をそれぞれシフト信号 sclj , sclO〜 scl3 として選択する。 即ち、 シフ ト信号選択回路 1 7は、 Hレ,ベルのシフ ト信 号 sclj, scl0〜scl2と、 Lレベルのシフ ト信号 scl3を出力する。
Hレべノレのシフト信号 sclj, scl0〜scl2及ぴ Lレベルのシフ ト信号 scl3によ り、 プリコラム選択線 pcl0〜pcl2は、 選択線スィッチ SWO 〜SW2 によってそれ ぞれ冗長コラム選択線 rcl 及びコラム選択線 clO 〜cl l に接続され、 プリコラ ム選択線 pcl3は、 選択線スィッチ SW3 によってコラム選択線 cl3 に接続される ( 即ち、 コラム選択線 cl2 は選択されない （プリコラム選択線 pcl2, pcl3 の何れ にも接続されない） 。
次いで、 メモリブロック BLK2が選択されると、 該メモリプロック BLK2には第 2の欠陥が存在するため、 メモリブロック選択信号 baO は Lレベル、 メモリブ ロック選択信号 bal は Hレベルに設定される。 よって、 シフ ト信号選択回路 1 7は、 第 2のシフト制御回路 9 1 bから出力されている第 2の欠陥ァドレスに対 応した第 2シフト信号 sbj , sbO 〜sb3 をそれぞれシフト信号 sclj , scl0〜 scl3 として選択する。 即ち、 シフ ト信号選択回路 1 7は、 それぞれ Hレベルの シフト信号 sclj, sclO, sellと、 それぞれ Lレベルのシフト信号 scl2， scl3を 出力する。
Hレベルのシフト信号 sclj, sclO, sel l 及び Lレべノレのシフ ト信号 scl2, scl3により、 プリコラム選択線 pclO, pel lは、 選択線スィッチ SWO , SW1 によ つてそれぞれ冗長コラム選択線 rcl 及ぴコラム選択線 clO に接続され、 プリコ ラム選択線 pcl2, pcl3は、 選択線スィッチ SW2 ， SW3 によってそれぞれコラム 選択線 cl2 , cl3 に接続される。 即ち、 コラム選択線 cl l は選択されない （プ リコラム選択線 pell, pcl2の何れにも接続されない） 。
次いで、 メモリブロック BLK3が選択されると、 該メモリブロック BLK3には欠 陥が無いため、 上述したメモリプロック BLK0 の選択時と同様、 シフ ト信号選択 回路 1 7は、 シフト信号 sclj, scl0〜scl3 をそれぞれ接地電位にクランプする (全て Lレベルに設定する） 。
Lレベルのシフト信号 sclj， scl0〜scl3 により、 プリコラム選択線 pcl0〜 pcl3 は、 選択線スィッチ SWO 〜SW3 によってそれぞれコラム選択線 clO 〜cl3 に接続され、 冗長コラム選択線 rcl は、 選択線スィッチ RSW によって接地電位 にクランプされる。
このようなシフト冗長回路 1 0では、 各メモリブロック BLK0〜BLK3 の選択に 先立って、 第 1及ぴ第 2のシフト制御回路 9 1 a , 9 1 bにそれぞれ第 1シフト 信号 saj , saO 〜sa3 の状態及ぴ第 2シフト信号 sbj ， sbO 〜sb3 の状態を確 定させておくことができる。
従って、 各メモリブロック BLK0〜BLK3 の切替え時には、 シフト信号選択回路 1 7によって、 第 1シフト信号 saj ， saO 〜sa3 、 -第 2シフト信号 sbj ， sbO 〜sb3 及ぴ低電位電源 V s s (接地電位にクランプ） のうち何れかをシフト信号 sclj, scl0〜scl3 として選択することで、 選択線スィッチ RSW ， SW0 〜SW3 を 切替え制御して欠陥を冗長により救済することができる。 つまり、 各メモリプロ ック BLK0〜BLK3 の選択時に、 シフト制御回路 1 6を動作させずに選択線スイツ チ RSW , SW0 〜SW3 を切替え制御することが可能である。
以上記述したように、 第一実施形態によれば、 以下の効果を奏する。
( 1 ) 第 1の欠陥を持つメモリブロック BLK1 に対応する第 1のシフト制御回 路 9 1 aにより第 1シフト信号 saj , saO 〜sa3の状態が予め確定され、 第 2の 欠陥を持つメモリブロック BLK2 に対応する第 2のシフト制御回路 9 1 により 第 2シフト信号 sbj , sbO 〜sb3の状態が予め確定される。 このような構成によ り、 各メモリブロック BLK0〜BLK3 の選択時に、 シフト制御回路 1 6を動作させ ずに、 選択線スィッチ RSW , SW0 〜SW3 を切替え制御することができる。 従つ て、 シフト制御回路 1 6での動作電流を低減して、 メモリブロック BLK0〜BLK3 の切替え動作に係る消費電流を低減することができる。
( 2 ) 各メモリブロック BLK0〜BLK3 の切替え時において、 冗長選択用ヒユー ズ回路 1 3、 ヒューズ信号増幅回路 1 4、 又はヒューズデコーダ回路 1 5等にお ける動作電流も低減することができる。 (3) 各メモリブロック BLK0〜BLK3 の切替え時に、 選択線スィッチ RSW ， SWO 〜SW3 を切替え制御するシフト信号 sclj， SC10〜scl3 は、 予め状態が確定 されている第 1シフ ト信号 saj ， saO 〜sa3 、 第 2シフ ト信号 sbj , sbO 〜sb3 及び低電位電源 V s s (接地電位にクランプする） のうち何れかに選択される。 これにより、 選択線スィッチ RSW , SWO 〜SW3 の切替え時間を短縮して、 各メ モリブロック BLK0〜BLK3の切替え動作を高速化することができる。
(第二実施形態） ·
以下、 本発明を具体化した第二実施形態を図 1 2〜図 1 6 bに従って説明する。 尚、 第二実施形態では、 第一実施形態と同様にメモリセルアレイ ARが 4つのメ モリブロック BLK0〜BLK3で構成され、 メモリプロック BLK1に第 1の欠陥が存在 し、 メモリブロック BLK2に第 2の欠陥が存在する場合を想定して説明する。
図 1 2は、 第二実施形態のシフト冗長回路を示す概略的なブロック図である。 このシフト冗長回路 1 50は、 第一実施形態のシフト冗長回路 1 0において、 冗長選択用ヒューズ回路 1 3、 ヒューズデコーダ回路 1 5及びシフト制御回路 1 6の構成を一部変更し、 シフト情報選択回路 1 54及びシフト情報ラッチ回路 1 55を新たに追加した構成である。 従って、 第一実施形態と同様な構成部分には 同一符号を付してその詳細な説明を一部省略する。
図 1 3 (a) は、 第二実施形態の冗長選択用ヒューズ回路 1 5 1を示す概略的 な回路図である。
図 13 (a) に示すように、 冗長選択用ヒューズ回路 1 5 1は、 メモリプロッ ク BLK1にある第 1の欠陥に対応した第 1の冗長選択信号 faj を保持するヒユー ズ回路 （J FC) 1 6 1と、 メモリブロック BLK2 にある第 2の欠陥に対応した 第 2の冗長選択信号 fbj を保持するヒューズ回路 （ J FC) 1 6 2とを備えて いる。
図 13 (b) に示すように、 各ヒユーズ回路 16 1， 1 62は、 pMO トラ ンジスタ Tp 2、 nMO S トランジスタ Τ η 3 , Τη 4、 ヒューズ h 2及ぴイン パータ回路 1 63, 1 64及ぴ NAND回路 1 65を備える。 各ヒューズ回路 1 6 1， 1 62は、 Hレベルのスタート信号 sttx と、 それぞれ対応する Hレベル のセット信号 seta， setb (IN) とに基づいて、 第 1及び第 2の冗長選択信号 faj , fbj (OUT ) をそれぞれアクティブ （Hレベル） にする。
この冗長選択用ヒューズ回路 1 5 1から出力される各冗長選択信号 faj ， fbj は、 第一実施形態と同様、 ヒューズ信号増幅回路 1 4によって増幅され、 それぞ れヒューズ信号 cfaj, cfbjとして生成される。
図 14は、 第二実施形態のヒューズデコーダ回路 1 5 2及ぴシフト制御回路 1 53を示す回路図である。
ヒューズデコーダ回路 1 52は、 それぞれヒューズデコーダとしての FADE C 1 7 1〜1 78と、 それぞれ論理合成回路としての OR回路 1 8 1〜18 5と を備えている。 各 FADEC 1 71〜1 78は、 第一実施形態のヒューズデコー ダ回路 15に備えられる FADEC 71~78 (図 8 a〜 c参照） と同様な構成 である。 .
OR回路 1 8 1は、 ヒユーズ信号増幅回路 1 4からのヒユーズ信号 Cfaj, cfbj を論理合成してデコード信号 cfj を生成する。 OR回路 1 82は、 FAD EC 1 71， 1 72からのデコード信号 cfa0， cfbO を論理合成してデコード信 号 cfO を生成する。 OR回路 1 83は、 FAD EC 1 7 3, 1 74からのデコ ード信号 cfal, cfblを論理合成してデコード信号 cfl を生成する。 OR回路 1 84は、 FADEC 1 7 5， 1 76からのデコード信号 cfa2, cfb2 を論理合成 してデコード信号 Cf2 を生成する。 OR回路 1 85は、 FADEC 1 77, 1 78からのデコード信号 cfa3, cfb3を論理合成してデコード信号 cf3 を生成す る。
このように構成されるヒューズデコーダ回路 1 5 2は、 上記セッ ト信号 seta に基づいて冗長選択用ヒューズ回路 1 5 1から第 1の冗長選択信号 faj が出力 されるとき、 第 1の欠陥アドレスをデコードした結果をデコード信号 cfj ， cfO 〜cf3 として出力する。
また、 ヒューズデコーダ回路 1 52は、 セット信号 setb に基づいて冗長選択 用ヒューズ回路 1 5 1から第 2の冗長選択信号 fbj が出力されるとき、 第 2の 欠陥アドレスをデコードした結果をデコード信号 cfj , cfO 〜cf3 として出力 する。
シフト制御回路 1 53は、 第 1スィツチ制御回路としての SW J CT L 1 9 1 と、 それぞれ第 2スィツチ制御回路としての SWCTL 1 92〜1 95を備えて いる。 尚、 このシフ ト制御回路 1 53は、 第一実施形態の第 1のシフト制御回路 9 1 aや第 2のシフ ト制御回路 9 1 b (図 9 a〜c参照） と同様な構成である。 即ち、 本実施形態のシフト制御回路 1 53は、 上記ヒューズデコーダ回路 1 5 2から出力されるデコード信号 cfj , cfO 〜cf3 に基づいて、 それぞれ対応す る SWJ CTL 1 9 1 , SWC.T L 1 9 2〜； 1 9 5によりシフ ト情報 sj， s0〜 s3を生成する。
図 15 (a) は、 シフ ト情報選択回路 1 54を示す概略的な回路図である。 図 15 (a) に示すように、 シフト情報選択回路 1 54は信号選択回路 201 〜205を備える。 各信号選択回路 20 1〜 205は、 図 1 5 (b) に示すよう に、 転送ゲート 206， 207及ぴインパータ回路 208, 209を備える。 各 信号選択回路 201〜205には、 上記各セット信号 seta, setb と、 上記シフ ト制御回路 1 5 3からのそれぞれ対応するシフト情報 sj, s0〜s3 (IN) が入力 される。
この構成において、 各信号選択回路 20 1〜205·は、 セット信号 seta がァ クティブ （Hレベル） となる第 1の冗長選択信号 faj の発生時に、 第 1の欠陥 アドレスに対応したシフ ト情報 sj, S0〜s3 (IN) を、 それぞれラッチ情報 laj , laO 〜： La3 (0UTA) として出力する。
また、 各信号選択回路 201〜205は、 セット信号 setb がァクティ.ブ （H レベル） となる第 2の冗長選択信号 fbj の発生時に、 第 2の欠陥アドレスに対 応したシフ ト情報 sj, s0〜s3 (IN) を、 それぞれラッチ情報 lbj , lbO 〜lb3 (0UTB) として出力する。
図 16 (a) は、 シフ ト情報ラッチ回路 1 55を示す概略的な回路図である。 図 16 (a) に示すように、 シフト情報ラッチ回路 1 55はラッチ回路 21 1 〜220を備える。 各ラッチ回路 2 1 1〜220は、 図 1 6 (b) に示すように、 インパ^"タ回路 221, 222及ぴ NOR回路 223を備える。 ここで、 ラッチ回路 2 1 1 , 2 1 3, 2 1 5, 2 1 7, 2 1 9は、 各信号選択 回路 2 0 1〜2 0 5から出力される第 1の欠陥ァドレスに対応したラッチ情報 la , laO 〜la3 (IN) をラッチし、 それぞれ第 1シフト信号 saj ， saO 〜sa3 として出力する。
また、 ラッチ回路 2 1 2， 2 1 4, 2 1 6, 2 1 8, 2 2 0は、 各信号選択回 路 2 0 1〜2 0 5から出力される第 2の欠陥ァドレスに対応したラッチ情報 lbj ， lbO 〜lb3 (IN) をラッチし、 それぞれ第 2シフ ト信号 sbj ， sbO 〜sb3 として出力する。 各ラッチ回路 2 1 1〜2 2 0は、 Hレベルのリセッ ト信号 rst によってリセットされる。 ラッチ回路 2 1 2, 2 1 4, 2 1 6, 2 1 8， 2 2 0 のリセット時には、 上記各信号選択回路 20 1〜2 0 5に入力されるセット信号 seta, setb がともに非アクティブ （Lレベル） であり、 各信号選択回路 2 0 1 〜2 0 5の出力が切断される。
次に、 上記のように構成されるシフ ト冗長回路 1 5 0の動作を説明する。
今、 アクティブな （Hレベルの） セット信号 seta が生成されると、 冗長選択 用ヒューズ回路 1 5 1から Hレベルの第 1の冗長選択信号 faj が出力される。 Hレベルのセッ ト信号 seta より、 シフト情報選択回路 1 54は、 シフ ト制御回 路 1 5 3から出力される第 1の欠陥アドレスに対応したシフ ト情報 sj, s0〜s3 を、 それぞれラッチ情報 laj , laO 〜la3 として出力する。 そして、 シフ ト情 報ラッチ回路 1 5 5は、 それらラッチ情報 laj ， laO 〜la3をラッチして第 1シ フト信号 saj , saO 〜sa3 をシフト信号選択回路 1 7に出力する。
その際、 第 1シフ ト信号 saj , saO 〜sa3 の状態は、 第 1の欠陥ア ドレス (アドレス信号 faO , fal ) と第 1の冗長選択信号 faj とによって決定され、 この場合、 第 1シフ ト信号 saj ， saO 〜sa2 はそれぞれ Hレベル、 第 1シフト 信号 sa3 は Lレベルに設定される。
まナこ、 アクティブな （Hレベルの） セッ ト信号 setb が生成されると、 冗長選 択用ヒューズ回路 1 5 1から Hレベルの第 2の冗長選択信号 fbj が出力される。 Hレベルのセット信号 setb により、 シフト情報選択回路 1 54は、 シフト制御 回路 1 5 3から出力される第 2の欠陥ア ドレスに対応したシフ ト情報 sj, s0〜 s3 を、 それぞれラッチ情報 lbj , lbO 〜lb3 として出力する。 そして、 シフト 情報ラッチ回路 1 5 5は、 それらラッチ情報 lbj , lbO 〜； lb3をラッチして第 2 シフ ト信号 sbj , sbO〜sb3 をシフト信号選択回路 1 7に出力する。
その際、 第 2シフ ト信号 sbj ， sbO 〜sb3 の状態は、 第 2の欠陥ア ドレス (アドレス信号 fbO , fbl ) と第 2の冗長選択信号 fbj とによって決定され、 この場合、 第 2シフト信号 sbj ， sbO , sbl は Hレベル、 第 2シフ ト信号 sb2 , sb3 は Lレベルに設定される。
この状態において、 先ずメモリブロック BLK0 が選択されると、 該メモリプロ ック BLK0には欠陥が無いため、 メモリプロック選択信号 baO ， bal はともに L レベルに設定される。 従って、 シフ ト信号選択回路 1 7は、 シフ ト信号 sclj， SC10〜scl3を接地電位にクランプする （全て Lレベルに設定する） 。
Lレベルのシフト信号 scl j , scl0〜scl3 により、 プリ コラム選択 #泉 pcl0〜 pcl3 は、 選択線スィッチ SWO〜SW3 によってそれぞれコラム選択線 clO〜cl3 に接続され、 冗長コラム選択線 rcl は、 選択線スィッチ RSW によって接地電位 にクランプされる。
次いで、 メモリプロック BLK1が選択されると、 該メモリブロック BLK1には第 1の欠陥が存在するため、 メモリブロック選択信号 baO は Hレベル、 メモリブ ロック選択信号 bal は Lレベルに設定される。 従って、 シフ ト信号選択回路 1 7は、 ラッチ回路 2 1 1， 2 1 3 , 2 1 5， 2 1 7 , 2 1 9から出力されている 第 1の欠陥アドレスに対応した第 1シフ ト信号 saj ， saO〜sa3 をそれぞれシ フ ト信号 sclj, scl0〜scl3 として選択する。 即ち、 シフト信号選択回路 1 7は、 Hレべノレのシフト信号 sclj, scl0〜scl2と、 Lレべノレのシフ ト信号 scl3を出力 する。
Hレベルのシフト信号 sclj, scl0〜scl2及び Lレベルのシフト信号 scl3によ り、 プリコラム選択線 pcl0〜pcl2は、 選択線スィッチ SWO〜SW2 によってそれ ぞれ冗長コラム選択線 rcl 及ぴコラム選択線 clO〜cl l に接続され、 プリコラ ム選択線 pcl3は、 選択線スィッチ SW3 によってコラム選択線 cl3 に接続される。 即ち、 コラム選択線 cl2 は選択されない （プリコラム選択線 pcl2, pcl3の何れ にも接続されない） 。
次いで、 メモリブロック BLK2が選択されると、 該メモリブロック BLK2には第 2の欠陥が存在するため、 メモリブロック選択信号 baO は Lレベル、 メモリブ ロック選択信号 bal は Hレベルに設定される。 従って、 シフ ト信号選択回路 1 7は、 ラッチ回路 2 1 2 , 2 1 4 , 2 1 6 , 2 1 8 , 2 2 0から出力されている 第 2の欠陥アドレスに対応した第 2シフ ト信号 sbj ， sbO 〜sb3 をそれぞれシ フト信号 sclj, scl0〜scl3 として選択する。 即ち、 シフト信号選択回路 1 7は. Hレべノレのシフト信号 sclj， sclO, sell と、 Lレべノレのシフ ト信号 scl2, scl3 を出力する。 ·
Hレベルのシフ ト信号 sclj , sclO, sell 及び Lレベルのシフト信号 scl2， scl3により、 プリコラム選択線 pcl0， pel lは、 選択線スィッチ SW0 , SW1 によ つてそれぞれ冗長コラム選択線 rcl 及ぴコラム選択線 clO に接続され、 プリコ ラム選択線 pcl2， pcl3は、 選択線スィッチ SW2 , SW3 によってそれぞれ ラム 選択線 cl2 ， cl3 に接続される。 即ち、 コラム選択線 cl l は選択されない （プ リコラム選択線 pell, pcl2の何れにも接続されない） 。
次いで、 メモリブロック BLK3が選択されると、 該メモリブロック BLK3には欠 陥が無いため、 上述したメモリブロック BLK0 の選択時と同様、 シフ ト信号選択 回路 1 7は、 シフト信号 sclj， scl0〜scl3 を接地電位にクランプする （全て L レベルに設定する） 。
Lレベルのシフト信号 sclj , scl0〜scl3 により、 プリ コラム選択線 pcl0〜 pcl3 は、 選択線スィッチ STO〜SW3 によってそれぞれコラム選択線 clO〜cl3 に接続され、 冗長コラム選択線 rcl は、 選択線スィッチ RSW によって接地電位 にクランプされる。
このようなシフ ト冗長回路 1 5 0では、 第一実施形態と同様、 各メモリプロッ ク BLK0〜BLK3 の選択に先立って、 第 1シフト信号 saj , saO〜sa3 の状態及び 第 2シフ ト信号 sbj , sbO〜sb3 の状態が確定され、 シフ ト情報ラッチ回路 1 5 5にラッチされる。
従って、 各メモリプロック BLK0〜BLK3 の切替え時には、 シフ ト信号選択回路 1 7によって、 第 1シフ ト信号 saj , saO 〜sa3 、 第 2シフ ト信号 sbj ， sbO 〜sb3 及び低電位電源 V s s (接地電位にクランプ） のうち何れかをシフ ト信号 sclj, scl0〜scl3 として選択することで、 選択線スィッチ RSW ， SWO 〜SW3 を 切替え制御して欠陥を冗長により救済することができる。 つまり、 メモリプロッ ク BLK0〜BLK3 の各選択時に、 シフト制御回路 1 5 3を動作させずに選択線スィ ツチ RSW ， SWO 〜SW3 を切替え制御することが可能である。
以上記述したように、 第二実施形態によれば、 以下の効果を奏する。
( 1 ) . シフト情報ラッチ回路 1 5 5はセット信号 seta, setb に基づいて、 第 1シフト信号 saj ， saO 〜sa3 、 第 2シフト信号 sbj ， sbO 〜sb3 をラッチす る。 シフト情報ラッチ回路 1 5 5により、 各メモリブロック BLK0〜BLK3 の選択 時に、 シフト制御回路 1 5 3を動作させずに、 選択線スィッチ RSW , SWO 〜SW3 を切替え制御することができる。 従って、 シフト制御回路 1 5 3での動作電流を 低減して、 メモリブロック BLK0〜BLK3 の切替え動作に係る消費電流を低減する ことができる。
( 2 ) 各メモリブロック BLK0〜BLK3 の切替え時において、 冗長選択用ヒユー ズ回路 1 5 1、 ヒューズ信号増幅回路 1 4、 又はヒューズデコーダ回路 1 5 2等 における動作電流も低減することができる。
( 3 ) 各メモリブロック BLK0〜BLK3 の切替え時に、 選択線スィッチ RSW ， SWO 〜SW3.を切替え制御するシフト信号 sclj, scl0〜scl3 は、 予め状態が確定 されている第 1シフ ト信号 saj ， saO 〜sa3 、 第 2シフ ト信号 sbj ， sbO 〜sb3 及ぴ低電位電源 V s s (接地電位にクランプする） のうち何れかに選択される。 これにより、 選択線スィッチ RSW , SWO 〜SW3 の切替え時間を短縮して、 各メ モリブロック BLK0〜BLK3の切替え動作を高速化することができる。
上記各実施形態は、 以下の態様で実施してもよい。
•上記各実施形態は、 コラム選択線 clO 〜cl3 の一方の端に冗長コラム選択 線 rcl が配置される場合において片側方向にシフ ト冗長する方式としたが、 コ ラム選択線 clO 〜cl3 の両方の端にそれぞれ冗長コラム選択線が配置される両 側シフト冗長方式に具体化してもよい。 この両側シフト冗長方式では、 メモリブ ロックに欠陥が 2個所存在する場合にも救済可能である。

Claims

請求の範囲
1 . 各々が複数のメモリブロックに共通に配置された複数の選択線と少なく とも 1本の冗長選択線とを複数のデコード選択線に選択的に接続して、 前記複数 の選択線の各々に関連する欠陥をメモリプロック毎に救済するシフト冗長回路の 制御方法であって、
欠陥個所を示す欠陥ァドレスをデコードしてデコード信号を生成する工程と、 前記デコード信号に基づいて、 前記複数の選択線及び前記少なくとも 1本の冗 長選択線に選択的に接続される前記複数のデコード選択線を決定するシフト信号 を、 欠陥を救済すべきメモリブロック毎に個別に生成する工程と、
メモリブ口ック選択信号に基づいて、 前記欠陥を救済すべく選択されたメモリ ブロックに対応するシフ ト信号を選択する工程と、
その選択されたシフト信号に基づいて、 前記複数のデコード選択線を前記複数 の選択線及ぴ前記少なくとも 1本の冗長選択線に選択的に接続する工程とを備え ることを特徴とするシフト冗長回路の制御方法。
2 . 前記デコード信号を生成する工程は、 冗長選択信号に基づいて前記欠陥 ァドレスをデコードしてデコード信号を生成することを含むことを特徴とする請 求項 1記載のシフト冗長回路の制御方法。
3 . 各々が複数のメモリブ口ックに共通に配置された複数の選択線と少なく とも 1本の冗長選択線とを複数のデコード選択線に選択的に接続して、 前記複数 の選択線の各々に関連する欠陥をメモリブ口ック毎に救済するシフト冗長回路の 制御方法であって、
セット信号に応答して欠陥個所を示す欠陥ァドレスをデコードしてデコード信 号を生成する工程と、
前記デコード信号に基づいて、 前記複数の選択線及び前記少なくとも 1本の冗 長選択線に選択的に接続される前記複数のデコード選択線を決定するシフト信号 を、 欠陥を救済すべきメモリブ口ック毎に個別に生成して保持する工程と、 メモリブロック選択信号に基づいて、 前記欠陥を救済すベく選択されたメモリ ブロックに対応する保持されたシフト信号を選択する工程と、
その選択されたシフト信号に基づいて、 前記複数のデコード選択線を前記複数 の選択線及ぴ前記少なくとも 1本の冗長選択線に選択的に接続する工程とを備え ること特徴とするシフト冗長回路の制御方法。
4 . 前記セット信号に基づいて前記少なくとも 1本の冗長選択線を選択する 冗長選択信号を生成する工程を更に備え、
前記デコード信号を生成する工程は、 前記冗長選択信号に基づいて前記欠陥ァ ドレスをデコードしてデコード信号を生成することを含むことを特徴とする請求 項 3記載のシフト冗長回路の制御方法。
5 . 前記セット信号を欠陥を救済すべきメモリプロックが存在する毎に生成 することを備えることを特徴とする請求項 3又は 4記載のシフト冗長回路の制御 方法。
6 . 前記デコード信号を生成する工程は、 前記欠陥ア ドレスを前記欠陥を救 済すべきメモリプロックが存在する毎にデコードしてデコード信号を生成するこ とを含むことを特徴とする請求項 1乃至 5の何れか一項に記載のシフト冗長回路 の制御方法。
7 . 前記冗長選択信号を生成する工程は、 前記冗長選択信号を前記欠陥を救 済すべきメモリブロックが存在する毎に生成することを含むことを特徴とする請 求項 2、 及ぴ 4乃至 6の何れか一項に記載のシフト冗長回路の制御方法。
8 . 前記メモリプロック選択信号により前記欠陥を救済すべきメモリプロッ クが選択されない場合に、 前記複数のデコード選択線が前記複数の選択線にそれ ぞれ接続されるように前記シフト信号を所定の電源電位にクランプする工程を更 に備えることを特徴とする請求項 1乃至 7の何れか一項に記載のシフト冗長回路 の制御方法。
9 . 前記メモリプロック選択信号を前記欠陥を救済すべきメモリブロック数 に対応して生成する工程を備えることを特徴とする請求項 1乃至 8の何れか一記 載のシフ卜冗長回路の制御方法。
1 0 . ブロックア ドレス信号をデコードした結果と、 前記ブロックアドレス 信号に対応したプロック選択情報とに基づいて前記メモリブ口ック'選択信号を生 成する工程を備えることを特徴とする請求項 1乃至 9の何れか一項に記載のシフ ト冗長回路の制御方法。
1 1 . 各々が複数のメモリブロックに共通に配置された複数の選択線と少な くとも 1本の冗長選択線とを複数のデコード選択線に選択的に接続して、 前記複 数の選択線の各々に関連する欠陥をメモリブロック毎に救済するシフト冗長回路 であって、
欠陥個所を示す欠陥ァドレスと前記冗長選択線を選択するための冗長選択信号 とに基づいて、 前記複数の選択線及ぴ前記少なくとも 1本の冗長選択線に選択的 に接続される前記複数のデコード選択線を決定するシフト信号を、 欠陥を救済す べきメモリブ口ック毎に個別に生成するシフト制御回路と、
前記シフト制御回路に接続され、 メモリブロック選択信号に基づいて、 前記欠 陥を救済すベく選択されたメモリブロックに対応するシフ ト信号を選択するシフ ト信号選択回路と、
前記シフ ト信号選択回路に接続され、 前記シフト信号選択回路により選択され たシフト信号に基づいて、 前記複数のデコード選択線を前記複数の選択線及び前 記少なくとも 1本の冗長選択線に選択的に接続するスィツチ回路と
を備えることを特徴とするシフト冗長回路。
1 2 . 前記シフ ト制御回路は、 欠陥を救済すべきメモリブロック数に対応す る複数のシフト制御回路を含むことを特徴とする請求項 1 1記載のシフト冗長回 路。
1 3 . 各々が複数のメモリブロックに共通に配置された複数の選択線と少な くとも 1本の冗長選択線とを複数のデコード選択線に選択的に接続することによ り前記複数の選択線の各々に関連する欠陥をメモリプロック毎に救済するシフト 冗長回路であって、
欠陥個所を示す欠陥ァドレスと前記冗長選択線を選択するための冗長選択信号 とに基づいて、 前記複数の選択線及ぴ前記少なくとも 1本の冗長選択線に選択的 に接続される複数のデコード選択線を決定するシフト信号を生成するシフト制御 回路と、
前記シフ ト制御回路に接続され、 セッ ト信号に基づいて、 前記シフト制御回路 により選択されたシフト信号を欠陥を救済すべきメモリブ口ック毎に出力するシ フト情報選択回路と、
前記シフト情報選択回路に接続され、 前記シフト情報選択回路から出力された シフト信号をラッチするシフト情報ラッチ回路と、
情報ラッチ回路に接続され、 メモリブロック選択信号に基づいて、 前記欠陥を 救済すベく選択されたメモリプロックに対応し、 かつ前記シフ ト情報ラッチ回路 にラッチされているシフト信号を選択するシフト信号選択回路と、
前記シフト信号選択回路に接続され、 前記シフト信号選択回路により選択され たシフト信号に基づいて、 複数のデコード選択線を前記複数の選択線及ぴ前記少 なくとも 1本の冗長選択線に選択的に接続するスィッチ回路と
を備えることを特徴とするシフト冗長回路。
1 4 . 前記欠陥ァドレスを前記欠陥を救済すべきメモリブ口ック毎に保持す る欠陥ァドレス保持回路と、 前記冗長選択信号を前記欠陥を救済すべきメモリプロック毎に保持する冗長選 択信号発生回路とを更に備えることを特徴とする請求項 1 1乃至 1 3の何れか一 項に記載のシフト冗長回路。
1 5 . 前記シフト制御回路に接続され、 前記冗長選択信号に基づいて前記欠 陥ァドレスをデコードし、 前記シフト制御回路に供給される欠陥ァ ドレスのデコ 一ド信号を生成するヒユーズデコーダ回路を更に備えることを特徴とする請求項 1 1乃至 1 4の何れか一項に記載のシフト冗長回路。
1 6 . 前記スィッチ回路は、 前記複数の選択線に対応する複数の選択線スィ ツチと、 前記少なくとも 1本の冗長選択線に対応する少なくとも一つの冗長選択 線スィツチとを含み、
前記シフト制御回路は、 前記少なくとも一つの冗長選択線スィツチの制御する ための第 1スィツチ制御回路と、 前記複数の選択線スィツチをそれぞれ制御する ための複数の第 2スィツチ制御回路とを含むことを特徴とする請求項 1 1乃至 1 5の何れか一項に記載のシフト冗長回路。
1 7 . 前記シフ ト信号選択回路は、 前記メモリブロック選択信号により前記 欠陥を救済すべきメモリブ口ックが選択されない場合に、 前記複数のデコード選 択線が前記複数の選択線にそれぞれ接続されるように前記シフト信号を所定の電 源電位にクランプする手段を含むことを特徴とする請求項 1 1乃至 1 6の何れか 一項に記載のシフト冗長回路。
1 8 . 半導体記憶装置は、
複数のメモリブ口ックと、
複数のメモリブロックに共通に配置された複数の選択線と少なくとも 1本の冗 長選択線と、 '
複数のデコード選択線と、 前記複数の選択線と少なくとも 1本の冗長選択線を複数のデコード選択線に選 択的に接続して、 前記複数の選択線の各々に関連する欠陥をメモリブ口ック毎に 救済するシフト冗長回路とを備え、 前記シフト冗長回路は、
欠陥個所を示す欠陥ァドレスと前記冗長選択線を選択するための冗長選択信号 とに基づいて、 前記複数の選択線及び前記少なくとも 1本の冗長選択線に選択的 に接続される前記複数のデコード選択線を決定するシフト信号を、 欠陥を救済す べきメモリブ口ック毎に個別に生成するシフト制御回路と、
前記シフト制御回路に接続され、 メモリブロック選択信号に基づいて、 前記欠 陥を救済すべく選択されたメモリブ口ックに対応するシフト信号を選択するシフ ト信号選択回路と、
前記シフト信号選択回路に接続され、 前記シフト信号選択回路により選択され たシフト信号に基づいて、 前記複数のデコード選択線を前記複数の選択線及び前 記少なくとも 1本の冗長選択線に選択的に接続するスィツチ回路とを含むことを 特徴とする半導体記憶装置。
1 9 . 半導体記憶装置は、
複数のメモリプロックと、
複数のメモリブ口ックに共通に配置された複数の選択線と少なくとも 1本の冗 長選択線と、
複数のデコード選択線と、
前記複数の選択線と少なくとも 1本の冗長選択線を複数のデコード選択線に選 択的に接続して、 前記複数の選択線の各々に関連する欠陥をメモリプロック毎に 救済するシフト冗長回路とを備え、 前記シフト冗長回路は、
欠陥個所を示す欠陥ァドレスと前記冗長選択線を選択するための冗長選択信号 とに基づいて、 前記複数の選択線及ぴ前記少なくとも 1本の冗長選択線に選択的 に接続される前記複数のデコード選択線の接続先を決定切替え制御するシフト信 号を生成するシフト制御回路と、
前記シフト制御回路に接続され、 セット信号に基づいて、 前記シフト制御回路 により選択された生成されるシフト信号を、 欠陥を救済すべきメモリブ口ック毎 に出力するシフト情報選択回路と、
前記シフ ト情報選択回路に接続され、 前記シフ ト情報選択回路からの出力され たシフト信号をラッチするシフト情報ラッチ回路と、
情報ラッチ回路に接続され、 メモリブロック選択信号に基づいて、 前記欠陥を 救済すベく選択されるメモリブロックの選択時に、 そのメモリブロックに対応し. かつ前記シフト情報ラッチ回路に予めラッチされているシフ ト信号を選択するシ フト信号選択回路と、
前記シフト信号選択回路に接続され、 前記シフト信号選択回路により選択され たシフト信号に基づいて、 前記複数のデコード選択線のうち少なくとも 1本の接 続先を切替えて該複数のデコード選択線を前記複数の選択線及び前記少なくとも 1本の冗長選択線に選択的にシフト接続するスィツチ回路とを含むことを特徴と する半導体記憶装置。
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