JP5640916B2 - メモリ装置 - Google Patents

Description

本発明は、メモリ装置に関する。

半導体デバイスを作成する上で、メモリ装置を搭載する事は、避けては通れないものとなっている。このメモリ装置の歩留まりは、半導体デバイスの歩留まりに影響する。大容量メモリ装置を搭載する半導体デバイスや、多量のメモリ装置を搭載する半導体デバイスでは、特に、メモリ装置の歩留まりが、無視できない。

半導体デバイスに搭載されるメモリ装置には、予め冗長メモリセルを準備し、不良メモリセルを冗長メモリセルに切り替えることで、歩留まりの向上を図っている。不良メモリセルを切り替えるためには、不良メモリセルを冗長メモリセルに切り替えるための情報をメモリ装置に与える必要がある。このため、半導体装置に予め、ヒューズＲＯＭを搭載し、不良メモリセルの位置の情報としてヒューズＲＯＭのヒューズを切断する。セレクタは、ヒューズＲＯＭからの信号に応じて、不良メモリセルを冗長メモリセルに切り替え、不良率を下げ、歩留まりの向上が可能となる。

また、それぞれアドレスが割り当てられ、半導体メモリの不良アドレスのデータがそれぞれ転送され、当該不良アドレスのデータを格納し、冗長セルでの置き換えを行うことができる複数のメモリマクロと、複数のメモリマクロより少ない数だけ設けられ、複数のメモリマクロに転送すべきリダンダンシデータおよび当該リダンダンシデータの転送先を示すアドレスデータをペアとして記憶する複数の不揮発性記憶素子と、複数の不揮発記憶素子から転送先アドレスデータにしたがって対応するメモリマクロにリダンダンシデータの転送を行う転送制御回路とを具備する半導体集積回路装置が知られている（例えば、特許文献１参照）。

また、正規メモリアレイ部および、正規メモリアレイ中の欠陥部を置換するために正規メモリアレイ部に隣接して設けられるスペアアレイ部を含むメモリセルアレイと、メモリセルアレイ部に入出力されるデータを伝達するための複数の内部データ線とを備える半導体記憶装置が知られている（例えば、特許文献２参照）。

また、複数のメモリセルがアレイ状に配置されたメモリセルアレイと、複数の予備のメモリセルを有し、メモリセルアレイにおける不良のメモリセルを、プログラムされたアドレス情報にもとづいて特定の予備のメモリセルと置き換えるための冗長回路と、アドレス情報をプログラムするための、複数の不揮発性記憶素子を有する記憶回路と、冗長回路に対し、記憶回路にプログラムされたアドレス情報を転送するための転送回路とを具備する半導体集積回路装置が知られている（例えば、特許文献３参照）。

また、メモリマクロと、メモリマクロへ転送するためのフューズデータを不揮発性記憶素子に記憶したフューズボックスとを具備し、フューズボックスは、データ転送用クロックを発生するクロック発生回路と、フューズデータをラッチし、転送用クロックを受けてフューズデータをシリアルに転送する複数の第１のフューズデータラッチ回路と、転送用クロックをカウントし、所定数のカウントによりカウントアップ信号を生成するクロックカウンタとを具備する半導体記憶装置が知られている（例えば、特許文献４参照）。

特開２００７−１９３８７９号公報 特開２００１−２５６７９４号公報 特開２００４−１３３９７０号公報 特開２００７−３１１００７号公報

本発明の目的は、少ない情報で不良メモリセルを冗長メモリセルに切り替えることができるメモリ装置を提供することである。

メモリ装置は、複数のメモリセルと、冗長メモリセルと、前記複数のメモリセルの中の不良メモリセルを前記冗長メモリセルに切り替えるセレクタとを含む複数のメモリセルブロックと、前記複数のメモリセルブロックの各々が不良メモリセルを有するか否かの不良情報、及び前記不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための特定情報に基づき、前記複数のメモリセルブロックの前記セレクタの制御信号を出力する制御回路とを有し、前記制御回路は、前記複数のメモリセルブロックのセレクタの制御信号の各ビット線に対応して設けられ、前記特定情報をシリアルにシフトするための複数のフリップフロップと、前記不良情報が前記不良メモリセルを有しない情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップをバイパスし、前記不良情報が前記不良メモリセルを有する情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップに対して前記特定情報をシリアルにシフトさせるバイパス回路と、前記不良情報が前記不良メモリセルを有しない情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップに前記不良メモリセルがない旨を示す制御信号を記憶させるリセット回路と、前記複数のフリップフロップに前記特定情報をシフトさせるためのクロック信号を前記複数のフリップフロップに出力するためのクロック生成部とを有し、前記複数のフリップフロップは、前記クロック信号に同期して前記特定情報をシフトした後、前記複数のメモリセルブロックのセレクタの制御信号を出力し、前記メモリセルブロックのセレクタは、前記制御信号に応じて前記不良メモリセルを前記冗長メモリセルに切り替える。

不良情報及び特定情報を基に不良メモリセルを冗長メモリセルに切り替えるので、少ない情報で不良メモリセルを冗長メモリセルに切り替えることができる。

メモリ装置の構成例を示す図である。 複数のメモリセルブロックを有するメモリ装置の構成例を示す図である。 複数のメモリセルブロックを有するメモリ装置の他の構成例を示す図である。 実施形態によるメモリ装置の全体構成例を示す図である。 メモリ装置の一部の構成例を示す図である。 第２の制御回路の構成例を示す図である。 図６の第２の制御回路の動作例を示す図である。 メモリセルブロック及びフリップフロップ群の構成例を示す図である。 図５のヒューズＲＯＭに記憶されている情報の例を示す図である。 ３個のメモリセルブロックを有するメモリ装置の構成例を示す図である。 図９の情報を入力した場合の図１０のメモリ装置の動作例を示すタイミングチャートである。 図１〜図３のメモリ装置に必要なヒューズＲＯＭの記憶容量を説明するための図である。 本実施形態の図５のメモリ装置に必要なヒューズＲＯＭの記憶容量を説明するための図である。

（参考技術）
図１は、メモリ装置の構成例を示す図である。メモリ装置は、メモリセルブロック２０１及び制御回路１０２を有する。メモリセルブロック２０１は、複数のメモリセル１１１〜１１７と、冗長メモリセル１１８と、複数のセレクタ１２１〜１２７を有する。メモリセル１１１〜１１８は、例えばＳＲＡＭメモリセルである。セレクタ１２１〜１２７は、複数のメモリセル１１１〜１１７の中に不良メモリセル１１４がある場合にはその不良メモリセル１１４を冗長メモリセル１１８に切り替えることができる。制御回路１０２は、ヒューズＲＯＭ１０３を有する。ヒューズＲＯＭ１０３は、メモリセル１１１〜１１７の中の不良メモリセル（例えば不良メモリセル１１４）の位置を特定するための３ビットの特定情報Ｆ０［２：０］を記憶し、特定情報Ｆ０［２：０］をメモリセルブロック２０１内のセレクタ１２１〜１２７に出力する。特定情報Ｆ０［２：０］は、メモリセル１１１〜１１７内に不良メモリセルがある場合にはメモリセル１１１〜１１７の中の１個の不良メモリセルの位置を特定するための情報を示し、メモリセル１１１〜１１７内に不良メモリセルがない場合にはその旨の情報を示す。セレクタ１２１〜１２７は、特定情報Ｆ０［２：０］が示す不良メモリセル１１４を除いて、その他のメモリセル１１１〜１１３、１１５〜１１８を外部線１３１〜１３７等に接続する。例えば、セレクタ１２１〜１２３はメモリセル１１１〜１１３を外部線１３１〜１３３に接続し、セレクタ１２４〜１２７はメモリセル１１５〜１１８を外部線１３４〜１３７に接続する。特定情報Ｆ０［２：０］が不良メモリセルがない旨の情報を示すときには、セレクタ１２１〜１２７は、それぞれメモリセル１１１〜１１７を外部線１３１〜１３７に接続する。外部線１３１〜１３７は、ビット線及び／又はワード線である。これにより、不良メモリセル１１４を冗長メモリセル１１８に切り替えて、使用することができる。

図２は、複数のメモリセルブロック２０１〜２０３を有するメモリ装置の構成例を示す図である。メモリ装置は、メモリセルブロック２０１〜２０３及び制御回路１０２を有する。メモリセルブロック２０２及び２０３は、メモリブロック２０１と同様の構成を有する。ヒューズＲＯＭ１０３は、メモリ容量削減のため、メモリセルブロック２０１〜２０３の中の２個のメモリセルブロック内の不良メモリセルの位置を特定するための３ビット特定情報Ｆ０［２：０］及び３ビット特定情報Ｆ０［５：３］を記憶する。例えば、メモリセルブロック２０１は不良メモリセルを有さず、メモリセルブロック２０２は不良メモリセル１１４を有し、メモリセルブロック２０３は不良メモリセル１１２を有する。制御回路１０２は、特定情報［２：０］をメモリセルブロック２０１内のセレクタ１２１〜１２７に出力し、特定情報［５：３］をメモリセルブロック２０２内のセレクタ１２１〜１２７に出力する。メモリセルブロック２０１では、セレクタ１２１〜１２７は、不良メモリセルが存在しない旨を示す特定情報Ｆ０［２：０］を基に、冗長メモリセル１１８を除いて、メモリセル１１１〜１１７をそれぞれ外部線１３１〜１３７に接続する。メモリセルブロック２０２では、セレクタ１２１〜１２７は、不良メモリセル１１４の位置を特定する特定情報Ｆ０［５：３］を基に、不良メモリセル１１４を除いて、メモリセル１１１〜１１３，１１５〜１１８をそれぞれ外部線１３１〜１３７に接続する。メモリセルブロック２０３では、セレクタ１２１〜１２７の制御が行われず、デフォルト状態として、メモリセル１１１〜１１７がそれぞれ外部線１３１〜１３７に接続され、不良メモリセル１１２が外部線１３２に接続されてしまう。そのため、不良メモリセル１１２の救済を行うことができない。この場合、特定情報Ｆ［２：０］及びＦ０［５：３］は２個のメモリセルブロック２０１及び２０２を救済するためのビット数しか有さないため、メモリセルブロック２０３が不良メモリセル１１２を有する場合に救済することができない。

図３は、複数のメモリセルブロック２０１〜２０３を有するメモリ装置の他の構成例を示す図である。図３のメモリ装置は、図２のメモリ装置に対して、メモリセルブロック２０３内のセレクタ１２１〜１２７も特定情報Ｆ０［５：３］により制御される点が異なる。メモリセルブロック２０３では、メモリセルブロック２０２と同様に、メモリセル１１４が切断され、メモリセル１１２が外部線１３２に接続される。この場合、不良メモリセル１１２が使用状態になり、不良メモリセル１１２の救済を行うことができない。メモリセルブロック２０２及び２０３は、特定情報Ｆ０［５：３］を共用するため、救済可能となるメモリセルブロック２０１〜２０３の数が増加する。しかし、特定情報Ｆ０［５：３］を共用するメモリセルブロック２０２及び２０３の両方が不良メモリセルを有する場合では、メモリセルブロック２０２又は２０３のいずれか一方を救済することができるが、他方を救済できない。

（実施形態）
図４は、実施形態によるメモリ装置４０１の全体構成例を示す図である。アドレスレジスタ４１１は、入力されたアドレスを保持する。クロックバッファ４１２は、入力されたクロック信号を増幅する。ライト／チップイネーブル信号は、クロックバッファ４１２等に入力される。パルス発生器４１７は、クロックバッファ４１２により出力されるクロック信号を基にパルス信号を生成し、ロウデコーダ４１８、カラムデコーダ４１９、ライトアンプ４２１及びセンスアンプ４２２に出力する。ロウデコーダ４１８は、アドレスレジスタ４１１内のアドレスをデコードし、ワード線バッファ４２０に出力する。ワード線バッファ４２０は、メモリセルマトリックス４０２内に配列された２次元行列状のメモリセルのワード線を選択する。カラムデコーダ４１９は、アドレスレジスタ４１１内のアドレスをデコードし、カラムアドレスに応じてカラムセレクタ４２３を制御する。

まず、ライト動作を説明する。データマスクは、データマスクレジスタ４１４に保持される。入力データは、入力データレジスタ４１５に保持される。ライトアンプ４２１は、入力データレジスタ４１５内の入力データを増幅する。カラムセレクタ４２３は、カラムアドレスに応じてメモリセルマトリックス４０２内のメモリセルのビット線を選択し、選択したビット線にライトアンプ４２１の出力データを出力する。ワード線が選択されたメモリセルに、ビット線のデータが書き込まれる。

次に、リード動作を説明する。メモリセルマトリックス４０２では、ワード線が選択されたメモリセルがビット線に保持データを出力する。カラムセレクタ４２３は、カラムアドレスに応じてビット線を選択し、選択したビット線のデータをセンスアンプ４２２に出力する。センスアンプ４２２は、入力されたデータを増幅する。出力データレジスタ４１６は、センスアンプ４２２の出力データを保持し、外部にデータを出力する。

制御回路４１３は、情報Ｆ０を入力して保持し、メモリセルマトリックス４０２内の不良メモリセルを冗長メモリセルに切り替える。

図５は、メモリ装置の一部の構成例を示す図である。ｔ個のメモリセルブロック５０１〜５０ｔは、それぞれ図１のメモリセルブロック２０１と同様の構成を有し、図４のメモリセルマトリックス４０２内に設けられる。第１の制御回路５２１及び第２の制御回路５２２は、図４の制御回路４１３に対応する。第１の制御回路５２１は、電気的にヒューズを切断することにより書き込みを行うエレクトリカルヒューズＲＯＭ（不揮発性メモリ）５２３を有する。なお、ヒューズＲＯＭ５２３は、エレクトリカルヒューズＲＯＭの他、レーザ光により光学的にヒューズを切断することにより書き込みを行うオプティカルヒューズＲＯＭでもよい。ヒューズＲＯＭ５２３は、不良情報Ｆ０［０：ｔ−１］及び特定情報Ｆ０［ｔ：ｕ］を記憶する。不良情報Ｆ０［０：ｔ−１］は、複数のメモリセルブロック５０１〜５０ｔの各々が不良メモリセルを有するか否かを示す情報である。特定情報Ｆ０［ｔ：ｕ］は、不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための情報である。第１の制御回路５２１は、ヒューズＲＯＭ５２３内の不良情報Ｆ０［０：ｔ−１］及び特定情報Ｆ０［ｔ：ｕ］を第２の制御回路５２２に出力する。第２の制御回路５２２は、不良情報Ｆ０［０：ｔ−１］及び特定情報Ｆ０［ｔ：ｕ］を入力し、メモリセルブロック５０１〜５０ｔに特定情報を出力する。メモリセルブロック５０１〜５０ｔは、特定情報に応じて、不良メモリセルを冗長メモリセルに切り替える。ｔ個のメモリセルブロック５０１〜５０ｔが存在する場合、ｔビットの不良情報Ｆ０［０：ｔ−１］をセレクト信号として使用する。

図６は、第２の制御回路５２２の構成例を示す図である。情報Ｆ０［ｔ：ｕ］は、クロックパルス数の情報、及びメモリセルブロック５０１〜５０ｔのうちの不良メモリセルを有するメモリセルブロックについてのみ不良メモリセルの位置を特定するための情報を有する。クロック生成部６０２は、情報Ｆ０［ｔ：ｕ］により指定されるクロックパルス数を有するクロック信号ＣＬＫを生成する。パラレルシリアル変換部６０１は、情報Ｆ０［ｔ：ｕ］内の特定情報をパラレルからシリアルに変換し、シリアルの特定情報ＩＮを出力する。

第１の不良情報Ｆ０［０］は、第１のメモリセルブロック５０１が不良メモリセルを有する場合には「１」であり、第１のメモリセルブロック５０１が不良メモリセルを有さない場合には「０」である。第２の不良情報Ｆ０［１］は、第２のメモリセルブロック５０２が不良メモリセルを有する場合には「１」であり、第２のメモリセルブロック５０２が不良メモリセルを有さない場合には「０」である。第３の不良情報Ｆ０［２］は、第３のメモリセルブロック５０３が不良メモリセルを有する場合には「１」であり、第３のメモリセルブロック５０３が不良メモリセルを有さない場合には「０」である。

セレクタ６２１は、第１の不良情報Ｆ０［０］が「１」のときには特定情報ＩＮを選択し、第１の不良情報Ｆ０［０］が「０」のときにはデータ「０」を選択し、フリップフロップ群６１１に出力する。フリップフロップ群６１１は、例えば３個のフリップフロップの直列接続回路を有し、クロック信号ＣＬＫのパルス数だけ入力データをシフトするシフトレジスタである。

セレクタ６３１は、第１の不良情報Ｆ０［０］が「１」のときにはフリップフロップ群６１１の出力データを選択し、第１の不良情報Ｆ０［０］が「０」のときには特定情報ＩＮを選択し、出力する。

セレクタ６２２は、第２の不良情報Ｆ０［１］が「１」のときにはセレクタ６３１の出力データを選択し、第２の不良情報Ｆ０［１］が「０」のときにはデータ「０」を選択し、フリップフロップ群６１２に出力する。フリップフロップ群６１２は、例えば３個のフリップフロップの直列接続回路を有し、クロック信号ＣＬＫのパルス数だけ入力データをシフトするシフトレジスタである。

セレクタ６３２は、第２の不良情報Ｆ０［１］が「１」のときにはフリップフロップ群６１２の出力データを選択し、第２の不良情報Ｆ０［１］が「０」のときにはセレクタ６３１の出力データを選択し、出力する。

セレクタ６２３は、第３の不良情報Ｆ０［２］が「１」のときにはセレクタ６３２の出力データを選択し、第３の不良情報Ｆ０［２］が「０」のときにはデータ「０」を選択し、フリップフロップ群６１３に出力する。フリップフロップ群６１３は、例えば３個のフリップフロップの直列接続回路を有し、クロック信号ＣＬＫのパルス数だけ入力データをシフトするシフトレジスタである。

セレクタ６３３は、第３の不良情報Ｆ０［２］が「１」のときにはフリップフロップ群６１３の出力データを選択し、第３の不良情報Ｆ０［２］が「０」のときにはセレクタ６３２の出力データを選択し、出力する。

セレクタ６２１〜６２３及び６３１〜６３３により、不良メモリセルを有するメモリセルブロック５０１〜５０３に対応するフリップフロップ群６１１〜６１３のみがチェーン状に接続される。フリップフロップ群６１１〜６１３のチェーンにシリアルの特定情報ＩＮを入力し、クロック信号ＣＬＫのパルス数だけシフトすることにより、不良メモリセルを有するメモリセルブロック５０１〜５０３に対応するフリップフロップ群６１１〜６１３にのみ特定情報ＩＮがセットされる。不良メモリセルを有しないメモリセルブロック５０１〜５０３に対応するフリップフロップ群６１１〜６１３は、セレクタ６２１〜６２３及び６３１〜６３３によりバイパスされ、データ「０」がセットされる。

フリップフロップ群６１１〜６１３のデータシフト後、フリップフロップ群６１１は、不良メモリセルの位置を特定するための３ビット特定情報Ｆ１［０］〜Ｆ１［２］をメモリセルブロック５０１に出力する。メモリセルブロック５０１は、特定情報Ｆ１［０］〜Ｆ１［２］に応じて、不良メモリセルを冗長メモリセルに切り替える。フリップフロップ群６１２は、不良メモリセルの位置を特定するための３ビット特定情報Ｆ２［０］〜Ｆ２［２］をメモリセルブロック５０２に出力する。メモリセルブロック５０２は、特定情報Ｆ２［０］〜Ｆ２［２］に応じて、不良メモリセルを冗長メモリセルに切り替える。フリップフロップ群６１３は、不良メモリセルの位置を特定するための３ビット特定情報Ｆ３［０］〜Ｆ３［２］をメモリセルブロック５０３に出力する。メモリセルブロック５０３は、特定情報Ｆ３［０］〜Ｆ３［２］に応じて、不良メモリセルを冗長メモリセルに切り替える。

図７は、図６の第２の制御回路５２２の動作例を示す図である。メモリセルブロック５０１及び５０３は不良メモリセルを有する故障有りのメモリセルブロックであり、メモリセルブロック５０２は不良メモリセルを有さない故障無しのメモリセルブロックである場合を例に説明する。この場合、特定情報ＩＮは、経路７０１により伝達される。

第１のメモリセルブロック５０１は不良メモリセルを有するので、第１の不良情報Ｆ０［０］は「１」になる。すると、セレクタ６２１は特定情報ＩＮを選択し、セレクタ６３１はフリップフロップ群６１１の出力データを選択する。

第２のメモリセルブロック５０２は不良メモリセルを有さないので、第２の不良情報Ｆ０［１］は「０」になる。すると、セレクタ６２２はデータ「０」を選択し、セレクタ６３２はセレクタ６３１の出力データを選択する。

第３のメモリセルブロック５０３は不良メモリセルを有するので、第３の不良情報Ｆ０［２］は「１」になる。すると、セレクタ６２３はセレクタ６３２の出力データを選択し、セレクタ６３３はフリップフロップ群６１３の出力データを選択する。

これにより、フリップフロップ群６１１には、特定情報ＩＮの一部である３ビット特定情報Ｆ１［０］〜Ｆ１［２］がセットされる。メモリセルブロック５０１は、特定情報Ｆ１［０］〜Ｆ１［２］に応じて、不良メモリセルを冗長メモリセルに切り替える。

フリップフロップ群６１２には、３ビット特定情報Ｆ２［０］〜Ｆ２［２］として「０００」がセットされる。メモリセルブロック５０２は、「０００」の特定情報Ｆ２［０］〜Ｆ２［２］に応じて、図２のメモリセルブロック２０１と同様に、冗長メモリセル１１８への切り替えを行わない。

フリップフロップ群６１３には、特定情報ＩＮの一部である３ビット特定情報Ｆ３［０］〜Ｆ３［２］がセットされる。メモリセルブロック５０３は、特定情報Ｆ３［０］〜Ｆ３［２］に応じて、不良メモリセルを冗長メモリセルに切り替える。

図８は、メモリセルブロック５０２及びフリップフロップ群６１２の構成例を示す図である。メモリセルブロック５０１及び５０３〜５０ｔもメモリセルブロック５０２と同様の構成を有し、フリップフロップ群６１１及び６１３もフリップフロップ群６１２と同様の構成を有する。

フリップフロップ群６１２は、例えば３個のフリップフロップＦＦ３〜ＦＦ５の直列接続回路を有する。フリップフロップＦＦ３は、入力端子Ｄにセレクタ６２２の出力データを入力し、クロック端子ＣＫにクロック信号ＣＬＫを入力する。フリップフロップＦＦ４は、入力端子ＤにフリップフロップＦＦ３の出力データを入力し、クロック端子ＣＫにクロック信号ＣＬＫを入力する。フリップフロップＦＦ５は、入力端子ＤにフリップフロップＦＦ４の出力データを入力し、クロック端子ＣＫにクロック信号ＣＬＫを入力し、出力端子Ｘから出力データをセレクタ６３２に出力する。クロック信号ＣＬＫによるデータシフトの後、フリップフロップＦＦ３の出力端子Ｘは特定情報Ｆ２［０］を出力し、フリップフロップＦＦ４の出力端子Ｘは特定情報Ｆ２［１］を出力し、フリップフロップＦＦ５の出力端子Ｘは特定情報Ｆ２［２］を出力する。

メモリセルブロック５０２は、複数のメモリセル１１１〜１１７と、冗長メモリセル１１８と、複数のセレクタ１２１〜１２７を有する。メモリセル１１１〜１１８は、例えばＳＲＡＭメモリセルである。セレクタ１２１〜１２７は、特定情報（制御信号）Ｆ２［０］〜Ｆ２［２］に応じて、複数のメモリセル１１１〜１１７の中に不良メモリセル１１４がある場合にはその不良メモリセル１１４を冗長メモリセル１１８に切り替えることができる。

特定情報Ｆ２［０］〜Ｆ２［２］は、メモリセル１１１〜１１７内に不良メモリセルがある場合にはメモリセル１１１〜１１７の中の１個の不良メモリセルの位置を特定するための情報を示し、メモリセル１１１〜１１７内に不良メモリセルがない場合には不良メモリセルがない旨のデータ「０００」を示す。セレクタ１２１〜１２７は、特定情報Ｆ２［０］〜Ｆ２［２］が示す不良メモリセル１１４を除いて、その他のメモリセル１１１〜１１３、１１５〜１１８を外部線１３１〜１３７に接続する。例えば、セレクタ１２１〜１２３はメモリセル１１１〜１１３を外部線１３１〜１３３に接続し、セレクタ１２４〜１２７はメモリセル１１５〜１１８を外部線１３４〜１３７に接続する。特定情報Ｆ０［２：０］が不良メモリセルがない旨のデータ「０００」を示すときには、セレクタ１２１〜１２７は、図２のメモリセルブロック２０１と同様に、それぞれメモリセル１１１〜１１７を外部線１３１〜１３７に接続する。外部線１３１〜１３７は、ビット線及び／又はワード線である。これにより、不良メモリセル１１４を冗長メモリセル１１８に切り替えて、使用することができる。

図１０は、３個のメモリセルブロック５０１〜５０３を有するメモリ装置の構成例を示す図である。以下、図１０が図６と異なる点を説明する。フリップフロップ群６１１は、３個のフリップフロップＦＦ０〜ＦＦ２の直列接続回路を有する。フリップフロップ群６１２は、３個のフリップフロップＦＦ３〜ＦＦ５の直列接続回路を有する。フリップフロップ群６１３は、３個のフリップフロップＦＦ６〜ＦＦ８の直列接続回路を有する。フリップフロップＦＦ０〜ＦＦ２は、それぞれ特定情報（制御信号）Ｆ１［０］〜Ｆ１［２］をメモリセルブロック５０１内のセレクタ１２１〜１２７に出力する。フリップフロップＦＦ３〜ＦＦ５は、それぞれ特定情報（制御信号）Ｆ２［０］〜Ｆ２［２］をメモリセルブロック５０２内のセレクタ１２１〜１２７に出力する。フリップフロップＦＦ６〜ＦＦ８は、それぞれ特定情報（制御信号）Ｆ３［０］〜Ｆ３［２］をメモリセルブロック５０３内のセレクタ１２１〜１２７に出力する。

図９は、図５のヒューズＲＯＭ５２３に記憶されている１３ビット情報Ｆ０［０：１２］の例を示す図である。情報Ｆ０［０：１２］は、不良情報９０１、クロックパルス数９０２及び特定情報９０３を有する。不良情報９０１は、複数のメモリセルブロック５０１〜５０３の各々が不良メモリセルを有するか否かを示す３ビット情報Ｆ０［０：２］である。クロックパルス数９０２は、クロックパルス数を示す４ビット情報Ｆ０［３：６］である。特定情報９０３は、不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための６ビット情報Ｆ０［７：１２］である。

メモリセルブロック５０１及び５０３が不良メモリセルを有し、メモリセルブロック５０２が不良メモリセルを有しない場合を例に説明する。まず、不良情報９０１の３ビットＦ０［０］〜Ｆ［２］を説明する。不良情報Ｆ０［０］は、メモリセルブロック５０１が不良メモリセルを有するので「１」になる。不良情報Ｆ０［１］は、メモリセルブロック５０２が不良メモリセルを有しないので「０」になる。不良情報Ｆ０［２］は、メモリセルブロック５０３が不良メモリセルを有するので「１」になる。

次に、クロックパルス数９０２の４ビットＦ０［３：６］について説明する。クロックパルス数Ｆ０［３：６］は、（不良メモリセルを有するメモリセルブロックの数）×（１個のフリップフロップ群内のフリップフロップの数）＝２×３＝６の２進数データ「０１１０」で表される。

次に、特定情報９０３の６ビットＦ０［７：１２］について説明する。特定情報Ｆ０［７：１２］は、不良メモリセルを有するメモリセルブロック５０１及び５０３内の不良メモリセルを特定するための情報である。例えば、特定情報Ｆ０［７：１２］は、「０１１０１１」で表される。ここで、３ビット特定情報Ｆ０［７］〜Ｆ０［９］は、「０１１」であり、メモリセルブロック５０３内の不良メモリセルを特定するための特定情報Ｆ３［０］〜Ｆ３［２］である。また、３ビット特定情報Ｆ０［１０］〜Ｆ０［１２］は、「０１０」であり、メモリセルブロック５０１内の不良メモリセルを特定するための特定情報Ｆ１［０］〜Ｆ１［２］である。

図１１は、図９の情報Ｆ０［０：１２］を入力した場合の図１０のメモリ装置の動作例を示すタイミングチャートである。信号のハイレベルは「１」を表し、信号のローレベルは「０」を表す。不良情報Ｆ０［０］は「１」であるので、セレクタ６２１は特定情報ＩＮの１ビットＦ０［７］＝「０」を選択して出力し、セレクタ６３１はフリップフロップＦＦ２の出力データを選択して出力する。また、不良情報Ｆ０［１］は「０」であるので、セレクタ６２２はデータ「０」を選択して出力し、セレクタ６３２はセレクタ６３１の出力データを選択して出力する。また、不良情報Ｆ０［２］は「１」であるので、セレクタ６２３はセレクタ６３２の出力データを選択して出力する。

まず、クロック信号ＣＬＫの１個目のパルスにより、フリップフロップＦＦ０は特定情報Ｆ１［０］として特定情報Ｆ０［７］＝「０」を出力する。また、フリップフロップＦＦ３は、特定情報Ｆ２［０］としてデータ「０」を出力する。

次に、クロック信号ＣＬＫの２個目のパルスにより、フリップフロップＦＦ０は特定情報Ｆ１［０］として特定情報Ｆ０［８］＝「１」を出力し、フリップフロップＦＦ１は特定情報Ｆ１［１］として特定情報Ｆ０［７］＝「０」を出力する。また、フリップフロップＦＦ３は特定情報Ｆ２［０］としてデータ「０」を出力し、フリップフロップＦＦ４は特定情報Ｆ２［１］としてデータ「０」を出力する。

次に、クロック信号ＣＬＫの３個目のパルスにより、フリップフロップＦＦ０は特定情報Ｆ１［０］として特定情報Ｆ０［９］＝「１」を出力し、フリップフロップＦＦ１は特定情報Ｆ１［１］として特定情報Ｆ０［８］＝「１」を出力し、フリップフロップＦＦ２は特定情報Ｆ１［２］として特定情報Ｆ０［７］＝「０」を出力する。また、フリップフロップＦＦ３は特定情報Ｆ２［０］としてデータ「０」を出力し、フリップフロップＦＦ４は特定情報Ｆ２［１］としてデータ「０」を出力し、フリップフロップＦＦ５は特定情報Ｆ２［２］としてデータ「０」を出力する。

次に、クロック信号ＣＬＫの４個目のパルスにより、フリップフロップＦＦ０は特定情報Ｆ１［０］として特定情報Ｆ０［１０］＝「０」を出力し、フリップフロップＦＦ１は特定情報Ｆ１［１］として特定情報Ｆ０［９］＝「１」を出力し、フリップフロップＦＦ２は特定情報Ｆ１［２］として特定情報Ｆ０［８］＝「１」を出力する。また、フリップフロップＦＦ６は特定情報Ｆ３［０］として特定情報Ｆ０［７］＝「０」を出力する。また、フリップフロップＦＦ３は特定情報Ｆ２［０］としてデータ「０」を出力し、フリップフロップＦＦ４は特定情報Ｆ２［１］としてデータ「０」を出力し、フリップフロップＦＦ５は特定情報Ｆ２［２］としてデータ「０」を出力する。

次に、クロック信号ＣＬＫの５個目のパルスにより、フリップフロップＦＦ０は特定情報Ｆ１［０］として特定情報Ｆ０［１１］＝「１」を出力し、フリップフロップＦＦ１は特定情報Ｆ１［１］として特定情報Ｆ０［１０］＝「０」を出力し、フリップフロップＦＦ２は特定情報Ｆ１［２］として特定情報Ｆ０［９］＝「１」を出力する。また、フリップフロップＦＦ６は特定情報Ｆ３［０］として特定情報Ｆ０［８］＝「１」を出力し、フリップフロップＦＦ７は特定情報Ｆ３［１］として特定情報Ｆ０［７］＝「０」を出力する。また、フリップフロップＦＦ３は特定情報Ｆ２［０］としてデータ「０」を出力し、フリップフロップＦＦ４は特定情報Ｆ２［１］としてデータ「０」を出力し、フリップフロップＦＦ５は特定情報Ｆ２［２］としてデータ「０」を出力する。

次に、クロック信号ＣＬＫの６個目のパルスにより、フリップフロップＦＦ０は特定情報Ｆ１［０］として特定情報Ｆ０［１２］＝「０」を出力し、フリップフロップＦＦ１は特定情報Ｆ１［１］として特定情報Ｆ０［１１］＝「１」を出力し、フリップフロップＦＦ２は特定情報Ｆ１［２］として特定情報Ｆ０［１０］＝「０」を出力する。また、フリップフロップＦＦ６は特定情報Ｆ３［０］として特定情報Ｆ０［９］＝「１」を出力し、フリップフロップＦＦ７は特定情報Ｆ３［１］として特定情報Ｆ０［８］＝「１」を出力し、フリップフロップＦＦ８は特定情報Ｆ３［２］として特定情報Ｆ０［７］＝「０」を出力する。また、フリップフロップＦＦ３は特定情報Ｆ２［０］としてデータ「０」を出力し、フリップフロップＦＦ４は特定情報Ｆ２［１］としてデータ「０」を出力し、フリップフロップＦＦ５は特定情報Ｆ２［２］としてデータ「０」を出力する。

以上の動作により、特定情報Ｆ３［０］〜Ｆ３［２］は、「０１１」となり、メモリセルブロック５０３内のセレクタ１２１〜１２７に出力される。また、特定情報Ｆ２［０］〜Ｆ２［２］は、「０００」となり、メモリセルブロック５０２内のセレクタ１２１〜１２７に出力される。また、特定情報Ｆ１［０］〜Ｆ１［２］は、「０１０」となり、メモリセルブロック５０１内のセレクタ１２１〜１２７に出力される。

クロック信号ＣＬＫの６個のパルスにより、特定情報Ｆ０［７］〜Ｆ０［１２］＝「０１１０１０」は、シリアルにシフトされ、不良メモリセルを有するメモリセルブロック５０１及び５０３に対応するフリップフロップＦＦ０〜ＦＦ２及びＦＦ６〜ＦＦ８にセットされる。フリップフロップＦＦ０〜ＦＦ２は、特定情報Ｆ１［０］〜Ｆ１［２］として、特定情報Ｆ０［１０］〜Ｆ０［１２］＝「０１０」を出力する。また、フリップフロップＦＦ６〜ＦＦ８は、特定情報Ｆ３［０］〜Ｆ３［２］として、特定情報Ｆ０［７］〜Ｆ０［９］＝「０１１」を出力する。

本実施形態によれば、不良メモリセルを有さないメモリセルブロック５０２の特定情報Ｆ２［０］〜Ｆ２［２］＝「０００」を除き、不良メモリセルを有するメモリセルブロック５０１及び５０３の特定情報Ｆ０［７］〜Ｆ０［１２］をヒューズＲＯＭ５２３に記憶させればよいので、ヒューズＲＯＭ５２３の記憶容量を小さくし、メモリ装置の半導体チップの面積を小さくすることができる。

フリップフロップＦＦ０〜ＦＦ８は、複数のメモリセルブロック５０１〜５０３のセレクタ１２１〜１２７の特定情報（制御信号）Ｆ１［０］〜Ｆ１［２］，Ｆ２［０］〜Ｆ２［２］，Ｆ３［０］〜Ｆ３［２］の各ビット線に対応して設けられ、クロック信号ＣＬＫに同期して、特定情報Ｆ０［７：１２］をシリアルにシフトする。セレクタ６２１〜６２３，６３１及び６３２は、不良情報Ｆ０［１］が不良メモリセルを有しない情報であるときには、その不良情報Ｆ０［１］に対応するメモリセルブロック５０２に対応するフリップフロップＦＦ３〜ＦＦ５をバイパスし、不良情報Ｆ０［０］及びＦ０［２］が不良メモリセルを有する情報であるときには、その不良情報Ｆ０［０］及びＦ０［２］に対応するメモリセルブロック５０１及び５０３に対応するフリップフロップＦＦ０〜ＦＦ２及びＦＦ６〜ＦＦ８に対して特定情報Ｆ０［７：１２］をシリアルにシフトさせるバイパス回路である。セレクタ６２１〜６２３は、不良情報Ｆ０［１］が不良メモリセルを有しない情報であるときには、その不良情報Ｆ０［１］に対応するメモリセルブロック５０２に対応するフリップフロップＦＦ３〜ＦＦ５に不良メモリセルがない旨を示す「０」のデータ（制御信号）を記憶させるリセット回路である。クロック生成部６０２は、複数のフリップフロップＦＦ０〜ＦＦ８に特定情報Ｆ０［７：１２］をシフトさせるためのクロック信号ＣＬＫを複数のフリップフロップＦＦ０〜ＦＦ８に出力する。フリップフロップＦＦ０〜ＦＦ８は、クロック信号ＣＬＫに同期して特定情報Ｆ０［７：１２］をシフトした後、複数のメモリセルブロック５０１〜５０３のセレクタ１２１〜１２７の特定情報（制御信号）Ｆ１［０］〜Ｆ１［２］，Ｆ２［０］〜Ｆ２［２］，Ｆ３［０］〜Ｆ３［２］を出力する。メモリセルブロック５０１〜５０３のセレクタ１２１〜１２７は、特定情報（制御信号）Ｆ１［０］〜Ｆ１［２］，Ｆ２［０］〜Ｆ２［２］，Ｆ３［０］〜Ｆ３［２］に応じて、不良メモリセルを冗長メモリセルに切り替える。

本実施形態によれば、不良情報Ｆ０［０：２］、クロックパルス数Ｆ０［３：６］及び特定情報Ｆ０［７：１２］を基に不良メモリセルを冗長メモリセルに切り替えるので、少ない情報で不良メモリセルを冗長メモリセルに切り替えることができる。

図１２は、図１〜図３のメモリ装置に必要なヒューズＲＯＭ１０３の記憶容量を説明するための図である。例えば、メモリ装置は、１６個のメモリセルブロック２０１〜２１６を有する。例えば、１６個のメモリセルブロック２０１〜２１６のうち、６個のメモリセルブロック２０１，２０４，２０７，２１０，２１３，２１６が不良メモリセルを有する場合を例に説明する。この場合、１６個のメモリセルブロック２０１〜２１６の中で１０個のメモリセルブロックが良品であるので、製造歩留まりは１０÷１６＝６２．５％となる。１６個のメモリセルブロック２０１〜２１６は、それぞれ８ビット特定情報Ｆ１［７：０］〜Ｆ１６［７：０］を入力する。したがって、ヒューズＲＯＭ１０３に記憶させる情報は、８ビット×１６個＝１２８ビットになる。１２８ビットの情報Ｆ０［１２７：０］をヒューズＲＯＭ１０３に記憶させるため、ヒューズＲＯＭ１０３の記憶容量は１２８ビットを必要とする。

図１３は、本実施形態の図５のメモリ装置に必要なヒューズＲＯＭ５２３の記憶容量を説明するための図である。図１２と同様に、メモリ装置は、１６個のメモリセルブロック５０１〜５１６を有する。例えば、１６個のメモリセルブロック５０１〜５１６のうち、６個のメモリセルブロック５０１，５０４，５０７，５１０，５１３，５１６が不良メモリセルを有する場合を例に説明する。この場合、１６個のメモリセルブロック５０１〜５１６の中で１０個のメモリセルブロックが良品であるので、製造歩留まりは１０÷１６＝６２．５％となる。

まず、不良情報９０１は、１６個のメモリセルブロック５０１〜５１６の各々が不良メモリセルを有するか否かの情報であるので、１６ビットになる。

次に、クロックパルス数９０２について説明する。６個の不良メモリセルブロック５０１，５０４，５０７，５１０，５１３，５１６の各々が８ビット特定情報Ｆ１［７：０］，Ｆ４［７：０］，Ｆ７［７：０］，Ｆ１０［７：０］，Ｆ１３［７：０］，Ｆ１６［７：０］を入力するため、６個×８ビット＝４８パルスが必要になる。したがって、クロックパルス数９０２は、「４８」のクロックパルス数を２進数表現するために、６ビットを必要とする。

次に、特定情報９０３について説明する。６個の不良メモリセルブロック５０１，５０４，５０７，５１０，５１３，５１６の各々が８ビット特定情報Ｆ１［７：０］，Ｆ４［７：０］，Ｆ７［７：０］，Ｆ１０［７：０］，Ｆ１３［７：０］，Ｆ１６［７：０］を入力するため、６個×８ビット＝４８ビットが必要になる。したがって、特定情報９０３は、４８ビットになる。

ヒューズＲＯＭ５２３に記憶される情報は、不良情報９０１とクロックパルス数９０２と特定情報９０３の合計ビット数であるので、１６＋６＋４８＝７０ビットになる。７０ビットの情報Ｆ０［６９：０］をヒューズＲＯＭ５２３に記憶させるため、ヒューズＲＯＭ５２３の記憶容量は７０ビットを必要とする。

したがって、本実施形態のメモリ装置のヒューズＲＯＭ５２３の記憶容量（７０ビット）は、図１〜図３のメモリ装置のヒューズＲＯＭ１０３の記憶容量（１２８ビット）より小さくすることができる。逆に、図１〜図３のメモリ装置のヒューズＲＯＭ１０３の記憶容量を７０ビットにした場合は、メモリセルブロック２１０以降の不良メモリセルを救済することができなくなってしまう。

なお、本実施形態のメモリ装置は、ＳＲＡＭに限定されず、ＤＲＡＭ等の他の冗長メモリセルを有するメモリ装置にも適用可能である。

上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１１１〜１１７ メモリセル
１１８ 冗長メモリセル
１２１〜１２７ セレクタ
１３１〜１３７ 外部線
１０２ 制御回路
１０３ ヒューズＲＯＭ
２０１〜２１６ メモリセルブロック
５０１〜５１６ メモリセルブロック
５２１ 第１の制御回路
５２２ 第２の制御回路
５２３ ヒューズＲＯＭ（不揮発性メモリ）
６０１ パラレルシリアル変換部
６０２ クロック生成部
６１１〜６１３ フリップフロップ群
６２１〜６２３ セレクタ
６３１，６３２ セレクタ

Claims (4)

1. 複数のメモリセルと、冗長メモリセルと、前記複数のメモリセルの中の不良メモリセルを前記冗長メモリセルに切り替えるセレクタとを含む複数のメモリセルブロックと、
   前記複数のメモリセルブロックの各々が不良メモリセルを有するか否かの不良情報、及び前記不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための特定情報に基づき、前記複数のメモリセルブロックの前記セレクタの制御信号を出力する制御回路とを有し、
   前記制御回路は、
   前記複数のメモリセルブロックのセレクタの制御信号の各ビット線に対応して設けられ、前記特定情報をシリアルにシフトするための複数のフリップフロップと、
   前記不良情報が前記不良メモリセルを有しない情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップをバイパスし、前記不良情報が前記不良メモリセルを有する情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップに対して前記特定情報をシリアルにシフトさせるバイパス回路と、
   前記不良情報が前記不良メモリセルを有しない情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップに前記不良メモリセルがない旨を示す制御信号を記憶させるリセット回路と、
   前記複数のフリップフロップに前記特定情報をシフトさせるためのクロック信号を前記複数のフリップフロップに出力するためのクロック生成部とを有し、
   前記複数のフリップフロップは、前記クロック信号に同期して前記特定情報をシフトした後、前記複数のメモリセルブロックのセレクタの制御信号を出力し、
   前記メモリセルブロックのセレクタは、前記制御信号に応じて前記不良メモリセルを前記冗長メモリセルに切り替えることを特徴とするメモリ装置。
2. 前記制御回路は、前記不良情報及び前記特定情報を記憶する不揮発性メモリを有することを特徴とする請求項１記載のメモリ装置。
3. 前記不揮発性メモリは、さらに前記クロック信号のパルス数を記憶し、
   前記クロック生成部は、前記不揮発性メモリ内のパルス数を有するクロック信号を生成することを特徴とする請求項２記載のメモリ装置。
4. 前記制御回路は、前記不揮発性メモリ内の前記特定情報をパラレルからシリアルに変換するパラレルシリアル変換部を有し、
   前記複数のフリップフロップは、前記シリアルの特定情報を入力することを特徴とする請求項２又は３記載のメモリ装置。

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