JP4899557B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4899557B2 JP4899557B2 JP2006075040A JP2006075040A JP4899557B2 JP 4899557 B2 JP4899557 B2 JP 4899557B2 JP 2006075040 A JP2006075040 A JP 2006075040A JP 2006075040 A JP2006075040 A JP 2006075040A JP 4899557 B2 JP4899557 B2 JP 4899557B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- macro
- block
- normal
- substitute
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 230000005540 biological transmission Effects 0.000 claims description 48
- 230000006870 function Effects 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000007547 defect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
図1は、本発明の第1の実施形態による半導体装置101の構成例を示す図である。半導体装置101は、例えば16個のマクロ401A〜401P、ヒューズ回路102,103、及び試験回路104を有する。マクロ401A〜401Pは、SRAM等のメモリ装置のマクロである。マクロ401A〜401Pのそれぞれは、例えば4個の通常ブロック111〜114及び1個の冗長ブロック115を有する。第1〜第4の通常ブロック111〜114は、それぞれある機能を有する回路によって構成される。冗長ブロック115は、通常ブロック111〜114と同一の機能を有し、通常ブロック111〜114のいずれかに不具合が生じた場合に不具合が生じた通常ブロックと代替させるためのブロックである。例えば、通常ブロック111〜114及び冗長ブロック115は、それぞれデータを記憶するためのメモリセルアレイを有する。通常ブロック111〜114内には、それらに対応するフリップフロップ121が設けられる。
図4は、本発明の第2の実施形態による半導体装置101の構成例を示す図である。第2の実施形態(図4)が第1の実施形態(図1)と異なる点を説明する。4個のヒューズ回路402〜405が伝達線SCに接続される。伝達線SCには、16個のマクロ401A〜401Pがシリアルに接続される。代替情報は、16個のマクロ401A〜401Pにシリアルに伝達される。ヒューズ回路402〜405及び代替情報伝達回路は、図2と同様の構成を有する。
102,103 ヒューズ回路
104 試験回路
111〜114 通常ブロック
115 冗長ブロック
121 フリップフロップ
401A〜401P マクロ
Claims (7)
- それぞれがある機能を有する回路によって構成される複数の通常ブロックと、前記通常ブロックと同一の機能を有し、いずれかの前記通常ブロックに不具合が生じた場合に不具合が生じた通常ブロックと代替させるための冗長ブロックと、を有する行列状に配列された複数のマクロと、
前記複数のマクロのうちの前記代替させるマクロの列を指定するための第1の代替マクロ情報及び前記指定された列の各マクロ内の複数の通常ブロックのうちの前記冗長ブロックにより代替させる通常ブロックを指定するための第1の代替ブロック情報を記憶する第1の代替情報記憶手段と、
前記複数のマクロを行毎にシリアルに接続する第1の伝達線と、
前記第1の代替情報記憶手段に記憶されている前記第1の代替マクロ情報及び前記第1の代替ブロック情報を基に、前記第1の伝達線を介して、前記指定された列の各マクロ内の前記指定された通常ブロックに代替情報をパラレルに伝達する代替情報伝達回路と
を有することを特徴とする半導体装置。 - 前記マクロ内の前記複数の通常ブロックは、前記第1の伝達線によりシリアルに接続されることを特徴とする請求項1記載の半導体装置。
- 前記代替情報伝達回路は、前記複数のマクロ内の複数の通常ブロックに対応して設けられる複数のフリップフロップを有し、
前記複数のフリップフロップは、前記第1の伝達線によりシリアルに接続され、前記代替情報をシリアルに伝達することを特徴とする請求項1又は2記載の半導体装置。 - 前記第1の代替情報記憶手段は、前記第1の代替マクロ情報及び前記第1の代替ブロック情報を記憶するためのヒューズを有することを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- さらに、前記複数のマクロのうちの前記代替させるマクロを指定するための第2の代替マクロ情報及び前記指定されたマクロ内の複数の通常ブロックのうちの前記冗長ブロックにより代替させる通常ブロックを指定するための第2の代替ブロック情報を記憶する第2の代替情報記憶手段を有し、
前記代替情報伝達回路は、前記第1の代替マクロ情報、前記第1の代替ブロック情報、前記第2の代替マクロ情報及び前記第2の代替ブロック情報を基に、前記第1の伝達線を介して、前記指定された2列の各マクロ内の前記指定された通常ブロックに代替情報を伝達することを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。 - さらに、各行の前記マクロの出力信号を相互に異なる位相のクロック信号に同期して記憶する試験読み出し回路を有することを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記通常ブロック及び前記冗長ブロックは、それぞれデータを記憶するためのメモリセルアレイを有することを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006075040A JP4899557B2 (ja) | 2006-03-17 | 2006-03-17 | 半導体装置 |
US11/529,316 US7545688B2 (en) | 2006-03-17 | 2006-09-29 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006075040A JP4899557B2 (ja) | 2006-03-17 | 2006-03-17 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007250127A JP2007250127A (ja) | 2007-09-27 |
JP4899557B2 true JP4899557B2 (ja) | 2012-03-21 |
Family
ID=38519463
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006075040A Expired - Fee Related JP4899557B2 (ja) | 2006-03-17 | 2006-03-17 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7545688B2 (ja) |
JP (1) | JP4899557B2 (ja) |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0426999A (ja) * | 1990-05-19 | 1992-01-30 | Fujitsu Ltd | 冗長情報読み出し回路 |
JPH04219016A (ja) * | 1990-06-29 | 1992-08-10 | Nec Corp | 出力端子回路 |
US5982194A (en) * | 1995-12-28 | 1999-11-09 | Lsi Logic Corporation | Arithmetic and logic function circuits optimized for datapath layout |
US5677917A (en) * | 1996-04-29 | 1997-10-14 | Motorola, Inc. | Integrated circuit memory using fusible links in a scan chain |
US5831993A (en) * | 1997-03-17 | 1998-11-03 | Lsi Logic Corporation | Method and apparatus for scan chain with reduced delay penalty |
JP2000182394A (ja) * | 1998-12-11 | 2000-06-30 | Toshiba Corp | リダンダンシ回路及び半導体装置 |
JP2001167580A (ja) * | 1999-12-07 | 2001-06-22 | Toshiba Corp | 半導体記憶装置 |
JP2002094368A (ja) * | 2000-09-18 | 2002-03-29 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP4311917B2 (ja) * | 2002-06-28 | 2009-08-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
US6861865B1 (en) * | 2003-03-11 | 2005-03-01 | Cavium Networks | Apparatus and method for repairing logic blocks |
JP4345399B2 (ja) * | 2003-08-07 | 2009-10-14 | エルピーダメモリ株式会社 | 半導体記憶装置 |
JP4761980B2 (ja) * | 2005-09-13 | 2011-08-31 | 株式会社東芝 | 半導体集積回路装置 |
JP4364200B2 (ja) * | 2006-01-18 | 2009-11-11 | 株式会社東芝 | 半導体集積回路装置 |
-
2006
- 2006-03-17 JP JP2006075040A patent/JP4899557B2/ja not_active Expired - Fee Related
- 2006-09-29 US US11/529,316 patent/US7545688B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070220452A1 (en) | 2007-09-20 |
US7545688B2 (en) | 2009-06-09 |
JP2007250127A (ja) | 2007-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3545792B2 (ja) | 故障の代替のための予備回路を備えるプログラマブル・ロジック・デバイス | |
JP4364200B2 (ja) | 半導体集積回路装置 | |
JP3588246B2 (ja) | プロセッサ・ベースの組込み自己検査マクロ及び集積回路チップ | |
CN106252331B (zh) | 使用解码器/编码器的硅通孔冗余方案及结构 | |
JP3708726B2 (ja) | 欠陥救済回路 | |
US7725781B2 (en) | Repair techniques for memory with multiple redundancy | |
US4089063A (en) | Memory apparatus with defective modules | |
EP0438273B1 (en) | Semiconductor memory devices having column redundancy | |
US20070177441A1 (en) | Memory device having redundancy fuse blocks arranged for testing | |
US8644097B2 (en) | Memory device | |
JP2010166528A (ja) | 固体撮像装置 | |
JP5720552B2 (ja) | メモリ装置 | |
JPS6042560B2 (ja) | 半導体記憶装置 | |
US7782687B2 (en) | Semiconductor device | |
US7830205B2 (en) | Fuse circuit for use in a semiconductor integrated apparatus | |
JP2007311007A (ja) | 半導体記憶装置 | |
JP4899557B2 (ja) | 半導体装置 | |
US5325332A (en) | Dual port semiconductor memory device | |
US7539071B2 (en) | Semiconductor device with a relief processing portion | |
US6229741B1 (en) | Semiconductor integrated circuit device | |
JP3070305B2 (ja) | フェイルメモリ | |
JP2000357399A (ja) | 半導体集積回路装置 | |
US6516431B1 (en) | Semiconductor device | |
JPH11213700A (ja) | 組込みメモリ用のプロセッサ・ベースのbist | |
JP6225790B2 (ja) | データ転送回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081106 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110715 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110726 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110922 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111206 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111219 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |