JPH06243698A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06243698A JPH06243698A JP5030114A JP3011493A JPH06243698A JP H06243698 A JPH06243698 A JP H06243698A JP 5030114 A JP5030114 A JP 5030114A JP 3011493 A JP3011493 A JP 3011493A JP H06243698 A JPH06243698 A JP H06243698A
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- Japan
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- memory cell
- address
- redundant
- redundant memory
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Abstract
(57)【要約】
【目的】 複数の冗長メモリアレイを有する半導体記憶
装置で、冗長アドレスプログラム回路のヒューズを切断
しなくても、外部からの信号と内部アドレス信号によ
り、任意の冗長メモリセルをテストできる半導体記憶装
置を提供する。 【構成】 分割された複数のメモリセルアレイと分割さ
れた複数の冗長メモリセルアレイから構成されている半
導体記憶装置で、冗長メモリセルアレイが正常か否かを
ヒューズを切断せずに外部信号とアドレス信号とで制御
できる冗長アドレスプログラム回路を有している。 【効果】 本発明は冗長アドレスプログラム回路を外部
制御信号と内部アドレス信号とで制御することにより、
ヒューズを切断しなくても半導体記憶装置の複数の冗長
メモリセルアレイをテストできる。
装置で、冗長アドレスプログラム回路のヒューズを切断
しなくても、外部からの信号と内部アドレス信号によ
り、任意の冗長メモリセルをテストできる半導体記憶装
置を提供する。 【構成】 分割された複数のメモリセルアレイと分割さ
れた複数の冗長メモリセルアレイから構成されている半
導体記憶装置で、冗長メモリセルアレイが正常か否かを
ヒューズを切断せずに外部信号とアドレス信号とで制御
できる冗長アドレスプログラム回路を有している。 【効果】 本発明は冗長アドレスプログラム回路を外部
制御信号と内部アドレス信号とで制御することにより、
ヒューズを切断しなくても半導体記憶装置の複数の冗長
メモリセルアレイをテストできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に冗長メモリセルをあらかじめテストするのに好適な
半導体記憶装置に関する。
特に冗長メモリセルをあらかじめテストするのに好適な
半導体記憶装置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の欠陥を救済する
方法として、ポリシリコンのヒューズを用いた冗長方式
が知られている。すなわち、ウェーハが完成した後に、
装置内のメモリセル動作をテストし、正常に動作しない
欠陥メモリセルを見つける。その後、プログラム回路内
のヒューズをレーザ等で切断し、欠陥セルを選択するア
ドレスが入力されると、欠陥セルの代わりに冗長メモリ
セルが選択されるようにして正常な動作を実現する。し
かし、この時の冗長メモリセルそのものが欠陥であった
場合には冗長への置換をおこなっても正常な動作ができ
ないことになる。従って、ヒューズを切断する前に、こ
の冗長メモリセルをテストする必要がある。この問題に
関する公知例としては、特開平３−２２３００号公報に
記載のように、冗長アドレスプログラム回路のヒューズ
を切断しなくても、外部から信号を印加するだけで、強
制的に通常メモリセルから冗長メモリセルへの切り替え
を行い、かつ通常メモリ動作と同一のタイミングで冗長
メモリセルのテストを行うことができる。
方法として、ポリシリコンのヒューズを用いた冗長方式
が知られている。すなわち、ウェーハが完成した後に、
装置内のメモリセル動作をテストし、正常に動作しない
欠陥メモリセルを見つける。その後、プログラム回路内
のヒューズをレーザ等で切断し、欠陥セルを選択するア
ドレスが入力されると、欠陥セルの代わりに冗長メモリ
セルが選択されるようにして正常な動作を実現する。し
かし、この時の冗長メモリセルそのものが欠陥であった
場合には冗長への置換をおこなっても正常な動作ができ
ないことになる。従って、ヒューズを切断する前に、こ
の冗長メモリセルをテストする必要がある。この問題に
関する公知例としては、特開平３−２２３００号公報に
記載のように、冗長アドレスプログラム回路のヒューズ
を切断しなくても、外部から信号を印加するだけで、強
制的に通常メモリセルから冗長メモリセルへの切り替え
を行い、かつ通常メモリ動作と同一のタイミングで冗長
メモリセルのテストを行うことができる。
【０００３】
【発明が解決しようとする課題】図２は上記の従来の技
術を示したもので、以下に冗長アドレスプログラム回路
７内に欠陥アドレスをプログラムしなくても、選択する
メモリセルを強制的に冗長メモリセルに切り替える動作
を説明する。外部制御信号ＣＥＢをローにすることによ
り内部信号Ｆが起動されるが、この時外部制御信号Ｔを
ハイレベルにすることにより、内部信号Ｒがハイレベル
となるため、内部信号ＦＲがハイレベルとなり、冗長メ
モリセルを選択する。
術を示したもので、以下に冗長アドレスプログラム回路
７内に欠陥アドレスをプログラムしなくても、選択する
メモリセルを強制的に冗長メモリセルに切り替える動作
を説明する。外部制御信号ＣＥＢをローにすることによ
り内部信号Ｆが起動されるが、この時外部制御信号Ｔを
ハイレベルにすることにより、内部信号Ｒがハイレベル
となるため、内部信号ＦＲがハイレベルとなり、冗長メ
モリセルを選択する。
【０００４】以上のように、外部信号Ｔによって、冗長
アドレスプログラム回路の出力Ｒをハイレベルにするこ
とで、冗長メモリセルを容易に選択することができると
いうものである。
アドレスプログラム回路の出力Ｒをハイレベルにするこ
とで、冗長メモリセルを容易に選択することができると
いうものである。
【０００５】しかし上記従来技術では、冗長メモリセル
アレイが１つの場合には有効であるが、複数の冗長メモ
リセルアレイを有する半導体記憶装置においては、複数
の冗長メモリセルアレイが同時に選択されるため対応で
きない。
アレイが１つの場合には有効であるが、複数の冗長メモ
リセルアレイを有する半導体記憶装置においては、複数
の冗長メモリセルアレイが同時に選択されるため対応で
きない。
【０００６】本発明は上記従来の問題点を解決するもの
であり、複数の冗長メモリセルアレイを有する半導体記
憶装置においても、各冗長メモリセルアレイのテストが
できる半導体記憶装置の冗長方式を提供することを目的
としている。
であり、複数の冗長メモリセルアレイを有する半導体記
憶装置においても、各冗長メモリセルアレイのテストが
できる半導体記憶装置の冗長方式を提供することを目的
としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の代表的な実施形態による半導体記憶装置
は、メモリセルアレイ（１Ａ、１Ｂ）と、冗長メモリセ
ルアレイ（２Ａ、２Ｂ）と、上記メモリセルアレイ内の
メモリセルを選択するためのアドレスデコーダ（３）
と、アドレス信号が印加されることにより上記冗長メモ
リセルアレイを選択するプログラム回路（７Ａ、７Ｂ）
とを具備し、上記プログラム回路のヒューズを切断する
ことにより特定の冗長メモリセルを選択する機能を有し
てなる半導体記憶装置であって、上記プログラム回路は
上記ヒューズを切断する前にもそれぞれ異なるアドレス
信号の組合せにより特定の冗長メモリセルを選択するこ
とを特徴とする（図１参照）。
めの本発明の代表的な実施形態による半導体記憶装置
は、メモリセルアレイ（１Ａ、１Ｂ）と、冗長メモリセ
ルアレイ（２Ａ、２Ｂ）と、上記メモリセルアレイ内の
メモリセルを選択するためのアドレスデコーダ（３）
と、アドレス信号が印加されることにより上記冗長メモ
リセルアレイを選択するプログラム回路（７Ａ、７Ｂ）
とを具備し、上記プログラム回路のヒューズを切断する
ことにより特定の冗長メモリセルを選択する機能を有し
てなる半導体記憶装置であって、上記プログラム回路は
上記ヒューズを切断する前にもそれぞれ異なるアドレス
信号の組合せにより特定の冗長メモリセルを選択するこ
とを特徴とする（図１参照）。
【０００８】また本発明の好適な実施形態による半導体
記憶装置は、外部からのテスト信号（Ｔ）と、上記ヒュ
ーズの切断する前に上記特定の冗長メモリセルを選択す
るアドレス信号とを入力し、上記ヒューズ切断前に上記
特定の冗長メモリセルをテストできることを特徴とする
（図１参照）。
記憶装置は、外部からのテスト信号（Ｔ）と、上記ヒュ
ーズの切断する前に上記特定の冗長メモリセルを選択す
るアドレス信号とを入力し、上記ヒューズ切断前に上記
特定の冗長メモリセルをテストできることを特徴とする
（図１参照）。
【０００９】
【作用】上記の構成によって、冗長アドレスプログラム
回路のヒューズを切断しなくても、アドレスバッファか
ら出力された内部アドレス信号と外部信号とで、複数の
冗長メモリセルアレイを有する半導体記憶装置でも、任
意の冗長メモリセルアレイのテストを行うことができ
る。
回路のヒューズを切断しなくても、アドレスバッファか
ら出力された内部アドレス信号と外部信号とで、複数の
冗長メモリセルアレイを有する半導体記憶装置でも、任
意の冗長メモリセルアレイのテストを行うことができ
る。
【００１０】
【実施例】以下、本発明の実施例を、図面に沿って詳細
に説明する。
に説明する。
【００１１】図１は本発明の第１の実施例による半導体
記憶装置であり、図１において、１Ａ、１Ｂはメモリセ
ルアレイ、２Ａ、２Ｂは冗長メモリセルアレイ、ＭＡは
メモリセル、３はアドレスデコーダ、４はアドレスバッ
ファ、７Ａ、７Ｂは冗長アドレスプログラム回路、ＩＮ
ＨＡ、ＩＮＨＢはそれぞれ冗長メモリセルアレイの選択
とアドレスデコーダの非活性化信号、ＣＳはチップセレ
クト信号、Ｔは外部信号、Ａ０、Ａｎ、Ａｉは内部アド
レス信号、ＲＡ、ＲＢはヒューズ回路の出力信号線であ
る。冗長アドレスプログラム回路７Ａ、７Ｂには、内部
アドレス信号（Ａ０、…、Ａｎ、…、Ａｉ）のうち（Ａ
ｎ、…、Ａｉ）が入力されているが、冗長アドレスプロ
グラム回路７Ａは内部アドレス（Ａｎ、…、Ａｉ）の組
合せが（１、…、１）、冗長アドレスプログラム回路７
Ｂは内部アドレス（Ａｎ…Ａｉ）の組合せが（０、…、
１）というように、各冗長アドレスプログラム回路ごと
に異なる組合せをとっている。また、特定のメモリセル
ＭＡのアドレス（Ａ０、…、Ａｉ）は（１、…、１）と
仮定する。
記憶装置であり、図１において、１Ａ、１Ｂはメモリセ
ルアレイ、２Ａ、２Ｂは冗長メモリセルアレイ、ＭＡは
メモリセル、３はアドレスデコーダ、４はアドレスバッ
ファ、７Ａ、７Ｂは冗長アドレスプログラム回路、ＩＮ
ＨＡ、ＩＮＨＢはそれぞれ冗長メモリセルアレイの選択
とアドレスデコーダの非活性化信号、ＣＳはチップセレ
クト信号、Ｔは外部信号、Ａ０、Ａｎ、Ａｉは内部アド
レス信号、ＲＡ、ＲＢはヒューズ回路の出力信号線であ
る。冗長アドレスプログラム回路７Ａ、７Ｂには、内部
アドレス信号（Ａ０、…、Ａｎ、…、Ａｉ）のうち（Ａ
ｎ、…、Ａｉ）が入力されているが、冗長アドレスプロ
グラム回路７Ａは内部アドレス（Ａｎ、…、Ａｉ）の組
合せが（１、…、１）、冗長アドレスプログラム回路７
Ｂは内部アドレス（Ａｎ…Ａｉ）の組合せが（０、…、
１）というように、各冗長アドレスプログラム回路ごと
に異なる組合せをとっている。また、特定のメモリセル
ＭＡのアドレス（Ａ０、…、Ａｉ）は（１、…、１）と
仮定する。
【００１２】以下、通常動作の場合について述べる。外
部アドレス信号がアドレスバッファ４に入力され、内部
アドレス信号（Ａ０、…、Ａｉ）が（１、…、１）｛つ
まり（Ａｎ、…、Ａｉ）も（１、…、１）｝になると、
内部アドレス信号はアドレスデコーダ３でデコードされ
メモリセルアレイ１Ｂ内の特定のメモリセルＭＡを選択
する。一方、冗長アドレスプログラム回路内のヒューズ
回路の出力ＲＡ、ＲＢは通常ロー状態である。外部信号
Ｔをローとすることにより、冗長アドレスプログラム回
路はすべて非活性化状態となるため、７Ａに内部アドレ
ス信号（Ａｎ、…、Ａｉ）の（１、…、１）が入力され
ても、冗長メモリセルアレイ非活性化信号ＩＮＨＡがハ
イになり、冗長メモリセルアレイ２Ａを選択することは
ない。
部アドレス信号がアドレスバッファ４に入力され、内部
アドレス信号（Ａ０、…、Ａｉ）が（１、…、１）｛つ
まり（Ａｎ、…、Ａｉ）も（１、…、１）｝になると、
内部アドレス信号はアドレスデコーダ３でデコードされ
メモリセルアレイ１Ｂ内の特定のメモリセルＭＡを選択
する。一方、冗長アドレスプログラム回路内のヒューズ
回路の出力ＲＡ、ＲＢは通常ロー状態である。外部信号
Ｔをローとすることにより、冗長アドレスプログラム回
路はすべて非活性化状態となるため、７Ａに内部アドレ
ス信号（Ａｎ、…、Ａｉ）の（１、…、１）が入力され
ても、冗長メモリセルアレイ非活性化信号ＩＮＨＡがハ
イになり、冗長メモリセルアレイ２Ａを選択することは
ない。
【００１３】次に、欠陥救済の動作について述べる。例
えばメモリセルＭＡが欠陥メモリセルであり、欠陥救済
を２Ａ内の冗長メモリセルで行うとする。冗長アドレス
プログラム回路７Ａ内のヒューズ回路のヒューズを切断
すると、その出力信号ＲＡがハイになる。外部信号Ｔを
ロー状態にし、７Ａ以外の冗長プログラム回路を非活性
化状態とする。外部アドレス信号がアドレスバッファ４
に入力され、内部アドレス信号（Ａ０、…、Ａｉ）が
（１、…、１）になると、（Ａｎ、…、Ａｉ）も（１、
…、１）であるため、冗長プログラム回路７ＡのＩＮＨ
Ａがハイとなり、冗長メモリセルアレイ２Ａを選択、欠
陥救済を行うことができる。また、またＩＮＨＡがハイ
となることでアドレスデコーダ３は非活性化となり、通
常のメモリセルは選択されない。
えばメモリセルＭＡが欠陥メモリセルであり、欠陥救済
を２Ａ内の冗長メモリセルで行うとする。冗長アドレス
プログラム回路７Ａ内のヒューズ回路のヒューズを切断
すると、その出力信号ＲＡがハイになる。外部信号Ｔを
ロー状態にし、７Ａ以外の冗長プログラム回路を非活性
化状態とする。外部アドレス信号がアドレスバッファ４
に入力され、内部アドレス信号（Ａ０、…、Ａｉ）が
（１、…、１）になると、（Ａｎ、…、Ａｉ）も（１、
…、１）であるため、冗長プログラム回路７ＡのＩＮＨ
Ａがハイとなり、冗長メモリセルアレイ２Ａを選択、欠
陥救済を行うことができる。また、またＩＮＨＡがハイ
となることでアドレスデコーダ３は非活性化となり、通
常のメモリセルは選択されない。
【００１４】次に、冗長アドレスプログラム回路内のヒ
ューズ回路のヒューズを切断しなくても、冗長メモリセ
ルのテストができることについて述べる。外部信号Ｔを
ハイにする。冗長メモリセルアレイ２Ａをテストすると
きは、冗長プログラム回路７Ａを活性化させるが、内部
アドレス信号（Ａｎ、…、Ａｉ）が（１、…、１）にな
るようにアドレス信号をアドレスバッファ４に入力する
ことでＩＮＨＡがハイになり、冗長メモリセルアレイ２
Ａをテストすることができる。またＩＮＨＡがハイとな
ることでアドレスデコーダ３は非活性化となるため、通
常のメモリセルは選択されない。冗長メモリセルアレイ
２Ｂをテストするときは、冗長プログラム回路７Ｂを活
性化させる。そこで、内部アドレス信号（Ａｎ、…、Ａ
ｉ）が（０、…、１）になるようにアドレス信号をアド
レスバッファ４に入力する。するとＩＮＨＢがハイにな
り、冗長メモリセルアレイ２をテストすることができ
る。またＩＮＨＢがハイとなることでアドレスデコーダ
３は非活性化となるため、通常のメモリセルは選択され
ない。
ューズ回路のヒューズを切断しなくても、冗長メモリセ
ルのテストができることについて述べる。外部信号Ｔを
ハイにする。冗長メモリセルアレイ２Ａをテストすると
きは、冗長プログラム回路７Ａを活性化させるが、内部
アドレス信号（Ａｎ、…、Ａｉ）が（１、…、１）にな
るようにアドレス信号をアドレスバッファ４に入力する
ことでＩＮＨＡがハイになり、冗長メモリセルアレイ２
Ａをテストすることができる。またＩＮＨＡがハイとな
ることでアドレスデコーダ３は非活性化となるため、通
常のメモリセルは選択されない。冗長メモリセルアレイ
２Ｂをテストするときは、冗長プログラム回路７Ｂを活
性化させる。そこで、内部アドレス信号（Ａｎ、…、Ａ
ｉ）が（０、…、１）になるようにアドレス信号をアド
レスバッファ４に入力する。するとＩＮＨＢがハイにな
り、冗長メモリセルアレイ２をテストすることができ
る。またＩＮＨＢがハイとなることでアドレスデコーダ
３は非活性化となるため、通常のメモリセルは選択され
ない。
【００１５】以上、第１の実施例によれば、各冗長アド
レスプログラム回路はそれぞれ異なる内部アドレスの組
合せをとることにより、冗長アドレスプログラム回路の
ヒューズを切断しなくても、外部信号と内部アドレス信
号とで、複数の冗長メモリセルアレイを有する半導体記
憶装置でも、冗長メモリセルのテストを行うことができ
る。
レスプログラム回路はそれぞれ異なる内部アドレスの組
合せをとることにより、冗長アドレスプログラム回路の
ヒューズを切断しなくても、外部信号と内部アドレス信
号とで、複数の冗長メモリセルアレイを有する半導体記
憶装置でも、冗長メモリセルのテストを行うことができ
る。
【００１６】次に、本発明の第２の実施例を図３で説明
する。
する。
【００１７】図３において、ＭＤ１はメモリセル、１
Ｃ、１Ｄはメモリセルアレイ、２Ｃ、２Ｄは冗長メモリ
セルアレイ、ＳＡＣ、ＳＡＤはセンスアンプ、Ｆ５から
Ｆ１０はヒューズ、ＩＮＶ１はインバータ、Ｔは外部信
号、ＲＣ１、ＲＣ２、ＲＸＡ、ＲＡＢは信号線、７Ｃ、
７Ｄは冗長アドレスプログラム回路である。メモリセル
ＭＤ１のアドレス（Ａ０、…、Ａｉ）は（１、…、１）
と仮定する。冗長アドレスプログラム回路７Ｃ、７Ｄに
は内部アドレス信号（Ａ０、…、Ａｎ、…、Ａｉ）の一
部である（Ａｎ、…、Ａｉ）が入力される。また各冗長
アドレスプログラム回路７Ｃ、７Ｄは、アドレスをプロ
グラムするヒューズの切断の仕方がそれぞれ１ヶ所以上
異なる。そのことを表１で説明する。
Ｃ、１Ｄはメモリセルアレイ、２Ｃ、２Ｄは冗長メモリ
セルアレイ、ＳＡＣ、ＳＡＤはセンスアンプ、Ｆ５から
Ｆ１０はヒューズ、ＩＮＶ１はインバータ、Ｔは外部信
号、ＲＣ１、ＲＣ２、ＲＸＡ、ＲＡＢは信号線、７Ｃ、
７Ｄは冗長アドレスプログラム回路である。メモリセル
ＭＤ１のアドレス（Ａ０、…、Ａｉ）は（１、…、１）
と仮定する。冗長アドレスプログラム回路７Ｃ、７Ｄに
は内部アドレス信号（Ａ０、…、Ａｎ、…、Ａｉ）の一
部である（Ａｎ、…、Ａｉ）が入力される。また各冗長
アドレスプログラム回路７Ｃ、７Ｄは、アドレスをプロ
グラムするヒューズの切断の仕方がそれぞれ１ヶ所以上
異なる。そのことを表１で説明する。
【００１８】
【表１】
【００１９】論理”０”を冗長アドレスプログラム回路
７Ｄにプログラムするとき、各内部アドレスに対応する
ヒューズは切断する（例えばアドレスＡｎはヒューズＦ
７を切断し、アドレスＡｉはヒューズＦ８を切断す
る）。論理”０”を冗長アドレスプログラム回路７Ｃに
プログラムするとき、アドレス（Ａｎ＋１、…、Ａｉ）
のヒューズは切断するが、アドレスＡｎのヒューズＦ７
はインバータＩＮＶ１があるため切断しない。ヒューズ
Ｆ７は論理”１”をプログラムするときに切断する。
７Ｄにプログラムするとき、各内部アドレスに対応する
ヒューズは切断する（例えばアドレスＡｎはヒューズＦ
７を切断し、アドレスＡｉはヒューズＦ８を切断す
る）。論理”０”を冗長アドレスプログラム回路７Ｃに
プログラムするとき、アドレス（Ａｎ＋１、…、Ａｉ）
のヒューズは切断するが、アドレスＡｎのヒューズＦ７
はインバータＩＮＶ１があるため切断しない。ヒューズ
Ｆ７は論理”１”をプログラムするときに切断する。
【００２０】以下、通常動作について述べる。チップセ
レクト信号ＣＳはハイ。外部信号Ｔはロー。外部アドレ
ス信号がアドレスバッファ４に入力され、内部アドレス
信号（Ａ０、…、Ａｉ）が（１、…、１）になると、内
部アドレス信号はアドレスデコーダ３でデコードされ、
メモリセルＭＤ１を選択する。
レクト信号ＣＳはハイ。外部信号Ｔはロー。外部アドレ
ス信号がアドレスバッファ４に入力され、内部アドレス
信号（Ａ０、…、Ａｉ）が（１、…、１）になると、内
部アドレス信号はアドレスデコーダ３でデコードされ、
メモリセルＭＤ１を選択する。
【００２１】次に、欠陥救済の動作について述べる。チ
ップセレクト信号ＣＳはハイ、外部信号Ｔはロー、欠陥
メモリセルはＭＤ１とし、そのＭＤ１を冗長メモリセル
アレイ２Ｃで救済すると仮定する。まず、冗長アドレス
プログラム回路７ＣのヒューズＦ５を切断し、ＲＣ１を
ハイにする。次に、ＭＤ１のアドレスのなかで（Ａｎ、
…、Ａｉ）の（１、…、１）を７Ｃにプログラムする。
つまり、アドレス（Ａｎ＋１、…、Ａｉ）をプログラム
するヒューズ（例えばＦ８）は切断せず、アドレスＡｎ
をプログラムするヒューズＦ７のみ切断する。アドレス
信号がアドレスバッファ４に入力され、内部アドレス信
号（Ａ０、…、Ａｉ）が（１、…、１）になると、欠陥
メモリセルアレイＭＤ１は上記通常動作と同様に選択さ
れる。欠陥アドレスをプログラムした７Ｃに内部アドレ
ス（Ａｎ、…、Ａｉ）の（１、…、１）が入力される
と、ＲＸＡがハイになり冗長メモリセルアレイ２Ｃを選
択する。また、ＲＸＡＢがローになりセンスアンプＳＡ
Ｃ以外のセンスアンプ（例えばＳＡＤ）はすべて非活性
化となるため、欠陥メモリセルＭＤ１の情報が出力され
ることはない。以上のようにアドレス信号が入力される
と、欠陥メモリセルと冗長メモリセルの情報はセンスア
ンプ入口まで読みだされるが、冗長側のセンスアンプ以
外は非活性となるため、冗長メモリセルの情報のみ出力
され救済する。
ップセレクト信号ＣＳはハイ、外部信号Ｔはロー、欠陥
メモリセルはＭＤ１とし、そのＭＤ１を冗長メモリセル
アレイ２Ｃで救済すると仮定する。まず、冗長アドレス
プログラム回路７ＣのヒューズＦ５を切断し、ＲＣ１を
ハイにする。次に、ＭＤ１のアドレスのなかで（Ａｎ、
…、Ａｉ）の（１、…、１）を７Ｃにプログラムする。
つまり、アドレス（Ａｎ＋１、…、Ａｉ）をプログラム
するヒューズ（例えばＦ８）は切断せず、アドレスＡｎ
をプログラムするヒューズＦ７のみ切断する。アドレス
信号がアドレスバッファ４に入力され、内部アドレス信
号（Ａ０、…、Ａｉ）が（１、…、１）になると、欠陥
メモリセルアレイＭＤ１は上記通常動作と同様に選択さ
れる。欠陥アドレスをプログラムした７Ｃに内部アドレ
ス（Ａｎ、…、Ａｉ）の（１、…、１）が入力される
と、ＲＸＡがハイになり冗長メモリセルアレイ２Ｃを選
択する。また、ＲＸＡＢがローになりセンスアンプＳＡ
Ｃ以外のセンスアンプ（例えばＳＡＤ）はすべて非活性
化となるため、欠陥メモリセルＭＤ１の情報が出力され
ることはない。以上のようにアドレス信号が入力される
と、欠陥メモリセルと冗長メモリセルの情報はセンスア
ンプ入口まで読みだされるが、冗長側のセンスアンプ以
外は非活性となるため、冗長メモリセルの情報のみ出力
され救済する。
【００２２】次に、冗長アドレスプログラム回路内のヒ
ューズ回路のヒューズを切断しなくても、冗長メモリセ
ルアレイのテストができることについて述べる。チップ
セレクト信号ＣＳはハイ、通常ローである外部信号Ｔを
ハイにし、各冗長アドレスプログラム回路内のヒューズ
回路出力ＲＣ１、ＲＣ２をハイにする。表２に、冗長メ
モリセルアレイをテストする時の冗長アドレスプログラ
ム回路アドレス設定法を示す。
ューズ回路のヒューズを切断しなくても、冗長メモリセ
ルアレイのテストができることについて述べる。チップ
セレクト信号ＣＳはハイ、通常ローである外部信号Ｔを
ハイにし、各冗長アドレスプログラム回路内のヒューズ
回路出力ＲＣ１、ＲＣ２をハイにする。表２に、冗長メ
モリセルアレイをテストする時の冗長アドレスプログラ
ム回路アドレス設定法を示す。
【００２３】
【表２】
【００２４】冗長メモリセルアレイ２Ｃをテストすると
きは、アドレス（Ａｎ、…、Ａｉ）が（０、１、…、
１）になるようにアドレス信号を入力することでＲＸＡ
がハイになり、冗長メモリセルアレイ２Ｃを選択しテス
トを行う。冗長メモリセルアレイ２Ｄをテストするとき
は、アドレス（Ａｎ、…、Ａｉ）が（１、…、１）にな
るようにアドレス信号を入力することでＲＸＢがハイに
なり、冗長メモリセルＭＢ２を選択しテストする。以
上、第２の実施例によれば、各冗長アドレスプログラム
回路ごとに異なるアドレス設定法にすることにより、冗
長アドレスプログラム回路のヒューズを切断しなくて
も、外部信号と内部アドレス信号とで、複数の冗長メモ
リセルアレイを有する半導体記憶装置でも、冗長メモリ
セルのテストを行うことができる。
きは、アドレス（Ａｎ、…、Ａｉ）が（０、１、…、
１）になるようにアドレス信号を入力することでＲＸＡ
がハイになり、冗長メモリセルアレイ２Ｃを選択しテス
トを行う。冗長メモリセルアレイ２Ｄをテストするとき
は、アドレス（Ａｎ、…、Ａｉ）が（１、…、１）にな
るようにアドレス信号を入力することでＲＸＢがハイに
なり、冗長メモリセルＭＢ２を選択しテストする。以
上、第２の実施例によれば、各冗長アドレスプログラム
回路ごとに異なるアドレス設定法にすることにより、冗
長アドレスプログラム回路のヒューズを切断しなくて
も、外部信号と内部アドレス信号とで、複数の冗長メモ
リセルアレイを有する半導体記憶装置でも、冗長メモリ
セルのテストを行うことができる。
【００２５】
【発明の効果】本発明は従来方式と比較し、複数の冗長
メモリセルアレイを有する半導体記憶装置においても、
冗長メモリセルアレイのテストができるという効果があ
る。
メモリセルアレイを有する半導体記憶装置においても、
冗長メモリセルアレイのテストができるという効果があ
る。
【図１】本発明の第１の実施例のブロック図である。
【図２】従来技術のブロック図である。
【図３】本発明の第２の実施例のブロック図である。
１、１Ａ、１Ｂ…メモリセルアレイ、２、２Ａ、２Ｂ…
冗長メモリセルアレイ、３…アドレスデコーダ、４…ア
ドレスバッファ、Ａ０からＡｉ、Ａｎ、…内部アドレス
信号、ＭＡ、ＭＤ１…メモリセル、Ｔ…外部信号、７、
７Ａ、７Ｂ、７Ｃ、７Ｄ…冗長アドレスプログラム回
路、ＩＮＨＡ、ＩＮＨＢ…冗長メモリセルアレイの活性
化とアドレスデコーダの非活性化、ＲＡ、ＲＢ、ＲＣ
１、ＲＣ２…ヒューズ回路の出力信号線、Ｆ１からＦ１
０…ヒューズ、Ｑ１からＱ８…Ｎ型チャネル型のＭＯＳ
ＦＥＴ、５…セレクタ、６…ブロックジェネレータ、８
…プリチャージ回路、Ｆ、ＦＭ、ＦＲ、Ｒ、ＲＸＡ、Ｒ
ＸＢ、ＲＸＡＢ、ＲＸＢＢ…信号線、ＣＳ…チップセレ
クト信号、ＩＮＶ１…インバータ、ＳＡＣ、ＳＡＤ…セ
ンスアンプ。
冗長メモリセルアレイ、３…アドレスデコーダ、４…ア
ドレスバッファ、Ａ０からＡｉ、Ａｎ、…内部アドレス
信号、ＭＡ、ＭＤ１…メモリセル、Ｔ…外部信号、７、
７Ａ、７Ｂ、７Ｃ、７Ｄ…冗長アドレスプログラム回
路、ＩＮＨＡ、ＩＮＨＢ…冗長メモリセルアレイの活性
化とアドレスデコーダの非活性化、ＲＡ、ＲＢ、ＲＣ
１、ＲＣ２…ヒューズ回路の出力信号線、Ｆ１からＦ１
０…ヒューズ、Ｑ１からＱ８…Ｎ型チャネル型のＭＯＳ
ＦＥＴ、５…セレクタ、６…ブロックジェネレータ、８
…プリチャージ回路、Ｆ、ＦＭ、ＦＲ、Ｒ、ＲＸＡ、Ｒ
ＸＢ、ＲＸＡＢ、ＲＸＢＢ…信号線、ＣＳ…チップセレ
クト信号、ＩＮＶ１…インバータ、ＳＡＣ、ＳＡＤ…セ
ンスアンプ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青砥 敏郎 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 森田 貞幸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 飯田 晴仁 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (2)
- 【請求項１】メモリセルアレイと、 冗長メモリセルアレイと、 上記メモリセルアレイ内のメモリセルを選択するための
アドレスデコーダと、 アドレス信号が印加されることにより上記冗長メモリセ
ルアレイを選択するプログラム回路とを具備し、 上記プログラム回路のヒューズを切断することにより特
定の冗長メモリセルを選択する機能を有してなる半導体
記憶装置であって、 上記プログラム回路は上記ヒューズを切断する前にもそ
れぞれ異なるアドレス信号の組合せにより特定の冗長メ
モリセルを選択することを特徴とする半導体記憶装置。 - 【請求項２】外部からのテスト信号と、上記ヒューズの
切断する前に上記特定の冗長メモリセルを選択するアド
レス信号とを入力し、上記ヒューズ切断前に上記特定の
冗長メモリセルをテストできることを特徴とする請求項
１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030114A JPH06243698A (ja) | 1993-02-19 | 1993-02-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030114A JPH06243698A (ja) | 1993-02-19 | 1993-02-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06243698A true JPH06243698A (ja) | 1994-09-02 |
Family
ID=12294760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5030114A Withdrawn JPH06243698A (ja) | 1993-02-19 | 1993-02-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06243698A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147995A (ja) * | 1994-11-22 | 1996-06-07 | Nec Corp | 半導体記憶装置 |
| KR100466953B1 (ko) * | 1996-03-11 | 2005-07-07 | 씨러스 로직 인코포레이티드 | 메모리시스템,메모리,메모리셀대체실행방법 |
| US7075836B2 (en) | 2004-09-02 | 2006-07-11 | Fujitsu Limited | Semiconductor memory having testable redundant memory cells |
| US7933159B2 (en) | 2007-07-11 | 2011-04-26 | Fujitsu Semiconductor Limited | Semiconductor memory device and system with redundant element |
| US8050121B2 (en) | 2008-03-19 | 2011-11-01 | Fujitsu Semiconductor Limited | Semiconductor memory, system, operating method of semiconductor memory, and manufacturing method of semiconductor memory |
-
1993
- 1993-02-19 JP JP5030114A patent/JPH06243698A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147995A (ja) * | 1994-11-22 | 1996-06-07 | Nec Corp | 半導体記憶装置 |
| KR100466953B1 (ko) * | 1996-03-11 | 2005-07-07 | 씨러스 로직 인코포레이티드 | 메모리시스템,메모리,메모리셀대체실행방법 |
| US7075836B2 (en) | 2004-09-02 | 2006-07-11 | Fujitsu Limited | Semiconductor memory having testable redundant memory cells |
| US7933159B2 (en) | 2007-07-11 | 2011-04-26 | Fujitsu Semiconductor Limited | Semiconductor memory device and system with redundant element |
| US8050121B2 (en) | 2008-03-19 | 2011-11-01 | Fujitsu Semiconductor Limited | Semiconductor memory, system, operating method of semiconductor memory, and manufacturing method of semiconductor memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |