KR100226262B1 - 반도체 소자의 리페어 결함 테스트용 회로 - Google Patents

Abstract

본 발명은 결함테스트를 수행하여 발생된 결함이 리페어된 스페어셀에 있는지 아니면 폴리실리콘 퓨즈가 제대로 끊어지지 않아서 발생된 불량인지를 용이하게 판별할 수 있는 반도체 소자의 결함 테스트용 회로에 관한 것이다.

본 발명은 다수의 폴리실리콘 퓨즈와 다수의 트랜지스터를 포함하여 이루어진 행 스페어 셀 디코더와, 스페어 셀 인에이블신호와 상기 행 스페어 셀 디코더로부터의 출력신호를 논리조합하여 행 스페어셀을 인에이블시켜주기 위한 낸드 게이트와 인버터수단을 구비한 스페어 드라이버 수단을 포함하는 반도체 소자의 리페어 결함 테스트회로에 있어서, 상기 스페어 셀 드라이버 수단의 낸드 게이트의 입력단에 연결되어, 리페어후의 결함원인을 분석하기 위한 리페어 결함 분석회로를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 리페어 결함 테스트용 회로

제1도는 종래의 리페어 방법을 설명하기 위한 도면.

제2도는 본 발명에 따른 반도체 소자의 리페어결함 테스트용 회로도.

도면의 주요 부분에 대한 부호의 설명

A0 내지 An : 행 어드레스 신호 ΨX : 행 클럭신호

/SRD : 스페어 셀 디코더 입력신호 ΨSRE : 스페어 셀 인에이블신호

9 : 낸드 게이트 10 : 인버터 수단

11 : 리페어 결함 분석회로 12 : 모스 트랜지스터

13 : 폴리실리콘 퓨즈

본 발명은 일반적으로 반도체 메모리소자의 리페어(repair)에 관한 것으로서, 특히 리페어공정을 수행한 후에도 발생되는 결함(fail) 분석을 용이하게 하도록 하는 반도체 소자의 리페어 결함 테스트용 회로에 관한 것이다.

최근들어 반도체 메모리소자가 점차로 고집적화됨에 따라 메모리셀(memory cell )의 수가 증가하면서 결함 셀(fail cell)이 발생하는 비율도 상대적으로 증가하게 되었다. 따라서, 상기 메모리셀 어레이의 결함셀을 여분의 스페어셀(spare cell)을 이용하여 대체하는 리페어공정의 중요성도 높아지고 있는 추세이다.

제 1 도는 종래의 리페어 방법을 설명하기 위한 도면으로서, 메모리셀 어레이의 결함 테스트를 수행하여 결함여부를 체크(check)한 후 상기 메모리셀의 결함 셀을 스페어셀을 이용하여 리페어 공정을 수행하게 되는데, 스페어셀을 억세스하는 과정을 살펴보면 다음과 같다.

먼저, 다수의 폴리실리콘 퓨즈(fuse)(1)와 다수의 트랜지스터(2)를 포함해서 이루어지는 스페어셀 디코더(3)의 다수의 폴리실리콘 퓨즈(1)중 결함이 발생된 메모리셀의 어드레스에 해당하는 소정의 폴리실리콘 퓨즈를 끊어줌으로써 메모리셀의 결함에 대한 리페어 동작을 수행하게 된다.

폴리실리콘 퓨즈를 끊어 리페어를 수행한 다음, 결함이 발생된 메모리셀의 어드레스, 즉 결함 어드레스에 해당하는 행 어드레스 신호 A0 내지 An 와 행 클럭신호 ΨX가 입력되면 스페어셀 디코더 입력신호 /SRD 는 하이레벨신호 'H'로 유지되고, 이때 스페어 셀 인에이블신호 ΨSRE가 인에이블되어 낸드 게이트(4) 및 인버터 수단(5)을 통하여 행 스페어 셀을 선택하기 위한 신호가 발생되어 선택된 행 스페어셀은 인에이블된다.

이와같이 메모리셀에 결함이 발생되면, 이를 행 스페어셀로 리페어를 수행하기 위하여 행 스페어 디코더(3)의 다수의 폴리실리콘 퓨즈를 끊어 리페어를 수행한 다음에는 상기 결함이 발생된 메모리셀의 어드레스가 입력되면 결함이 발생된 메모리셀을 선택하는 것이 아니라 상기에서 설명한 바와같이 행스페어셀을 인에이블시키기 위한 신호가 행스페어 디코더(3)로부터 행 스페어 셀로 발생되어 행 스페어셀을 인에이블시켜 줌으로써, 행 스페어셀을 선택하게 되는 것입니다. 즉, 퓨즈를 끊어 리페어공정을 수행하지 않을 경우에는 행 스페어 셀 디코더 입력신호 /SRD가 로우 상태를 유지하게 되어 낸드 게이트 및 인버터를 통해 행 스페어셀을 디스에이블시키는 신호가 출력되어 행 스페어셀은 선택되지 않지만, 리페리페어공정을 수행한 후에는 행 스페어 셀 디코더 입력신호 /SRD 가 하이상태를 유지하게 되어 행 스페어 셀로의 억세스가 가능하게 되면서 리페어 전의 메모리셀 어레이의 결함이 발생된 메모리 셀로의 억세스는 불가능하게 되어 리페어가 이루어지는 것이다.

여기서 낸드 게이트(4) 및 인버터 수단(5)은 스페어 셀의 활성화를 직접적으로 구동하는 스페어 드라이버(spare driver)역할을 하게 됨은 잘 알려진 사실이다.

전술한 바와 같이, 리페어를 수행하면 리페어전의 메모리 셀 어레이의 결함 셀로의 억세스가 불가능하게 되고, 이에 따라 리페어후의 결함 테스트를 수행한 결과 결함이 발생한 경우에는 결함이 발생된 메모리셀 어레이내의 메모리셀이 리페어된 행스페어 셀 자체의 결함이 있는지 아니면, 즉 결함이 발생된 메모리셀을 결함이 발생된 행 스페어셀로 리페어가 수행되어 발생하는 결함인지 또는 폴리실리콘 퓨즈(1)가 제대로 끊기지 않아서 리페어가 제대로 수행되지 않았는지 판단하기 어려웠다.

이를 판단하기 위해서는 폴리실리콘 퓨즈(1)의 단면을 만들어 고배율 전자 현미경(SEM)을 이용하여 휴즈의 절단상태를 판단하며 리페어후의 결함원인을 분석할 수 있었는데, 이러한 방법은 테스트시간이 증가하여 제조수율 저하등의 문제를 초래하게 된다.

따라서, 이러한 문제점을 해결하기 위하여 본 발명은 리페어 결함분석 회로를 추가로 연결하여 리페어후에 결함이 발생할 경우 상기 리페어 결함분석 회로의 폴리실리콘 퓨즈를 끊어서 상기 행 스페어 드라이버의 출력을 상기 리페어 결함분석회로의 출력에 종속하게 함으로써, 리페어된 행스페어 셀의 결함셀에 대한 억세스를 가능토록 함으로써, 리페어후의 결함분석을 용이하게 할 수 있는 반도체 소자의 리페어 테스트용 회로를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명은 다수의 폴리실리콘 퓨즈와 다수의 트랜지스터를 포함하여 이루어진 행 스페어 셀 디코더와, 스페어 셀 인에이블신호와 상기 행 스페어 셀 디코더로부터의 출력신호를 논리조합하여 행 스페어셀을 인에이블시켜주기 위한 낸드 게이트와 인버터수단을 구비한 스페어 드라이버 수단을 포함하는 반도체 소자의 리페어 결함 테스트회로에 있어서, 상기 스페어 셀 드라이버 수단의 낸드 게이트의 입력단에 연결되어, 리페어후의 결함원인을 분석하기위한 리페어 결함 분석회로를 포함하는 반도체 소자의 리페어 결함 테스트회로를 제공하는 것을 특징으로 한다.

상기 리페어 결함분석회로는 전원공급수단과 접지전압사이에 드레인과 소오스가 연결되는 스위칭 트랜지스터와; 상기 스위칭 트랜지스터의 게이트와 소오스사이에 연결되는 폴리실리콘 퓨즈를 구비하여서, 상기 퓨즈의 컷팅상태에 따라 리페어 결함분석을 위한 신호를 상기 스페어 드라이버수단의 낸드 게이트의 일입력을 제공하는 것을 특징으로 한다.

이하 본 발명의 반도체 소자의 리페어 결함 테스트용회로의 일 실시예를 첨부도면 제 2 도를 참조하여 설명하면 다음과 같다.

본 발명의 반도체 소자의 리페어 결함 테스트용 회로는 다수의 폴리실리콘 퓨즈(6)와 다수의 트랜지스터(7)를 구비한 행 스페어 셀 디코더(8)와, 행 스페어셀을 드라이브하기 위한 수단인 낸드 게이트(9) 및 인버터수단(10), 그리고 리페어후의 결함을 분석하기 위한 리페어결함 분석회로(11)를 구비한다.

낸드 게이트(9)는 상기 행 스페어 셀 디코더(8)로부터의 신호 /SRD 와 스페어 셀 인에이블신호 ΨSRE를 논리조합하여 소정의 출력신호를 출력하고, 인버터수단(10)은 상기 낸드 게이트(9)의 출력단에 연결되어 상기 낸드 게이트(9)로부터의 출력신호를 반전시키기 위한 인버터수단(10)을 연결되어, 행 스페어셀을 억세스하기 위한 스페어 드라이버 역할을 수행하게 된다.

또한, 상기 낸드 게이트(9)의 입력단에 리페어 불량여부의 테스트를 용이하게 하기 위한 소정의 리페어 결함분석회로(11)를 연결구성하는데, 상기 리페어 결함분석회로(11)는 드레인(drain)단자는 접지전압(Vss)에 연결되는 모스 트랜지스터(12)와 , 상기 모스 트랜지스터(12)의 게이트와 소오스에 연결되는 폴리실리콘 퓨즈(13)를 포함하여 이루어진다. 이때, 상기 모스 트랜지스터(12)는 n-채널 모스 트랜지스터이다.

이와 같이 구성된 반도체 소자의 리페어 결함 테스트용 회로를 이용하여 DRAM 소자의 행 메모리 셀 어레이의 리페어를 수행한 수에 리페어 결함이 발생하였을 경우에 상기 DRAM 소자를 테스트하는 방법을 살펴보면 다음과 같다.

메모리셀 어레이의 결함이 발생된 셀의 어드레스에 해당하는 행 스페어셀 디코더(8)의 퓨즈를 끊어 리페어를 수행한 다음, 정상적인 동작을 수행하는 경우에는 리페어 결함분석회로(11)의 퓨즈(13)가 끊지 않은 경우로서, 퓨즈(13)에 의해 NMOS 트랜지스터(12)가 턴오프되어 낸드 게이트(9)의 일입력으로 하이상태의 신호가 인가되므로, 낸드 게이트(9)의 출력은 상기에서 설명한 바와같이 신호 /SRD, ΨSRE 에 따라 결정되어, 행 스페어 셀을 인에이블시키게 된다.

즉, 결함 어드레스가 인가되면 /SRE 신호가 하이상태로 되어 스페어 셀 인에이블신호 ΨSRE 와 함께 낸드 게이트(9)를 통해 논리낸드되어 로우상태의 신호를 출력하게 되고, 이에 따라 인버터수단(10)을 통해 하이상태의 신호를 출력하여 행 스페어 셀을 인에이블시키게 된다.

한편, 리페어후의 결함을 분석하고자 하는 경우에는 리페어 결함분석회로(11)의 퓨즈(13)을 컷팅하여 낸드 게이트(9)의 출력을 제어함으로써, 결함분석을 하게된다.

이때, 리페어 결함분석회로(11)는 퓨즈(13)가 텃팅되어 있으므로, 모스트랜지스터(12)가 턴온되어 상기 낸드 게이트(9)의 일입력으로 로우상태의 신호를 출력하게 된다. 따라서, 낸드 게이트(9)는 /SRD 신호와 스페어 셀 인에이블신호 ΨSRE에 관계없이 하이상태의 신호를 발생하고, 이 낸드 게이트(9)의 출력은 인버터수단(10)을 통해 반전되므로, 행 스페어셀을 디스에이블시키게 된다.

그러므로, 행 스페어셀은 디스에이블되므로, 이 상태에서는 결함 어드레스에 의해 행 스페어 셀이 선택되지 않고 리페어전의 메모리셀 어레이의 결함이 발생된 셀을 다시 억세스할 수 있게 된다. 따라서, 기존에 메모리셀 어레이의 페일된 메모리셀을 억세스하여 그 셀에 저장되어 있는 정보를 리페어후의 데이터와 비교할 수 있으므로, 결함이 폴리실리콘 퓨즈를 완전히 끊지 못하여 발생하였는지 아니면 스페어 셀 자체에 있는지의 여부 등을 쉽게 파악할 수 있게 된다.

반도체 소자의 제조시, 전술한 바와같이, 본 발명을 이용함으로써 리페어 후에도 메모리셀에 억세스할 수 있도록 하는 간단한 벙법으로 리페어 결함분석을 보다 용이하게 할 수 있어 테스트시간을 감소시켜 반도체 소자의 제조수율 향상에 기여할 수 있는 장점이 있다.

Claims (2)

1. 다수의 폴리실리콘 퓨즈와 다수의 트랜지스터를 포함하여 이루어진 행 스페어 셀 디코더와, 스페어 셀 인에이블신호와 상기 행 스페어 셀 디코더로부터의 출력신호를 논리조합하여 행 스페어셀을 인에이블시켜주기 위한 낸드 게이트와 인버터수단을 구비한 스페어 드라이버 수단을 포함하는 반도체 소자의 리페어 결함 테스트회로에 있어서,상기 스페어 셀 드라이버 수단의 낸드 게이트의 입력단에 연결되어, 리페어후의 결함원인을 분석하기 위한 리페어 결함 분석회로를 포함하는 것을 특징으로 하는 반도체 소자의 리페어 결함 테스트회로
2. 제 1 항에 있어서, 상기 리페어 결함분석회로는 전원공급수단과 접지전압사이에 드레인과 소오스가 연결되는 스위칭 트랜지스터와; 상기 스위칭 트랜지스터의 게이트와 소오스사이에 연결되는 폴리실리콘 퓨즈를 구비하여서, 상기 퓨즈의 컷팅상태에 따라 리페어 결함분석을 위한 신호를 상기 스페어 드라이버수단의 낸트 게이트의 일입력으로 제공하는 것을 특징으로 하는 반도체 소자의 리페어 결함 테스트용 회로.