KR0172348B1 - 로우 리던던시 회로를 가지는 반도체 메모리 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야.

본 발명은 반도체 메모리 장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제.

본 발명은 전체 칩 사이즈를 줄일 수 있는 반도체 메모리 장치를 제공한다.

3. 발명의 해결방법의 요지.

반도체 메모리 장치에 있어서, 상기 서브 메모리 어레이에 해당 어드레스를 제공하는 제1라인과, 상기 스페어 워드라인에 해당 어드레스를 제공하는 제2라인과, 상기 퓨우즈 박스로부터의 리던던시 워드라인의 어드레스와 노멀 로우 어드레스를 두 개의 입력으로 하고 리던던트 블럭신호에 의해 제어되어 선택된 해당 어드레스를 한 개의 라인으로 출력하는 멀티플렉서와, 상기 멀티플렉서의 출력신호를 입력으로 하여 상기 제1라인과 제2라인을 동일한 라인으로 사용하여 상기 출력신호로서 리던던시 동작을 이루게 하여 라인수를 감소시킨다.

4. 발명의 중요한 용도.

반도체 메모리 장치에 적합하게 사용된다.

Description

로우 리던던시 회로를 가지는 반도체 메모리 장치

제1a도는 종래 기술에 의한 리던던시를 보여주는 블럭구성도.

제1b도는 종래 기술에 의한 리던던시 회로의 칩 내부 위치를 보여주는 블럭구성도.

제2도는 본 발명에 따른 리던던시를 보여주는 실시예도.

제3도는 제2도의 퓨우즈 박스의 실시예도.

제4도는 제2도의 리던던트 블럭신호 발생회로의 실시예도.

제5도는 제2도의 스페어 워드라인 드라이버의 실시예도.

제6도는 본 발명에 따른 멀티플렉서의 구조를 나타내는 회로도.

제7a도는 본 발명에 따른 노멀 어드레스에 의한 노멀 워드라인의 구동을 보여주는 동작 타이밍도.

제7b도는 본 발명에 따른 리던던시 워드라인의 구동을 보여주는 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

RA : 로우 어드레스 신호

REDBLK : 리던던트 메모리 어레이 인에이블신호

φDPX : 프리차아지신호

RA1 : 로우어드레스 1의 신호

RA1B : 로우 어드레스 1이 반전된 신호

RAX : 워드라인을 구성하는 최대의 로우 어드레스 신호

RAXB : RAX의 반전신호

RAi : 서브 메모리 어레이를 구성하는 최소의 로우 어드레스신호

RAi+N : 서브 메모리 어레이를 구성하는 최대의 로우 어드레스 신호

RAiB : RAi의 반전신호

RAi+NB : RAi+N의 반전신호

φXE : 워드라인 부우스팅신호의 인에이블신호

φX0 : 로우 어드레스 0의 정보로부터 부우스팅된 신호

φX1 : 반전된 로우 어드레스 0의 정보로부터 부우스팅된 신호

SWA, SWB : 스페어 워드라인 A와 스페어 워드라인 B

본 발명은 반도체 메모리 장치의 리던던시에 관한 것으로, 특히 칩 밀도가 증가함에 따라 리던던시 로우를 선택하기 위한 버싱 라인의 증가를 없게함으로써 전체 칩 사이즈를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치에 수율을 향상을 위하여 리던던시가 제안되었음은 이미 이 분야에 공지되어 있는 사실로서, 상기 리던던시라 함은 소정의 메모리 쎌에 결함이 발생시에 이를 여분의 리던던트 메모리 쎌(이 분야에서는 스페어 메모리 쎌이라고도 통칭되며, 그 의미는 서로 동일한 것이다.)로 대치하는 과정을 말한다. 예를 들어 로우 리던던시의 경우에는 결함이 발생한 메모리 쎌에 해당하는 로우 어드레스를 디코딩하여 여분의 리던던트 쎌로서 상기 노멀 메모리 쎌의 결함을 보완하게 된다. 일반적으로 반도체 메모리 장치가 초고집적화됨에 따라 하나의 칩내에 구성되는 메모리 쎌의 수가 무수히 많아지게 된다. 메모리 쎌의 구성은 다수개의 서브(sub) 메모리 쎌 어레이에 각각 속하게 되는데, 초고집적 반도체 메모리 장치일수록 메모리 쎌의 증가에 따라 하나의 칩내에 배열되는 서브 메모리 어레이가 점점 더 많아지게 된다. 통상적으로 리던던트 쎌 어레이는 하나의 노멀 서브 메모리 어레이마다 각각 구비되어, 노멀 서브 메모리 어레이에 결함쎌이 발생하였을시에 상기 결함이 발생한 노멀 서브 메모리 어레이에 구비되어 있는 리던던트 어레이 리페어 동작을 수행하게 된다.

종래기술에 의한 리던던시를 보여주는 블럭도를 제1a도에 도시하였다. 도시된 구성에서 쉽게 이해할 수 있는 바와 같이 종래기술의 요지는 다수개로 이루어지는 서브 메모리 어레이(도시된 구성에서는 4개(100, 200, 300, 400)로 실시됨.)중에서 임의의 한 서브 메모리 어레이 200에만 스페어 워드라인을 구비하고(즉, 서브 메모리 어레이 200은 노멀 메모리 어레이와 리던던트 메모리 어레이를 공유한다.) 나머지의 다른 서브 메모리 어레이에는 스페어 워드라인을 구비하지 않는 구성을 가진다는 것과, 퓨우즈박스의 수를 칩의 레이아웃이 허락하는대로 다수개로 구비하는 것이며, 이로부터 상기 서브 메모리 어레이중 어느곳에 워드라인의 결함이 발생하여도 이를 상기 임의의 한 서브 메모리 어레이의 스페어 워드라인으로 용이하게 리페어가 이루어지도록 제어한다는 것임을 특히 유의하여야 할 것이다. 상기 제1a도의 블럭구성상 특징은 다음과 같다. 도면번호 211, 212, 213, 214는 퓨우즈박스로서 이는 리던던시를 위한 필수구성요소임은 이미 잘 알려져 있는 사실이다. 상기 퓨우즈 박스는 종래기술과는 다르게 특정 서브 메모리 어레이에 종속되어 있던 것에서 벗어나 칩의 레이-아웃을 고려하여 임의의 장소에 배치할 수 있으며, 이는 서브 메모리 어레이수만큼 또는 그 이상(또는 그 이하)으로 구비할 수 있다. 스페어 워드라인 드라이버는 상기 퓨우즈박스 211, 212, 213, 214의 출력신호에 따라 스페어 워드라인 SW0, SW1, SW2, SW3을 구동하고, 리던던트 블럭신호 발생회로는 리던던시가 액티베이션된다는 신호를 발생한다. 상기 스페어 워드라인 드라이버 및 리던던트 블럭신호 발생회로 202는 각각 상기 퓨우즈 박스 211, 212, 213, 214의 출력신호를 입력하고 이로부터 소정의 신호를 생성하게 된다. (상기 제1a도의 구성에서 스페어 워드라인 드라이버와 리던던트 블럭신호 발생회로를 하나의 블럭으로 도시한 것은 퓨우즈박스 211, 212, 213, 214의 출력신호 RED0,...RED3을 각각 입력하고, 또한 그 기능이 리던던시동작을 인에이블시키는 하나의 제어회로라는 의미에서 하나의 블럭으로 처리한 것임을 이해해두기 바란다.) 한편, 상기 제1a도에서는 스페어 워드라인 SW0, SW1, SW2, SW3만 즉 4개만을 도시하였지만, 이는 칩의 레이-아웃 면적에 따라 다수개로 구비할 수 있다. 상기의 구성에 따른 동작특성을 살펴보면 다음과 같다. 특정한 노멀 메모리 어레이에서 워드라인 페일(fail)이 발생하면 이를 리페어하기 위하여 리던던트 쎌 및 스페어 워드라인을 사용함은 쉽게 이해할 수 있는 사항이며, 이를 위해서는 먼저 페일된 로우 어드레스에 해당하는 퓨우즈를 컷팅하여 페일된 어드레스를 프로그램한다.(이러한 과정은 본 출원인이 국내에 기 출원한 출원번호 '91-12919' 및 '90-21502'호에 상세하게 개시되어 있다.) 이와 같이해서 프로그램된 신호가 퓨우즈박스 211, 212, 213, 214의 출력신호인 REDi(i=0,1, 2, 3)이며, 상기 REDi신호는 스페어 워드라인 드라이버 202에서 대기한다. 또한 상기 REDi신호는 REDBLK신호를 발생시켜 로우디코더 및 노멀 워드라인을 디세이블시켜서 노멀 메모리 어레이 100, 300, 400이 동작하지 못하도록 한다. 또한 REDBLK신호는 센스앰프제어회로를 인에이블 시켜서 리던던트 메모리어레이 200이 동작하도록 한다. 한편, 스페어 워드라인 드라이버 202에 대기하고 있던 REDi(i=0,1, 2, 3)신호는 워드라인 부우스팅신호(이는 스페어 워드라인 드라이버 202에 입력되는 신호로서 워드라인으로 연결되는 신호이다.)가 인에이블되면 스페어 워드라인을 드라이브한다. 그리고 상기 스페어 워드라인이 인에이블되어 리던던트 쎌이 선택되는 과정은 이 분야에 공지된 바, 그 설명을 생략한다. 또한, 상기 제1a도는 본 출원인이 국내에 기 출원한 출원번호 '92-12437'호에 상세하게 개시되어 있으므로 참고로 하면 될 것이다. 상기 제1a도에서 알 수 있듯이 퓨우즈 박스는 리던던시 로우(Row)의 갯수 만큼 있어야 하며, 칩 밀도가 높아질수록 높은 수율을 위해서는 전체 칩내의 리던던시 로우가 절대적으로 증가하게 되거 이에 따라 퓨우즈 박스의 수도 증가하게 된다. 제1b도는 종래 기술에 의한 리던던시 회로의 칩 내부 위치를 보여주는 블럭구성도이다. 제1b도를 참조하면, 로우디코더들이 노멀 메모리 어레이군사이 수평방향의 칩 중앙에 위치하고 퓨우즈 박스 100, 200이 수직방향의 칩 측면(Side)에 위치한다. 이것은 블럭 리던던시에 있어서 통상의 지식이다. 그러나, 중앙 측면(Center Side)에 위치한 퓨우즈 박스의 숫자 만큼 리던던시 로우를 선택하기 위한 라인(레이-아웃에서의 버스)이 로우디코더의 측면으로 절대적으로 지나가야 하므로 블럭 리던던시 방식에 의해 버싱(Bussing) 라인수가 퓨우즈 박스 갯수 만큼 증가하게 되어 전체 칩 사이즈의 중가요인이 되고 있다. 상기 제1a도의 도면부호 A 부분은 종래 기술로 인한 버싱 라인수의 증가로 칩 사이즈의 증가를 보여준다. 또한 상기 도면부호 A 부분은 리던던시 로우의 갯수에 비례하여 증가하게 되고 상기 제1b도와 같은 구성에서는 전체적으로 증가하는 버싱 라인수는 32개이고 이로 인해 증가하게 되는 컬럼방향의 칩 사이즈의 증가는{ (16개의 버싱 라인수)×(디자인 룰에 의한 버싱 위치)}+{(디자인 룰에 의한 버싱공간)×(버싱 라인수-1)}가 된다. 이러한 버싱 라인수의 증가는 전체적인 칩사이즈의 증가를 초래하는 문제점이 있다.

따라서, 본 발명의 목적은 칩의 초고집적화의 향상에 적합한 리던던트 쎌 어레이를 가지는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 칩의 레이-아웃에 최적화되는 리던던시회로를 구비하는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 서로 다른 노멀 서브 메모리 어레이에서 발생된 워드라인 페일을 동일한 리던던트 쎌 어레이내의 스페어워드라인으로 각각 리페어할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 하나의 노멀 메모리 어레이에서 다수개의 워드라인 페일이 발생하여도 이를 충분히 리페어할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 칩 밀도가 증가함에 따라 리던던시 로우를 선택하기 위한 버싱 라인의 증가를 없게함으로써 전체 칩 사이즈를 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 퓨우즈 컷팅후 각각의 퓨우즈 박스의 출력이되는 소정의 신호와 퓨우즈 박스 갯수와 같은 수의 노멀 어드레스 버스 라인을 멀티플렉서를 공유함으로써 로우디코더의 측면으로 컬럼방향의 칩 사이즈 증가를 제거하여 전체적인 칩 사이즈를 감소시킬 수 있는 반도체 메모리 장치를 제공함에 있다.

상기 본 발명의 목적들을 달성하기 위하여 본 발명은, 로우 어드레스를 디코딩하여 해당 워드라인에 공급하는 로우디코더와, 다수개의 서브 메모리 어레이와, 상기 다수개의 서브 메모리 어레이중 임의의 하나에만 종속되는 스페어 워드라인과, 상기 다수개의 서브 메모리 어레이에 각각 독립되게 구비되어 리던던시 워드라인의 어드레스가 발생시키는 퓨우즈 박스와, 리던던시 동작이 상기 퓨우즈 박스의 프로그램에 의해 상기 스페어 워드라인이 종속되는 서브 메모리 어레이에서 이루어지는 반도체 메모리 장치에 있어서, 상기 서브 메모리 어레이에 해당 어드레스를 제공하는 제1라인과, 상기 스페어 워드라인에 해당 어드레스를 제공하는 제2라인과, 상기 퓨우즈 박스로부터의 리던던시 워드라인의 어드레스와 노멀 로우 어드레스를 두 개의 입력으로 하고 리던던트 블럭신호에 의해 제어되어 선택된 해당 어드레스를 한 개의 라인으로 출력하는 멀티플렉서와, 상기 멀티플렉서의 출력신호를 입력으로 하여 상기 제1라인과 제2라인을 동일한 라인으로 사용하여 상기 출력신호로서 리던던시 동작을 이루게 하여 라인수를 감소시키는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면과 함께 상세히 설명될 것이다.

제2도는 본 발명에 따른 리던던시를 보여주는 실시예도이다. 제2도를 참조하면, 구성은 거의 대부분의 구성은 상기 제1a도와 동일하고 다른 부분은 로우어드레스 및 퓨우즈 0, 1, 2, 3의 출력신호인 REDi(i=0, 1, 2, 3)가 입력되는 부분 및 리던던트 메모리 어레이 인에이블신호 REDBLK가 입력되는 부분인 멀티플렉서(Multiplexer) 500이다. 상기 멀티플렉서 500은 해당 로우어드레스 및 퓨우즈 출력신호를 입력받고 상기 리던던트 메모리 어레이 인에이블신호 REDBLK를 입력받아 소정의 전송게이트로서 스위칭하여 스페어 워드라인 드라이버 및 리던던트 블럭신호 발생회로 202로 입력하는 역할을 한다. 또한, 각각의 메모리 어레이는 각각의 로우디코더를 갖고, 리던던시 로우가 있는 임의의 메모리 어레이 200은 스페어 워드라인 드라이버 및 리던던트 블럭신호 발생회로 202를 갖는다. 그리고, 퓨우즈 박스는 칩 상의 중앙 측면에 위치하고 퓨우즈 컷팅에 의해 리던던시 신호 RED0, RED1, RED2, RED3 가 각각 발생되고, 로우 어드레스 버퍼(Row Address Buffer)의 출력신호인 RA0, RA0B, RA1, RA1B~RAi, RAi+N, RAi+NB 가 중앙 측면에서 로우디코더 측면으로 버싱 라인으로 연결되고, 이것은 다시 로우디코더에 입력이 된다. 상기 어드레스 중 RA2, RA2B, RA3, RA3B는 RED0, RED1, RED2, RED3와 함께 멀티플렉서 500의 입력이 되고 상기 멀티플렉서 500의 출력이 로우디코더와 스페어 워드라인 드라이버의 입력이 된다. 또한, 리던던시 블럭 정보를 갖는 신호인 리던던트 메모리 어레이 인에이블신호 REDBLK가 상기 멀티플렉서, 루오디코더, 스페어 워드라인 드라이버를 제어하는 신호가 되어 리페어할 시에는 로우디코더를 디세이블 시키고, 스페어 워드라인 드라이버를 인에이블시키고 멀티플렉서로 하여금 RED0, RED1, RED2, RED3가 출력하게 하여 스페어 워드라인 드라이버를 인에이블시킴으로써 로우 리던던시 동작을 이루게 한다. 상기 REDi는 퓨우즈 컷팅 후에는 논리하이로 유지되고, 퓨우즈 컷팅 수만큼 상기 REDi를 논리하이로 만들어 스페어 워드라인 드라이버를 최대 퓨우즈 박스 숫자만큼 인에이블 시킬 수 있다. 제3도는 제2도의 퓨우즈 박스(211, 212, 213, 214)의 실시예도이다. 제3도를 참조하면, 결함이 발생한 어드레스를 포함하는 로우어드레스를 입력하고, 이로부터 결함이 발생한 블럭의 로우 어드레스에 의해 결함이 발생한 어드레스에 연결된 퓨우즈를(레이저투사와 같은 방법으로 용이하게) 컷팅하여 REDi신호를 출력한다.

제4도는 제2도의 리던던트 블럭신호 발생회로의 실시예도이다. 상기 제2도의 스페어 워드라인 드라이버 및 리던던트 블럭신호 발생회로 202의 구성에서 리던던트 블럭신호 발생회로의 실시예는 제6도와 같은 구성으로 용이하게 이루어질 수 있다. 즉, 도시된 바와 같이 퓨우즈 박스 211, 212, 213, 214의 각 출력신호 RED0, RED1, RED2, RED3를 입력하고 이로부터 리던던트 블럭신호 REDBLK를 출력한다. 제5도는 제2도의 스페어 워드라인 드라이버의 실시예도이다.

상기 제2도의 스페어 워드라인 드라이버 및 리던던트 블럭신호 발생회로 202의 구성에서 스페어 워드라인 드라이버의 실시예는 제5도와 같은 구성으로 용이하게 이루어질 수 있다. 상기 제5도의 구성에서 φX0, φX1은 전술한 워드라인 부우스팅신호이며, 이는 곧 스페어 워드라인으로 연결된다.

제6도는 본 발명에 따른 멀티플렉서의 구조를 나타내는 회로도이다. 제6도를 참조하면, 루우어드레스들과 일측이 접속되고 타측이 출력단자에 접속되며 피모오스측의 단자에는 리던던트 블럭신호 REDBLK가 접속되어 입력되고 엔모오스측의 단자는 인버터 3에 접속되어 이에 의한 반전신호를 입력받아 스위칭하는 전송게이트군 600과, 상기 전송게이트 600을 통하여 로우어드레스와 퓨우즈 박스의 컷팅 후 출력신호들을 절반의 라인으로서 스위칭하여 통과시켜서 출력한다. 즉, 로우어드레스 RA2, RA2B, RA3, RA3B, RED0, RED1, RED2, RED3을 입력으로 하고 리던던트 블럭신호 REDBLK에 의해 노멀 어드레스와 리던던시 어드레스를 선택적으로 출력시킨다.

상기 제2도의 각 신호들의 인에이블 시점은 동작타이밍도인 제7a도, 제7b도에 개시되어 있다. 상기 제7a도에 도시된 바와 같이, 노멀 동작시에는 상기 제2도에서의 퓨우즈 박스 211, 212, 213, 214의 출력신호 REDi가 로우레벨로 되고, 이로부터 제4도의 리던던트 블럭신호 발생회로의 출력신호 REDBLK가 로우레벨로 된다. 이로부터 워드라인 부우스팅신호(φXi)가 하이레벨로 되어 노멀 워드라인이 선택된다. 한편, 리던던시동작시에는 상기 제7b도에 도시된 바와 같이, 상기 제2도에서의 퓨우즈 박스 211, 212, 213, 214에서 결함어드레스에 연결된 퓨우즈의 컷팅동작에 의해 출력신호 REDi가 하이레벨로 되고, 이로부터 제4도의 리던던트 블럭신호 발생회로의 출력신호 REDBLK가 하이레벨로 된다. 이로부터 스페어 워드라인이 선택된다.

상기 설명에서와 같이 퓨우즈 컷팅 후 각가의 퓨우즈 박스의 출력이 되는 소정의 신호 REDi와 퓨우즈 박스의 갯수와 같은 수의 노멀 어드레스 버싱 라인을 상기 멀티플렉서를 통하여 공유함으로써 상기 제1b도의 로우 디코더 측면의 컬럼방향의 칩 사이즈 증가를 제거하여 결과적으로 전체적인 칩 사이즈의 감소를 가져다 주는 효과가 있다.

상기 제2도는 본 발명의 사상에 입각한 블럭구성으로서 이는 리던던시를 필요로 하는 기존의 반도체 메모리 장치에 용이하게 적용할 수 있음을 이 분야에 통상의 지식을 가진자는 쉽게 알 수 있을 것이다.

Claims (3)

1. 로우 어드레스를 디코딩하여 해당 워드라인에 공급하는 로우디코더와, 다수개의 서브 메모리 어레이와, 상기 다수개의 서브 메모리 어레이중 임의의 하나에만 종속되는 스페어 워드라인과, 상기 다수개의 서브 메모리 어레이에 각각 독립되게 구비되어 리던던시 워드라인의 어드레스가 발생시키는 퓨우즈 박스와, 리던던시 동작이 상기 퓨우즈 박스의 프로그램에 의해 상기 스페어 워드라인이 종속되는 서브 메모리 어레이에서 이루어지는 반도체 메모리 장치에 있어서, 상기 서브 메모리 어레이에 해당 어드레스를 제공하는 제1라인과, 상기 스페어 워드라인에 해당 어드레스를 제공하는 제2라인과, 상기 퓨우즈 박스로부터의 리던던시 워드라인의 어드레스와 노멀 로우 어드레스를 두 개의 입력으로 하고 리던던트 블럭신호에 의해 제어되어 선택된 해당 어드레스를 한 개의 라인으로 출력하는 멀티플렉서와, 상기 멀티플렉서의 출력신호를 입력으로 하여 상기 제1라인과 제2라인을 동일한 라인으로 사용하여 상기 출력신호로서 리던던시 동작을 이루게 하여 라인수를 감소시키는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 멀티플렉서가 상기 리던던시 워드라인 어드레스와 노멀 로우 어드레스의 갯수를 합친 것에 절반의 상기 동일한 라인으로 출력함을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 동일한 라인의 갯수는 로우 퓨우즈의 갯수와 일치함을 특징으로 하는 반도체 메모리 장치.