KR100301812B1

KR100301812B1 - Y-리던던시컨트롤장치

Info

Publication number: KR100301812B1
Application number: KR1019980008520A
Authority: KR
Inventors: 이일호; 전병득
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-03-13
Filing date: 1998-03-13
Publication date: 2001-09-06
Also published as: KR19990074727A

Abstract

본 발명은 리던던시 셀이 BANK내 어느블록에 위치하는가에 관계없이 융통성있는 회로구성에 따라 리던던트 동작을 수행할 수 있는 Y-리던던시 컨트롤장치에 관한 것으로서, 복수개의 BANK를 갖는 디램에 있어서, 상기 BANK마다 대응되어 해당 BANK의 액티브신호 및 해당BANK의 워드라인 불량시 액티브되는 리던던시 워드라인 액티브신호에 따라 입력되는 X-어드레스를 래치하여 X-어드레스와 X-어드레스바를 출력하는 제 1 어드레스 래치부와, 상기 제 1 어드레스 래치부와 각각 대응되어 칼럼동작이 일어난 BANK를 알려주는 신호에 의해 상기 제 1 어드레스 래치부의 출력을 다음단으로 전달하는 어드레스 선택부와, 상기 어드레스 선택부의 출력을 공통입력으로하여 상기 어드레스 선택부로부터 출력되는 어드레스를 선택적으로 래치하는 제 2 어드레스 래치부와, 상기 제 2 어드레스 래치부의 출력에 따라 X-어드레스를 프리디코딩하는 프리디코딩부와, 프리디코딩된 결과에 의해 퓨즈를 선택적으로 절단하여 리던던트 동작을 수행하도록 하는 칼럼 퓨즈 롬을 포함하여 구성되는 것을 특징으로 한다.

Description

Ｙ-리던던시 컨트롤장치{Y-REDUNDANCY CONTROL DEVICE}

본 발명은 반도체 메모리장치에 관한 것으로 특히, Y-리던던시(Redundancy)컨트롤장치에 관한 것이다.

일반적으로 수많은 셀들중에서 한 개라도 결함이 있으면 DRAM으로서의 제기능을 수행하지 못하므로 불량품으로 처리된다.

하지만 DRAM의 집적도가 증가함에 따라 확률적으로 매우 적은 수의 셀에만 결함이 발생할 확률이 높은데도 불구하고 이를 불량품으로 판단하여 폐기 한다는 것은 YIELD(양품의 획득율)측면에서 비효율적이다.

따라서, 미리 DRAM내에 설치해둔 예비 메모리 셀을 이용하여 불량이 발생한 셀을 대체시킴으로써 YIELD를 향상시키는 처리방식을 채용하게 되었다.

상기 예비 메모리 셀을 리던던시(REDUNDANCY)셀 이라고 하며, 이러한 리던던시 셀을 채용함에 따라 칩(CHIP)의 면적이 증가하여 리던던트 수행에 따른 테스트의 증가 등이 문제가 되고 있다.

리던던시 셀은 셀 어레이마다 로우(Row)리던던시 셀과 칼럼(Column)리던던시 셀을 설치하여 결함이 발생한 셀을 Row/Column단위로 리던던시 셀로 치환하는 방식이 주로 사용된다.

웨이퍼 프로세서가 모두 완료되면 테스트를 통해서 불량 메모리 셀을 골라내어 그에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어주는 프로그래밍을 내부회로에서 행하여 이에 따라 실제 사용할 때에는 불량 라인에 해당하는 어드레스가 입력되면 이 대신에 리던던시 라인으로 선택이 바뀌게 된다.

이 프로그램 방식에는 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈방식, 레이저 빔으로 퓨즈를 끊어 버리는 방식 등을 사용한다.

디램(DRAM)에서 노말 디램은 하나의 셀 어레이부(이하,"BANK"라 칭함)로 이루어지고, SYNC 디램은 여러개의 BANK로 이루어진다.

각 BANK는 또다시 여러개의 블록(block)로 구분된다.

리던던트를 수행하는 방식은 여러 가지가 있는데 첫째로 각 BANK마다 리던던트 퓨즈 롬을 포함하는 Y-컨트롤부를 구성하여 해당 BANK의 임의의 셀에 불량이 일어났을 경우, 해당 리던던시 셀로 대체하는 방식이 있고, 둘째, 여러개의 BANK에 하나의 리던던트 퓨즈 롬을 포함하는 Y-컨트롤부를 구성하여 선택적으로 리던던트를 수행하는 방식이 있다.

도 1은 종래기술에 따른 n개의 BANK를 갖는 SYNC 디램의 리던던시 컨트롤장치의 구성도이다.

도 1에 도시한 바와 같이, BANK0_Row ~ BANKn_Row단자에서 출력되는 신호는 복수개의 BANK중 어느 BANK에서 워드라인 액티브동작이 있는지를 알려주는 신호이다.

그리고 각 단자에 상응하여 제 1 어드레스 래치부(LATCH0_1 ~LATCHn_1)(11)가 연결되는데 만일 BANK0_Row단자가 액티브되면 이와 연결된 어드레스 래치부(LATCH0_1)가 입력되는 X-어드레스를 래치한다.

상기 각각의 어드레스 래치부(LATCH0_1 ~ LATCHn_1)의 출력단에는 각각 어드레스 선택부(SEL0 ~ SELn)(12)가 연결되는데 각 어드레스 선택부는 NMOS트랜지스터로 구성되며 복수개의 BANK중 어느 BANK에서 칼럼동작이 있는지를 알려주는 BANK0_C ~ BANKn_C신호를 받아 선택적으로 동작한다.

그리고 상기 어드레스 선택부(12)의 출력단에는 제 2 어드레스 래치부(LATCH_2)(13)가 연결된다.

상기 제 2 어드레스 래치부(13)는 각 BANK마다 연결되지 않고, 복수개의 어드레스 선택부(12)의 출력단에 공통으로 연결되어 칼럼동작이 이루어지는 임의의 BANK에 대한 X-어드레스를 래치한다.

제 2 어드레스 래치부(LATCH_2)(13)의 출력단에는 칼럼 퓨즈 롬(14)이 연결되어 제 2 어드레스 래치부(13)를 통과한 X-어드레스가 상기 칼럼 퓨즈 롬(14)에 입력되어 최종적으로 리던던트 동작을 수행하게 된다.

한편, 도 2는 도 1의 "A"부분의 상세구성도이다.

도 2에 도시한 바와 같이, 어드레스 래치부(LATCH0_1)은 또다시 복수개의 래치부(LATCH00_1 ~ LATCH0n_1)로 이루어진다. 그리고 LATCH00_1 ~ LATCH0n_1의 각각의 출력단에는 NMOS트랜지스터가 연결된다.

상기 복수개의 래치부(LATCH00_1 ~ LATCH0n1)은 BANK내 블록(block)의 수만큼 구성된다.

그리고 상기 각 NMOS트랜지스터의 출력단에는 도 1의 제 2 어드레스 래치부(13)에 해당하는 LATCH0_2 ~ LATCHn_2가 각각 연결된다.

이와 같이 구성된 종래 리던던시 컨트롤장치의 동작설명은 다음과 같다.

SYNC 디램의 워드라인은 각 BANK별로 하나씩 모두 액티브 시킬 수가 있다.

물론 동시에 액티브 시키는 것이 아니라 일정한 시간간격을 두고 순차적으로 액티브시킨다.

따라서, 칼럼동작 또한 동시에 액티브되지 않는다.

예를들어, BANK0_Row가 액티브되면, 이때 입력되는 X-어드레스들은 제 1 어드레스 래치부(LATCH0_1 ~ LATCHn_1)중에서 첫 번째 래치부(LATCH0_1)에 래치된다.

이후, BANK1_Row가 액티브되면 입력되는 X-어드레스는 제 1 어드레스 래치부(LATCH0_1 ~ LATCHn_1)중에서 두 번째 래치부(LATCH1_1)에 래치된다.

이와 같이 순차적으로 마지막 래치부(LATCHn_1)까지 X-어드레스가 래치되고 나면, 칼럼동작이 이루어지는데, 만일 BANK0_C가 액티브되면, 상기 BANK0_Row가 액티브되면서 첫 번째 래치부(LATCH0_1)에 래치되었던 X-어드레스가 어드레스 선택부(12)를 통해서 제 2 어드레스 래치부(LATCH_2)(13)에 래치된다.

여기서, BANK0_C가 액티브되지 않고, BANKn_C가 액티브되면, 상기 BANKn_Row가 액티브되면서 마지막 래치부(LATCHn_1)에 래치되었던 X-어드레스가 어드레스 선택부(12)를 통해 제 2 어드레스 래치부(LATCH_2)에 래치된다.

이후, 제 2 어드레스 래치부(LATCH_2)(13)에 래치되었던 X-어드레스는 칼럼 퓨즈 롬(14)에 전달된다.

칼럼 퓨즈 롬(14)은 입력되는 X-어드레스에 상응하는 퓨즈를 절단하게 되어 리던던트 동작을 수행하게 된다.

그러나 상기와 같은 종래 칼럼 리던던시 컨트롤장치는 다음과 같은 문제점이 있었다.

X-어드레스를 래치함에 있어서, BANK가 많으면 많을수록 주변회로부측의 레이아웃이 급격하게 증가하게 된다.

즉, 하나의 BANK는 여러개의 block로 이루어지며 입력되는 X-어드레스는 여러개의 블록(block)중 하나를 나타내는 어드레스이므로 BANK의 수와 그리고 BANK를 구성하고 있는 block의 수가 많아지면 많아질수록 래치되어야 할 어드레스 또한 많아지게 되어 전체적으로 레이아웃 설계에 많은 제약을 받게된다.

또한, X쪽에서 액티브된 워드라인이 불량일 경우에는 리던던시 셀이 있는 블록쪽으로 X-어드레스를 변경시켜 주어야 하는데 이를 구현하기 위한 로직회로가 매우 복잡하다.

본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로써, 래치하여야 할 어드레스의 갯수를 효과적으로 감소시켜 레이아웃 설계를 보다 용이하게 하고, 리던던트 조건하에서 융통성있는 회로구성이 가능한 Y-리던던시 컨트롤장치를 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 Y-리던던시 컨트롤장치의 구성도

도 2는 도 1의 "A"부분에 대한 상세구성도

도 3은 본 발명의 Y-리던던시 컨트롤장치의 구성도

도 4는 도 3의 "A"부분에 대한 상세구성도

도 5는 도 4의 "B"부분에 대한 상세구성도

도면의 주요부분에 대한 부호의 설명

11 : 제 1 어드레스 래치부 12 : 어드레스 선택부

13 : 제 2 어드레스 래치부 14 : 칼럼 퓨즈 롬(ROM)

31 : X-어드레스 프리디코딩부 51 : 스위칭부

52 : 래치부

상기의 목적을 달성하기 위한 본 발명의 Y-리던던시 컨트롤장치는 복수개의 BANK를 갖는 디램에 있어서, 상기 BANK마다 대응되어 해당 BANK의 액티브신호와, 해당 BANK의 워드라인 불량시 액티브되는 리던던시 워드라인 액티브신호에 따라 입력되는 X-어드레스를 래치하여 X-어드레스와 X-어드레스바를 출력하는 제 1 어드레스 래치부와, 상기 제 1 어드레스 래치부와 각각 대응되어 칼럼동작이 일어난 BANK를 알려주는 신호에 의해 상기 제 1 어드레스 래치부의 출력을 다음단으로 전달하는 어드레스 선택부와, 상기 어드레스 선택부의 출력을 공통입력으로하여 상기 어드레스 선택부로부터 출력되는 어드레스를 선택적으로 래치하는 제 2 어드레스 래치부와, 상기 제 2 어드레스 래치부의 출력에 따라 X-어드레스를 프리디코딩하는프리디코딩부와, 프리디코딩된 결과에 의해 퓨즈를 선택적으로 절단하여 리던던트 동작을 수행하도록 하는 칼럼 퓨즈 롬을 포함하여 구성되는 것을 특징으로 한다.

이하, 본 발명의 Y-리던던시 컨트롤장치를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 Y-리던던시 컨트롤장치의 구성도이다.

도 3에 도시한 바와 같이, 본 발명의 Y-리던던시 컨트롤장치는 제 1 어드레스 래치부(11), 어드레스 선택부(12), 제 2 어드레스 래치부(13), X-어드레스 프리디코딩부(31), 그리고 칼럼 퓨즈 롬(14)으로 구성된다.

종래기술과 비교할 때, X-어드레스 프리디코딩부(31)가 추가되었고, 또한 종래에는 복수개의 BANK중 어느 BANK에서 워드라인 액티브동작이 있는지를 알려주는 신호(BANK0_Row ~ BANKn_Row)만이 제 1 어드레스 래치부(11)에 인가되었으나, 본 발명에서는 상기 BANK0_Row ~ BANKn_Row신호와 더불어 각 BANK마다 억세스(Acess)했던 워드라인중 불량인 워드라인이 있을 경우 리던던시 워드라인을 액티브 시키겠다는 것을 알려주는 BANK0_Row_REDb ~ BANKn_Row_REDb신호가 인가된다.

상기 BANK0_Row_REDb ~ BANKn_Row_REDb신호는 X쪽에서 억세스 한 워드라인이 불량일 경우 리던던시 셀로 대체함에 있어서, 리던던시 셀이 각 블록(block)마다 존재하지 않고, 임의의 지점에 존재할 경우에만 필요하다.

만일, 리던던시 셀이 각 블록(block)마다 존재한다면, 상기 BANK0_Row_REDb ~ BANKn_Row_REDb신호는 필요하지 않게 된다.

즉, 리던던시 셀이 각 블록마다 존재할 경우에는 워드라인이 불량이더라도문제가 되지 않으나 리던던시 셀이 BANK내 어느 한쪽 블록(block)에 위치하고 있다면 리던던시 셀이 있는 블록쪽으로 X-어드레스를 변경시켜 주어야 하기 때문이다.

이와 같이, 리던던시 셀이 각 블록마다 존재하지 않을 경우에는 제 1 어드레스 래치부(11)는 BANK0_Row_REDb ~ BANKn_Row_REDb신호와 더불어 BANK0_Row ~ BANKn_Row신호를 동시에 입력받는다.

그리고 상기 제 1 어드레스 래치부(11)는 NMOS트랜지스터로 구성된 어드레스 선택부(12)와 연결되며, 상기 어드레스 선택부(12)는 제 2 어드레스 래치부(13)와 연결된다.

이때, 어드레스 선택부(12)에는 복수개의 BANK중 어느 BANK에서 칼럼동작이 있는지를 알려주는 신호(BANK0_C ~ BANKn_C)가 입력된다.

따라서, NMOS로 구성된 어드레스 선택부(12)는 상기 BANK0_C ~ BANKn_C중 하나를 입력받아 해당 BANK의 블록 어드레스를 래치하고 있는 제 1 어드레스 래치부(11)의 출력을 제 2 어드레스 래치부(13)로 전달한다

상기 제 2 어드레스 래치부(13)도 종래와 마찬가지로 복수개의 래치부(LATCH0_2 ~ LATCHk_2)들로 이루어진다.

제 2 어드레스 래치부(13)는 어드레스 선택부(12)의 출력(블록 어드레스)을 래치하여 X-어드레스 프리디코딩부(31)로 입력시킨다.

X-어드레스 프리디코딩부(31)는 입력되는 X-어드레스를 프리디코딩하여 칼럼 퓨즈 롬(14)으로 전달하여 리던던트를 수행하게 된다.

한편, 도 4는 도 3의 "A"부분에 대한 상세구성도이다.

도 4에 도시한 바와 같이, 어드레스 래치부(LATCH0_1)는 입력되는 X-어드레스(블록 어드레스)의 수 만큼 래치(LATCH00_1 ~ LATCH0k_1)들이 구성된다.

이때 X-어드레스는 X-어드레스 프리디코딩부(31)에서 프리디코딩되므로 실제로 필요한 X-어드레스 수는 2^K=n 즉, K개가 필요하게 되고 따라서 어드레스 래치부(LATCH0_1)를 구성하는 래치의 수도 K개만이 필요하게 된다.

상기 어드레스 래치부(LATCH0_1)는 상기 BANK0_Row신호 및 BANK0_Row_RED신호에 따라 해당 X-어드레스를 래치하여 X-어드레스와 X-어드레스바를 출력한다.

그리고 일어드레스 선택부(SEL0)는 전술한 바와 같이, NMOS트랜지스터로 구성되는데, 상기 X-어드레스와 X-어드레스바를 제 2 어드레스 래치부(13)에 선택적으로 전달한다.

한편, 도 5는 도 4의 "B"부분에 대한 상세구성도로써, X-어드레스와 X-어드레스바를 어떻게 출력하는지를 보여준다.

도 5에 도시한 바와 같이, 크게 스위칭부(51)와, 래치부(52)들로 구성된다.

상기 스위칭부(51)는 프리디코딩되지 않은 X-어드레스 즉, ADD0~ADDk를 제어신호인 BANK0_Row신호에 의해 선택적으로 출력한다.

상기 래치부(52)들은 낸드게이트(NAND GATE)와 인버터(INVERTER)로 구성되어 스위칭부(51)를 통해 입력되는 X-어드레스에 대해 반전된 어드레스(X-어드레스바)와 반전되지 않은 본래의 어드레스(X-어드레스)를 출력한다.

예를들어 첫 번째 래치부(52a)는 상기 스위칭부(51)를 통해 입력되는 ADD0어드레스와 BANK0_Row_REDb신호를 입력하여 논리연산하는 낸드게이트(NAND1)와, 상기 낸드게이트의 출력을 반전시켜 이를 다시 낸드게이트(NAND1)의 일측 입력으로 인가하는 인버터(INV1)와, 상기 낸드게이트(NAND1)의 출력을 반전시켜 ADD0b를 출력하는 인버터(INV2)로 구성된다.

그리고 두 번째 래치부(52b)는 상기 스위칭부(51)를 통해 입력되는 ADD1어드레스를 반전시키는 인버터(INV3)와, 상기 인버터(INV3)의 출력과 상기 BANK1_Row_REDb신호를 입력하여 논리연산하는 낸드게이트(NAND2)와, 상기 인버터(INV3)의 출력을 반전시켜 ADD1b를 출력하는 인버터(INV4)로 구성된다.

이후, 세 번째에서 K번째 래치부(52k)의 구성은 상기 두 번째 래치부의 구성과 동일하다.

도 5에 의하면, 첫 번째 래치부(52a)를 구성하고 있는 낸드게이트(NAND1)와 인버터(INV1)의 입출력방향은 두 번째에서부터 K번째 래치부(52k)를 구성하고 있는 낸드게이트와 인버터의 입출력방향과 반대방향이다.

이는 BANK0에서 임의의 셀이 불량이 일어났을 경우이므로 어느 BANK에서 불량이 일어났는지에 따라 각 낸드게이트와 인버터의 입출력방향을 결정할 수가 있다.

이와 같이 구성된 본 발명의 Y-리던던시 컨트롤장치의 동작을 도 3 내지 도 4 그리고 도 5를 참조하여 설명하면 다음과 같다.

본 발명은 종래 X-어드레스의 수가 ADD0~ADDn이었던 것을 ADD0~ADDk(2^k=n)으로 감소함으로써 래치의 수를 최소화하였다.

X쪽 BANK가 리던던트 동작이었을 경우에는 BANK_Row_REDb신호가 액티브된다.

예를들어, BANK0_Row가 액티브되어 BANK0의 임의의 블록(block)에서 워드라인이 액티브되었다고 가정하고, 만일, 상기 워드라인에 연결되어 있는 셀이 불량이라면 부득이하게 리던던트 셀이 있는 주소로 X-어드레스를 변경시켜야 한다.

즉, 상기 BANK0의 다른 블록(block)어딘가에 리던던시 셀이 위치하게 된다면 상기 리던던시 셀을 가지고 있는 블록의 어드레스가 올바른 어드레스가 된다.

도 5에서 입력되는 어드레스(ADD)가 0~1만 있다고 가정하고(이때의 블록 수는 4=2²), ADD1과 ADD0이 각각 하이(high)가 입력된다면, 출력인 ADD1_1과 ADD0_1도 각각 하이(high)가 되어 block4를 선택한다는 X-어드레스가 된다.

그러나 리던던트 신호인 BANK0_Row_REDb가 로우(low)이면, 상기 ADD1_1과 ADD0_1의 출력은 각각 로우(low)와 하이(high)가 되어 block1을 선택한다는 X-어드레스가 된다.

즉, 각 BANK의 block1에 리던던시 셀을 구성되었음을 알 수 있다.

이와 같이 방법으로 BANK내 몇번째 block에 리던던시 셀을 구성하더라도 도 5에 도시된 낸드게이트와 인버터의 방향만을 바꾸어 주면 되므로 융통성있게 회로를 구성할 수가 있다.

이상 상술한 바와 같이, 본 발명의 Y-리던던시 컨트롤장치는 다음과 같은 효과가 있다.

첫째, 리던던트 조건하에서 융통성 있는 회로구현이 가능하다.

둘째, 래치하여야 할 어드레스의 갯수를 n개에서 2^K=n개로 감소시키므로 디램 설계에 따른 레이아웃의 마진을 확보할 수 있다.

Claims

복수개의 BANK를 갖는 디램(DRAM)에 있어서,

상기 BANK마다 대응되어 복수개의 래치부가 구성되고 각각의 래치부는 낸드게이트와 인버터 그리고 상기 인버터의 출력을 반전시키는 또하나의 인버터로 구성되어, 해당 BANK의 액티브신호 및 해당 BANK의 워드라인 불량시 액티브되는 리던던시 워드라인 액티브신호에 따라 입력되는 X-어드레스를 래치하여 X-어드레스와 X-어드레스바를 출력하는 제 1 어드레스 래치부와,

상기 제 1 어드레스 래치부와 각각 대응되어 칼럼동작이 일어난 BANK를 알려 주는 신호에 의해 상기 제 1 어드레스 래치부의 출력을 다음단으로 전달하는 어드레스 선택부와,

상기 어드레스 선택부의 출력을 공통입력으로하여 상기 어드레스 선택부로 부터 출력되는 어드레스를 선택적으로 래치하는 제 2 어드레스 래치부와,

상기 제 2 어드레스 래치부의 출력에 따라 X-어드레스를 프리디코딩하는 프리디코딩부와,

프리디코딩된 결과에 의해 퓨즈를 선택적으로 절단하여 리던던트 동작을 수행하도록 하는 칼럼 퓨즈 롬을 포함하여 구성되는 것을 특징으로 하는 Y-리던던시 컨트롤장치
제 1 항에 있어서,

상기 어드레스 선택부는 NMOS트랜지스터로 구성되는 것을 특징으로 하는 Y-리던던시 컨트롤장치.
제 1 항에 있어서,

상기 복수개의 BANK중 일BANK에 대응하는 제 1 어드레스 래치부는 입력되는 n개의 어드레스에 대해 2^K개의 래치(latch)부가 구성되는 것을 특징으로 하는 Y-리던던시 컨트롤장치.
제 1 항에 있어서,

상기 각각의 래치(latch)부중 리던던시 셀을 갖는 블록의 어드레스를 래치하는 래치부에서 어드레스를 출력하는 낸드게이트 및 인버터의 입출력방향은 정상적인 셀을 갖는 블록의 어드레스를 래치하는 래치부의 낸드게이트 및 인버터의 입출력방향과 반대방향으로 구성하는 것을 특징으로 하는 Y-리던던시 컨트롤장치.
제 4 항에 있어서,

상기 낸드게이트와 인버터의 입출력 방향은 리던던시 셀이 어느 블록(block)에 위치하는냐에 따라 결정되는 것을 특징으로 하는 Y-리던던시 컨트롤장치.