KR20020089988A - 반도체 메모리 장치의 리던던시 회로 - Google Patents

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Abstract

본 발명은 검증 시간을 줄이면서 노멀용 메모리셀과 구제용 메모리셀이 인접한 메모리셀의 상호간의 간섭에 의한 불량을 검출할 수 있는 반도체 메모리 장치의 리던던시 회로에 관한 것이다. 이를 위한 본 발명의 반도체 메모리 장치의 리던던시 회로는 다수개의 데이타를 저장하는 N개의 메모리 뱅크로 구성된 정상 메모리셀 어레이부와, 상기 정상 메모리셀 어레이부의 결함 셀을 리페어하기 위해 N개의 메모리 뱅크로 구성된 리던던시 메모리셀 어레이부와, 테스트 동작을 알리는 테스트 모드 신호를 발생하는 테스트모드신호 발생부와, 상기 테스트 모드신호와 리프레시 모드시 인에이블되는 제1 신호와 리프레시 모드시 한번 토글하는 제2 신호를 수신하여 로오 어드레스 카운터 신호를 발생하는 로오 어드레스 카운터부와, 상기 테스트 모드신호와 상기 제2 신호와 상기 로오 어드레스 카운터신호의 일부를 수신하여 상기 로오 어드레스 카운터부를 리세트 시키기 위한 리세트 신호를 발생하는 로오 카운터 리세트부와, 상기 테스트 모드신호를 수신하여 상기 로오 카운터 리세트부를 초기화 시키기 위한 초기화 신호를 발생하는 로오 카운터 리세트 초기화부와, 상기 로오 어드레스 카운터 신호와 외부로 부터의 로오 어드레스 신호를 수신하여 로오 어드레스 정보신호를 발생하는 로오 어드레스 버퍼부와, 상기 로오 어드레스 정보신호를 수신하여 상기 정상 메모리셀 어레이부의 워드 라인을 선택하는 신호를 발생하는 N개의 로오 프리디코더 및 디코더부와, 상기 외부로부터 수신된 최상위 로오 어드레스 신호와 상기 테스트 모드신호와 상기 로오 어드레스 카운터신호를수신하여 로오 리던던시 어드레스 신호를 발생하는 로오 리던던시 어드레스 버퍼부와, 상기 로오 어드레스 정보신호와 상기 테스트 모드 신호와 상기 로오 리던던시 어드레스신호를 수신하여 상기 리던던시 메모리셀 어레이부의 리던던시 워드 라인을 선택하는 신호를 발생하는 N개의 로오 리던던시 프리디코더 및 디코더부와, 외부로 부터의 컬럼 어드레스 신호를 수신하여 컬럼 어드레스 정보신호를 발생하는 컬럼 어드레스 버퍼부와, 상기 컬럼 어드레스 정보신호를 수신하여 상기 정상 메모리셀 어레이부의 워드 라인을 선택하는 신호를 발생하는 N개의 컬럼 프리디코더 및 디코더부와, 상기 외부로부터 수신된 최상위 컬럼 어드레스 신호와 상기 테스트 모드신호를 수신하여 컬럼 리던던시 어드레스신호를 발생하는 컬럼 리던던시 어드레스 버퍼부와, 상기 컬럼 어드레스 정보신호와 상기 테스트 모드 신호와 상기 컬럼 리던던시 어드레스신호를 수신하여 상기 리던던시 메모리셀 어레이부의 리던던시 워드 라인을 선택하는 신호를 발생하는 N개의 컬럼 리던던시 프리디코더 및 디코더부와, 상기 메모리 뱅크의 어드레스 정보를 갖는 어드레스 신호를 수신하는 뱅크 어드레스 버퍼부와, 상기 테스트 모드신호에 의해 상기 뱅크 어드레스 버퍼부로부터 수신된 어드레스 신호를 디코딩하여 상기 N개의 로오 프리디코더 및 디코더부와, 상기 N개의 로오 리던던시 프리디코더 및 디코더부와, N개의 컬럼 프리디코더 및 디코더부와, N개의 컬럼 리던던시 프리디코더 및 디코더부의 동작을 선택적으로 제어하는 신호를 발생하는 뱅크 제어부를 구비한 것을 특징으로 한다.

Description

반도체 메모리 장치의 리던던시 회로{REDUNDANCY CIRCUIT OF SEMICONTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 리던던시 회로에 관한 것으로, 특히 검증 시간을 줄이면서 노멀용 메모리셀과 구제용 메모리셀이 인접한 메모리셀의 상호간의 간섭에 의한 불량을 검출할 수 있는 반도체 메모리 장치의 리던던시 회로에 관한 것이다.
도 1은 종래기술에 따른 반도체 메모리 장치의 리던던시 회로의 구성을 나타낸 것으로, 64M 비트 용량을 갖는 반도체 메모리 장치를 도시한 것이다.
도시된 바와 같이, 종래의 반도체 메모리 장치의 리던던시 회로는 다수개의 데이타를 저장하는 64메가(M) 비트의 메모리셀 어레이부(50)와, 상기 메모리셀 어레이부(50)의 결함 셀을 리페어하기 위한 1K 비트의 리던던시 메모리셀 어레이부(52)와, 상기 메모리셀 어레이부(50) 또는 상기 리던던시 메모리셀 어레이부(52)에서 수신된 리드 데이타를 감지 증폭한 후 IO 라인으로 출력하고, 또는 상기 IO 라인을 통해 수신된 라이트 데이타를 감지 증폭한 후 상기 메모리셀 어레이부(50) 또는 상기 리던던시 메모리셀 어레이부(52)로 출력하는 센스 앰프부 및 IO 제어부(54)를 구비한다. 그리고, 외부로부터 어드레스 신호(A0∼A12)를 수신하는 어드레스 버퍼부(10)와, 로오 어드레스 카운터 신호(AR<0:12>)를 발생하는 로오 어드레스 카운터부(12)와, 상기 어드레스 버퍼부(10)로 부터의 어드레스 신호(A<0:12>)와 상기 로오 어드레스 카운터부(12)로 부터의 로오 어드레스 카운터 신호(AR<0:12>)를 수신하여 로오 어드레스 정보신호(BXB<0:12>)를 발생하는 로오 어드레스 버퍼부(14)와, 상기 로오 어드레스 버퍼부(14)로 부터의 로오 어드레스 정보신호(BXB<0:12>)를 수신하여 디코딩된 신호를 발생하는 로오 프리디코더부(16)와, 상기 로오 프리디코더부(16)로부터 수신된 신호를 디코딩하여 상기 메모리셀 어레이부(50)의 워드 라인을 선택하기 위한 신호(WL<0:8191>)를 발생하는 로오 디코더부(18)를 구비한다. 또한, 외부로부터 커맨드 신호(RASB,CASB,WEB,OEB)를 수신하는 커맨드 버퍼부(26)와, 상기 커맨드 버퍼부(26)로 부터의 신호를 수신하는 커맨드 제어부(28)와, 상기 커맨드 제어부(28)로 부터의 신호와 상기 어드레스 버퍼부(10)로 부터의 어드레스 신호(A<0:12>)를 수신하여 리던던시 메모리셀 어레이부의 워드 라인과 비트 라인의 불량을 각각 검출하기 위한 테스트 모드 신호(TRATX)(TRATY)를 발생하는 테스트 모드 제어부(30)를 구비한다. 또한, 상기 어드레스 버퍼부(14)로 부터의 로오 어드레스 정보신호(BXB<0:2>)와 상기 테스트 모드 제어부(30)로 부터의 테스트 모드 신호(TRATX)를 수신하여 디코딩된 신호(TREB<0:7>)를 발생하는 로오 리던던시 프리디코더부(20)와, 로오 리던던시 정보를 프로그래밍한 신호(REB<0:7>)를 발생하는 로오 리던던시 퓨즈부(22)와, 상기 로오 리던던시 프리디코더부(20)로 부터의 디코딩된 신호(TREB<0:7>)와 상기 로오 리던던시 퓨즈부(22)로 부터의 신호(REB<0:7>)를 수신하여 상기 리던던시 메모리셀 어레이부(52)의 워드 라인을 선택하기 위한 신호(RWL<0:7>)를 발생하는 로오 리던던시 인에이블 신호 발생부(24)를 구비한다. 또한, 상기 어드레스 버퍼부(10)로 부터의 어드레스 신호(A<0:8>)를 수신하여 컬럼 어드레스 정보신호(BYB<0:8>)를 발생하는 컬럼 어드레스 버퍼부(32)와, 상기 컬럼 어드레스 버퍼부(32)로 부터의 컬럼 어드레스 정보신호(BYB<0:7>)를 수신하여 디코딩된 신호를 발생하는 컬럼 프리디코더부(34)와, 상기 컬럼 프리디코더부(34)로 부터의 신호를 수신하여 상기 메모리셀 어레이부(50)의 비트 라인을 선택하기 위한 신호(YS<0:255>)를 상기 센스 앰프부 및 IO 제어부(54)로 발생하는 컬럼 디코더부(36)를 구비한다. 또한, 상기 컬럼 어드레스 버퍼부(32)로 부터의 컬럼 어드레스 정보신호(BYB<0>)와 상기 테스트 모드 제어부(30)로 부터의 테스트 모드 신호(TRATY)를 수신하여 디코딩된 신호(TYREB<0:1>)를 발생하는 컬럼 리던던시 프리디코더부(38)와, 컬럼 리던던시 정보를 프로그래밍한 신호(YREB<0:1>)를 발생하는 컬럼 리던던시 퓨즈부(40)와, 상기 컬럼 리던던시 프리디코더부(38)로 부터의 디코딩된 신호(TYREB<0:1>)와 상기 컬럼 리던던시 퓨즈부(40)로 부터의 신호(YREB<0:1>)를 수신하여 상기 리던던시 메모리셀 어레이부(52)의 비트 라인을 선택하기 위한 신호(RYS<0:1>)를 상기 센스 앰프부 및 IO 제어부(54)로 발생하는 컬럼 리던던시 인에이블 신호 발생부(42)를 구비한다.
도 2는 도 1에 도시된 최상위 로오 어드레스(A<12>)를 수신하는 종래의 로오 어드레스 버퍼부(14)의 회로도로서, 리프레시 동작시 커맨드 디코더(도시되지 않음)에서 출력되는 신호(BP4K)를 수신하는 인버터(141)와, 상기 인버터(141)로부터 수신된 신호를 반전시키는 인버터(142)와, 상기 인버터(142)로부터 수신된 신호에의해 상기 어드레스 버퍼부(10)로 부터의 최상위 로오 어드레스 신호(A<12>)를 수신하는 노드(Nd1)의 전위를 접지 전압(Vss)으로 방전시키는 NMOS 트랜지스터(N1)와, 상기 노드(Nd1)의 신호가 '로우' 레벨일 때 전원 전압(Vcc)을 노드(Nd2)로 전송하는 PMOS 트랜지스터(P1)와, 상기 PMOS 트랜지스터(P1)와 병렬로 접속되며 게이트에 전원 전압(Vcc)이 인가되는 PMOS 트랜지스터(P2)와, 상기 노드(Nd2)와 접지 전압(Vss) 사이에 접속되며 전원 전압(Vcc)과 상기 노드(Nd1)의 신호에 의해 동작이 제어되는 NMOS 트랜지스터(N2)(N3)와, 리프레시 이외의 동작에서 '하이'로 액티브되는 제어 신호(XLAT)에 의해 상기 노드(Nd2)의 신호를 수신하여 반전된 신호를 노드(Nd3)로 출력하는 클럭 인버터(144)와, 상기 노드(Nd3)의 신호를 수신하여 반전된 신호를 노드(Nd4)로 출력하는 인버터(145)와, 상기 노드(Nd4)의 신호를 수신하여 반전된 신호를 상기 노드(Nd3)로 출력하는 인버터(146)와, 리프레시 동작에서 '하이'로 액티브되는 제어 신호(RLAT)에 의해 상기 로오 어드레스 카운터부(12)로부터 수신된 최상위 로오 어드레스 신호(AR<12>)를 상기 노드(Nd3)로 출력하는 클럭 인버터(148)와, 전원 전압(Vcc)과 노드(Nd5) 사이에 직렬접속되며 접지 전압(Vss)과 상기 노드(Nd4)의 신호에 의해 동작이 제어되는 PMOS 트랜지스터(P3)(P4)와, 상기 노드(Nd5)와 노드(Nd6) 사이에 접속되며 상기 노드(Nd4)의 신호에 의해 동작이 제어되는 NMOS 트랜지스터(N4)와, 상기 리프레시 동작시 커맨드 디코더(도시되지 않음)에서 출력되는 신호(BP4K)를 수신하여 반전된 신호를 출력하는 인버터(149)와, 상기 인버터(149)로부터 수신된 신호를 반전시켜 출력하는 인버터(150)와, 상기 인버터(150)로부터 수신된 신호와 접지 전압(Vss)을2입력하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(151)와, 전원 전압(Vcc)과 상기 노드(Nd5) 사이에 접속되며 상기 NOR 게이트(151)의 출력 신호가 게이트로 인가되는 PMOS 트랜지스터(P5)와, 상기 노드(Nd5)와 접지 전압(Vss) 사이에 직렬접속되며 접지 전압(Vss)과 상기 NOR 게이트(151)의 출력 신호에 의해 동작이 각각 제어되는 NMOS 트랜지스터(N5)(N6)와, 상기 노드(Nd5)로부터 수신된 신호를 반전시켜 상기 로오 어드레스 정보신호(BXB<12>)로 출력하는 인버터(152)로 구성된다.
상기 구성을 갖는 최상위 로오 어드레스 버퍼는 정상 동작에서 상기 리프레시 동작시 커맨드 디코더(도시되지 않음)에서 출력되는 신호(BP4K)가 '로우', 상기 제어 신호(RLAT)가 '로우', 상기 제어 신호(XLAT)가 '하이'가 되어, 상기 어드레스 버퍼부(10)로부터 수신된 최상위 로오 어드레스 신호(A<12>)를 래치시키고, 래치된 신호를 상기 최상위 로오 어드레스 정보신호(BXB<12>)로 출력하게 된다.
한편, 4K 리프레시 동작에는 상기 리프레시 동작시 커맨드 디코더(도시되지 않음)에서 출력되는 신호(BP4K)가 '하이', 상기 제어 신호(RLAT)가 '하이', 상기 제어 신호(XLAT)가 '로우'가 된다. 따라서, 4K 리프레시 동작에서 상기 최상위 로오 어드레스 버퍼는 상기 어드레스 버퍼부(10)로부터 최상위 로오 어드레스 신호(A<12>)를 수신하는 노드(Nd1)의 전위가 상기 NMOS 트랜지스터(N1)에 의해 접지 전압(Vss)으로 방전되고, 출력단에 접속된 NMOS 트랜지스터(N6)가 상기 NOR 게이트(151)의 출력 신호에 의해 턴-오프되므로써 동작을 하지 않는다. 이때, 상기 최상위 로오 어드레스 버퍼의 출력 신호(BXB<12>)는 '로우'이다.
반면에, 8K 리프레시 동작에서는 상기 리프레시 동작시 커맨드 디코더(도시되지 않음)에서 출력되는 신호(BP4K)가 '로우', 상기 제어 신호(RLAT)가 '하이', 상기 제어 신호(XLAT)가 '로우'가 된다. 이때, 상기 로오 어드레스 카운터부(12)로부터 수신된 최상위 로오 어드레스 신호(AR<12>)가 상기 제어신호(RLAT)('하이')에 의해 동작되는 상기 클럭 인버터(148)를 통해 상기 노드(Nd3)로 전송된다. 그리고, 상기 노드(Nd3)로 전송된 상기 로오 어드레스 카운터부(12)로부터 수신된 최상위 로오 어드레스 신호(AR<12>)는 상기 인버터(145)(146)에 의해 래치되며, 래치된 상기 로오 어드레스 카운터부(12)로부터 수신된 최상위 로오 어드레스 신호(AR<12>)가 출력단을 통해 최상위 로오 어드레스 정보신호(BXB<12>)로 출력되게 된다.
도 3은 도 1에 도시된 종래의 로오 리던던시 프리디코더부(20)의 회로도로서, 상기 로오 어드레스 버퍼부(14)로부터 수신된 로오 어드레스 정보신호(BXB<0>)를 수신하여 반전된 신호를 출력하는 인버터(204)와, 상기 인버터(204)에서 수신된 신호를 반전시켜 출력하는 인버터(205)와, 상기 로오 어드레스 버퍼부(14)로부터 수신된 로오 어드레스 정보신호(BXB<1>)를 수신하여 반전된 신호를 출력하는 인버터(206)와, 상기 인버터(206)에서 수신된 신호를 반전시켜 출력하는 인버터(207)와, 상기 로오 어드레스 버퍼부(14)로부터 수신된 로오 어드레스 정보신호(BXB<2>)를 수신하여 반전된 신호를 출력하는 인버터(208)와, 상기 인버터(208)에서 수신된 신호를 반전시켜 출력하는 인버터(209)와, 상기 인버터(204)(206)(208)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(210)와, 상기 인버터(205)(206)(208)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는NAND 게이트(211)와, 상기 인버터(204)(207)(208)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(212)와, 상기 인버터(205)(207)(208)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(213)와, 상기 인버터(204)(206)(209)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(214)와, 상기 인버터(205)(206)(209)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(215)와, 상기 인버터(204)(207)(209)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(216)와, 상기 인버터(205)(207)(209)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(217)와, 상기 테스트 모드 제어부(30)로 부터의 테스트 모드 신호(TRATX)를 수신하여 반전된 신호를 출력하는 인버터(201)와, 상기 인버터(201)로부터 신호를 수신하여 반전된 신호를 출력하는 인버터(202)와, 상기 인버터(202)로부터 신호를 수신하여 반전된 신호를 출력하는 인버터(203)와, 상기 NAND 게이트(210)로 부터의 신호와 상기 인버터(203)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(218)와, 상기 NOR 게이트(218)로 부터의 신호를 수신하여 반전된 신호(TREB<7>)를 출력하는 인버터(219)와, 상기 NAND 게이트(211)로 부터의 신호와 상기 인버터(203)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(220)와, 상기 NOR 게이트(220)로 부터의 신호를 수신하여 반전된 신호(TREB<6>)를 출력하는 인버터(221)와, 상기 NAND 게이트(212)로 부터의 신호와 상기 인버터(203)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(222)와, 상기NOR 게이트(222)로 부터의 신호를 수신하여 반전된 신호(TREB<5>)를 출력하는 인버터(223)와, 상기 NAND 게이트(213)로 부터의 신호와 상기 인버터(203)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(224)와, 상기 NOR 게이트(224)로 부터의 신호를 수신하여 반전된 신호(TREB<4>)를 출력하는 인버터(225)와, 상기 NAND 게이트(214)로 부터의 신호와 상기 인버터(203)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(226)와, 상기 NOR 게이트(226)로 부터의 신호를 수신하여 반전된 신호(TREB<4>)를 출력하는 인버터(227)와, 상기 NAND 게이트(215)로 부터의 신호와 상기 인버터(203)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(228)와, 상기 NOR 게이트(228)로 부터의 신호를 수신하여 반전된 신호(TREB<2>)를 출력하는 인버터(229)와, 상기 NAND 게이트(216)로 부터의 신호와 상기 인버터(203)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(230)와, 상기 NOR 게이트(230)로 부터의 신호를 수신하여 반전된 신호(TREB<1>)를 출력하는 인버터(231)와, 상기 NAND 게이트(217)로 부터의 신호와 상기 인버터(203)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(232)와, 상기 NOR 게이트(232)로 부터의 신호를 수신하여 반전된 신호(TREB<0>)를 출력하는 인버터(233)로 구성된다.
상기 구성을 갖는 종래의 로오 리던던시 프리디코더부(20)는 상기 테스트 모드 제어부(30)에서 발생된 상기 테스트 모드 신호(TRATX)가 액티브 되면 상기 로오 어드레스 버퍼부(14)로부터 수신된 로오 어드레스 정보신호(BXB<0:2>)에 의해 출력신호(TREB<0:7>)중 하나가 '로우'로 선택된다.
도 4는 도 1에 도시된 종래의 로오 리던던시 인에이블 신호 발생부(24)의 회로도로서, 상기 로오 리던던시 퓨즈부(22)로 부터의 신호(REB<7>)와 상기 로오 리던던시 프리디코더부(20)로 부터의 신호(TREB<7>)를 수신하는 NAND 게이트(241)와, 상기 NAND 게이트(241)로부터 신호를 수신하여 반전된 신호를 출력하는 인버터(242)와, 상기 인버터(242)로부터 신호를 수신하여 반전된 신호(RWL<7>)를 출력하는 인버터(243)와, 상기 로오 리던던시 퓨즈부(22)로 부터의 신호(REB<6>)와 상기 로오 리던던시 프리디코더부(20)로 부터의 신호(TREB<6>)를 수신하는 NAND 게이트(244)와, 상기 NAND 게이트(244)로부터 신호를 수신하여 반전된 신호를 출력하는 인버터(245)와, 상기 인버터(245)로부터 신호를 수신하여 반전된 신호(RWL<6>)를 출력하는 인버터(246)와, ......, 상기 로오 리던던시 퓨즈부(22)로 부터의 신호(REB<0>)와 상기 로오 리던던시 프리디코더부(20)로 부터의 신호(TREB<0>)를 수신하는 NAND 게이트(262)와, 상기 NAND 게이트(262)로부터 신호를 수신하여 반전된 신호를 출력하는 인버터(263)와, 상기 인버터(263)로부터 신호를 수신하여 반전된 신호(RWL<0>)를 출력하는 인버터(264)로 구성된다.
상기 로오 리던던시 퓨즈부(22)로부터 수신된 상기 신호(REB<0:7>)는 퓨즈의 커팅(cutting) 정보에 의해서 '로우'가 된다. 이때, 상기 신호(REB<0:7>)는 외부에서 인가된 로오 어드레스 신호가 리던던시가 필요한 로오 어드레스 신호인 경우 퓨즈에 프로그래밍된 정보와 일치되면 '로우'가 된다. 단, 테스트 모드에서는 상기 신호(REB<0:7>)는 모두 '하이'가 된다.
도 5는 도 1에 도시된 종래의 컬럼 어드레스 버퍼부(32)의 회로도로서, 상기 어드레스 버퍼부(10)로부터 컬럼 어드레스 신호(A<8>)를 수신하는 컬럼 어드레스 버퍼의 경우를 도시한 것이다. 따라서, 상기 어드레스 버퍼부(10)로부터 출력되는 다른 컬럼 어드레스 신호(A<0:7>)를 수신하는 컬럼 어드레스 버퍼의 회로도 도 5와 동일하게 구성할 수 있다.
도 5에 도시된 바와 같이, 종래의 컬럼 어드레스 버퍼부(32)는 상기 어드레스 버퍼부(10)로부터 수신된 컬럼 어드레스 신호(A<8>)에 의해 전원 전압(Vcc)을 노드(Nd7)로 전송하는 PMOS 트랜지스터(P6)와, 제어 신호(YAEB)를 수신하여 반전된 신호를 출력하는 인버터(321)와, 상기 인버터(321)로부터 수신된 신호에 의해 전원 전압(Vcc)을 상기 노드(Nd7)로 전송하는 PMOS 트랜지스터(P7)와, 상기 노드(Nd7)와 접지 전압(Vss) 사이에 직렬접속되며 상기 인버터(321)의 출력 신호와 상기 어드레스 버퍼부(10)로부터 수신된 신호(A<8>)에 의해 각각 동작이 제어되는 NMOS 트랜지스터(N7)(N8)와, 제어 신호(YLB)에 의해 상기 노드(Nd7)의 신호를 노드(Nd8)로 전송하는 클럭 인버터(323)와, 상기 노드(Nd8)의 신호를 수신하여 반전된 신호를 노드(Nd9)로 출력하는 인버터(325)와, 상기 제어 신호(YLB)에 의해 상기 노드(Nd9)의 신호를 상기 노드(Nd8)로 전송하는 클럭 인버터(326)와, 상기 노드(Nd8)의 신호를 수신하여 반전된 신호(BYB<8>)를 출력하는 인버터(324)로 구성된다.
상기 제어 신호(YAEB)는 상기 어드레스 버퍼부(10)로 부터의 컬럼 어드레스 신호(A<8>)를 수신하도록 제어하는 신호이며, 상기 제어 신호(YLB)는 컬럼 동작시 '로우'가 되어 상기 노드(Nd7)에 전송된 상기 컬럼 어드레스 신호(A<8>)를노드(Nd8)로 전송하여 래치시키게 된다.
도 6은 도 1에 도시된 종래의 컬럼 리던던시 프리디코더부(38)의 회로도로서, 상기 컬럼 어드레스 버퍼부(32)로 부터의 신호(BYB<0>)를 수신하여 반전된 신호를 출력하는 인버터(381)와, 상기 인버터(381)로 부터의 신호와 상기 테스트 모드 제어부(30)로 부터의 테스트 모드 신호(TRATY)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(383)와, 상기 NAND 게이트(383)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(384)와, 상기 인버터(384)로 부터의 신호를 수신하여 반전된 신호(TYREB<0>)를 출력하는 인버터(385)와, 상기 인버터(381)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(382)와, 상기 인버터(382)로 부터의 신호와 상기 테스트 모드 제어부(30)로 부터의 테스트 모드 신호(TRATY)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(386)와, 상기 NAND 게이트(386)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(387)와, 상기 인버터(387)로 부터의 신호를 수신하여 반전된 신호(TYREB<1>)를 출력하는 인버터(388)로 구성된다.
상기 테스트 모드 제어부(30)로 부터의 테스트 모드 신호(TRATY)가 액티브 되면, 상기 컬럼 어드레스 버퍼부(32)로부터 수신된 신호(BYB<0>)의 상태에 따라서 출력되는 신호(TYREB<0:1>)중 하나가 '로우'가 된다.
도 7은 도 1에 도시된 종래의 컬럼 리던던시 인에이블 신호 발생부(42)의 회로도로서, 상기 컬럼 리던던시 퓨즈부(40)로 부터의 신호(YREB<0>)와 상기 컬럼 리던던시 프리디코더부(38)로 부터의 신호(TYREB<0>)를 수신하는 NAND 게이트(421)와, 상기 NAND 게이트(421)로부터 신호를 수신하여 반전된 신호를 출력하는 인버터(422)와, 상기 인버터(422)로부터 신호를 수신하여 반전된 신호(RYS<0>)를 출력하는 인버터(423)와, 상기 컬럼 리던던시 퓨즈부(40)로 부터의 신호(YREB<1>)와 상기 컬럼 리던던시 프리디코더부(38)로 부터의 신호(TYREB<1>)를 수신하는 NAND 게이트(424)와, 상기 NAND 게이트(424)로부터 신호를 수신하여 반전된 신호를 출력하는 인버터(425)와, 상기 인버터(425)로부터 신호를 수신하여 반전된 신호(RYS<1>)를 출력하는 인버터(426)로 구성된다.
상기 컬럼 리던던시 퓨즈부(40)로부터 수신된 신호(YREB<0:1>)는 퓨즈에 프로그래밍된 정보에 의해서 '로우'가 된다. 이때, 상기 신호(YREB<0:1>)는 외부에서 인가된 컬럼 어드레스 신호가 리던던시가 필요한 컬럼 어드레스 신호인 경우 퓨즈에 프로그래밍된 정보와 일치되면 '로우'가 된다. 단, 테스트 모드에서는 상기 신호(YREB<0:1>)는 모두 '하이'가 된다.
이하, 상기 구성을 갖는 종래의 반도체 메모리 장치의 리던던시 회로의 동작에 대해 설명하기로 한다.
리던던시 영역의 메모리셀을 사용하기 위해서는 우선적으로 리던던시 메모리셀의 불량 여부를 먼저 검증한 다음, 이상이 없을 경우 불량으로 판정이 난 메모리셀과 대치하게 된다. 이를 위하여, 리던던시 메모리셀을 검증하기 위한 테스트 동작이 필요하게 된다. 이 테스트 동작은 리던던시 메모리셀 어레이부(52)의 워드 라인의 불량을 검증하기위한 테스트 모드 신호(TRATX)가 액티브 되면서 시작된다.
상기 테스트 모드 신호(TRATX)는 상기 테스트 모드 제어부(30)에서 상기 어드레스 버퍼부(10)로부터 수신된 어드레스 신호(A<0:8>)와 상기 커맨드 제어부(28)로부터 수신된 신호의 조합에 의해 발생되며, 상기 로오 리던던시 프리디코더부(20)로 인가된다.
상기 로오 리던던시 프리디코더부(20)는 상기 테스트 모드 제어부(30)로부터 수신된 상기 테스트 모드 신호(TRATX)와 상기 로오 어드레스 버퍼부(14)로부터 수신된 상기 로오 어드레스 정보신호(BXB<0:2>)에 의해 8개의 출력 신호(TREB<0:7>)중 하나를 '로우'로 출력한다. 이때, 상기 로오 리던던시 프리디코더부(20)로부터 '로우' 신호가 발생되는 동작은 일반적인 동작모드에서 결함이 발생된 셀 대신에 리던던시 셀을 선택하도록 하는 동작과 같은 의미로서, 리던던시 셀 어레이를 액세스하여 워드 라인의 결함 유무를 검증하도록 한다. 정상 동작에서 퓨즈 정보에 의해 리던던시 메모리셀을 선택하는 신호는 상기 로오 리던던시 퓨즈부(22)에서 출력되는 신호(REB<0:7>)중 '로우'가 되는 1개의 신호이다.
유사한 방법으로, 리던던시 메모리셀 어레이부(52)의 비트 라인의 불량을 검증하기 위한 테스트 동작은 상기 컬럼 리던던시 프리디코더부(38)에 테스트 모드 신호(TRATY)를 인가시킴으로써 이루어진다.
도 8은 종래의 반도체 메모리 장치의 리던던시 회로에 의해 리던던시 메모리셀의 결함 유무를 검증하기 위한 동작 타이밍도이다.
도 8에 있어서, t0는 테스트 모드가 아닌 일반동작을 수행하는 구간이고, t1은 모든 메모리셀을 프리차지시키는 구간이고, t2는 특정 커맨드 및 어드레스의 인가에 의해 테스트 모드로 진입하는 구간이고, t3는 특정 어드레스의 인가로서 테스트 모드에 진입한 다음 리던던시 메모리셀 테스트를 위한 테스트 모드 신호(TRATX 또는 TRATY)를 액티브 시키는 구간이고, t4는 리던던시 메모리셀의 결함 유무를 테스트하는 구간이고, t5는 테스트 모드를 빠져나오는 구간이고, t6는 모든 메모리셀을 프리차지 시키는 구간이고, t7은 정상 동작을 위한 특정 커맨드를 인가하는 구간이고, t8은 테스트 모드가 아닌 일반동작을 수행하는 구간이다.
그런데, 상기 구성을 갖는 종래의 반도체 메모리 장치의 리던던시 회로는 다음과 같은 문제점이 있었다.
첫째, 정상 메모리셀과 리던던시 메모리셀을 테스트하는 방법은 여러가지가 있으나, 그중에서 테스트 시간이 장시간 소요되는 워드라인 디스터브(disturb) 테스트 모드에 대해 설명하기로 한다. 상기 워드라인 디스터브 테스트 모드는 비트 라인을 고정(비트 라인 어드레스가 고정)시킨 후 모든 워드 라인의 동작에 의한 간섭효과를 테스트하는 모드로서, 메모리셀의 불량을 검증하는데 필수적인 테스트 모드이다. 상기 워드라인 디스터브 테스트 모드가 소요되는 시간은 리던던시 메모리셀을 테스트할 경우 다음식과 같이 표현된다.
tWRITE + tDISTURB + tSCAN + tREAD = (tcycle × Nred_memory) + (tcycle × Nword2) + (tcycle × Nred_memory)
상기 식 1에서, tWRITE는 라이트 동작에 필요한 시간이고, tcycle은 메모리셀의 워드 라인을 구동시킨 후 한번의 리드 또는 라이트 동작을 한 다음 워드 라인을 오프시키는데 필요한 시간(일반적으로, 100㎱)이다.
그리고, Nred_memory는 리던던시 메모리셀의 수이고, tDISTURB는 테스트 되어지는 메모리셀의 워드 라인을 포함하여 전체 워드 라인(Nword)의 영향을 받기 위한 필요한 시간으로서 전체 워드 라인의 각각에 대해 tREF 시간(일반적인 리프레시 시간으로 64msec) 동안 계속적으로 온(on)/오프(off)되는 시간을 말한다. tSCAN은 tDISTURB 기간 중에 각각의 워드 라인이 tREF 시간 동안 동작을 수행했기 때문에, 선택되지 않은 워드 라인에 연결된 메모리셀의 정보를 유지 하기위해 전체 워드 라인에 대해 리프레시를 수행하도록 하는 동작 신호이다. 이러한 리프레시 동작은 하나의 워드 라인에 대해 디스터브 동작이 완료 된 이후 선택되지 않은 모든 워드 라인에 대해 각각 수행되기 때문에 Nword2로 표시된다. tREAD는 리드 동작에 필요한 시간이다.
또한, 정상 메모리셀 영역의 테스트 시간을 표현하면 다음과 같다.
(tcycle × Nmemory) + (trefresh × Nword) + (tcycle × Nword2) + (tcycle × Nmemory)
이때, Nmemory는 정상 메모리셀의 전체 영역이다.
예로써, 8192개의 워드 라인을 갖는 64M 비트의 정상 메모리셀에 리던던시 메모리셀이 8개의 워드 라인을 갖고 2개의 컬럼 라인을 갖으며, 1개의 컬럼 라인에 4개의 비트 라인이 연결되고 16개의 IO 라인으로 구성된 구조를 가진다고 가정할 때, Nred_memory는 1024 비트가 된다. 이때, 1024 비트를 갖는 Nred_memory는 상기 수학식 1에 의해 약 531sec의 테스트 시간이 필요하게 된다. 또한, 정상 메모리셀을 테스트하는 시간은 537.7 sec로서, 상기 수학식 1과 수학식 2는 'trefresh × Nword'로 근사가 가능하다.
이는 리던던시 메모리셀이 연결되어 있는 워드 라인이 정상 메모리셀의 워드 라인의 수와 동일하므로, 모든 워드 라인에 디스터브(disturb) 동작시간이 필요하게 되어 수백 sec의 시간이 필요하게 된다.
다시 말해, 리던던시 메모리셀이 정상 메모리셀에 비하여 갯수는 작지만, 테스트를 하는 시간은 정상 메모리셀을 테스트하는 시간과 동일한 테스트 시간이 소요되는 문제점이 있었다.
둘째, 리던던시 메모리셀의 테스트시에 검출할 수 없는 불량이 존재하게 되는 문제점이 있었다.
종래의 리던던시 메모리셀을 검증하는 테스트 모드에서는 정상 메모리셀을 검증한 다음 테스트 모드를 수행하여 리던던시 메모리셀 블록을 검증하기 때문에, 정상 메모리셀과 인접한 리던던시 메모리셀의 경계면에서 발생되는 불량은 수 msec의 시간이 경과된 이후(상호간의 영향이 시간적으로 소멸된 이후)에 테스트 되어 지기 때문에 불량을 테스트 할 수 없는 문제점이 있었다. 즉, 인접한 정상 메모리셀의 영향이 리던던시 메모리셀에 미치지 못한 채 리던던시 메모리셀 만을 단독적으로 검증하는 것과 같은 상황이 되는 것이다. 따라서, 이러한 상호간의 불량을 유지한 상태로 결함된 메모리셀을 리던던시 메모리셀로 치환을 하게 되면 리페어 이후에도 불량 메모리로 계속적으로 남게 되어 리페어 실패의 결과를 갖게되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 검증 시간을 줄이면서 정상 메모리셀과 리던던시 메모리셀이 인접한 메모리셀의 상호간의 간섭에 의한 불량을 검출할 수 있는 반도체 메모리 장치의 리던던시 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 상기 반도체 메모리 장치의 구제 방법을 구현할 수 있는 반도체 메모리 장치의 리던던시 회로를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 리던던시 회로를 나타낸 블록구성도
도 2는 도 1에 도시된 최상위 로오 어드레스신호를 수신하는 종래의 로오 어드레스 버퍼부의 회로도
도 3은 도 1에 도시된 종래의 로오 리던던시 프리디코더부의 회로도
도 4는 도 1에 도시된 종래의 로오 리던던시 인에이블 신호 발생부의 회로도
도 5는 도 1에 도시된 종래의 컬럼 어드레스 버퍼부의 회로도
도 6은 도 1에 도시된 종래의 컬럼 리던던시 프리디코더부의 회로도
도 7은 도 1에 도시된 종래의 컬럼 리던던시 인에이블 신호 발생부의 회로도
도 8은 종래의 반도체 메모리 장치의 리던던시 회로에 의해 리던던시 메모리셀의 결함 유무를 검증하기 위한 동작 타이밍도
도 9는 본 발명의 제 1 실시예에 의한 반도체 메모리 장치의 리던던시 회로를 나타낸 블록구성도
도 10은 도 9에 도시된 로오 리던던시 최상위 어드레스신호를 수신하는 본 발명의 로오 리던던시 어드레스 버퍼부의 회로도
도 11은 도 9에 도시된 본 발명의 컬럼 리던던시 어드레스 버퍼부의 회로도
도 12는 도 9에 도시된 본 발명의 로오 리던던시 프리디코더부의 회로도
도 13은 도 9에 도시된 본 발명의 컬럼 리던던시 프리디코더부의 회로도
도 14는 도 9에 도시된 본 발명의 로오 카운터 리세트 초기화부, 로오 카운터 리세트부 및 로오 어드레스 카운터부의 구성도
도 15은 도 14에 도시된 본 발명의 로오 어드레스 카운터부의 제 1 내지 제 12 로오 카운터 레지스터부의 회로도
도 16은 도 14에 도시된 본 발명의 로오 어드레스 카운터부의 제 13 로오 카운터 레지스터부의 회로도
도 17은 도 14에 도시된 로오 카운터 리세트부의 회로도
도 18은 도 17에 도시된 로오 카운터 리세트부의 동작 파형도
도 19는 도 14에 도시된 로오 카운터 리세트 초기화부의 회로도
도 20은 도 9에 도시된 테스트 모드 제어부에서 출력된 테스트 모드신호의 동작 파형도
도 21은 본 발명의 제 2 실시예에 의한 반도체 메모리 장치의 리던던시 회로를 나타낸 블록구성도
* 도면의 주요부분에 대한 부호의 설명 *
1000, 10000 : 어드레스 버퍼부
1100, 11000 : 로오 카운터 리세트 초기화부
1200, 12000 : 로오 카운터 리세트부
1300, 13000 : 로오 어드레스 카운터부
1301 - 1313 : 제1 내지 제13 카운터단
1400, 14000 : 로오 어드레스 버퍼부
1500, 15000 : 로오 리던던시 어드레스 버퍼부
1600, 16000 : 로오 프리 디코더부
1800, 18000 : 로오 디코더부
2000, 20000 : 로오 리던던시 프리 디코더부
2200, 22000 : 로오 리던던시 퓨즈부
2400, 24000 : 로오 리던던시 인에이블 신호발생부
2600, 26000 : 커맨드 버퍼부
2800, 28000 : 커맨드 제어부
3000, 30000 : 테스트 모드 제어부
3200, 32000 : 컬럼 어드레스 버퍼부
3300, 33000 : 컬럼 리던던시 어드레스 버퍼부
3400, 34000 : 컬럼 프리 디코더부
3600, 36000 : 컬럼 디코더부
3800, 38000 : 컬럼 리던던시 프리 디코더부
4000, 40000 : 컬럼 리던던시 퓨즈부
4200, 42000 : 컬럼 리던던시 인에이블 신호발생부
5000, 50000 : 정상 메모리 셀 어레이부
5200, 52000 : 리던던시 메모리셀 어레이부
5400, 54000 : 센스앰프부 및 IO 제어부
70000 : 뱅크 어드레스 버퍼부71000 : 뱅크 제어부
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리던던시 회로는, 다수개의 데이타를 저장하는 정상 메모리셀 어레이부와, 상기 정상 메모리셀 어레이부의 결함 셀을 리페어하기 위한 리던던시 메모리셀 어레이부와, 테스트 동작을 알리는 테스트 모드 신호를 발생하는 테스트모드신호 발생부와, 상기 테스트 모드신호와 리프레시 모드시 인에이블되는 제1 신호와 리프레시 모드시 한번 토글하는 제2 신호를 수신하여 로오 어드레스 카운터 신호를 발생하는 로오 어드레스 카운터부와, 상기 테스트 모드신호와 상기 제2 신호와 상기 로오 어드레스 카운터신호의 일부를 수신하여 상기 로오 어드레스 카운터부를 리세트 시키기 위한 리세트 신호를 발생하는 로오 카운터 리세트부와, 상기 테스트 모드신호를 수신하여 상기 로오 카운터 리세트부를 초기화 시키기 위한 초기화 신호를 발생하는 로오 카운터 리세트 초기화부와, 상기 로오 어드레스 카운터 신호와 외부로 부터의 로오 어드레스 신호를 수신하여 로오 어드레스 정보신호를 발생하는 로오 어드레스 버퍼부와, 상기 로오 어드레스 정보신호를 수신하여 상기 정상 메모리셀 어레이부의 워드 라인을 선택하는 신호를 발생하는 로오 프리디코더 및 디코더부와, 상기 외부로부터 수신된 최상위 로오 어드레스 신호와 상기 테스트 모드신호와 상기 로오 어드레스 카운터신호를 수신하여 로오 리던던시 어드레스 신호를 발생하는 로오 리던던시 어드레스 버퍼부와, 상기 로오 어드레스 정보신호와 상기 테스트 모드 신호와 상기 로오 리던던시 어드레스신호를 수신하여 상기 리던던시 메모리셀 어레이부의 리던던시 워드 라인을 선택하는 신호를 발생하는 로오 리던던시 프리디코더 및 디코더부와, 외부로 부터의 컬럼 어드레스 신호를 수신하여 컬럼 어드레스 정보신호를 발생하는 컬럼 어드레스 버퍼부와, 상기 컬럼 어드레스 정보신호를 수신하여 상기 정상 메모리셀 어레이부의 워드 라인을 선택하는 신호를 발생하는 컬럼 프리디코더 및 디코더부와, 상기 외부로부터 수신된 최상위 컬럼 어드레스 신호와 상기 테스트 모드신호를 수신하여 컬럼 리던던시 어드레스 신호를 발생하는 컬럼 리던던시 어드레스 버퍼부와, 상기 컬럼 어드레스 정보신호와 상기 테스트 모드 신호와 상기 컬럼 리던던시 어드레스신호를 수신하여 상기 리던던시 메모리셀 어레이부의 리던던시 워드 라인을 선택하는 신호를 발생하는 컬럼 리던던시 프리디코더 및 디코더부를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 반도체 메모리 장치의 리던던시 회로는, 다수개의 데이타를 저장하는 N개의 메모리 뱅크로 구성된 정상 메모리셀 어레이부와, 상기 정상 메모리셀 어레이부의 결함 셀을 리페어하기 위해 N개의 메모리 뱅크로 구성된 리던던시 메모리셀 어레이부와, 테스트 동작을 알리는 테스트모드 신호를 발생하는 테스트모드신호 발생부와, 상기 테스트 모드신호와 리프레시 모드시 인에이블되는 제1 신호와 리프레시 모드시 한번 토글하는 제2 신호를 수신하여 로오 어드레스 카운터 신호를 발생하는 로오 어드레스 카운터부와, 상기 테스트 모드신호와 상기 제2 신호와 상기 로오 어드레스 카운터신호의 일부를 수신하여 상기 로오 어드레스 카운터부를 리세트 시키기 위한 리세트 신호를 발생하는 로오 카운터 리세트부와, 상기 테스트 모드신호를 수신하여 상기 로오 카운터 리세트부를 초기화 시키기 위한 초기화 신호를 발생하는 로오 카운터 리세트 초기화부와, 상기 로오 어드레스 카운터 신호와 외부로 부터의 로오 어드레스 신호를 수신하여 로오 어드레스 정보신호를 발생하는 로오 어드레스 버퍼부와, 상기 로오 어드레스 정보신호를 수신하여 상기 정상 메모리셀 어레이부의 워드 라인을 선택하는 신호를 발생하는 N개의 로오 프리디코더 및 디코더부와, 상기 외부로부터 수신된 최상위 로오 어드레스 신호와 상기 테스트 모드신호와 상기 로오 어드레스 카운터신호를 수신하여 로오 리던던시 어드레스 신호를 발생하는 로오 리던던시 어드레스 버퍼부와, 상기 로오 어드레스 정보신호와 상기 테스트 모드 신호와 상기 로오 리던던시 어드레스신호를 수신하여 상기 리던던시 메모리셀 어레이부의 리던던시 워드 라인을 선택하는 신호를 발생하는 N개의 로오 리던던시 프리디코더 및 디코더부와, 외부로 부터의 컬럼 어드레스 신호를 수신하여 컬럼 어드레스 정보신호를 발생하는 컬럼 어드레스 버퍼부와, 상기 컬럼 어드레스 정보신호를 수신하여 상기 정상 메모리셀 어레이부의 워드 라인을 선택하는 신호를 발생하는 N개의 컬럼 프리디코더 및 디코더부와, 상기 외부로부터 수신된 최상위 컬럼 어드레스 신호와 상기 테스트 모드신호를 수신하여 컬럼 리던던시 어드레스신호를 발생하는 컬럼 리던던시 어드레스 버퍼부와, 상기 컬럼 어드레스 정보신호와 상기 테스트 모드 신호와 상기 컬럼 리던던시 어드레스신호를 수신하여 상기 리던던시 메모리셀 어레이부의 리던던시 워드 라인을 선택하는 신호를 발생하는 N개의 컬럼 리던던시 프리디코더 및 디코더부와, 상기 메모리 뱅크의 어드레스 정보를 갖는 어드레스 신호를 수신하는 뱅크 어드레스 버퍼부와, 상기 테스트 모드신호에 의해 상기 뱅크 어드레스 버퍼부로부터 수신된 어드레스 신호를 디코딩하여 상기 N개의 로오 프리디코더 및 디코더부와, 상기 N개의 로오 리던던시 프리디코더 및 디코더부와, N개의 컬럼 프리디코더 및 디코더부와, N개의 컬럼 리던던시 프리디코더 및 디코더부의 동작을 선택적으로 제어하는 신호를 발생하는 뱅크 제어부를 구비한 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한
부호를 사용하고 그 반복적인 설명은 생략한다.
도 9는 본 발명의 제 1 실시예에 의한 반도체 메모리 장치의 리던던시 회로를 나타낸 블록구성도로서, 64메가(M) 비트를 갖는 반도체 메모리 장치를 예로서 도시한 것이다.
도 9를 참조하면, 본 발명의 반도체 메모리 장치의 리던던시 회로는 다수개의 데이타를 저장하는 64M 비트의 정상 메모리셀 어레이부(5000)와, 상기 정상 메모리셀 어레이부(5000)의 결함 셀을 리페어하기 위한 1K 비트의 리던던시 메모리셀 어레이부(5200)와, 상기 정상 메모리셀 어레이부(5000) 또는 상기 리던던시 메모리셀 어레이부(5200)에서 수신된 리드 데이타를 감지 증폭한 후 IO 라인으로 출력하고, 또는 상기 IO 라인을 통해 수신된 라이트 데이타를 감지 증폭한 후 상기 메모리셀 어레이부(5000) 또는 상기 리던던시 메모리셀 어레이부(5200)로 출력하는 센스 앰프부 및 IO 제어부(5400)를 구비한다.
그리고, 외부로부터 어드레스 신호(A0∼A12)를 수신하는 어드레스 버퍼부(1000)와, 외부로부터 커맨드 신호(RASB,CASB,WEB,OEB)를 수신하는 커맨드 버퍼부(2600)와, 상기 커맨드 버퍼부(2600)로 부터의 신호를 수신하는 커맨드 제어부(2800)와, 상기 커맨드 제어부(2800)로 부터의 신호와 상기 어드레스 버퍼부(1000)로 부터의 어드레스 신호(A<0:12>)를 수신하여 리던던시 메모리셀 어레이부의 워드 라인과 비트 라인의 불량을 각각 검출하기 위한 테스트 모드 신호(TRACT)를 발생하는 테스트 모드 제어부(3000)를 구비한다.
또한, 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)와 라스바 신호(RASB)에 동기되어 하나의 워드 라인에 대한 리프레시 동작시 한번만 '하이'에서 '로우'로 토글(toggle)하는 신호(RFDB)와 리프레시 동작시 커맨드 디코더(도시되지 않음)에서 발생된 신호(BP4K)를 수신하여 로오 어드레스 카운터 신호(AR<0:12>)를 발생하는 로오 어드레스 카운터부(1300)와, 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)와 상기 토글 신호(RFDB)와 상기 로오 어드레스 카운터부(1300)로 부터의 로오 어드레스 카운터 신호(AR<0,1,2,12>)를 수신하여 상기 로오 어드레스 카운터부(1300)로 리세트 신호(RESETB)를 발생하는 로오 카운터 리세트부(1200)와, 상기 테스트 모드 제어부(3000)로 부터의 테스트모드 신호(TRACT)를 수신하여 상기 로오 카운터 리세트부(1200)로 초기화 신호(TRACTDB)를 발생하는 로오 카운터 리세트 초기화부(1100)를 구비한다.
또한, 상기 어드레스 버퍼부(1000)로 부터의 어드레스 신호(A<0:11>)와 상기 로오 어드레스 카운터부(1300)로 부터의 로오 어드레스 카운터 신호(AR<0:12>)를 수신하여 로오 어드레스 정보신호(BXB<0:12>)를 발생하는 로오 어드레스 버퍼부(1400)와, 상기 로오 어드레스 버퍼부(1400)로 부터의 로오 어드레스 정보신호(BXB<0:12>)를 수신하여 디코딩된 신호를 발생하는 로오 프리디코더부(1600)와, 상기 로오 프리디코더부(1600)로부터 수신된 신호를 디코딩하여 상기 정상 메모리셀 어레이부(5000)의 워드 라인을 선택하기 위한 신호(WL<0:8191>)를 발생하는 로오 디코더부(18)를 구비한다.
또한, 상기 어드레스 버퍼부(1000)로 부터의 최상위 로오 어드레스 신호(A<12>)와 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)와 상기 로오 어드레스 카운터부(1300)로 부터의 로오 어드레스 카운터 신호(AR<12>)를 수신하여 로오 리던던시 어드레스 신호(TBX12)를 발생하는 로오 리던던시 어드레스 버퍼부(1500)와, 상기 로오 어드레스 버퍼부(1400)로 부터의 로오 어드레스 정보신호(BXB<0:12>)와 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRATX)와 상기 로오 리던던시 어드레스 버퍼부(1500)로 부터의 로오 리던던시 어드레스 신호(TBX12)를 수신하여 디코딩된 신호(TREB<0:7>)를 발생하는 로오 리던던시 프리디코더부(2000)와, 프로그래밍된 로오 리던던시 정보신호(REB<0:7>)를 발생하는 로오 리던던시 퓨즈부(2200)와, 상기 로오 리던던시 프리디코더부(2000)로 부터의 디코딩된 신호(TREB<0:7>)와 상기 로오 리던던시 퓨즈부(2200)로 부터의 프로그래밍된 로오 리던던시 정보신호(REB<0:7>)를 수신하여 상기 리던던시 메모리셀 어레이부(5200)의 워드 라인을 선택하기 위한 신호(RWL<0:7>)를 발생하는 로오 리던던시 인에이블 신호 발생부(2400)를 구비한다.
또한, 상기 어드레스 버퍼부(1000)로 부터의 어드레스 신호(A<0:8>)를 수신하여 컬럼 어드레스 정보신호(BYB<0:8>)를 발생하는 컬럼 어드레스 버퍼부(3200)와, 상기 컬럼 어드레스 버퍼부(3200)로 부터의 컬럼 어드레스 정보신호(BYB<0:7>)를 수신하여 디코딩된 신호를 발생하는 컬럼 프리디코더부(3400)와, 상기 컬럼 프리디코더부(3400)로 부터의 신호를 수신하여 상기 정상 메모리셀 어레이부(5000)의 비트 라인을 선택하기 위한 신호(YS<0:255>)를 상기 센스 앰프부 및 IO 제어부(54)로 발생하는 컬럼 디코더부(3600)를 구비한다.
또한, 상기 어드레스 버퍼부(1000)로 부터의 로오 어드레스 신호(A<10>)와 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)를 수신하여 컬럼 리던던시 어드레스 신호(TBY10)를 발생하는 컬럼 리던던시 어드레스 버퍼부(3300)와, 상기 컬럼 어드레스 버퍼부(3200)로 부터의 컬럼 어드레스 정보신호(BXB<0:7>)와 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRATX)와 상기 컬럼 리던던시 어드레스 버퍼부(3300)로 부터의 컬럼 리던던시 어드레스 신호(TBX10)를 수신하여 디코딩된 신호(TYREB<0:1>)를 발생하는 컬럼 리던던시 프리디코더부(3800)와, 프로그래밍된 컬럼 리던던시 정보신호(YREB<0:1>)를 발생하는컬럼 리던던시 퓨즈부(4000)와, 상기 컬럼 리던던시 프리디코더부(3800)로 부터의 디코딩된 신호(TYREB<0:1>)와 상기 컬럼 리던던시 퓨즈부(4000)로 부터의 프로그래밍된 컬럼 리던던시 정보신호(YREB<0:1>)를 수신하여 상기 리던던시 메모리셀 어레이부(5200)의 비트 라인을 선택하기 위한 신호(RYS<0:1>)를 상기 센스 앰프부 및 IO 제어부(5400)로 발생하는 컬럼 리던던시 인에이블 신호 발생부(4200)를 구비한다.
도 10은 도 9에 도시된 로오 리던던시 어드레스 버퍼부(1500)의 회로도로서, 리프레시 동작시 커맨드 디코더(도시되지 않음)에서 출력되는 신호(BP4K)를 수신하는 인버터(160)와, 상기 인버터(160)로 부터의 신호와 상기 테스트 모드 제어부(3300)로 부터의 테스트 모드 신호(TRACT)를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(161)와, 상기 NOR 게이트(161)로부터 수신된 신호에 의해 상기 어드레스 버퍼부(1000)로 부터의 최상위 로오 어드레스 신호(A<12>)를 수신하는 노드(Nd1)의 전위를 접지 전압(Vss)으로 방전시키는 NMOS 트랜지스터(N1)와, 상기 노드(Nd1)의 신호가 '로우' 레벨일 때 전원 전압(Vcc)을 노드(Nd2)로 전송하는 PMOS 트랜지스터(P1)와, 상기 PMOS 트랜지스터(P1)와 병렬로 접속되며 게이트에 전원 전압(Vcc)이 인가되는 PMOS 트랜지스터(P2)와, 상기 노드(Nd2)와 접지 전압(Vss) 사이에 접속되며 전원 전압(Vcc)과 상기 노드(Nd1)의 신호에 의해 동작이 제어되는 NMOS 트랜지스터(N2)(N3)로 구성된다. 그리고, 리프레시 이외의 동작에서 '하이'로 액티브되는 제어 신호(XLAT)에 의해 상기 노드(Nd2)의 신호를 수신하여 반전된 신호를 노드(Nd3)로 출력하는 클럭 인버터(144)와, 상기 노드(Nd3)의신호를 수신하여 반전된 신호를 노드(Nd4)로 출력하는 인버터(145)와, 상기 노드(Nd4)의 신호를 수신하여 반전된 신호를 상기 노드(Nd3)로 출력하는 인버터(146)와, 리프레시 동작에서 '하이'로 액티브되는 제어 신호(RLAT)에 의해 상기 로오 어드레스 카운터부(12)로부터 수신된 최상위 로오 어드레스 신호(AR<12>)를 상기 노드(Nd3)로 출력하는 클럭 인버터(148)와, 상기 노드(Nd3)의 신호와 접지 전압(Vss)을 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(162)와, 상기 NOR 게이트(162)로 부터의 신호를 수신하여 반전된 신호(TBX12)를 출력하는 인버터(163)와, 전원 전압(Vcc)과 노드(Nd5) 사이에 직렬접속되며 접지 전압(Vss)과 상기 노드(Nd4)의 신호에 의해 동작이 제어되는 PMOS 트랜지스터(P3)(P4)와, 상기 노드(Nd5)와 노드(Nd6) 사이에 접속되며 상기 노드(Nd4)의 신호에 의해 동작이 제어되는 NMOS 트랜지스터(N4)로 구성된다. 또한, 상기 리프레시 동작시 커맨드 디코더(도시되지 않음)에서 출력되는 신호(BP4K)를 수신하여 반전된 신호를 출력하는 인버터(149)와, 상기 인버터(149)로부터 수신된 신호를 반전시켜 출력하는 인버터(150)와, 상기 인버터(150)로부터 수신된 신호와 접지 전압(Vss)을 2입력하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(151)와, 전원 전압(Vcc)과 상기 노드(Nd5) 사이에 접속되며 상기 NOR 게이트(151)의 출력 신호가 게이트로 인가되는 PMOS 트랜지스터(P5)와, 상기 노드(Nd5)와 접지 전압(Vss) 사이에 직렬접속되며 접지 전압(Vss)과 상기 NOR 게이트(151)의 출력 신호에 의해 동작이 각각 제어되는 NMOS 트랜지스터(N5)(N6)와, 상기 노드(Nd5)로부터 수신된 신호를 반전시켜 상기 로오 어드레스 정보신호(BXB<12>)로 출력하는 인버터(152)로 구성된다.
먼저, 테스트 모드가 아닌 정상적인 동작에서의 리드/라이트 동작에서는 다음과 같다.
이 구간에서 리프레시 동작시 커맨드 디코더로부터 발생되는 신호(BP4K)는 '로우'이고, 상기 테스트 모드 제어부(3000)로부터 발생되는 테스트 모드 신호(TRACT)는 '로우'이다. 그리고, 상기 제어 신호(RLAT)가 '하이'이고, 상기 제어 신호(XLAT)가 '로우'이다. 따라서, 로오 리던던시 어드레스 버퍼부(1500)는 8K 리프레시 동작을 하게되어 상기 어드레스 버퍼부(1000)로 부터의 최상위 로오 어드레스 신호(A<12>)가 노드(Nd2)로 전달된다. 상기 노드(Nd12)로 전송된 상기 최상위 로오 어드레스 신호(A<12>)는 상기 제어 신호(XLAT)에 의해 제어되는 클럭 인버터(144)를 통해 전달된 후, 다음단의 내부 디코더 회로에 의해 디코딩된 다음 최종적으로 로오 어드레스 정보신호(BXB<12>)를 발생한다. 이때, 로오 어드레스 정보신호(BXB<12>)는 상기 최상위 로오 어드레스 신호(A<12>)의 상태에 따라 변화된다. 로오 리던던시 어드레스신호(TBX12) 또한 상기 최상위 로오 어드레스 신호(A<12>)에 의해 변화하지만, 상기 테스트 모드 신호(TRACT)는 '로우'이므로, 이후 동작에서 상기 최상위 로오 어드레스 신호(A<12>)의 영향을 받지않는다.
따라서, 상기 로오 리던던시 어드레스 버퍼부(1500)는 테스트 모드가 아닌 정상적인 동작에서는 상기 테스트 모드 신호(TRACT)는 '로우'이므로, 이후 동작에서 상기 최상위 로오 어드레스 신호(A<12>)의 영향을 받지않는다.
다음으로, 테스트 모드에서의 리드/라이트 동작에서는 다음과 같다.
테스트 모드에서는 8K 리프레시 동작을 4K 리프레시 동작으로 전환하여 동작이 수행되므로, 4K 리프레시임을 나타내는 상기 신호(BP4K)는 '하이'이고, 테스트 모드에서 상기 테스트 모드 신호(TRACT)는 '하이'이다. 그리고, 상기 제어 신호(RLAT)는 '하이'이고, 상기 제어 신호(XLAT)는 '로우'이다. 상기 로오 리던던시 어드레스 버퍼부(1500)에서 발생되는 상기 최상위 로오 어드레스 정보신호(BXB<12>)는 항상 '로우'를 유지하게 되어 8K 리프레시 동작에서만 의미가 있는 최상위 로오 어드레스 정보신호(BXB<12>)가 항시 동작된다. 한편, 로오 리던던시 어드레스 신호(TBX12)는 상기 로오 어드레스 버퍼부(1000)에서 발생된 최상위 로오 어드레스 신호(A<12>)에 의해 발생된다. 이때, 로오 리던던시 어드레스 신호(TBX12)가 '로우'인 경우에는 정상 메모리셀 어레이부(5000)를 선택하도록 제어하고, '하이'인 경우에는 리던던시 메모리셀 어레이부(5200)를 선택하도록 제어한다.
다음으로, 테스트 모드가 아닐 때 리프레시 동작에서는 다음과 같다.
이 구간에서 리프레시 동작시 커맨드 디코더로부터 발생되는 신호(BP4K)는 '로우'이고, 상기 테스트 모드 제어부(3000)로부터 발생되는 테스트 모드 신호(TRACT)는 '로우'이다. 그리고, 상기 제어 신호(RLAT)가 '하이'이고, 상기 제어 신호(XLAT)가 '로우'이다. 따라서, 로오 리던던시 어드레스 버퍼부(1500)는 8K 리프레시 동작을 하게되어 상기 로오 어드레스 카운터부(1300)에서 발생된 최상위 로오 어드레스 카운터신호(AR<12>)에 의해 로오 어드레스 정보신호(BXB<12>)를 발생한다. 이때, 로오 어드레스 정보신호(BXB<12>)는 상기 최상위 로오 어드레스 카운터신호(AR<12>)의 상태에 따라 변화된다. 그리고, 로오 리던던시 어드레스 신호(TBX12)도 상기 최상위 로오 어드레스 카운터신호(AR<12>)에 의해 변화하지만, 상기 테스트 모드 신호(TRACT)가 '로우'이므로, 이후 동작에서 상기 최상위 로오 어드레스 카운터신호(AR<12>)의 영향을 받지않는다.
다음으로, 테스트 모드에서의 리프레시 동작에서는 다음과 같다.
상기 테스트 모드에서의 리드/라이트 동작에서와 마찬가지로, 테스트 모드에서는 8K 리프레시 동작을 4K 리프레시 동작으로 전환하여 동작이 수행된다. 따라서, 4K 리프레시임을 나타내는 상기 신호(BP4K)는 '하이'이고, 테스트 모드에서 상기 테스트 모드 신호(TRACT)는 '하이'이다. 그리고, 상기 제어 신호(RLAT)는 '하이'이고, 상기 제어 신호(XLAT)는 '로우'이다. 상기 로오 리던던시 어드레스 버퍼부(1500)에서 발생되는 상기 최상위 로오 어드레스 정보신호(BXB<12>)는 항상 '로우'를 유지하게 되어 8K 리프레시 동작에서만 의미가 있는 최상위 로오 어드레스 정보신호(BXB<12>)가 항시 동작된다. 한편, 로오 리던던시 어드레스 신호(TBX12)는 상기 로오 어드레스 카운터부(1300)에서 발생된 최상위 로오 어드레스 카운터 신호(AR<12>)에 의해 발생된다. 이때, 로오 리던던시 어드레스 신호(TBX12)가 '로우'인 경우에는 정상 메모리셀 어레이부(5000)를 선택하도록 제어하고, '하이'인 경우에는 리던던시 메모리셀 어레이부(5200)를 선택하도록 제어한다.
도 11은 도 9에 도시된 본 발명의 컬럼 리던던시 어드레스 버퍼부(3300)의 회로도로서, 상기 어드레스 버퍼부(1000)로부터 수신된 컬럼 어드레스 신호(A<10>)에 의해 전원 전압(Vcc)을 노드(Nd17)로 전송하는 PMOS 트랜지스터(P16)와, 상기테스트 모드 제어부(3000)로부터 테스트 모드 신호(TRACT)를 수신하여 반전된 신호를 출력하는 인버터(3201)와, 상기 인버터(3201)로 부터의 신호와 제어 신호(YAEB)를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(3202)와, 상기 NOR 게이트(3202)로부터 수신된 신호에 의해 전원 전압(Vcc)을 상기 노드(Nd17)로 전송하는 PMOS 트랜지스터(P17)와, 상기 노드(Nd17)와 접지 전압(Vss) 사이에 직렬접속되며 상기 NOR 게이트(3202)의 출력 신호와 상기 어드레스 버퍼부(1000)로부터 수신된 신호(A<10>)에 의해 각각 동작이 제어되는 NMOS 트랜지스터(N17)(N18)와, 제어 신호(YLB)에 의해 상기 노드(Nd17)의 신호를 노드(Nd18)로 전송하는 클럭 인버터(323)와, 상기 노드(Nd18)의 신호를 수신하여 반전된 신호를 노드(Nd19)로 출력하는 인버터(325)와, 상기 제어 신호(YLB)에 의해 상기 노드(Nd19)의 신호를 상기 노드(Nd18)로 전송하는 클럭 인버터(326)와, 상기 노드(Nd18)의 신호를 수신하여 반전된 신호(TBY<10>)를 출력하는 인버터(324)로 구성된다.
상기 제어 신호(YAEB)는 상기 어드레스 버퍼부(1000)로 부터의 컬럼 어드레스 신호(A<10>)를 수신하도록 제어하는 신호이며, 상기 제어 신호(YLB)는 컬럼 동작시 '로우'가 되어 상기 노드(Nd17)에 전송된 상기 컬럼 어드레스 신호(A<10>)를 노드(Nd18)로 전송하여 래치시키게 된다.
먼저, 테스트 모드가 아닌 정상적인 동작에서의 리드/라이트 동작에서는 다음과 같다.
상기 라스바 신호(RASB)에 의해 로오 어드레스 신호가 인가된 이후 일정 시간이 지난후에 컬럼 어드레스 스트로브 신호인 카스바(CASB)에 의하여 상기 제어신호(YAEB)가 '로우'가 된 이후 제어 신호(YLB)가 '로우'가 된다. 여기서, 테스트 모드 신호(TRACT)가 '로우'이므로 상기 어드레스 버퍼부(1000)로부터 수신된 최상위 컬럼 어드레스 신호(A<10>)는 내부로 전달되지 못하고 차단된다. 따라서, 컬럼 리던던시 어드레스 버퍼부(3300)는 컬럼 리던던시 어드레스 신호(TBY10)를 발생하지 않는다.
다음으로, 테스트 모드에서의 리드/라이트 동작에서는 테스트 모드 신호(TRACT)가 '하이'이므로 상기 어드레스 버퍼부(1000)로부터 수신된 최상위 컬럼 어드레스 신호(A<10>)에 의해 컬럼 리던던시 어드레스 신호(TBY10)를 발생한다. 이때, 컬럼 리던던시 어드레스 신호(TBY10)가 '로우'인 경우에는 정상 메모리셀 어레이부(5000)를 선택하도록 제어하고, '하이'인 경우에는 리던던시 메모리셀 어레이부(5200)를 선택하도록 제어한다.
다음으로, 테스트 모드가 아닐 때 리프레시 동작에서는 테스트 모드 신호(TRACT)가 '로우'이므로 상기 어드레스 버퍼부(1000)로부터 수신된 최상위 컬럼 어드레스 신호(A<10>)는 내부로 전달되지 못하고 차단된다. 따라서, 컬럼 리던던시 어드레스 버퍼부(3300)는 컬럼 리던던시 어드레스 신호(TBY10)를 발생하지 않는다.
다음으로, 테스트 모드에서의 리프레시 동작에서는 테스트 모드 신호(TRACT)가 '하이'이므로 상기 어드레스 버퍼부(1000)로부터 수신된 최상위 컬럼 어드레스 신호(A<10>)에 의해 컬럼 리던던시 어드레스 신호(TBY10)를 발생한다. 마찬가지로, 컬럼 리던던시 어드레스 신호(TBY10)가 '로우'인 경우에는 정상 메모리셀 어레이부(5000)를 선택하도록 제어하고, '하이'인 경우에는 리던던시 메모리셀 어레이부(5200)를 선택하도록 제어한다.
도 12는 도 9에 도시된 본 발명의 로오 리던던시 프리디코더부(2000)의 회로도로서, 상기 로오 어드레스 버퍼부(1400)로부터 수신된 로오 어드레스 정보신호(BXB<0>)를 수신하여 반전된 신호를 출력하는 인버터(2004)와, 상기 인버터(2004)에서 수신된 신호를 반전시켜 출력하는 인버터(2005)와, 상기 로오 어드레스 버퍼부(1400)로부터 수신된 로오 어드레스 정보신호(BXB<1>)를 수신하여 반전된 신호를 출력하는 인버터(2006)와, 상기 인버터(2006)에서 수신된 신호를 반전시켜 출력하는 인버터(2007)와, 상기 로오 어드레스 버퍼부(1400)로부터 수신된 로오 어드레스 정보신호(BXB<2>)를 수신하여 반전된 신호를 출력하는 인버터(2008)와, 상기 인버터(2008)에서 수신된 신호를 반전시켜 출력하는 인버터(2009)와, 상기 인버터(2004)(2006)(2008)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(2010)와, 상기 인버터(2005)(2006)(2008)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(2011)와, 상기 인버터(2004)(2007)(2008)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(2012)와, 상기 인버터(2005)(2007)(2008)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(2013)와, 상기 인버터(2004)(2006)(2009)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(2014)와, 상기 인버터(2005)(2006)(2009)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(2015)와, 상기인버터(2004)(2007)(2009)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(2016)와, 상기 인버터(2005)(2007)(2009)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(2017)로 구성된다. 그리고, 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRATX)와 상기 로오 리던던시 어드레스 버퍼부(1500)로 부터의 로오 리던던시 어드레스 신호(TBX12)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(2001)와, 상기 NAND 게이트(2001)로부터 신호를 수신하여 반전된 신호를 출력하는 인버터(2002)와, 상기 인버터(2002)로부터 신호를 수신하여 반전된 신호를 출력하는 인버터(2003)와, 상기 NAND 게이트(2010)로 부터의 신호와 상기 인버터(2003)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(2018)와, 상기 NOR 게이트(2018)로 부터의 신호를 수신하여 반전된 신호(TREB<7>)를 출력하는 인버터(2019)와, 상기 NAND 게이트(2011)로 부터의 신호와 상기 인버터(2003)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(2020)로 구성된다. 또한, 상기 NOR 게이트(2020)로 부터의 신호를 수신하여 반전된 신호(TREB<6>)를 출력하는 인버터(2021)와, 상기 NAND 게이트(2012)로 부터의 신호와 상기 인버터(2003)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(2022)와, 상기 NOR 게이트(2022)로 부터의 신호를 수신하여 반전된 신호(TREB<5>)를 출력하는 인버터(2023)와, 상기 NAND 게이트(2013)로 부터의 신호와 상기 인버터(2003)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(2024)와, 상기 NOR 게이트(2024)로 부터의 신호를 수신하여 반전된 신호(TREB<4>)를 출력하는 인버터(2025)와, 상기 NAND 게이트(2014)로 부터의 신호와 상기 인버터(2003)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(2026)와, 상기 NOR 게이트(2026)로 부터의 신호를 수신하여 반전된 신호(TREB<4>)를 출력하는 인버터(2027)와, 상기 NAND 게이트(2015)로 부터의 신호와 상기 인버터(2003)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(2028)와, 상기 NOR 게이트(2028)로 부터의 신호를 수신하여 반전된 신호(TREB<2>)를 출력하는 인버터(2029)와, 상기 NAND 게이트(2016)로 부터의 신호와 상기 인버터(2003)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(2030)와, 상기 NOR 게이트(2030)로 부터의 신호를 수신하여 반전된 신호(TREB<1>)를 출력하는 인버터(2031)와, 상기 NAND 게이트(2017)로 부터의 신호와 상기 인버터(2003)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(2032)와 상기 NOR 게이트(2032)로 부터의 신호를 수신하여 반전된 신호(TREB<0>)를 출력하는 인버터(2033)로 구성된다.
상기 테스트 모드 제어부(3000)에서 발생된 상기 테스트 모드 신호(TRACT)가 '하이'로 액티브 되면 상기 로오 어드레스 버퍼부(1400)로부터 수신된 로오 어드레스 정보신호(BXB<0:2>)에 의해 로오 리던던시 프리디코더 신호(TREB<0:7>)중 하나를 '로우'로 발생시킨다. 이때, '로우' 신호를 갖는 상기 로오 리던던시 프리디코더 신호(TREB<0:7>)에 의해 상기 로오 리던던시 인에이블 신호 발생부(2400)가 동작하여 리던던시 메모리셀 어레이부(5200)의 리던던시 워드 라인을 구동하기 위한 신호를 발생한다.
한편, 상기 테스트 모드 제어부(3000)에서 발생된 상기 테스트 모드 신호(TRACT)가 '로우'이면 상기 로오 리던던시 프리디코더 신호(TREB<0:7>)는 모두 '하이'가 되어 리던던시 워드 라인을 구동하지 않는다.
도 13은 도 9에 도시된 본 발명의 컬럼 리던던시 프리디코더부(3800)의 회로도로서, 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACY)와 상기 컬럼 리던던시 어드레스 버퍼부(3300)로 부터의 컬럼 리던던시 어드레스 신호(TBY10)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(3806)와, 상기 NAND 게이트(3806)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(3807)와, 상기 컬럼 어드레스 버퍼부(3200)로 부터의 신호(BYB<0>)를 수신하여 반전된 신호를 출력하는 인버터(3801)와, 상기 인버터(3801)로 부터의 신호와 상기 인버터(3807)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(3803)와, 상기 NAND 게이트(3803)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(3804)와, 상기 인버터(3804)로 부터의 신호를 수신하여 반전된 신호(TYREB<0>)를 출력하는 인버터(3805)로 구성된다. 그리고, 상기 인버터(3801)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(3802)와, 상기 인버터(3802)로 부터의 신호와 상기 인버터(3807)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(3808)와, 상기 NAND 게이트(3808)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(3809)와, 상기 인버터(3809)로 부터의 신호를 수신하여 반전된 신호(TYREB<1>)를 출력하는 인버터(3810)로 구성된다.
상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACY)가 '하이'로 액티브 되면, 상기 컬럼 어드레스 버퍼부(3200)로부터 수신된 신호(BYB<0>)의 상태에 따라서 컬럼 리던던시 프리디코더 신호(TYREB<0:1>)중 하나가 '로우'가 된다. 이때, '로우' 신호를 갖는 상기 컬럼 리던던시 프리디코더 신호(TYREB<0:1>)에 의해 상기 컬럼 리던던시 인에이블 신호 발생부(4200)가 동작하여 리던던시 메모리셀 어레이부(5200)의 리던던시 컬럼 라인을 구동하기 위한 신호를 발생한다.
한편, 상기 테스트 모드 제어부(3000)에서 발생된 상기 테스트 모드 신호(TRACT)가 '로우'이면 상기 컬럼 리던던시 프리디코더 신호(TYREB<0:1>)는 모두 '하이'가 되어 리던던시 컬럼 라인을 구동하지 않는다.
도 14는 도 9에 도시된 본 발명의 로오 카운터 리세트 초기화부(1100), 로오 카운터 리세트부(1200) 및 로오 어드레스 카운터부(1300)의 블록구성도이다.
상기 로오 카운터 리세트 초기화부(1100)는 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)를 수신하여 상기 로오 카운터 리세트부(1200)를 초기화 시키기 위한 초기화 신호(TRACTDB)를 발생한다.
상기 로오 카운터 리세트부(1200)는 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)와 라스바 신호(RASB)에 동기되어 하나의 워드 라인에 대한 리프레시 동작시 한번만 '하이'에서 '로우'로 토글(toggle)하는 신호(RFDB)와 상기 로오 어드레스 카운터부(1300)로 부터의 로오 어드레스 카운터 신호(AR<0,1,2,12>)를 수신하여 상기 로오 어드레스 카운터부(1300)로 리세트 신호(RESETB)를 발생한다.
상기 로오 어드레스 카운터부(1300)는 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)와 라스바 신호(RASB)에 동기되어 하나의 워드 라인에 대한 리프레시 동작시 한번만 '하이'에서 '로우'로 토글(toggle)하는 신호(RFDB)와 리프레시 모드에 의해 커맨드 디코더(도시되지 않음)에서 출력되는 신호(BP4K)와 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 수신하여 로오 어드레스 카운터 신호(AR<0:12>)를 발생한다.
상기 로오 어드레스 카운터부(1300)는 전원 전압(Vcc)을 캐리(carry) 신호(CAi)로, 상기 신호(RFDB)를 토글 신호로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<0>)와 캐리 신호(CA<0>)를 발생하는 제 1 카운터단(1301)과, 상기 제 1 카운터단(1301)에서 발생된 캐리 신호(CA<0>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를 토글 신호(RFDB)로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<1>)와 캐리 신호(CA<1>)를 발생하는 제 2 카운터단(1302)을 구비한다. 그리고, 상기 제 2 카운터단(1302)에서 발생된 캐리 신호(CA<1>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를 토글 신호(RFDB)로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<2>)와 캐리 신호(CA<2>)를 발생하는 제 3 카운터단(1303)과, 상기 제 3 카운터단(1303)에서 발생된 캐리 신호(CA<2>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를 토글 신호(RFDB)로, 상기 로오 카운터리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<3>)와 캐리 신호(CA<3>)를 발생하는 제 4 카운터단(1304)과, 상기 제 4 카운터단(1304)에서 발생된 캐리 신호(CA<3>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를 토글 신호(RFDB)로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<4>)와 캐리 신호(CA<4>)를 발생하는 제 5 카운터단(1305)를 구비한다. 또한, 상기 제 5 카운터단(1305)에서 발생된 캐리 신호(CA<4>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를 토글 신호(RFDB)로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<5>)와 캐리 신호(CA<5>)를 발생하는 제 6 카운터단(1306)과, 상기 제 6 카운터단(1306)에서 발생된 캐리 신호(CA<5>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를 토글 신호(RFDB)로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<6>)와 캐리 신호(CA<6>)를 발생하는 제 7 카운터단(1307)과, 상기 제 7 카운터단(1307)에서 발생된 캐리 신호(CA<6>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를 토글 신호(RFDB)로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<7>)와 캐리 신호(CA<7>)를 발생하는 제 8 카운터단(1308)을 구비한다. 또한, 상기 제 8 카운터단(1308)에서 발생된 캐리 신호(CA<7>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를토글 신호(RFDB)로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<8>)와 캐리 신호(CA<8>)를 발생하는 제 9 카운터단(1309)과, 상기 제 9 카운터단(1309)에서 발생된 캐리 신호(CA<8>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를 토글 신호(RFDB)로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<9>)와 캐리 신호(CA<9>)를 발생하는 제 10 카운터단(1310)과, 상기 제 10 카운터단(1310)에서 발생된 캐리 신호(CA<9>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를 토글 신호(RFDB)로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<10>)와 캐리 신호(CA<10>)를 발생하는 제 11 카운터단(1311)을 구비한다. 또한, 상기 제 11 카운터단(1311)에서 발생된 캐리 신호(CA<10>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를 토글 신호(RFDB)로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로 각각 수신하여 로오 어드레스 카운터 신호(AR<11>)와 캐리 신호(CA<11>)를 발생하는 제 12 카운터단(1312)과, 상기 제 12 카운터단(1312)에서 발생된 캐리 신호(CA<11>)를 캐리 신호(CAi)로, 상기 신호(RFDB)를 토글 신호(RFDB)로, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)를 리세트 입력 신호(REESTB)로, 상기 테스트 모드 신호(TRACT)와 리프레시 모드에 의해 커맨드 디코더에서 출력되는 신호로서 4K 리프레시 모드에서 '하이'가 되는 신호(BP4K)를 제어 신호로 각각 수신하여 로오 어드레스 카운터 신호(AR<12>)를 발생하는 제 13 카운터단(1313)으로 구성된다.
테스트 모드(TRACT = '하이')에서 리던던시 메모리셀의 리프레시 동작을 위해서, 상기 로오 어드레스 카운터 신호(AR<12>)가 '로우'인 경우에 정상 메모리셀 영역에 대한 리프레시 동작이 수행되고, 상기 로오 어드레스 카운터 신호(AR<12>)가 '하이'인 경우에 리던던시 메모리셀 영역에 대한 리프레시 동작이 수행된다. 즉, 8K의 리프레시 사이클(cycle)을 갖는 메모리 동작이 테스트 모드에서는 4K 정상 워드 라인에 8개의 구제용 워드 라인에 대한 리프레시 동작이 되며, 상기 로오 어드레스 신호(A<12>)는 정상 메모리셀 영역과 리던던시 메모리셀 영역의 할당기능으로 변경되어 사용되어진다.
도 15은 도 14에 도시된 본 발명의 로오 어드레스 카운터부(1300)의 제 1 내지 제 12 로오 카운터 레지스터부(1301∼1312)의 회로도로서, 상기 신호(RFDB)와 캐리 신호(CAI)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(1321)와, 상기 NAND 게이트(1321)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(1322)와, 상기 인버터(1322)의 출력 신호와 NAND 게이트(1321)의 출력 신호에 의해 노드(Nd20)의 신호를 노드(Nd21)로 전송하는 클럭 인버터(1323)와, 상기 노드(Nd21)로 부터의 신호를 수신하여 반전된 신호를 노드(Nd22)로 출력하는 인버터(1324)와, 상기 인버터(1322)로 부터의 신호와 상기 NAND 게이트(1321)로 부터의 신호에 의해 상기 노드(Nd22)의 신호를 수신하여 반전된 신호를 상기 노드(Nd21)로 출력하는 클럭 인버터(1325)와, 상기 인버터(1322)로 부터의 신호와 상기 NAND 게이트(1321)로 부터의 신호에 의해 상기 노드(Nd22)의 신호를 수신하여 반전된 신호를 상기 노드(Nd23)로 출력하는 클럭 인버터(1326)로 구성된다. 그리고, 상기 노드(Nd23)로 부터의 신호를 수신하여 반전된 신호를 노드(N24)로 출력하는 인버터(1327)와, 상기 인버터(1322)로 부터의 신호와 상기 NAND 게이트(1321)로 부터의 신호에 의해 상기 노드(Nd24)의 신호를 수신하여 반전된 신호를 상기 노드(Nd23)로 출력하는 클럭 인버터(1328)와, 상기 노드(Nd24)로 부터의 신호와 상기 캐리 신호(CAI)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(1330)와, 상기 NAND 게이트(1330)로 부터의 신호를 수신하여 반전된 신호(CAJ)를 출력하는 인버터(1331)와, 상기 노드(N22)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(1332)와, 상기 인버터(1332)로 부터의 신호를 수신하여 반전된 신호(ARI)를 출력하는 인버터(1333)와, 상기 노드(Nd24)로 부터의 신호를 수신하여 반전된 신호를 상기 노드(Nd20)로 출력하는 인버터(1329)와, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)에 의해 전원 전압(Vcc)을 상기 노드(Nd24)로 전송하는 PMOS 트랜지스터(P21)로 구성된다.
상기 로오 어드레스 카운터부(1300)의 제 1 내지 제 12 로오 카운터 레지스터부(1301∼1312)는 종래의 로오 카운터 레지스터에 리세트 신호(RESETB)를 수신하는 회로를 추가로 구비한 것이다.
도 16은 도 14에 도시된 본 발명의 로오 어드레스 카운터부(1300)의 제 13 로오 카운터 레지스터부(1313)의 회로도로서, 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)를 수신하여 반전된 신호를 출력하는 인버터(1341)와, 상기 인버터(1341)로 부터의 신호와 리프레시 모드에 의해 커맨드 디코더에서 출력되는 신호로 4K 리프레시 모드에서 '하이'를 갖는 신호(BP4K)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(1342)와, 상기 NAND 게이트(1342)로 부터의 신호와 상기 신호(RFDB)와 캐리 신호(CAI)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(1343)와, 상기 NAND 게이트(1343)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(1344)와, 상기 인버터(1344)의 출력 신호와 NAND 게이트(1343)의 출력 신호에 의해 노드(Nd30)의 신호를 노드(Nd31)로 전송하는 클럭 인버터(1345)와, 상기 노드(Nd31)로 부터의 신호를 수신하여 반전된 신호를 노드(Nd32)로 출력하는 인버터(1346)로 구성된다. 그리고, 상기 인버터(1344)로 부터의 신호와 상기 NAND 게이트(1343)로 부터의 신호에 의해 상기 노드(Nd32)의 신호를 수신하여 반전된 신호를 상기 노드(Nd31)로 출력하는 클럭 인버터(1347)와, 상기 인버터(1344)로 부터의 신호와 상기 NAND 게이트(1343)로 부터의 신호에 의해 상기 노드(Nd32)의 신호를 수신하여 반전된 신호를 상기 노드(Nd33)로 출력하는 클럭 인버터(1348)와, 상기 노드(Nd33)로 부터의 신호를 수신하여 반전된 신호를 노드(N34)로 출력하는 인버터(1349)와, 상기 인버터(1344)로 부터의 신호와 상기 NAND 게이트(1343)로 부터의 신호에 의해 상기 노드(Nd34)의 신호를 수신하여 반전된 신호를 상기 노드(Nd33)로 출력하는 클럭 인버터(1350)와, 상기 노드(Nd34)로 부터의 신호와 상기 캐리 신호(CAI)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(1352)로 구성된다. 또한, 상기 NAND 게이트(1352)로 부터의 신호를 수신하여 반전된 신호(CAJ)를 출력하는 인버터(1353)와, 상기 노드(N32)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(1354)와, 상기 인버터(1354)로 부터의 신호를 수신하여 반전된 신호(ARI)를 출력하는 인버터(1355)와, 상기 노드(Nd24)로 부터의 신호를 수신하여 반전된 신호를 상기 노드(Nd30)로 출력하는 인버터(1351)와, 상기 로오 카운터 리세트부(1200)로 부터의 리세트 신호(RESETB)에 의해 전원 전압(Vcc)을 상기 노드(Nd34)로 전송하는 PMOS 트랜지스터(P22)로 구성된다.
상기 로오 어드레스 카운터부(1300)의 제 13 로오 카운터 레지스터부(1313)는 종래의 로오 카운터 레지스터에 리세트 신호(RESETB)를 수신하는 회로를 추가로 구성한 것이다. 상기 제 13 로오 카운터 레지스터부(1313)는 최상위 어드레스에 대한 레지스터로서, 8K에서만 의미있는 상기 로오 어드레스 카운터 신호(AR<12>)는 테스트 모드인 4K 리프레시에서 발생되어 정상 메모리 영역과 리던던시 메모리 영역을 할당하는데 사용된다.
도 17은 도 14에 도시된 로오 카운터 리세트부(1200)의 회로도로서, 상기 로오 어드레스 카운터부(1300)로 부터의 로오 어드레스 카운터 신호(AR<0>)(AR<1>)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(1360)와, 상기 NAND 게이트(1360)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(1361)와, 상기 로오 어드레스 카운터부(1300)로 부터의 로오 어드레스 카운터 신호(AR<2>)(AR<12>)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(1362)와, 상기 NAND 게이트(1362)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(1363)와, 상기 인버터(1361)로 부터의 신호와 상기 인버터(1363)로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(1364)와, 상기 NAND 게이트(1364)로 부터의 신호를 수신하여 반전된 신호를 노드(Nd40)로 출력하는 인버터(1365)로 구성된다. 그리고, 라스바 신호(RASB)에 동기되어 하나의 워드 라인에 대한 리프레시 동작시 한번만 '하이'에서 '로우'로 토글하는 신호(RFDB)를 수신하여 반전된 신호를 출력하는 인버터(1368)와, 상기 신호(RFDB)와 상기 인버터(1368)로 부터의 신호에 의해 상기 노드(Nd40)로 부터의 신호를 수신하여 반전된 신호를 노드(Nd41)로 출력하는 클럭 인버터(1366)와, 상기 노드(Nd41)의 신호와 상기 로오 카운터 리세트 초기화부(1100)로 부터의 리세트 초기화 신호(TRACTDB)를 수신하여 NAND 논리 연산된 신호를 노드(Nd42)로 출력하는 NAND 게이트(1367)와, 상기 신호(RFDB)와 상기 인버터(1368)로 부터의 신호에 의해 상기 노드(Nd42)로 부터의 신호를 수신하여 반전된 신호를 노드(Nd41)로 출력하는 클럭 인버터(1369)와, 상기 신호(RFDB)와 상기 노드(Nd42)의 신호 및 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)를 수신하여 NAND 논리 연산된 신호를 출력하는 NAND 게이트(1370)와, 상기 NAND 게이트(1370)로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(1371)와, 상기 인버터(1371)로 부터의 신호를 수신하여 반전된 로오 카운터 리세트 신호(RESETB)를 발생하는 인버터(1372)로 구성된다.
상기 로오 카운터 리세트부(1200)의 동작을 도 18에 도시된 동작 타이밍을 참조하여 설명한다.
테스트 모드(TRACT)에서, 최상위 로오 어드레스 카운터 신호(AR<12>)가 '로우'가 되어 정상 메모리셀 어레이부(5000)에 대한 리프레시 동작을 수행한 다음, 상기 최상위 로오 어드레스 카운터 신호(AR<12>)가 '하이'로 되면 리던던시 메모리셀 어레이부(5200)에 대한 리프레시 동작을 시작한다. 이때, 리던던시 메모리셀 어레이부(5200)의 리던던시 워드 라인에 대한 리프레시 동작이 완료되면, 상기 로오 카운터 리세트부(1200)에서 리세트 신호(RESETB)를 발생하여('로우'), 상기 제 1 내지 제 13 로오 카운터 레지스터부(1301∼1313)를 리세트 하게 된다. 즉, 모든 로오 어드레스 카운터 신호(AR<0:12>)가 '로우'가 되어 정상 메모리셀 어레이부(5000)의 첫번째 워드 라인에 대한 리프레시 동작이 다시 시작된다.
도 19는 도 14에 도시된 로오 카운터 리세트 초기화부(1100)의 회로도로서, 상기 테스트 모드 제어부(300)로 부터의 테스트 모드 신호(TRACT)를 수신하여 반전된 신호를 출력하는 인버터(1101)와, 상기 인버터(1101)로 부터의 신호를 수신하여 지연된 신호를 출력하는 딜레이단(1102)과, 상기 딜레이단(1102)으로 부터의 신호를 수신하여 반전된 신호를 출력하는 인버터(1103)와, 상기 인버터(1101)로 부터의 신호와 상기 인버터(1103)로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트(1104)와, 상기 NOR 게이트(1104)로부터 수신된 신호를 반전시켜 초기화 신호(TRACTDB)로 발생하는 인버터(1105)로 구성된다.
상기 로오 카운터 리세트 초기화부(1100)는 테스트 모드(TRACT='하이')로 진입할때 상기 로오 카운터 리세트부(1200)의 래치를 초기화 하는 동작을 한다.
그러면, 상기 구성을 갖는 본 발명에 의한 반도체 메모리 장치의 리던던시 회로에 대해 설명하기로 한다.
먼저, 일반적인 메모리셀의 동작은 크게 리프레시 모드에 의해 구분된다. 예로서, 16개의 IO로 구성되고 64M 비트 메모리인 경우에 4K와 8K 리프레시 모드로 구분이 되어진다. 이때, 사용되는 어드레스를 보면 8K인 경우 A0∼A12까지 13개의 로오 어드레스와 A0∼A8까지 9개의 컬럼 어드레스가 사용된다. 4K의 경우 A0-A11까지 12개의 로오 어드레스와 A0-A9까지 10개의 컬럼 어드레스가 사용된다. 따라서 메모리를 제조시에 8K 및 4K 동작이 동시에 지원되는 제품을 만들어 적절하게 본딩(bonding) 또는 메탈 옵션(metal option)으로 선택적으로 메모리를 생산한다. 이러한 특성으로 인하여 기본적으로 8K 제품이지만 4K 동작이 가능하도록 생산이 되어지므로, 본 발명에서는 웨이퍼 검증단계에서 4K 동작 모드로 설정을 한후에 사용하지 않는 상위 어드레스(로오의 경우 A12, 컬럼의 경우 A10)를 사용하여 정상 메모리셀 영역과 리던던시 메모리셀 영역의 할당에 사용하도록 한다.
도 20은 본 발명에 의한 리던던시 메모리셀 어레이부(5200)를 테스트 하기위한 전체적인 동작 파형도이다.
상기 정상 메모리셀 어레이부(5000)와 리던던시 메모리셀 어레이부(5200)를 동시에 테스트하는 테스트 모드에서는 우선 8K 제품을 4K 제품으로 모드를 변경한 후 테스트 모드(TRACT)에 진입한다. 테스트 모드(TRACT) 진입 이후에는 기존의 동작과는 달리 특정한 외부의 어드레스 정보를 사용하여 정상 메모리셀 영역과 리던던시 메모리셀 영역을 구분하여 테스트를 진행한다. 즉, 로오 어드레스에 의한 워드 라인 구동시 외부로부터 수신된 최상위 로오 어드레스 신호(A<12>)가 '로우' 일때는 정상 메모리셀 어레이부(5000)가 테스트 되어지고, '하이'일 때는 리던던시메모리셀 어레이부(5200)가 테스트 되어진다.
즉, 도 10에 도시된 로오 리던던시 어드레스 버퍼부(1500)에서, 상기 테스트 모드 제어부(3000)로부터 테스트 모드 신호(TRACT)가 '하이'로 인가되면, 상기 어드레스 버퍼부(1000)로부터 수신된 최상위 로오 어드레스 신호(A12)의 상태에 따라 로오 리던던시 어드레스 정보신호(TBX12)가 '로우' 또는 '하이'가 된다. 이때, 상기 로오 리던던시 어드레스 정보신호(TBX12)가 '로우'이면 정상 메모리셀 영역을 의미하므로, 테스트 모드(TRACT)라 할지라도 상기 로오 리던던시 프리디코더부(2000)에서 발생되는 신호(TREB<0:7>)는 모두 '하이'가 되어 리던던시 워드 라인을 구동시키지 않는다.
반면에, 상기 로오 리던던시 어드레스 버퍼부(1500)에서 발생된 상기 로오 리던던시 어드레스 정보신호(TBX12)가 '하이'이면, 상기 로오 리던던시 프리디코더부(2000)에서 발생되는 신호(TREB<0:7>)는 상기 로오 어드레스 버퍼부(1400)에서 발생되는 로오 어드레스 정보신호(BXB<0:12>)의 상태에 따라서 TREB<0:7>중 하나가 '로우'를 갖는다. 상기 로오 리던던시 프리디코더부(2000)로부터 발생된 신호(TREB<0:7>)를 수신하는 로오 리던던시 인에이블 신호 발생부(2400)는 수신된 상기 신호(TREB<0:7>) 중 하나가 '로우'를 가질때 리던던시 메모리셀 영역의 워드 라인을 구동시키기 위한 로오 리던던시 인에이블 신호(RWL<0:7>를 발생한다.
결론적으로, 본 발명의 로오 동작은 상기 로오 리던던시 어드레스 버퍼부(1500)에서 발생되는 로오 리던던시 어드레스 정보신호(TBX12)가 '로우' 인 경우에는 정상 메모리셀 어레이부(5000)의 워드 라인이 선택되고, '하이'인 경우에는 리던던시 메모리셀 어레이부(5200)의 리던던시 워드 라인이 선택되어 진다.
다음으로, 도 11에 도시된 컬럼 리던던시 어드레스 버퍼부(3300)를 참조하여, 본 발명의 컬럼 동작에 대해 설명하기로 한다.
상기 테스트 모드 제어부(3000)로부터 테스트 모드 신호(TRACT)가 '하이'로 인가되면, 상기 어드레스 버퍼부(1000)로부터 수신된 최상위 컬럼 어드레스 신호(A10)의 상태에 따라 컬럼 리던던시 어드레스 정보신호(TBY10)가 '로우' 또는 '하이'가 된다. 이때, 상기 컬럼 리던던시 어드레스 정보신호(TBY10)가 '로우'이면 정상 메모리셀 어레이부(5000)의 컬럼 라인을 선택하는 것을 의미하므로, 테스트 모드(TRACT)라 할지라도 상기 컬럼 리던던시 프리디코더부(3800)에서 발생되는 신호(TYREB<0:1>)는 모두 '하이'가 되어 리던던시 컬럼 라인을 구동시키지 않는다.
반면에, 상기 컬럼 리던던시 어드레스 버퍼부(3300)에서 발생된 상기 컬럼 리던던시 어드레스 정보신호(TBY10)가 '하이'이면, 상기 컬럼 리던던시 프리디코더부(3800)에서 발생되는 신호(TYREB<0:1>)는 상기 컬럼 어드레스 버퍼부(3200)에서 발생되는 컬럼 어드레스 정보신호(BYB<0:7>)의 상태에 따라서 TYREB<0:1> 신호 중 하나가 '로우'를 갖는다. 상기 컬럼 리던던시 프리디코더부(3800)로부터 발생된 신호(TYREB<0:1>)를 수신하는 컬럼 리던던시 인에이블 신호 발생부(4200)는 수신된 상기 신호(TYREB<0:1>) 중 하나가 '로우'를 가질때 리던던시 메모리셀 어레이부(5200)의 리던던시 컬럼 라인을 구동시키기 위한 컬럼 리던던시 인에이블 신호(RYS<0:1>를 발생한다.
결론적으로, 본 발명의 컬럼 동작은 상기 컬럼 리던던시 어드레스버퍼부(3300)에서 발생되는 컬럼 리던던시 어드레스 정보신호(TBY10)가 '로우' 인 경우에는 정상 메모리셀 어레이부(5000)의 컬럼 라인을 선택하고, '하이'인 경우에는 리던던시 메모리셀 어레이부(5200)의 리던던시 컬럼 라인을 선택한다.
이하, 본 발명에 의한 반도체 메모리 장치의 린던던시 회로의 동작을 4가지 동작 구간으로 나누어 설명하기로 한다.
첫째, 테스트 모드가 아닐 때(TRACT='로우') 리드(Read)/라이트(Write) 동작 은 다음과 같다.
이 구간에서는 상기 리프레시 동작시 커맨드 디코더에서 출력되는 신호(BP4K)가 '로우', 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)가 '로우'이므로, 8K 리프레시 동작을 하게되어 상기 어드레스 버퍼부(1000)로 부터의 최상위 어드레스 신호(A<12>)가 상기 로오 리던던시 어드레스 버퍼부(1500)를 통해 상기 로오 프리디코더부(1600)와 상기 로오 리던던시 프리디코더부(2000)로 전달된다.
상기 로오 리던던시 어드레스 버퍼부(1500)는 도 10에 도시된 바와 같이, 8K 리프레시 동작에서 상기 리프레시 동작시 커맨드 디코더에서 출력되는 신호(BP4K)가 '로우', 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)가 '로우', 리프레시 이외의 동작에서 액티브되는 제어 신호(XLAT)가 '하이', 리프레시 동작에서 액티브되는 제어 신호(RLAT)가 '로우'가 되어, 상기 어드레스 버퍼부(1000)로부터 수신된 최상위 어드레스 신호(A<12>)에 따라서 로오 리던던시 어드레스 신호(TBX12)와 로오 어드레스 정보신호(BXB<12>)를 발생한다. 이때, 로오 리던던시 어드레스 정보신호(TBX12)는 상기 어드레스 버퍼부(1000)로부터 수신된 최상위 로오 어드레스 신호(A<12>)에 의해 '하이' 또는 '로우'로 변화되지만, 상기 테스트 모드 신호(TRACT)가 '로우' 상태에서는 상기 로오 리던던시 어드레스 정보신호(TBX12)를 수신하는 로오 리던던시 프리디코더부(2000)가 상기 로오 리던던시 어드레스 정보신호(TBX12)에 영향을 받지 않는다.
로오 어드레스가 인가된 다음 일정 시간이 지난 후에 카스바 신호(CASB)에 의하여 컬럼 어드레스 버퍼부(3200)에 상기 어드레스 버퍼부(1000)로 부터의 최상위 컬럼 어드레스 신호(A<10>)를 래치한다. 그리고, 상기 컬럼 어드레스 버퍼부(3200)로 부터의 컬럼 어드레스 신호에 의해 상기 컬럼 프리디코더부(3400)와 상기 컬럼 디코더부(3600)가 동작하여 컬럼 선택신호(YS)를 발생하고, 이 컬럼 선택신호(YS)에 의해 센스 앰프에 증폭된 데이타를 IO에 전달하게된다. 이때, 컬럼 리던던시 어드레스 버퍼부(3300)는 테스트 모드 신호(TRACT)가 '로우'이므로 수신된 컬럼 어드레스 신호(A<10>)에서 컬럼 리던던시 어드레스 신호(TBY10)로의 어드레스 정보가 차단된다. 따라서, 상기 컬럼 리던던시 어드레스 버퍼부(3300)는 테스트 모드가 아닌 경우에는 동작하지 않는다.
둘째, 테스트 모드(TRACT='하이')일 때 리드(Read)/라이트(Write) 동작은 다음과 같다.
본 발명의 테스트 모드에서는 8K 리프레시 동작을 4K 리프레시 동작으로 전환하여 동작이 수행되므로, 4K 리프레시임을 나타내는 신호(BP4K)가 '하이'가 된다. 또한, 본 발명의 테스트 모드 신호(TRACT)가 '하이'가 된다.
먼저, 상기 신호(BP4K)('하이')에 의해서, 로오 리던던시 어드레스 버퍼부(1500)에서는 NMOS 트랜지스터(N1)의 동작에 영향을 주지않고 테스트 모드신호(TRACT)에 의한 제어를 받게되므로, 상기 NMOS 트랜지스터(N1)가 턴-오프된다. 그러므로, 상기 어드레스 버퍼부(1000)로부터 수신된 최상위 로오 어드레스 신호(A<12>)를 전달 가능하게 한다. 이때, 로오 리던던시 어드레스 정보신호(BXB<12>)는 항상 '로우'를 유지하게 되어 4K 리프레시 동작에서는 8K 리프레서만 의미가 있는 최상위 로오 어드레스 신호(A<12>)가 항시 동작된다.
한편, 상기 로오 리던던시 어드레스 버퍼부(1500)에서 발생된 로오 리던던시 어드레스 신호(TBX12)가 '하이'일 경우 상기 로오 리던던시 프리디코더부(2000)는 테스트 모드 신호(TRACT)가 '하이'이므로 상기 로오 리던던시 어드레스 정보신호(BXB<0:2>)와 조합하여 로오 리던던시 프리 디코더 신호(TREB<0:7>)를 발생하여 리던던시 메모리셀 어레이부(5200)의 리던던시 워드 라인을 선택하도록 한다. 반면에, 상기 로오 리던던시 어드레스 버퍼부(1500)에서 발생된 로오 리던던시 어드레스 신호(TBX12)가 '로우'일 경우에는 상기 로오 리던던시 프리 디코더 신호(TREB<0:7>)가 모두 '하이'가 되어 상기 리던던시 메모리셀 어레이부(5200)의 리던던시 워드 라인을 선택하지 않는다.
즉, 테스트 모드(TRACT='하이')에서는 수신된 최상위 로오 어드레스 신호(A<12>)에 따라서 정상 메모리셀 어레이부(5000)의 워드 라인과 리던던시 메모리셀 어레이부(5200)의 리던던시 워드 라인을 선택적으로 동작시킨다.
로오 어드레스 신호가 인가된 이후 컬럼 어드레스 신호는 테스트 모드신호(TRACT)가 '하이'일 때 컬럼 리던던시 어드레스 버퍼부(3300)에 의해 최상위 컬럼 리던던시 어드레스 신호(A<10>)가 컬럼 리던던시 어드레스 신호(TBY10)로 전달된다. 상기 컬럼 리던던시 프리디코더부(3800)는 상기 컬럼 리던던시 어드레스 신호(TBY10)가 '하이'인 경우 컬럼 리던던시 어드레스 정보신호(BYB<0>)를 수신 받아 상기 리던던시 메모리셀 어레이부(5200)의 리던던시 컬럼 라인을 선택하기 위한 컬럼 리던던시 프리디코딩 신호(TYREB<0:1>)를 발생한다. 반면, 상기 컬럼 리던던시 어드레스 신호(TBY10)가 '로우'인 경우에는 상기 컬럼 리던던시 어드레스 정보신호(BYB<0>)와 상관없이 상기 컬럼 리던던시 프리디코딩 신호(TYREB<0:1>)를 디스에이블시켜(모두 '하이' 상태) 리던던시 컬럼 라인을 선택하지 않는다.
즉, 테스트 모드(TRACT='하이')에서는 수신된 최상위 컬럼 어드레스 신호(A<10>)에 따라서 정상 메모리셀 어레이부(5000)의 컬럼 라인과 리던던시 메모리셀 어레이부(5200)의 리던던시 컬럼 라인을 선택적으로 동작시킨다.
세째, 테스트 모드가 아닐 때(TRACT='로우') 리프레시 동작은 다음과 같다.
이 구간에서는 상기 리프레시 동작시 커맨드 디코더에서 출력되는 신호(BP4K)가 '로우', 상기 테스트 모드 제어부(3000)로 부터의 테스트 모드 신호(TRACT)가 '로우'이므로, 8K 리프레시 동작을 하게된다. 리프레시 동작에서는 상기 어드레스 버퍼부(1000)로 부터의 어드레스 신호(A<0:12>)에 상관없이 상기 로오 어드레스 카운터부(1300)에서 발생된 로오 어드레스 카운터 신호(AR<0:12>)에 의해 상기 로오 어드레스 버퍼부(1400)에서 로오 어드레스 정보신호(BXB<0:12>)를 발생하고, 상기 로오 리던던시 어드레스 버퍼부(1500)에서 로오 리던던시 어드레스신호(TBX12)를 발생한다. 상기 로오 어드레스 정보신호(BXB<0:12>)에 의해 상기 로오 프리 디코더부(1600)가 제어되어 상기 정상 메모리셀 어레이부(5000)의 워드 라인을 제어하고, 상기 로오 어드레스 정보신호(BXB<12>)와 로오 리던던시 어드레스 신호(TBX12)에 의해 상기 로오 리던던시 프리디코더부(2000)가 제어되어 상기 리던던시 메모리셀 어레이부(5200)의 리던던시 워드 라인이 제어된다.
도 14의 로오 어드레스 카운터부(1300)를 참조하면, 리프레시 동작시 인에이블되는 신호(RFDB)에 의해 AR<0>의 최하위 비트(LSB)에서 AR<12>의 최상위 비트(MSB)까지 로오 어드레스 카운터 신호(AR<0:12>)를 발생하게 된다. 즉, 213= 8K 개의 워드 라인을 구동시킬 수 있다. 상기 로오 어드레스 카운터부(1300)에서 발생된 로오 어드레스 카운터 신호(AR<0:12>)는 상기 로오 어드레스 버퍼부(1400)와 상기 로오 리던던시 어드레스 버퍼부(1500)에 입력으로 전달되어 리프레시 동작시에만 발생되는 신호(RLAT)에 의해 래치되어 워드 라인까지 디코딩 동작을 하게 된다.
네째, 테스트 모드시(TRACT='하이') 리프레시 동작은 다음과 같다.
테스트 모드에서 본 발명의 리던던시 회로는 8K 리프레시 동작을 4K 리프레시 동작으로 전환하여 동작이 수행되므로 4K 리프레시임을 나타내는 신호(BP4K)가 '하이'가 된다. 그리고, 테스트 모드시 상기 테스트 모스 신호(TRACT)는 '하이'이고, 리프레시 동작시 상기 신호(BFDB)는 '하이'이다.
따라서, 로오 어드레스 카운터부(1300)의 제13 카운터단(1313)은 상기신호(BFDB)에 동기되어 최상위 로오 어드레스 카운터신호(AR<12>)를 발생한다. 이 최상위 로오 어드레스 카운터신호(AR<12>)는 상기 로오 리던던시 어드레스 버퍼부(1500)에 인가되어 상기 신호(BP4K)에 의해 로오 리던던시 어드레스신호(TBX12)를 발생한다. 그리고, 상기 로오 리던던시 어드레스신호(TBX12)는 로오 리던던시 프리디코더부(2000)에 인가되어 테스트 모드시 리드/라이트 동작에서와 같이, 리던던시 메모리셀 어레이부(5200)의 리던던시 워드 라인을 선택하도록 하므로써 리프레시 동작을 수행한다. 그리고, 상기 로오 어드레스 카운터부(1300)에서 발생된 로오 어드레스 카운터신호(AR<0:11>)도 상기 로오 어드레스 버퍼부(1400)에 인가되어 로오 어드레스 정보신호(BXB<0:12>)를 발생한다. 그리고, 상기 로오 어드레스 정보신호(BXB<0:12>)는 로오 프리디코더부(1600)에 인가되어 테스트 모드시 리드/라이트 동작에서와 같이, 정상 메모리셀 어레이부(5000)의 워드 라인을 선택하도록 하므로써 리프레시 동작을 수행한다.
테스트 모드(TRACT='하이')에서, 상기 로오 어드레스 카운터신호(AR<12>)가 '로우'일 때 동작되는 정상 메모리셀 어레이부(5000)에 대한 리프레시 동작을 먼저 수행한다. 그 다음, 상기 로오 어드레스 카운터신호(AR<12>)가 '하이'일 때 동작되는 리던던시 메모리셀 어레이부(5200)에 대한 리프레시 동작을 수행하여 8개의 리던던시 워드 라인에 대한 리프레시 동작이 완료한다. 그 다음, 로오 카운터 리세트신호(RESETS)가 '로우'가 되어 상기 로오 어드레스 카운터부(1300)의 제1 내지 제13 카운터단(1301∼1313)을 리세트 하게된다. 따라서, 모든 로오 어드레스 카운터신호(AR<0:12>)가 '로우'가 되어 정상 메모리셀 어레이부(5000)의 첫번째 워드 라인에 대한 리프레시 동작이 다시 시작되게 된다(도 18 참조).
즉, 모든 리던던시 워드 라인에 대해서 리프레시 동작이 수행되고나면 다시 정상 워드 라인에 대한 리프레시 동작을 수행하는 것이다. 리프레시 동작 중에는 워드 라인만을 기동하기 때문에 컬럼 라인을 기동시키는 동작은 수행되지 않는다.
도 21은 본 발명의 제 2 실시예에 의한 반도체 메모리 장치의 리던던시 회로를 나타낸 블록구성도로서, 16M 비트의 용량을 갖는 4개의 메모리 뱅크(Bank)로 구성된 64M 비트의 메모리 장치를 예로서 나타낸 것이다.
도 21을 참조하면, 본 발명의 반도체 메모리 장치의 리던던시 회로는 각각 16M 비트의 메모리 뱅크를 갖는 제1 내지 제4 정상 메모리셀 어레이부(50000-50003)와, 상기 제1 내지 제4 정상 메모리셀 어레이부(50000-50003)의 결함 셀을 리페어하기 위한 각각 1K 비트의 메모리 뱅크를 갖는 제1 내지 제4 리던던시 메모리셀 어레이부(52000-52003)와, 상기 제1 내지 제4 정상 메모리셀 어레이부(50000-50003) 또는 상기 제1 내지 제4 리던던시 메모리셀 어레이부(52000-52003)에서 수신된 리드 데이타를 감지 증폭한 후 IO 라인으로 출력하고, 또는 상기 IO 라인을 통해 수신된 라이트 데이타를 감지 증폭한 후 상기 제1 내지 제4 정상 메모리셀 어레이부(50000-50003) 또는 상기 제1 내지 제4 리던던시 메모리셀 어레이부(52000-52003)로 출력하는 제1 내지 제4 센스 앰프부 및 IO 제어부(54000-54003)를 구비한다.
그리고, 외부로부터 어드레스 신호(A0∼A11)를 수신하는 어드레스버퍼부(10000)와, 외부로부터 커맨드 신호(RASB,CASB,WEB,CSB)를 수신하는 커맨드 버퍼부(26000)와, 상기 커맨드 버퍼부(26000)로 부터의 신호를 수신하는 커맨드 제어부(28000)와, 상기 커맨드 제어부(28000)로 부터의 신호와 상기 어드레스 버퍼부(10000)로 부터의 어드레스 신호(A<0:11>)를 수신하여 상기 제1 내지 제4 리던던시 메모리셀 어레이부(52000-52003)의 워드 라인과 비트 라인의 불량을 각각 검출하기 위한 제1 테스트 모드신호(TRACT)와 제2 테스트 모드신호(TPARA)를 발생하는 테스트 모드 제어부(30000)를 구비한다.
또한, 상기 테스트 모드 제어부(30000)로 부터의 제1 테스트 모드 신호(TRACT)와 라스바 신호(RASB)에 동기되어 하나의 워드 라인에 대한 리프레시 동작시 한번만 '하이'에서 '로우'로 토글(toggle)하는 신호(RFDB)와 리프레시 동작시 커맨드 디코더(도시되지 않음)에서 발생된 신호(BP4K)를 수신하여 로오 어드레스 카운터 신호(AR<0:12>)를 발생하는 로오 어드레스 카운터부(13000)와, 상기 테스트 모드 제어부(30000)로 부터의 제1 테스트 모드 신호(TRACT)와 상기 토글 신호(RFDB)와 상기 로오 어드레스 카운터부(13000)로 부터의 로오 어드레스 카운터 신호(AR<0,1,2,12>)를 수신하여 상기 로오 어드레스 카운터부(13000)로 리세트 신호(RESETB)를 발생하는 로오 카운터 리세트부(12000)와, 상기 테스트 모드 제어부(30000)로 부터의 제1 테스트 모드 신호(TRACT)를 수신하여 상기 로오 카운터 리세트부(12000)로 초기화 신호(TRACTDB)를 발생하는 로오 카운터 리세트 초기화부(11000)를 구비한다.
또한, 상기 어드레스 버퍼부(10000)로 부터의 어드레스 신호(A<0:11>)와 상기 로오 어드레스 카운터부(13000)로 부터의 로오 어드레스 카운터 신호(AR<0:12>)를 수신하여 로오 어드레스 정보신호(BXB<0:11>)를 발생하는 로오 어드레스 버퍼부(14000)와, 상기 로오 어드레스 버퍼부(14000)로 부터의 로오 어드레스 정보신호(BXB<0:11>)를 수신하여 디코딩된 신호를 발생하는 제1 내지 제4 로오 프리디코더부(16000-16003)와, 상기 제1 내지 제4 로오 프리디코더부(16000-16003)로부터 수신된 신호를 디코딩하여 상기 제1 내지 제4 정상 메모리셀 어레이부(50000-50003)의 워드 라인을 선택하기 위한 신호(WL<0:4095>)를 발생하는 제1 내지 제4 로오 디코더부(18000-18003)를 구비한다.
또한, 상기 어드레스 버퍼부(10000)로 부터의 최상위 로오 어드레스 신호(A<12>)와 상기 테스트 모드 제어부(30000)로 부터의 제1 테스트 모드 신호(TRACT)와 상기 로오 어드레스 카운터부(13000)로 부터의 로오 어드레스 카운터 신호(AR<0:12>)를 수신하여 로오 리던던시 어드레스신호(TBX12)를 발생하는 로오 리던던시 어드레스 버퍼부(15000)와, 상기 로오 어드레스 버퍼부(14000)로 부터의 로오 어드레스 정보신호(BXB<0:12>)와 상기 테스트 모드 제어부(30000)로 부터의 테스트 모드 신호(TRATX)와 상기 로오 리던던시 어드레스 버퍼부(1500)로 부터의 로오 리던던시 어드레스 신호(TBX12)를 수신하여 디코딩된 신호(TREB<0:7>)를 발생하는 제1 내지 제4 로오 리던던시 프리디코더부(20000-20003)와, 프로그래밍된 로오 리던던시 정보신호(REB<0:7>)를 발생하는 제1 내지 제4 로오 리던던시 퓨즈부(22000-22003)와, 상기 제1 내지 제4 로오 리던던시 프리디코더부(20000-20003)로 부터의 디코딩된 신호(TREB<0:7>)와 상기 제1 내지 제4 로오 리던던시 퓨즈부(22000-22003)로 부터의 프로그래밍된 로오 리던던시 정보신호(REB<0:7>)를 수신하여 상기 제1 내지 제4 리던던시 메모리셀 어레이부(52000-52003)의 워드 라인을 선택하기 위한 신호(RWL<0:7>)를 발생하는 제1 내지 제4 로오 리던던시 인에이블신호 발생부(24000-24003)를 구비한다.
또한, 상기 어드레스 버퍼부(10000)로 부터의 어드레스 신호(A<0:7>)를 수신하여 컬럼 어드레스 정보신호(BYB<0:7>)를 발생하는 컬럼 어드레스 버퍼부(32000)와, 상기 컬럼 어드레스 버퍼부(32000)로 부터의 컬럼 어드레스 정보신호(BYB<0:7>)를 수신하여 디코딩된 신호를 발생하는 제1 내지 제4 컬럼 프리디코더부(34000)와, 상기 제1 내지 제4 컬럼 프리디코더부(34000)로 부터의 신호를 수신하여 상기 정상 메모리셀 어레이부(50000)의 비트 라인을 선택하기 위한 신호(YS<0:255>)를 상기 제1 내지 제4 센스 앰프부 및 IO 제어부(54000-54003)로 발생하는 제1 내지 제4 컬럼 디코더부(36000-36003)를 구비한다.
또한, 상기 어드레스 버퍼부(10000)로 부터의 컬럼 어드레스 신호(A<10>)와 상기 테스트 모드 제어부(30000)로 부터의 제1 테스트 모드 신호(TRACT)를 수신하여 컬럼 리던던시 어드레스 신호(TBX10)를 발생하는 컬럼 리던던시 어드레스 버퍼부(33000)와, 상기 컬럼 어드레스 버퍼부(32000)로 부터의 컬럼 어드레스 정보신호(BYB<0:7>)와 상기 테스트 모드 제어부(30000)로 부터의 제1 테스트 모드 신호(TRACT)와 상기 컬럼 리던던시 어드레스 버퍼부(33000)로 부터의 컬럼 리던던시 어드레스 신호(TBY10)를 수신하여 디코딩된 신호(TYREB<0:1>)를 발생하는 제1 내지 제4 컬럼 리던던시 프리디코더부(38000-38003)와, 프로그래밍된 컬럼 리던던시 정보신호(YREB<0:1>)를 발생하는 제1 내지 제4 컬럼 리던던시 퓨즈부(40000-40003)와, 상기 제1 내지 제4 컬럼 리던던시 프리디코더부(38000-38003)로 부터의 디코딩된 신호(TYREB<0:1>)와 상기 제1 내지 제4 컬럼 리던던시 퓨즈부(40000-40003)로 부터의 프로그래밍된 컬럼 리던던시 정보신호(YREB<0:1>)를 수신하여 상기 제1 내지 제4 리던던시 메모리셀 어레이부(52000-52003)의 비트 라인을 선택하기 위한 신호(RYS<0:1>)를 상기 제1 내지 제4 센스 앰프부 및 IO 제어부(54000-54003)로 발생하는 제1 내지 제4 컬럼 리던던시 인에이블신호 발생부(42000-42003)를 구비한다.
또한, 외부로부터 어드레스 신호(A12)(A13)를 수신하는 뱅크 어드레스 버퍼부(70000)와, 상기 뱅크 어드레스 버퍼부(70000)로 부터의 어드레스 신호(A12)(A13)와 상기 테스트 모드 제어부(30000)로 부터의 제2 테스트 신호(TPARA)를 수신하여, 상기 제1 내지 제4 로오 프리디코더부(16000-16003)와 상기 제1 로오 리던던시 프리디코더부(20000-20003)와 상기 제1 컬럼 프리디코더부(34000-34003) 및 상기 제1 컬럼 리던던시 프리디코더부(38000-38003)의 동작을 각각 제어하는 뱅크 제어신호(BA0-BA3)를 발생하는 뱅크 제어부(71000)를 추가로 구비한다.
여기서, 상기 뱅크 어드레스 버퍼부(70000)와 상기 뱅크 제어부(7100) 및 상기 테스트 모드 제어부(30000)를 제외한 나머지 부분은 도 9에 도시된 동일한 명칭을 갖는 부분과 그 구성 및 동작이 동일하다.
도 21에 도시된 본 발명의 제2 실시예에서는 2개의 뱅크 어드레스정보에 따라서 4개의 메모리 뱅크를 선택하도록 하였다. 싱크로노스 메모리와 같이 뱅크 어드레스를 갖는 메모리는 일반적으로 뱅크 어드레스 정보에 따라서 메모리 영역이 분할된다. 즉, 2개의 뱅크 어드레스 정보에 따라서 4개의 메모리 영역이 분할된다.
도 21을 참조하여 설명하면, 뱅크 어드레스 정보를 갖는 2개의 어드레스 신호(A12)(A13)가 상기 뱅크 어드레스 버퍼부(70000)로 수신된다. 상기 뱅크 어드레스 버퍼부(70000)로 부터의 어드레스 신호(A12)(A13)와 상기 테스트 모드 제어부(30000)로 부터의 제2 테스트 모드 신호(TPARA)를 수신하는 상기 뱅크 제어부(71000)는 상기 제2 테스트 모드 신호(TPARA)가 '로우'일때(테스트 모드가 아닐때) 상기 어드레스 신호(A12)(A13)를 디코딩하여, 상기 제1 정상 메모리셀 어레이부(50000)와 상기 제1 리던던시 메모리셀 어레이부(52000)로 구성된 제1 메모리 뱅크와 상기 제2 정상 메모리셀 어레이부(50001)와 상기 제2 리던던시 메모리셀 어레이부(52001)로 구성된 제2 메모리 뱅크와 상기 제3 정상 메모리셀 어레이부(50002)와 상기 제3 리던던시 메모리셀 어레이부(52002)로 구성된 제3 메모리 뱅크와 상기 제4 정상 메모리셀 어레이부(50003)와 상기 제4 리던던시 메모리셀 어레이부(52003)로 구성된 제4 메모리 뱅크 중 하나를 선택하기 위한 뱅크 제어신호(BA0-BA3)를 발생한다. 이때, 상기 제1 내지 제4 메모리 뱅크 중 하나를 선택하는 동작은 상기 제1 내지 제4 로오 프리디코더부(16000-16003)와 상기 제1 로오 리던던시 프리디코더부(20000-20003)와 상기 제1 컬럼 프리디코더부(34000-34003) 및 상기 제1 컬럼 리던던시 프리디코더부(38000-38003)가 상기 뱅크 제어신호(BA0-BA3)에 의해 선택적으로 제어되므로써 이루어진다.
상기 테스트 모드 제어부(30000)는 테스트 모드시 '하이'를 갖는 상기 제1 테스트 모드신호(TRACT)와 상기 제2 테스트 모드신호(TRARA)를 발생한다.
상기 제2 테스트 모드신호(TRARA)가 '하이'일 경우(테스트 모드) 상기 뱅크 제어부(7100)에서 발생되는 상기 뱅크 제어신호(BA0-BA3)는 모두 '하이'가 되어 4개로 분할된 상기 제1 내지 제4 메모리 뱅크에 동시에 동작된다. 즉, 워드 라인의 경우 분할된 제1 내지 제4 메모리 뱅크의 워드 라인이 동시에 기동되어 4개의 워드 라인이 선택된다. 이때, 비트 라인도 분할된 제1 내지 제4 메모리 뱅크의 비트 라인이 동시에 기동되어 4개의 비트 라인이 선택된다. 이후에 각 뱅크별로 출력된 16개의 데이타를 모두 익스크루시브 노아(Exclusive-NOR) 연산하여 비교한 다음 하나의 IO에 비교된 데이타를 입출력한다. 즉, 4개의 IO에 각각의 4개 뱅크의 IO 데이타가 하나씩 대응되어 입출력 동작을 한다.
상기 제2 테스트 모드 신호(TPARA)가 '하이'가 되면 뱅크를 구분하는 상기 뱅크 제어신호(BA0-BA3)가 모두 '하이'가 되어 모든 뱅크를 기동시키므로서 외부에서 인가되는 뱅크 어드레스가 의미가 없게된다.
따라서, 테스트 모드(TRACT = TPARA = '하이')시 로오 동작에서는 뱅크 어드레스인 A12 어드레스 정보를 이용하여 정상 워드 라인과 리던던시 워드 라인을 선택하는 신호로 사용하고, 컬럼 동작에서는 A10 어드레스 정보를 이용하여 정상 비트 라인과 리던던시 비트 라인을 선택하여 동작하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 리던던시 회로는 다음과 같은 효과가 있다.
첫째로, 종래의 리던던시 회로를 이용하여 메모리셀 영역을 테스트할 경우, 리던던시 메모리셀 영역을 테스트하는데 소요되는 시간인{tWRITE + tDISTURB + tSCAN + tREAD = (tcycle × Nred_memory) + (tcycle × Nword2) + (tcycle × Nred_memory)}과 정상 메모리셀 영역을 테스트하는데 소요되는 시간인{(tcycle × Nmemory) + (trefresh × Nword) + (tcycle × Nword2) + (tcycle × Nmemory)}을 합산한 시간이 소요되었다.
하지만, 본 발명의 리던던시 회로를 이용하여 메모리셀 영역을 테스트할 경우, '{tcycle ×(Nmemory + Nred_memory)} + (trefresh ×Nword) + (tcycle ×Nword2) + {tcycle ×(Nmemory + Nred_memory)}'의 시간이 소요되어 종래의 경우에 비해 테스트 시간을 절반으로 줄일 수 있는 잇점이 있다.
둘째로, 리던던시 메모리셀과 물리적으로 인접한 정상 메모리셀을 t 사이클(cycle)의 시간이후에 즉시 동작시키게 하므로서, 리던던시 메모리셀과 인접한 정상 메모리셀과의 상호간의 간섭에 의한 불량을 검출할 수 있다. 따라서, 불량 메모리셀 리페어후 정상적인 메모리 칩을 취득할 수 있는 확률을 높일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (34)

  1. 반도체 메모리 장치의 리던던시 회로에 있어서,
    다수개의 데이타를 저장하는 정상 메모리셀 어레이부와,
    상기 정상 메모리셀 어레이부의 결함 셀을 리페어하기 위한 리던던시 메모리셀 어레이부와,
    테스트 동작을 알리는 테스트 모드 신호를 발생하는 테스트모드신호 발생부와,
    상기 테스트 모드신호와 리프레시 모드시 인에이블되는 제1 신호와 리프레시 모드시 한번 토글하는 제2 신호를 수신하여 로오 어드레스 카운터 신호를 발생하는 로오 어드레스 카운터부와,
    상기 테스트 모드신호와 상기 제2 신호와 상기 로오 어드레스 카운터신호의 일부를 수신하여 상기 로오 어드레스 카운터부를 리세트 시키기 위한 리세트 신호를 발생하는 로오 카운터 리세트부와,
    상기 테스트 모드신호를 수신하여 상기 로오 카운터 리세트부를 초기화 시키기 위한 초기화 신호를 발생하는 로오 카운터 리세트 초기화부와,
    상기 로오 어드레스 카운터 신호와 외부로 부터의 로오 어드레스 신호를 수신하여 로오 어드레스 정보신호를 발생하는 로오 어드레스 버퍼부와,
    상기 로오 어드레스 정보신호를 수신하여 상기 정상 메모리셀 어레이부의 워드 라인을 선택하는 신호를 발생하는 로오 프리디코더 및 디코더부와,
    상기 외부로부터 수신된 최상위 로오 어드레스 신호와 상기 테스트 모드신호와 상기 로오 어드레스 카운터신호를 수신하여 로오 리던던시 어드레스 신호를 발생하는 로오 리던던시 어드레스 버퍼부와,
    상기 로오 어드레스 정보신호와 상기 테스트 모드 신호와 상기 로오 리던던시 어드레스신호를 수신하여 상기 리던던시 메모리셀 어레이부의 리던던시 워드 라인을 선택하는 신호를 발생하는 로오 리던던시 프리디코더 및 디코더부와,
    외부로 부터의 컬럼 어드레스 신호를 수신하여 컬럼 어드레스 정보신호를 발생하는 컬럼 어드레스 버퍼부와,
    상기 컬럼 어드레스 정보신호를 수신하여 상기 정상 메모리셀 어레이부의 워드 라인을 선택하는 신호를 발생하는 컬럼 프리디코더 및 디코더부와,
    상기 외부로부터 수신된 최상위 컬럼 어드레스 신호와 상기 테스트 모드신호를 수신하여 컬럼 리던던시 어드레스 신호를 발생하는 컬럼 리던던시 어드레스 버퍼부와,
    상기 컬럼 어드레스 정보신호와 상기 테스트 모드 신호와 상기 컬럼 리던던시 어드레스신호를 수신하여 상기 리던던시 메모리셀 어레이부의 리던던시 워드 라인을 선택하는 신호를 발생하는 컬럼 리던던시 프리디코더 및 디코더부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  2. 제 1 항에 있어서, 상기 테스트모드신호 발생부는,
    외부로부터 커맨드 신호를 수신하는 커맨드 버퍼부와,
    상기 커맨드 버퍼부로부터 수신된 커맨드 신호에 따라 동작을 제어하는 커맨드 제어부와,
    상기 커맨드 제어부로 부터의 신호를 수신하여 상기 테스트 모드 신호를 발생하는 테스트 모드 제어부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  3. 제 1 항에 있어서, 상기 로오 어드레스 카운터부는,
    전원 전압(Vcc)을 캐리 신호로, 상기 제2 신호를 토글 신호로, 상기 로오 카운터 리세트부로 부터의 리세트 신호를 리세트 입력신호로 각각 수신하여 로오 어드레스 카운터 신호(AR<0>)와 캐리 신호(CA<0>)를 발생하는 제 1 카운터단과,
    상기 제 1 카운터단에서 발생된 캐리 신호(CA<0>)를 캐리 신호로, 상기 제2 신호를 토글 신호로, 상기 로오 카운터 리세트부로 부터의 리세트 신호를 리세트 입력신호로 각각 수신하여 로오 어드레스 카운터신호(AR<1>)와 캐리 신호(CA<1>)를 발생하는 제 2 카운터단과,
    제 n-2 카운터단에서 발생된 캐리 신호(CA<n-2>)를 캐리 신호로, 상기 제2 신호를 토글 신호로, 상기 로오 카운터 리세트부로 부터의 리세트 신호를 리세트 입력신호로 각각 수신하여 로오 어드레스 카운터 신호(AR<n-1>)와 캐리 신호(CA<n-1>)를 발생하는 제 n-1 카운터단과,
    상기 제 n-1 카운터단에서 발생된 캐리 신호(CA<n-1>)를 캐리 신호로, 상기 제2 신호를 토글 신호로, 상기 로오 카운터 리세트부로 부터의 리세트 신호를 리세트 입력신호로, 상기 제1 신호와 상기 테스트 모드신호를 제어 신호로 수신하여 로오 어드레스 카운터신호(AR<n>)를 발생하는 제 n 카운터단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  4. 제 3 항에 있어서, 상기 제1 내지 제n-1 카운터단은,
    상기 제2 신호와 캐리 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제1 NAND 게이트와, 상기 제1 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터의 출력 신호와 상기 제1 NAND 게이트의 출력 신호에 의해 제1 노드의 신호를 제2 노드로 전송하는 제1 클럭 인버터와, 상기 제2 노드로 부터의 신호를 수신하여 반전된 신호를 제3 노드로 출력하는 제2 인버터와, 상기 제2 인버터로 부터의 신호와 상기 제1 NAND 게이트로 부터의 신호에 의해 상기 제3 노드의 신호를 수신하여 반전된 신호를 상기 제2 노드로 출력하는 제2 클럭 인버터와, 상기 제1 인버터로 부터의 신호와 상기 제1 NAND 게이트로 부터의 신호에 의해 상기 제3 노드의 신호를 수신하여 반전된 신호를 상기 제4 노드로 출력하는 제3 클럭 인버터와, 상기 제4 노드로 부터의 신호를 수신하여 반전된 신호를 제5 노드로 출력하는 제3 인버터와, 상기 제1 인버터로 부터의 신호와 상기 제1 NAND 게이트로 부터의 신호에 의해 상기 제5 노드의 신호를 수신하여 반전된 신호를 상기 제4 노드로 출력하는 제4 클럭 인버터와, 상기 제5 노드로 부터의 신호와 상기 캐리 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제2 NAND 게이트와, 상기 제2 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제4 인버터와, 상기 제3 노드로 부터의 신호를 수신하여 반전된 신호를 출력하는 제5 인버터와, 상기 제5 인버터로 부터의 신호를 수신하여 반전된 신호를 출력하는 제6 인버터와, 상기 제5 노드로 부터의 신호를 수신하여 반전된 신호를 상기 제1 노드로 출력하는 제7 인버터와, 상기 로오 카운터 리세트부로 부터의 리세트 신호에 의해 전원 전압(Vcc)을 상기 제5 노드로 전송하는 PMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  5. 제 3 항에 있어서, 상기 제n 카운터단은,
    상기 테스트 모드 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터로 부터의 신호와 상기 제1 신호를 입력하여 NAND 논리 연산된 신호를 출력하는 제1 NAND 게이트와, 상기 제1 NAND 게이트로 부터의 신호와 상기 제2 신호와 캐리 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제2 NAND 게이트와, 상기 제2 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제2 인버터와, 상기 제2 인버터의 출력 신호와 상기 제2 NAND 게이트의 출력 신호에 의해 제1 노드의 신호를 제2 노드로 전송하는 제1 클럭 인버터와, 상기 제2 노드로 부터의 신호를 수신하여 반전된 신호를 제3 노드로 출력하는 제3 인버터와, 상기 제3 인버터로 부터의 신호와 상기 제2 NAND 게이트로 부터의 신호에 의해 상기 제3 노드의 신호를 수신하여 반전된 신호를 상기 제2 노드로 출력하는 제2 클럭 인버터와, 상기 제2 인버터로 부터의 신호와 상기 제1 NAND 게이트로 부터의 신호에 의해 상기 제3 노드의 신호를 수신하여 반전된 신호를 상기 제4 노드로 출력하는 제3 클럭 인버터와, 상기 제4 노드로 부터의 신호를 수신하여 반전된 신호를 제5 노드로 출력하는 제4 인버터와, 상기 제2 인버터로 부터의 신호와 상기 제2 NAND 게이트로 부터의 신호에 의해 상기 제5 노드의 신호를 수신하여 반전된 신호를 상기 제4 노드로 출력하는 제4 클럭 인버터와, 상기 제5 노드로 부터의 신호와 상기 캐리 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제3 NAND 게이트와, 상기 제3 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제5 인버터와, 상기 제3 노드로 부터의 신호를 수신하여 반전된 신호를 출력하는 제6 인버터와, 상기 제6 인버터로 부터의 신호를 수신하여 반전된 신호를 출력하는 제7 인버터와, 상기 제5 노드로 부터의 신호를 수신하여 반전된 신호를 상기 제1 노드로 출력하는 제8 인버터와, 상기 로오 카운터 리세트부로 부터의 리세트 신호에 의해 전원 전압(Vcc)을 상기 제5 노드로 전송하는 PMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  6. 제 1 항에 있어서, 상기 로오 카운터 리세트부는,
    상기 테스트 모드에서 상기 최상위 로오 어드레스 카운터신호의 제1 전위레벨에 의해 상기 정상 메모리셀 어레이부에 대한 리프레시 동작을 수행하고, 상기 최상위 로오 어드레스 카운터신호의 제2 전위레벨에 의해 상기 리던던시 메모리셀 어레이부에 대한 리프레시 동작이 완료되면, 상기 로오 어드레스 카운터부를 리세트 시키기 위한 리세트 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  7. 제 6 항에 있어서,
    상기 제1 전위레벨은 '로우' 전위레벨이고,
    상기 제2 전위레벨은 '하이' 전위레벨인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  8. 제 6 항에 있어서, 상기 로오 카운터 리세트부는,
    상기 로오 어드레스 카운터부로 부터의 최하위 로오 어드레스 카운터신호와 두번째 하위 로오 어드레스 카운터신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제1 NAND 게이트와, 상기 제1 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 로오 어드레스 카운터부로 부터의 세번째 하위 로오 어드레스 카운터신호와 최상위 로오 어드레스 카운터신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제2 NAND 게이트와, 상기 제2 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제2 인버터와, 상기 제1 인버터로 부터의 신호와 상기 제2 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제3 NAND 게이트와, 상기 제3 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 제1 노드로 출력하는 제3 인버터와, 상기 제2 신호를 수신하여 반전된 신호를 출력하는 제4 인버터와, 상기 제2 신호와 상기 제4 인버터로 부터의 신호에 의해 상기 제1 노드로 부터의 신호를 수신하여 반전된 신호를 제2 노드로 출력하는 제1 클럭 인버터와, 상기 제2 노드의 신호와 상기 로오 카운터 리세트 초기화부로부터의 리세트 초기화 신호를 수신하여 NAND 논리 연산된 신호를 제3 노드로 출력하는 제4 NAND 게이트와, 상기 제2 신호와 상기 제4 인버터로 부터의 신호에 의해 상기 제3 노드로 부터의 신호를 수신하여 반전된 신호를 제2 노드로 출력하는 제2 클럭 인버터와, 상기 제2 신호와 상기 제3 노드의 신호 및 상기 테스트 모드 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제5 NAND 게이트와, 상기 제5 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제5 인버터와, 상기 제5 인버터로 부터의 신호를 수신하여 반전된 로오 카운터 리세트 신호를 발생하는 제6 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  9. 제 1 항에 있어서, 상기 로오 카운터 리세트 초기화부는,
    상기 테스트 모드신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터로 부터의 신호를 수신하여 지연된 신호를 출력하는 딜레이단과, 상기 딜레이단으로 부터의 신호를 수신하여 반전된 신호를 출력하는 제2 인버터와, 상기 제1 인버터로 부터의 신호와 상기 제2 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트와, 상기 NOR 게이트로부터 수신된 신호를 반전시켜 상기 초기화 신호로 발생하는 제3 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  10. 제 1 항에 있어서, 상기 로오 어드레스 버퍼부는,
    상기 제1 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1인버터로 부터의 신호를 수신하여 반전된 신호를 출력하는 제2 인버터와, 상기 제2 인버터로부터 수신된 신호에 의해 상기 어드레스 버퍼부로 부터의 최상위 로오 어드레스 신호를 수신하는 제1 노드의 전위를 접지 전압(Vss)으로 방전시키는 제1 NMOS 트랜지스터와, 상기 제1 노드의 신호가 '로우' 레벨일 때 전원 전압(Vcc)을 제2 노드로 전송하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터와 병렬로 접속되며 게이트에 전원 전압(Vcc)이 인가되는 제2 PMOS 트랜지스터와, 상기 제2 노드와 접지 전압(Vss) 사이에 접속되며 전원 전압(Vcc)과 상기 제1 노드의 신호에 의해 동작이 각각 제어되는 제2 및 제3 NMOS 트랜지스터와, 제1 제어 신호에 의해 상기 제2 노드의 신호를 수신하여 반전된 신호를 제3 노드로 출력하는 제1 클럭 인버터와, 상기 제3 노드의 신호를 수신하여 반전된 신호를 제4 노드로 출력하는 제3 인버터와, 상기 제4 노드의 신호를 수신하여 반전된 신호를 상기 제3 노드로 출력하는 제4 인버터와, 제2 제어 신호에 의해 상기 로오 어드레스 카운터부로부터 수신된 최상위 로오 어드레스신호를 상기 제3 노드로 출력하는 제2 클럭 인버터와, 전원 전압(Vcc)과 제5 노드 사이에 직렬접속되며 접지 전압(Vss)과 상기 제4 노드의 신호에 의해 동작이 제어되는 제3 및 제4 PMOS 트랜지스터와, 상기 제5 노드와 제6 노드 사이에 접속되며 상기 제4 노드의 신호에 의해 동작이 제어되는 제4 NMOS 트랜지스터와, 상기 제1 신호를 수신하여 반전된 신호를 출력하는 제5 인버터와, 상기 제5 인버터로부터 수신된 신호를 반전시켜 출력하는 제6 인버터와, 상기 제6 인버터로부터 수신된 신호와 접지 전압(Vss)을 2입력하여 NOR 논리 연산된 신호를 출력하는 제3 NOR 게이트와, 전원 전압(Vcc)과 상기 제5 노드 사이에 접속되며 상기 제3 NOR 게이트의 출력 신호가 게이트로 인가되는 제5 PMOS 트랜지스터와, 상기 제5 노드와 접지 전압(Vss) 사이에 직렬접속되며 접지 전압(Vss)과 상기 제3 NOR 게이트의 출력 신호에 의해 동작이 각각 제어되는 제5 및 제6 NMOS 트랜지스터와, 상기 제5 노드로부터 수신된 신호를 반전시켜 상기 로오 어드레스 정보신호로 출력하는 제7 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  11. 제 10 항에 있어서,
    상기 제1 제어신호는 리프레시 이외의 동작에서 인에이블되며,
    상기 제2 제어신호는 리프레시 동작시 인에이블되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  12. 제 1 항에 있어서, 상기 로오 리던던시 어드레스 버퍼부는,
    상기 제1 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터로 부터의 신호와 상기 테스트 모드 제어부로 부터의 테스트 모드신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제1 NOR 게이트와, 상기 제1 NOR 게이트로부터 수신된 신호에 의해 상기 어드레스 버퍼부로 부터의 최상위 로오 어드레스신호를 수신하는 제1 노드의 전위를 접지 전압(Vss)으로 방전시키는 제1 NMOS 트랜지스터와, 상기 제1 노드의 신호가 '로우' 레벨일 때 전원 전압(Vcc)을 제2 노드로 전송하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터와 병렬로 접속되며 게이트에 전원 전압(Vcc)이 인가되는 제2 PMOS 트랜지스터와, 상기 제2 노드와 접지 전압(Vss) 사이에 접속되며 전원 전압(Vcc)과 상기 제1 노드의 신호에 의해 동작이 각각 제어되는 제2 및 제3 NMOS 트랜지스터와, 제1 제어신호에 의해 상기 제2 노드의 신호를 수신하여 반전된 신호를 제3 노드로 출력하는 제1 클럭 인버터와, 상기 제3 노드의 신호를 수신하여 반전된 신호를 제4 노드로 출력하는 제2 인버터와, 상기 제4 노드의 신호를 수신하여 반전된 신호를 상기 제3 노드로 출력하는 제3 인버터와, 제2 제어신호에 의해 상기 로오 어드레스 카운터부로부터 수신된 최상위 로오 어드레스 신호를 상기 제3 노드로 출력하는 제2 클럭 인버터와, 상기 제3 노드의 신호와 접지 전압(Vss)을 수신하여 NOR 논리 연산된 신호를 출력하는 제2 NOR 게이트와, 상기 제2 NOR 게이트로부터 수신된 신호를 반전시켜 로오 리던던시 어드레스 신호를 출력하는 제4 인버터와, 전원 전압(Vcc)과 제5 노드 사이에 직렬접속되며 접지 전압(Vss)과 상기 제4 노드의 신호에 의해 동작이 제어되는 제3 및 제4 PMOS 트랜지스터와, 상기 제5 노드와 제6 노드 사이에 접속되며 상기 제4 노드의 신호에 의해 동작이 제어되는 제4 NMOS 트랜지스터와, 상기 제1 신호를 수신하여 반전된 신호를 출력하는 제5 인버터와, 상기 제5 인버터로부터 수신된 신호를 반전시켜 출력하는 제6 인버터와, 상기 제6 인버터로부터 수신된 신호와 접지 전압(Vss)을 2입력하여 NOR 논리 연산된 신호를 출력하는 제3 NOR 게이트와, 전원 전압(Vcc)과 상기 제5 노드 사이에 접속되며 상기 제3 NOR 게이트의 출력 신호가 게이트로 인가되는 제5 PMOS 트랜지스터와, 상기 제5 노드와 접지 전압(Vss) 사이에 직렬접속되며 접지 전압(Vss)과 상기 제3 NOR 게이트의 출력 신호에 의해 동작이 각각 제어되는 제5 및 제6 NMOS 트랜지스터와, 상기 제5 노드로부터 수신된 신호를 반전시켜 상기 로오 어드레스 정보신호로 출력하는 제7 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  13. 제 12 항에 있어서,
    상기 제1 제어신호는 리프레시 이외의 동작에서 인에이블되며,
    상기 제2 제어신호는 리프레시 동작시 인에이블되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  14. 제 1 항에 있어서, 상기 로오 리던던시 프리디코더부는,
    상기 로오 어드레스 버퍼부로부터 수신된 제1 로오 어드레스 정보신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터에서 수신된 신호를 반전시켜 출력하는 제2 인버터와, 상기 로오 어드레스 버퍼부로부터 수신된 제2 로오 어드레스 정보신호를 수신하여 반전된 신호를 출력하는 제3 인버터와, 상기 제3 인버터에서 수신된 신호를 반전시켜 출력하는 제4 인버터와, 상기 로오 어드레스 버퍼부로부터 수신된 제3 로오 어드레스 정보신호를 수신하여 반전된 신호를 출력하는 제5 인버터와, 상기 제5 인버터에서 수신된 신호를 반전시켜 출력하는 제6 인버터와, 상기 제1, 제3 및 제5 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제1 NAND 게이트와, 상기 제2, 제4 및 제6 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제2 NAND 게이트와, 상기 제1, 제4및 제5 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제3 NAND 게이트와, 상기 제2, 제4 및 제5 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제4 NAND 게이트와, 상기 제1, 제4 및 제6 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제5 NAND 게이트와, 상기 제2, 제4 및 제6 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제6 NAND 게이트와, 상기 제1, 제4 및 제6 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제7 NAND 게이트와, 상기 제2, 제4 및 제6 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제8 NAND 게이트와, 상기 테스트 모드 제어부로 부터의 테스트 모드신호와 상기 로오 리던던시 어드레스 버퍼부로 부터의 로오 리던던시 어드레스 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제9 NAND 게이트와, 상기 제9 NAND 게이트로부터 신호를 수신하여 반전된 신호를 출력하는 제7 인버터와, 상기 제7 인버터로부터 신호를 수신하여 반전된 신호를 출력하는 제8 인버터와, 상기 제1 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제1 NOR 게이트와, 상기 제1 NOR 게이트로부터 수신된 신호를 반전시켜 최상위 로오 리던던시 프리디코딩 신호를 출력하는 제9 인버터와, 상기 제2 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제2 NOR 게이트와, 상기 제2 NOR 게이트로부터 수신된 신호를 반전시켜 로오 리던던시 프리디코딩 신호를 출력하는 제10 인버터와, 상기 제3 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제3 NOR 게이트와, 상기 제3 NOR 게이트로부터 수신된 신호를 반전시켜 프리 디코딩신호를 출력하는 제11 인버터와, 상기 제4 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제4 NOR 게이트와, 상기 제4 NOR 게이트로부터 수신된 신호를 반전시켜 프리 디코딩신호를 출력하는 제12 인버터와, 상기 제5 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제5 NOR 게이트와, 상기 제5 NOR 게이트로부터 수신된 신호를 반전시켜 프리 디코딩신호를 출력하는 제13 인버터와, 상기 제6 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제6 NOR 게이트와, 상기 제6 NOR 게이트로부터 수신된 신호를 반전시켜 프리 디코딩신호를 출력하는 제14 인버터와, 상기 제7 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제7 NOR 게이트와, 상기 제7 NOR 게이트로부터 수신된 신호를 반전시켜 프리 디코딩신호를 출력하는 제15 인버터와, 상기 제8 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제8 NOR 게이트와, 상기 제8 NOR 게이트로부터 수신된 신호를 반전시켜 최하위 프리 디코딩신호를 출력하는 제16 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  15. 제 1 항에 있어서, 상기 컬럼 리던던시 어드레스 버퍼부는,
    상기 테스트 모드 제어부로부터 테스트 모드신호를 수신하여 반전된 신호를출력하는 제1 인버터와, 상기 제1 인버터로 부터의 신호와 제1 제어신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제1 NOR 게이트와, 상기 외부로부터 수신된 최상위 컬럼 어드레스 신호에 의해 전원 전압(Vcc)을 제1 노드로 전송하는 제1 PMOS 트랜지스터와, 상기 제1 NOR 게이트로부터 수신된 신호에 의해 전원 전압(Vcc)을 상기 제1 노드로 전송하는 제2 PMOS 트랜지스터와, 상기 제1 노드와 접지 전압(Vss) 사이에 직렬접속되며 상기 제1 NOR 게이트의 출력 신호와 상기 어드레스 버퍼부로부터 수신된 신호에 의해 각각 동작이 제어되는 제1 및 제2 NMOS 트랜지스터와, 제2 제어신호에 의해 상기 제1 노드의 신호를 제2 노드로 전송하는 제1 클럭 인버터와, 상기 제2 노드의 신호를 수신하여 반전된 신호를 제3 노드로 출력하는 제2 인버터와, 상기 제2 제어신호에 의해 상기 제3 노드의 신호를 상기 제2 노드로 전송하는 제2 클럭 인버터와, 상기 제2 노드의 신호를 반전시켜 컬럼 리던던시 어드레스 신호를 출력하는 제3 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  16. 제 15 항에 있어서,
    상기 제1 제어신호는 상기 최상위 컬럼 어드레스신호를 수신하도록 제어하는 신호이며, 상기 제2 제어신호는 컬럼 동작시 상기 제1 노드에 전송된 상기 최상위 컬럼 어드레스 신호를 상기 제2 노드로 전송하도록 제어하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  17. 제 1 항에 있어서, 상기 컬럼 리던던시 프리디코더부는,
    상기 테스트 모드 제어부로 부터의 테스트 모드신호와 상기 컬럼 리던던시 어드레스 버퍼부로 부터의 최상위 컬럼 리던던시 어드레스신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제1 NAND 게이트와, 상기 제1 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 컬럼 어드레스 버퍼부로 부터의 컬럼 어드레스 정보신호를 수신하여 반전된 신호를 출력하는 제2 인버터와, 상기 제2 인버터로 부터의 신호와 상기 제1 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제2 NAND 게이트와, 상기 제2 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제3 인버터와, 상기 제3 인버터로부터 수신된 신호를 반전시켜 제1 컬럼 리던던시 프리 디코딩신호를 출력하는 제4 인버터와, 상기 제2 인버터로 부터의 신호를 수신하여 반전된 신호를 출력하는 제3 인버터와, 상기 제3 인버터로 부터의 신호와 상기 제1 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제3 NAND 게이트와, 상기 제3 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제6 인버터와, 상기 제6 인버터로부터 수신된 신호를 반전시켜 제2 컬럼 리던던시 프리 디코딩신호를 출력하는 제7 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  18. 반도체 메모리 장치의 리던던시 회로에 있어서,
    다수개의 데이타를 저장하는 N개의 메모리 뱅크로 구성된 정상 메모리셀 어레이부와,
    상기 정상 메모리셀 어레이부의 결함 셀을 리페어하기 위해 N개의 메모리 뱅크로 구성된 리던던시 메모리셀 어레이부와,
    테스트 동작을 알리는 테스트 모드 신호를 발생하는 테스트모드신호 발생부와,
    상기 테스트 모드신호와 리프레시 모드시 인에이블되는 제1 신호와 리프레시 모드시 한번 토글하는 제2 신호를 수신하여 로오 어드레스 카운터 신호를 발생하는 로오 어드레스 카운터부와,
    상기 테스트 모드신호와 상기 제2 신호와 상기 로오 어드레스 카운터신호의 일부를 수신하여 상기 로오 어드레스 카운터부를 리세트 시키기 위한 리세트 신호를 발생하는 로오 카운터 리세트부와,
    상기 테스트 모드신호를 수신하여 상기 로오 카운터 리세트부를 초기화 시키기 위한 초기화 신호를 발생하는 로오 카운터 리세트 초기화부와,
    상기 로오 어드레스 카운터 신호와 외부로 부터의 로오 어드레스 신호를 수신하여 로오 어드레스 정보신호를 발생하는 로오 어드레스 버퍼부와,
    상기 로오 어드레스 정보신호를 수신하여 상기 정상 메모리셀 어레이부의 워드 라인을 선택하는 신호를 발생하는 N개의 로오 프리디코더 및 디코더부와,
    상기 외부로부터 수신된 최상위 로오 어드레스 신호와 상기 테스트 모드신호와 상기 로오 어드레스 카운터신호를 수신하여 로오 리던던시 어드레스 신호를 발생하는 로오 리던던시 어드레스 버퍼부와,
    상기 로오 어드레스 정보신호와 상기 테스트 모드 신호와 상기 로오 리던던시 어드레스신호를 수신하여 상기 리던던시 메모리셀 어레이부의 리던던시 워드 라인을 선택하는 신호를 발생하는 N개의 로오 리던던시 프리디코더 및 디코더부와,
    외부로 부터의 컬럼 어드레스 신호를 수신하여 컬럼 어드레스 정보신호를 발생하는 컬럼 어드레스 버퍼부와,
    상기 컬럼 어드레스 정보신호를 수신하여 상기 정상 메모리셀 어레이부의 워드 라인을 선택하는 신호를 발생하는 N개의 컬럼 프리디코더 및 디코더부와,
    상기 외부로부터 수신된 최상위 컬럼 어드레스 신호와 상기 테스트 모드신호를 수신하여 컬럼 리던던시 어드레스신호를 발생하는 컬럼 리던던시 어드레스 버퍼부와,
    상기 컬럼 어드레스 정보신호와 상기 테스트 모드 신호와 상기 컬럼 리던던시 어드레스신호를 수신하여 상기 리던던시 메모리셀 어레이부의 리던던시 워드 라인을 선택하는 신호를 발생하는 N개의 컬럼 리던던시 프리디코더 및 디코더부와,
    상기 메모리 뱅크의 어드레스 정보를 갖는 어드레스 신호를 수신하는 뱅크 어드레스 버퍼부와,
    상기 테스트 모드신호에 의해 상기 뱅크 어드레스 버퍼부로부터 수신된 어드레스 신호를 디코딩하여 상기 N개의 로오 프리디코더 및 디코더부와, 상기 N개의 로오 리던던시 프리디코더 및 디코더부와, N개의 컬럼 프리디코더 및 디코더부와, N개의 컬럼 리던던시 프리디코더 및 디코더부의 동작을 선택적으로 제어하는 신호를 발생하는 뱅크 제어부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  19. 제 18 항에 있어서, 상기 테스트모드신호 발생부는,
    외부로부터 커맨드 신호를 수신하는 커맨드 버퍼부와,
    상기 커맨드 버퍼부로부터 수신된 커맨드 신호에 따라 동작을 제어하는 커맨드 제어부와,
    상기 커맨드 제어부로 부터의 신호를 수신하여 상기 테스트 모드 신호를 발생하는 테스트 모드 제어부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  20. 제 18 항에 있어서, 상기 로오 어드레스 카운터부는,
    전원 전압(Vcc)을 캐리 신호로, 상기 제2 신호를 토글 신호로, 상기 로오 카운터 리세트부로 부터의 리세트 신호를 리세트 입력신호로 각각 수신하여 로오 어드레스 카운터 신호(AR<0>)와 캐리 신호(CA<0>)를 발생하는 제 1 카운터단과,
    상기 제 1 카운터단에서 발생된 캐리 신호(CA<0>)를 캐리 신호로, 상기 제2 신호를 토글 신호로, 상기 로오 카운터 리세트부로 부터의 리세트 신호를 리세트 입력신호로 각각 수신하여 로오 어드레스 카운터신호(AR<1>)와 캐리 신호(CA<1>)를 발생하는 제 2 카운터단과,
    제 n-2 카운터단에서 발생된 캐리 신호(CA<n-2>)를 캐리 신호로, 상기 제2 신호를 토글 신호로, 상기 로오 카운터 리세트부로 부터의 리세트 신호를 리세트 입력신호로 각각 수신하여 로오 어드레스 카운터 신호(AR<n-1>)와 캐리 신호(CA<n-1>)를 발생하는 제 n-1 카운터단과,
    상기 제 n-1 카운터단에서 발생된 캐리 신호(CA<n-1>)를 캐리 신호로, 상기 제2 신호를 토글 신호로, 상기 로오 카운터 리세트부로 부터의 리세트 신호를 리세트 입력신호로, 상기 제1 신호와 상기 테스트 모드신호를 제어 신호로 수신하여 로오 어드레스 카운터신호(AR<n>)를 발생하는 제 n 카운터단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  21. 제 20 항에 있어서, 상기 제1 내지 제n-1 카운터단은,
    상기 제2 신호와 캐리 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제1 NAND 게이트와, 상기 제1 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터의 출력 신호와 상기 제1 NAND 게이트의 출력 신호에 의해 제1 노드의 신호를 제2 노드로 전송하는 제1 클럭 인버터와, 상기 제2 노드로 부터의 신호를 수신하여 반전된 신호를 제3 노드로 출력하는 제2 인버터와, 상기 제2 인버터로 부터의 신호와 상기 제1 NAND 게이트로 부터의 신호에 의해 상기 제3 노드의 신호를 수신하여 반전된 신호를 상기 제2 노드로 출력하는 제2 클럭 인버터와, 상기 제1 인버터로 부터의 신호와 상기 제1 NAND 게이트로 부터의 신호에 의해 상기 제3 노드의 신호를 수신하여 반전된 신호를 상기 제4 노드로 출력하는 제3 클럭 인버터와, 상기 제4 노드로 부터의 신호를 수신하여 반전된 신호를 제5 노드로 출력하는 제3 인버터와, 상기 제1 인버터로 부터의 신호와 상기 제1 NAND 게이트로 부터의 신호에 의해 상기 제5 노드의 신호를 수신하여 반전된 신호를 상기 제4 노드로 출력하는 제4 클럭 인버터와, 상기 제5 노드로 부터의 신호와 상기 캐리 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제2 NAND 게이트와, 상기 제2 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제4 인버터와, 상기 제3 노드로 부터의 신호를 수신하여 반전된 신호를 출력하는 제5 인버터와, 상기 제5 인버터로 부터의 신호를 수신하여 반전된 신호를 출력하는 제6 인버터와, 상기 제5 노드로 부터의 신호를 수신하여 반전된 신호를 상기 제1 노드로 출력하는 제7 인버터와, 상기 로오 카운터 리세트부로 부터의 리세트 신호에 의해 전원 전압(Vcc)을 상기 제5 노드로 전송하는 PMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  22. 제 20 항에 있어서, 상기 제n 카운터단은,
    상기 테스트 모드 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터로 부터의 신호와 상기 제1 신호를 입력하여 NAND 논리 연산된 신호를 출력하는 제1 NAND 게이트와, 상기 제1 NAND 게이트로 부터의 신호와 상기 제2 신호와 캐리 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제2 NAND 게이트와, 상기 제2 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제2 인버터와, 상기 제2 인버터의 출력 신호와 상기 제2 NAND 게이트의 출력 신호에 의해 제1 노드의 신호를 제2 노드로 전송하는 제1 클럭 인버터와, 상기 제2 노드로 부터의 신호를 수신하여 반전된 신호를 제3 노드로 출력하는 제3 인버터와, 상기 제3 인버터로 부터의 신호와 상기 제2 NAND 게이트로 부터의 신호에 의해 상기 제3 노드의 신호를 수신하여 반전된 신호를 상기 제2 노드로 출력하는 제2 클럭 인버터와, 상기 제2 인버터로 부터의 신호와 상기 제1 NAND 게이트로 부터의 신호에 의해 상기 제3 노드의 신호를 수신하여 반전된 신호를 상기 제4 노드로 출력하는 제3 클럭 인버터와, 상기 제4 노드로 부터의 신호를 수신하여 반전된 신호를 제5 노드로 출력하는 제4 인버터와, 상기 제2 인버터로 부터의 신호와 상기 제2 NAND 게이트로 부터의 신호에 의해 상기 제5 노드의 신호를 수신하여 반전된 신호를 상기 제4 노드로 출력하는 제4 클럭 인버터와, 상기 제5 노드로 부터의 신호와 상기 캐리 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제3 NAND 게이트와, 상기 제3 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제5 인버터와, 상기 제3 노드로 부터의 신호를 수신하여 반전된 신호를 출력하는 제6 인버터와, 상기 제6 인버터로 부터의 신호를 수신하여 반전된 신호를 출력하는 제7 인버터와, 상기 제5 노드로 부터의 신호를 수신하여 반전된 신호를 상기 제1 노드로 출력하는 제8 인버터와, 상기 로오 카운터 리세트부로 부터의 리세트 신호에 의해 전원 전압(Vcc)을 상기 제5 노드로 전송하는 PMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  23. 제 18 항에 있어서, 상기 로오 카운터 리세트부는,
    상기 테스트 모드에서 상기 최상위 로오 어드레스 카운터신호의 제1 전위레벨에 의해 상기 정상 메모리셀 어레이부에 대한 리프레시 동작을 수행하고, 상기 최상위 로오 어드레스 카운터신호의 제2 전위레벨에 의해 상기 리던던시 메모리셀어레이부에 대한 리프레시 동작이 완료되면, 상기 로오 어드레스 카운터부를 리세트 시키기 위한 리세트 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  24. 제 23 항에 있어서,
    상기 제1 전위레벨은 '로우' 전위레벨이고,
    상기 제2 전위레벨은 '하이' 전위레벨인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  25. 제 23 항에 있어서, 상기 로오 카운터 리세트부는,
    상기 로오 어드레스 카운터부로 부터의 최하위 로오 어드레스 카운터신호와 두번째 하위 로오 어드레스 카운터신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제1 NAND 게이트와, 상기 제1 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 로오 어드레스 카운터부로 부터의 세번째 하위 로오 어드레스 카운터신호와 최상위 로오 어드레스 카운터신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제2 NAND 게이트와, 상기 제2 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제2 인버터와, 상기 제1 인버터로 부터의 신호와 상기 제2 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제3 NAND 게이트와, 상기 제3 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 제1 노드로 출력하는 제3 인버터와, 상기 제2 신호를 수신하여 반전된 신호를 출력하는 제4 인버터와, 상기 제2 신호와 상기 제4 인버터로 부터의 신호에 의해 상기 제1 노드로 부터의 신호를 수신하여 반전된 신호를 제2 노드로 출력하는 제1 클럭 인버터와, 상기 제2 노드의 신호와 상기 로오 카운터 리세트 초기화부로 부터의 리세트 초기화 신호를 수신하여 NAND 논리 연산된 신호를 제3 노드로 출력하는 제4 NAND 게이트와, 상기 제2 신호와 상기 제4 인버터로 부터의 신호에 의해 상기 제3 노드로 부터의 신호를 수신하여 반전된 신호를 제2 노드로 출력하는 제2 클럭 인버터와, 상기 제2 신호와 상기 제3 노드의 신호 및 상기 테스트 모드 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제5 NAND 게이트와, 상기 제5 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제5 인버터와, 상기 제5 인버터로 부터의 신호를 수신하여 반전된 로오 카운터 리세트 신호를 발생하는 제6 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  26. 제 18 항에 있어서, 상기 로오 카운터 리세트 초기화부는,
    상기 테스트 모드신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터로 부터의 신호를 수신하여 지연된 신호를 출력하는 딜레이단과, 상기 딜레이단으로 부터의 신호를 수신하여 반전된 신호를 출력하는 제2 인버터와, 상기 제1 인버터로 부터의 신호와 상기 제2 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 NOR 게이트와, 상기 NOR 게이트로부터 수신된 신호를 반전시켜 상기 초기화 신호로 발생하는 제3 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  27. 제 18 항에 있어서, 상기 로오 어드레스 버퍼부는,
    상기 제1 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터로 부터의 신호를 수신하여 반전된 신호를 출력하는 제2 인버터와, 상기 제2 인버터로부터 수신된 신호에 의해 상기 어드레스 버퍼부로 부터의 최상위 로오 어드레스 신호를 수신하는 제1 노드의 전위를 접지 전압(Vss)으로 방전시키는 제1 NMOS 트랜지스터와, 상기 제1 노드의 신호가 '로우' 레벨일 때 전원 전압(Vcc)을 제2 노드로 전송하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터와 병렬로 접속되며 게이트에 전원 전압(Vcc)이 인가되는 제2 PMOS 트랜지스터와, 상기 제2 노드와 접지 전압(Vss) 사이에 접속되며 전원 전압(Vcc)과 상기 제1 노드의 신호에 의해 동작이 각각 제어되는 제2 및 제3 NMOS 트랜지스터와, 제1 제어 신호에 의해 상기 제2 노드의 신호를 수신하여 반전된 신호를 제3 노드로 출력하는 제1 클럭 인버터와, 상기 제3 노드의 신호를 수신하여 반전된 신호를 제4 노드로 출력하는 제3 인버터와, 상기 제4 노드의 신호를 수신하여 반전된 신호를 상기 제3 노드로 출력하는 제4 인버터와, 제2 제어 신호에 의해 상기 로오 어드레스 카운터부로부터 수신된 최상위 로오 어드레스신호를 상기 제3 노드로 출력하는 제2 클럭 인버터와, 전원 전압(Vcc)과 제5 노드 사이에 직렬접속되며 접지 전압(Vss)과 상기 제4 노드의 신호에 의해 동작이 제어되는 제3 및 제4 PMOS 트랜지스터와, 상기 제5 노드와 제6 노드 사이에 접속되며 상기 제4 노드의 신호에 의해 동작이 제어되는 제4 NMOS 트랜지스터와, 상기 제1 신호를 수신하여 반전된 신호를 출력하는 제5 인버터와,상기 제5 인버터로부터 수신된 신호를 반전시켜 출력하는 제6 인버터와, 상기 제6 인버터로부터 수신된 신호와 접지 전압(Vss)을 2입력하여 NOR 논리 연산된 신호를 출력하는 제3 NOR 게이트와, 전원 전압(Vcc)과 상기 제5 노드 사이에 접속되며 상기 제3 NOR 게이트의 출력 신호가 게이트로 인가되는 제5 PMOS 트랜지스터와, 상기 제5 노드와 접지 전압(Vss) 사이에 직렬접속되며 접지 전압(Vss)과 상기 제3 NOR 게이트의 출력 신호에 의해 동작이 각각 제어되는 제5 및 제6 NMOS 트랜지스터와, 상기 제5 노드로부터 수신된 신호를 반전시켜 상기 로오 어드레스 정보신호로 출력하는 제7 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  28. 제 27 항에 있어서,
    상기 제1 제어신호는 리프레시 이외의 동작에서 인에이블되며,
    상기 제2 제어신호는 리프레시 동작시 인에이블되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  29. 제 18 항에 있어서, 상기 로오 리던던시 어드레스 버퍼부는,
    상기 제1 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터로 부터의 신호와 상기 테스트 모드 제어부로 부터의 테스트 모드신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제1 NOR 게이트와, 상기 제1 NOR 게이트로부터 수신된 신호에 의해 상기 어드레스 버퍼부로 부터의 최상위 로오 어드레스신호를 수신하는 제1 노드의 전위를 접지 전압(Vss)으로 방전시키는 제1 NMOS 트랜지스터와, 상기 제1 노드의 신호가 '로우' 레벨일 때 전원 전압(Vcc)을 제2 노드로 전송하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터와 병렬로 접속되며 게이트에 전원 전압(Vcc)이 인가되는 제2 PMOS 트랜지스터와, 상기 제2 노드와 접지 전압(Vss) 사이에 접속되며 전원 전압(Vcc)과 상기 제1 노드의 신호에 의해 동작이 각각 제어되는 제2 및 제3 NMOS 트랜지스터와, 제1 제어신호에 의해 상기 제2 노드의 신호를 수신하여 반전된 신호를 제3 노드로 출력하는 제1 클럭 인버터와, 상기 제3 노드의 신호를 수신하여 반전된 신호를 제4 노드로 출력하는 제2 인버터와, 상기 제4 노드의 신호를 수신하여 반전된 신호를 상기 제3 노드로 출력하는 제3 인버터와, 제2 제어신호에 의해 상기 로오 어드레스 카운터부로부터 수신된 최상위 로오 어드레스 신호를 상기 제3 노드로 출력하는 제2 클럭 인버터와, 상기 제3 노드의 신호와 접지 전압(Vss)을 수신하여 NOR 논리 연산된 신호를 출력하는 제2 NOR 게이트와, 상기 제2 NOR 게이트로부터 수신된 신호를 반전시켜 로오 리던던시 어드레스 신호를 출력하는 제4 인버터와, 전원 전압(Vcc)과 제5 노드 사이에 직렬접속되며 접지 전압(Vss)과 상기 제4 노드의 신호에 의해 동작이 제어되는 제3 및 제4 PMOS 트랜지스터와, 상기 제5 노드와 제6 노드 사이에 접속되며 상기 제4 노드의 신호에 의해 동작이 제어되는 제4 NMOS 트랜지스터와, 상기 제1 신호를 수신하여 반전된 신호를 출력하는 제5 인버터와, 상기 제5 인버터로부터 수신된 신호를 반전시켜 출력하는 제6 인버터와, 상기 제6 인버터로부터 수신된 신호와 접지 전압(Vss)을 2입력하여 NOR 논리 연산된 신호를 출력하는 제3 NOR 게이트와, 전원전압(Vcc)과 상기 제5 노드 사이에 접속되며 상기 제3 NOR 게이트의 출력 신호가 게이트로 인가되는 제5 PMOS 트랜지스터와, 상기 제5 노드와 접지 전압(Vss) 사이에 직렬접속되며 접지 전압(Vss)과 상기 제3 NOR 게이트의 출력 신호에 의해 동작이 각각 제어되는 제5 및 제6 NMOS 트랜지스터와, 상기 제5 노드로부터 수신된 신호를 반전시켜 상기 로오 어드레스 정보신호로 출력하는 제7 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  30. 제 29 항에 있어서,
    상기 제1 제어신호는 리프레시 이외의 동작에서 인에이블되며,
    상기 제2 제어신호는 리프레시 동작시 인에이블되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  31. 제 18 항에 있어서, 상기 로오 리던던시 프리디코더부는,
    상기 로오 어드레스 버퍼부로부터 수신된 제1 로오 어드레스 정보신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터에서 수신된 신호를 반전시켜 출력하는 제2 인버터와, 상기 로오 어드레스 버퍼부로부터 수신된 제2 로오 어드레스 정보신호를 수신하여 반전된 신호를 출력하는 제3 인버터와, 상기 제3 인버터에서 수신된 신호를 반전시켜 출력하는 제4 인버터와, 상기 로오 어드레스 버퍼부로부터 수신된 제3 로오 어드레스 정보신호를 수신하여 반전된 신호를 출력하는 제5 인버터와, 상기 제5 인버터에서 수신된 신호를 반전시켜 출력하는 제6 인버터와, 상기 제1, 제3 및 제5 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제1 NAND 게이트와, 상기 제2, 제4 및 제6 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제2 NAND 게이트와, 상기 제1, 제4 및 제5 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제3 NAND 게이트와, 상기 제2, 제4 및 제5 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제4 NAND 게이트와, 상기 제1, 제4 및 제6 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제5 NAND 게이트와, 상기 제2, 제4 및 제6 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제6 NAND 게이트와, 상기 제1, 제4 및 제6 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제7 NAND 게이트와, 상기 제2, 제4 및 제6 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제8 NAND 게이트와, 상기 테스트 모드 제어부로 부터의 테스트 모드신호와 상기 로오 리던던시 어드레스 버퍼부로 부터의 로오 리던던시 어드레스 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제9 NAND 게이트와, 상기 제9 NAND 게이트로부터 신호를 수신하여 반전된 신호를 출력하는 제7 인버터와, 상기 제7 인버터로부터 신호를 수신하여 반전된 신호를 출력하는 제8 인버터와, 상기 제1 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제1 NOR 게이트와, 상기 제1 NOR 게이트로부터 수신된 신호를 반전시켜 최상위 로오 리던던시 프리디코딩 신호를 출력하는 제9 인버터와, 상기 제2 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제2 NOR 게이트와, 상기 제2 NOR 게이트로부터 수신된 신호를 반전시켜 로오 리던던시 프리디코딩 신호를 출력하는 제10 인버터와, 상기 제3 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제3 NOR 게이트와, 상기 제3 NOR 게이트로부터 수신된 신호를 반전시켜 프리 디코딩신호를 출력하는 제11 인버터와, 상기 제4 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제4 NOR 게이트와, 상기 제4 NOR 게이트로부터 수신된 신호를 반전시켜 프리 디코딩신호를 출력하는 제12 인버터와, 상기 제5 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제5 NOR 게이트와, 상기 제5 NOR 게이트로부터 수신된 신호를 반전시켜 프리 디코딩신호를 출력하는 제13 인버터와, 상기 제6 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제6 NOR 게이트와, 상기 제6 NOR 게이트로부터 수신된 신호를 반전시켜 프리 디코딩신호를 출력하는 제14 인버터와, 상기 제7 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제7 NOR 게이트와, 상기 제7 NOR 게이트로부터 수신된 신호를 반전시켜 프리 디코딩신호를 출력하는 제15 인버터와, 상기 제8 NAND 게이트로 부터의 신호와 상기 제8 인버터로 부터의 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제8 NOR 게이트와, 상기 제8 NOR 게이트로부터 수신된 신호를 반전시켜 최하위 프리 디코딩신호를 출력하는 제16 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  32. 제 18 항에 있어서, 상기 컬럼 리던던시 어드레스 버퍼부는,
    상기 테스트 모드 제어부로부터 테스트 모드신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 제1 인버터로 부터의 신호와 제1 제어신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제1 NOR 게이트와, 상기 외부로부터 수신된 최상위 컬럼 어드레스 신호에 의해 전원 전압(Vcc)을 제1 노드로 전송하는 제1 PMOS 트랜지스터와, 상기 제1 NOR 게이트로부터 수신된 신호에 의해 전원 전압(Vcc)을 상기 제1 노드로 전송하는 제2 PMOS 트랜지스터와, 상기 제1 노드와 접지 전압(Vss) 사이에 직렬접속되며 상기 제1 NOR 게이트의 출력 신호와 상기 어드레스 버퍼부로부터 수신된 신호에 의해 각각 동작이 제어되는 제1 및 제2 NMOS 트랜지스터와, 제2 제어신호에 의해 상기 제1 노드의 신호를 제2 노드로 전송하는 제1 클럭 인버터와, 상기 제2 노드의 신호를 수신하여 반전된 신호를 제3 노드로 출력하는 제2 인버터와, 상기 제2 제어신호에 의해 상기 제3 노드의 신호를 상기 제2 노드로 전송하는 제2 클럭 인버터와, 상기 제2 노드의 신호를 반전시켜 컬럼 리던던시 어드레스 신호를 출력하는 제3 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  33. 제 32 항에 있어서,
    상기 제1 제어신호는 상기 최상위 컬럼 어드레스신호를 수신하도록 제어하는 신호이며, 상기 제2 제어신호는 컬럼 동작시 상기 제1 노드에 전송된 상기 최상위컬럼 어드레스 신호를 상기 제2 노드로 전송하도록 제어하는 신호인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  34. 제 18 항에 있어서, 상기 컬럼 리던던시 프리디코더부는,
    상기 테스트 모드 제어부로 부터의 테스트 모드신호와 상기 컬럼 리던던시 어드레스 버퍼부로 부터의 최상위 컬럼 리던던시 어드레스신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제1 NAND 게이트와, 상기 제1 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제1 인버터와, 상기 컬럼 어드레스 버퍼부로 부터의 컬럼 어드레스 정보신호를 수신하여 반전된 신호를 출력하는 제2 인버터와, 상기 제2 인버터로 부터의 신호와 상기 제1 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제2 NAND 게이트와, 상기 제2 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제3 인버터와, 상기 제3 인버터로부터 수신된 신호를 반전시켜 제1 컬럼 리던던시 프리 디코딩신호를 출력하는 제4 인버터와, 상기 제2 인버터로 부터의 신호를 수신하여 반전된 신호를 출력하는 제3 인버터와, 상기 제3 인버터로 부터의 신호와 상기 제1 인버터로 부터의 신호를 수신하여 NAND 논리 연산된 신호를 출력하는 제3 NAND 게이트와, 상기 제3 NAND 게이트로 부터의 신호를 수신하여 반전된 신호를 출력하는 제6 인버터와, 상기 제6 인버터로부터 수신된 신호를 반전시켜 제2 컬럼 리던던시 프리 디코딩신호를 출력하는 제7 인버터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
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