JPH09293394A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】リアルセルと冗長セルとの間の干渉試験を容易
に行うことができる半導体記憶装置を提供する。 【解決手段】メモリセルアレイ２８は複数のメモリセル
を有するリアルセルアレイ２８Ａと、不良のメモリセル
を代替するための複数の冗長セルを有する冗長セルアレ
イ２８Ｂとを備える。冗長アドレスバッファ１１１はア
ドレス信号ＡＲに加えて、冗長セルをアクセスするため
の冗長アドレス信号ＲＡＢを取り込む。アレイデコーダ
７１の第２の上位デコーダ７３は冗長アドレス信号ＲＡ
Ｂに基づいてリアルセルのアクセスを禁止する。冗長ア
ドレス判定回路７７は冗長アドレス信号ＲＡＢに基づい
て冗長セルをアクセスする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、より詳しくは欠陥のあるメモリセルを代替するため
の冗長メモリセルを備えた半導体記憶装置におけるメモ
リセル間の干渉試験に関する。

【０００２】近年の半導体技術の高密度化、高集積化に
伴い、半導体記憶装置も微細化、大容量化が進んでい
る。そのため、半導体記憶装置において通常のメモリセ
ル（以下、単にセルという）に欠陥が発生する確率は、
容量が大きい分だけ高くなり、この欠陥のあるセルを救
済するために、半導体記憶装置には多数のセルを備えた
セルアレイに隣接して複数の冗長メモリセル（以下、冗
長セルという）を備えた冗長セルアレイが設けられる。
このような半導体記憶装置の微細化に伴ってセル間の欠
陥が増加してきている。

【０００３】そのため、セル間の干渉試験を行うことに
よってセル間に欠陥を持つ半導体記憶装置を除去する必
要があり、冗長セルを含む全てのセルに関してセル間の
干渉試験を行う必要がある。

【０００４】加えて、従来のセル間の干渉試験では、不
良セルが存在する場合は、その不良セルに直接ディスタ
ーバンス（外乱）を与えることによりその不良セルを発
見できた。ところが、近年、論文において、ゲート酸化
膜等にピンホール状の欠陥が存在する場合には、ディス
ターブを与えているセル（加害ディスターブセル）のデ
ータは破壊されず、加害ディスターブセルに隣接する周
辺のセル（被害ディスターブセル）のデータが破壊され
るメカニズムが紹介されている。

【０００５】従って、セルアレイ上の不良セルを冗長セ
ルに置き換えた半導体記憶装置についてセル間の干渉試
験を行う際に、冗長セルがピンホール状の欠陥を含む加
害ディスターブセルである場合は、通常の試験パターン
のアルゴリズムでは該加害ディスターブセルに隣接する
冗長セルへの影響はチェックすることはできない。

【０００６】

【従来の技術】図１４は従来の半導体記憶装置としての
ＤＲＡＭ(dynamic random access memory)１０を示す。
ＤＲＡＭ１０は多数のセルを有するメモリセルアレイ２
８を備えている。メモリセルアレイ２８は多数の通常セ
ルよりなるリアルセルアレイ２８Ａと、リアルセルアレ
イ２８Ａに隣接して設けられかつセルアレイ２８におけ
る不良セルを代替するための冗長セルよりなる冗長セル
アレイ２８Ｂとからなる。リアルセルアレイ２８Ａは複
数本（この例では２５６本）のワード線を備え、冗長セ
ルアレイ２８Ｂは複数本（この例では４本）の冗長ワー
ド線を備えている。

【０００７】リアルセルアレイ２８Ａから延びる複数の
ワード線はワードドライバ２０を介してメインデコーダ
１９に接続され、冗長セルアレイ２８Ｂから延びる複数
の冗長ワード線は冗長ワードドライバ２３を介して冗長
デコーダ２２に接続されている。

【０００８】メモリセルアレイ２８から延びる複数のビ
ット線にはメモリセルアレイ２８（リアルセルアレイ２
８Ａ又は冗長セルアレイ２８Ｂから読み出されたデータ
を増幅するためのセンスアンプ２４が接続されている。
ビット線はコラムゲート２５を介してデータバス線ＤＢ
に接続されている。コラムゲート２５はコラムデコーダ
１４に接続されている。データバス線ＤＢには入出力回
路２７が接続されている。データバス線ＤＢにはメモリ
セルアレイ２８にデータを書き込むためのライトアンプ
２６が接続されている。ライトアンプ２６には入出力回
路２７を介して書き込みのためのデータが入力される。

【０００９】ロウアドレスバッファ１１はＬレベルのロ
ウアドレスストローブ信号ＲＡＳバーに基づいて、外部
から供給される８ビットの信号ＡＲ０〜ＡＲ７（ＡＲ
０：最下位ビット：ＡＲ７：最上位ビット）よりなるロ
ウアドレス信号ＡＲを入力し、入力したロウアドレス信
号ＡＲをアドレスプリデコーダ１３に出力する。

【００１０】アドレスプリデコーダ１３はロウアドレス
信号ＡＲを入力して同信号ＡＲを信号ＰＤ０〜ＰＤ１５
からなるプリデコード信号ＰＤにプリデコードする。す
なわち、プリデコーダ１３はビット信号ＡＲ０〜ＡＲ７
を２ビットずつの４つの組み合わせ（ＡＲ０，ＡＲ
１）、（ＡＲ２，ＡＲ３）、（ＡＲ４，ＡＲ５）、（Ａ
Ｒ６，ＡＲ７）にする。プリデコーダ１３はビット信号
ＡＲ０，ＡＲ１に基づいて信号ＰＤ０〜ＰＤ３を生成
し、ビット信号ＡＲ２，ＡＲ３に基づいて信号ＰＤ４〜
ＰＤ７を生成し、ビット信号ＡＲ４，ＡＲ５に基づいて
信号ＰＤ８〜ＰＤ１１を生成し、さらにビット信号ＡＲ
６，ＡＲ７に基づいて信号ＰＤ１２〜ＰＤ１５を生成す
る。各信号の組み合わせＰＤ０〜ＰＤ３、ＰＤ４〜ＰＤ
７、ＰＤ８〜ＰＤ１１、ＰＤ１２〜ＰＤ１５において、
いずれか１つの信号のみがＨレベルになり、それ以外の
信号はＬレベルになる。

【００１１】アレイデコーダ１５は、第１及び第２の上
位デコーダ１６，１７と、下位デコーダ１８とを備え
る。第１の上位デコーダ１６はプリデコード信号ＰＤの
８つの信号ＰＤ８〜ＰＤ１５を入力してデコード信号Ｍ
Ｄ８〜ＭＤ１５として出力する。

【００１２】第２の上位デコーダ１７はプリデコード信
号ＰＤの４つの信号ＰＤ４〜ＰＤ７を入力するととも
に、ＤＲＡＭ１０の外部から供給された強制冗長信号Ｒ
ＲＴを入力している。強制冗長信号ＲＲＴがＨレベルで
ある場合、第２の上位デコーダ１７は信号ＰＤ４〜ＰＤ
７の電圧レベルを持つデコード信号ＭＤ４〜ＭＤ７を出
力する。また、強制冗長信号ＲＲＴがＬレベルである場
合、第２の上位デコーダ１７は信号ＰＤ４〜ＰＤ７の電
圧レベルには無関係にＬレベルのデコーダ信号ＭＤ４〜
ＭＤ７を出力する。

【００１３】下位デコーダ１８はプリデコード信号ＰＤ
の４つの信号ＰＤ０〜ＰＤ３の電圧レベルを持つデコー
ド信号ＭＤ０〜ＭＤ３を出力する。従って、デコード信
号ＭＤ０〜ＭＤ３のうち、いずれか１つの信号のみがＨ
レベルになり、それ以外の信号はＬレベルになる。メイ
ンデコーダ１９はデコード信号ＭＤ４〜ＭＤ１５を６４
個の選択信号ＳＬ０〜ＳＬ６３にデコードする。選択信
号ＳＬ０〜ＳＬ６３のうち、いずれか１つの信号のみが
Ｈレベルになり、それ以外の信号はＬレベルになる。

【００１４】ワードドライバ２０はデコード信号ＭＤ０
〜ＭＤ３の任意の１つと選択信号ＳＬ０〜ＳＬ６３の任
意の１つとに基づいて２５６個の駆動信号ＷＤ０〜ＷＤ
２５５を出力する。駆動信号ＷＤ０〜ＷＤ２５５のいず
れか１つがＨレベルになり、このＨレベルの駆動信号に
基づいてリアルセルアレイ２８Ａの１つのワード線が選
択される。

【００１５】冗長アドレス判定回路２１は図１５に示す
ように、プリデコード信号ＰＤの信号ＰＤ０〜ＰＤ１５
を入力するとともに、ロウアドレスストローブ信号ＲＡ
Ｓバーを入力している。

【００１６】ＮＯＲ回路３１は信号ＰＤ０，ＰＤ１に基
づく信号Ｓ３１を出力する。信号ＰＤ０，ＰＤ１が共に
Ｌレベルのときにのみ信号Ｓ３１はＨレベルになり、そ
れ以外の場合には信号Ｓ３１はＬレベルになる。ＮＯＲ
回路３２は信号ＰＤ２，ＰＤ３に基づく信号Ｓ３２を出
力する。信号ＰＤ２，ＰＤ３が共にＬレベルのときにの
み信号Ｓ３２はＨレベルになり、それ以外の場合には信
号Ｓ３２はＬレベルになる。

【００１７】ＮＡＮＤ回路３３はＮＯＲ回路３１，３２
の出力信号Ｓ３１，Ｓ３２に基づく信号Ｓ３３を出力す
る。出力信号Ｓ３１，Ｓ３２が共にＨレベルのときにの
み出力信号Ｓ３３はＬレベルになり、それ以外の場合に
は出力信号Ｓ３３はＨレベルになる。すなわち、ロウア
ドレスバッファ１１にロウアドレス信号ＡＲが入力され
ておらず４個の信号ＰＤ０〜ＰＤ３がＬレベルである
と、出力信号Ｓ３３はＬレベルになる。また、ロウアド
レスバッファ１１にロウアドレス信号ＡＲが入力される
と信号ＰＤ０〜ＰＤ３のうちの一つがＨレベルになるた
め、出力信号Ｓ３３はＨレベルになる。

【００１８】ＮＡＮＤ回路３６はインバータ３４を介し
て信号Ｓ３３の反転信号を入力するとともに、ロウアド
レスストローブ信号ＲＡＳバーを入力し、両信号Ｓ３
３，ＲＡＳバーに基づく信号Ｓ３６を出力する。従っ
て、信号Ｓ３３がＬレベルであり、ＲＡＳバーがＨレベ
ルであるときにのみ出力信号Ｓ３６はＬレベルになり、
それ以外の場合には出力信号Ｓ３６はＨレベルになる。

【００１９】ｐＭＯＳトランジスタ３７，３８は電源Ｖ
_CCとヒューズ回路４１との間において並列に接続されて
いる。ｐＭＯＳトランジスタ３７のゲートにはＮＡＮＤ
回路３６の出力信号Ｓ３６が入力されている。従って、
ｐＭＯＳトランジスタ３７は出力信号Ｓ３６がＬレベル
である期間のみオンし、電源Ｖ_CCの電圧レベルを持つ信
号Ｓ５３をヒューズ回路４１に供給する。ｐＭＯＳトラ
ンジスタ３８のゲートにはインバータ３９を介して信号
Ｓ５３を反転した信号が入力されている。従って、信号
Ｓ５３がＨレベル（電源Ｖ_CCの電圧レベル）であると、
ｐＭＯＳトランジスタ３８はオンして信号Ｓ５３をＨレ
ベルに保持する。

【００２０】ヒューズ回路４１はプリデコード信号ＰＤ
の信号ＰＤ４〜ＰＤ１５にそれぞれ対応した複数のヒュ
ーズを備えており、複数のヒューズのうち、所定のヒュ
ーズを切断することにより冗長アドレスが設定される。
ヒューズの切断前においてヒューズ回路４１は信号ＰＤ
４〜ＰＤ１５に基づいて導通して信号Ｓ５３をｎＭＯＳ
トランジスタ４２に供給する。

【００２１】また、ヒューズの切断による冗長アドレス
の設定後において、信号ＰＤ４〜ＰＤ１５の指示するア
ドレスが冗長アドレスと不一致であると、ヒューズ回路
４１は導通して信号Ｓ５３をｎＭＯＳトランジスタ４２
に供給する。信号ＰＤ４〜ＰＤ１５の指示するアドレス
が冗長アドレスと一致していると、ヒューズ回路４１は
導通せず、ｎＭＯＳトランジスタ４２への信号Ｓ５３の
供給を遮断する。

【００２２】ｎＭＯＳトランジスタ４２のゲートには強
制冗長信号ＲＲＴが入力されている。強制冗長信号ＲＲ
ＴがＨレベルであるとｎＭＯＳトランジスタ４２はオン
し、ヒューズ回路４１をグランドＧＮＤに接続する。こ
のとき、ヒューズ回路４１が導通していると、信号Ｓ５
３の電圧レベルはグランドＧＮＤの電圧レベルとなる。
また、強制冗長信号ＲＲＴがＬレベルであるとｎＭＯＳ
トランジスタ４２はオフし、ヒューズ回路４１をグラン
ドＧＮＤから切り離す。そのため、ヒューズ回路４１の
導通・非導通に関わらず信号Ｓ５３の電圧レベルはＨレ
ベルに保持される。

【００２３】冗長デコーダ２２は信号Ｓ３３，Ｓ５３を
選択信号ＲＤにデコードする。冗長デコーダ２２におい
て、ｐＭＯＳトランジスタ５１及びｎＭＯＳトランジス
タ５２，５３は電源Ｖ_CCとグランドＧＮＤとの間に直列
に接続されている。ｐＭＯＳトランジスタ５１のドレイ
ンには低抵抗５４を介してインバータ５６が接続されて
いる。電源Ｖ_CCとインバータ５６の入力端子との間には
ｐＭＯＳトランジスタ５５が接続されている。ｐＭＯＳ
トランジスタ５５のゲートはグランドＧＮＤに接続され
ており、ｐＭＯＳトランジスタ５５は常時オンしてい
る。

【００２４】ｐＭＯＳ及びｎＭＯＳトランジスタ５１，
５２のゲートには信号Ｓ３３が入力され、ｎＭＯＳトラ
ンジスタ５３のゲートには信号Ｓ５３が入力されてい
る。従って、信号Ｓ３３，Ｓ５３が共にＨレベルのとき
にのみ、ｎＭＯＳトランジスタ５２，５３がオンしてイ
ンバータ５６の入力がＬレベルになって選択信号ＲＤが
Ｈレベルになり、それ以外の場合にはｎＭＯＳトランジ
スタ５２，５３のいずれかがオフしてインバータ５６の
入力がＨレベルになり、選択信号ＲＤがＬレベルにな
る。

【００２５】冗長ワードドライバ２３はデコード信号Ｍ
Ｄ０〜ＭＤ３の任意の１つと選択信号ＲＤとに基づく４
個の駆動信号ＲＷＤ０〜ＲＷＤ３を出力する。選択信号
ＲＤがＬレベルである場合、冗長ワードドライバ２３は
デコード信号ＭＤ０〜ＭＤ３の電圧レベルには無関係に
Ｌレベルの駆動信号ＲＷＤ０〜ＲＷＤ３を出力する。選
択信号ＲＤがＨレベルである場合、冗長ワードドライバ
２３はデコード信号ＭＤ０〜ＭＤ３の電圧レベルを持つ
駆動信号ＲＷＤ０〜ＲＷＤ３を出力する。従って、駆動
信号ＲＷＤ０〜ＲＷＤ３のいずれか１つがＨレベルにな
り、このＨレベルの駆動信号に基づいて冗長セルアレイ
２８Ｂの１つの冗長ワード線が選択される。

【００２６】コラムアドレスバッファ１２はコラムアド
レスストローブ信号ＣＡＳバーに基づいて、外部から供
給されるコラムアドレス信号ＡＣを入力し、入力したコ
ラムアドレス信号ＡＣをコラムデコーダ１４に出力す
る。コラムデコーダ１４はコラムアドレス信号ＡＣをコ
ラム選択信号ＣＬにデコードし、コラムゲート２５に出
力する。コラム選択信号ＣＬが入力されたコラムゲート
２５に対応するビット線対が入出力回路２７に接続さ
れ、センスアンプ２４によって増幅されたデータが入出
力回路２７を介して出力される。

【００２７】上記のように構成されたＤＲＡＭ１０にお
いて、冗長アドレス判定回路２１のヒューズ切断前の一
次試験としてセル間の干渉試験が行われる。ＤＲＡＭ１
０の外部からＬレベルの強制冗長信号ＲＲＴが供給され
ると、ｎＭＯＳトランジスタ４２はオフし、ヒューズ回
路４１はグランドＧＮＤから切り離される。このとき、
ロウアドレスストローブ信号ＲＡＳバーがＨレベルであ
ると、ロウアドレスバッファ１１にロウアドレス信号Ａ
Ｒは入力されず、プリデコード信号ＰＤのすべての信号
ＰＤ０〜ＰＤ１５はＬレベルになる。そのため、出力信
号Ｓ３３はＬレベルになり出力信号Ｓ３６はＬレベルに
なってｐＭＯＳトランジスタ３７がオンし電源Ｖ_CCの電
圧レベルを持つ信号Ｓ５３が出力される。信号Ｓ５３が
Ｈレベルになると、ｐＭＯＳトランジスタ３８がオン
し、信号Ｓ５３はＨレベルに保持される。

【００２８】次に、ロウアドレスストローブ信号ＲＡＳ
バーがＬレベルになってロウアドレスバッファ１１にロ
ウアドレス信号ＡＲが入力されると、信号ＰＤ０〜ＰＤ
３のいずれか１つがＨレベルになり、出力信号Ｓ３３は
Ｈレベルになる。このとき、信号の組み合わせＰＤ４〜
ＰＤ７、ＰＤ８〜ＰＤ１３、ＰＤ１２〜ＰＤ１５におい
て、それぞれいずれか１つの信号がＨレベルになるた
め、ヒューズ回路４１は導通するが、ｎＭＯＳトランジ
スタ４２がオフしているため、信号Ｓ５３はＨレベルに
保持される。従って、冗長デコーダ２２のｎＭＯＳトラ
ンジスタ５２，５３がオンし、冗長デコーダ２２からは
Ｈレベルの選択信号ＲＤが出力される。デコード信号Ｍ
Ｄ０〜ＭＤ３のいずれか１つがＨレベルであるため、信
号ＭＤ０〜ＭＤ３に対応する駆動信号ＲＷＤ０〜ＲＷＤ
３はＨレベルの選択信号ＲＤに基づいてＨレベルにな
る。このＨレベルの駆動信号に基づいて冗長セルアレイ
２８Ｂの１つの冗長ワード線が選択され、その冗長ワー
ド線に接続されている複数の冗長セルが選択される。

【００２９】このとき、Ｌレベルの強制冗長信号ＲＲＴ
に基づいてデコード信号ＭＤ４〜ＭＤ７はＬレベルにな
り、メインデコーダ１９のすべての選択信号ＳＬ０〜Ｓ
Ｌ６３はＬレベルになる。すべての選択信号ＳＬ０〜Ｓ
Ｌ６３がＬレベルであるため、すべての駆動信号ＷＤ０
〜ＷＤ２５５はＬレベルになり、リアルセルアレイ２８
Ａのワード線は選択されない。

【００３０】Ｌレベルのコラムアドレスストローブ信号
ＣＡＳバーに基づいてコラムアドレスバッファ１２にロ
ウアドレス信号ＡＣが入力され、コラムアドレス信号Ａ
Ｃはコラムデコーダ１４によってコラム選択信号ＣＬに
デコードされる。このコラム選択信号ＣＬに基づいてコ
ラムゲート２５が動作して所定のビット線が入出力回路
２７に接続される。そして、選択された冗長ワード線及
びビット線に接続されている冗長セルに対するデータの
書き込み又は該冗長セルからのデータの読み出しが行わ
れる。

【００３１】強制冗長信号ＲＲＴがＬレベルの状態でロ
ウアドレス信号ＡＲが順次インクリメントされると、前
記と同様にして冗長セルアレイ２８Ｂの異なる冗長ワー
ド線が順次選択され、選択された冗長ワード線及びビッ
ト線に接続されている冗長セルに対するデータの書き込
み又は該冗長セルからのデータの読み出しが行われる。

【００３２】また、Ｈレベルの強制冗長信号ＲＲＴが供
給されると、ＤＲＡＭ１０は通常の書き込み又は読み出
しが可能となる。Ｈレベルの強制冗長信号ＲＲＴに基づ
いてｎＭＯＳトランジスタ４２はオンし、ヒューズ回路
４１はグランドＧＮＤに接続される。ロウアドレススト
ローブ信号ＲＡＳバーがＨレベルであってアドレス信号
ＡＲが入力されずプリデコード信号ＰＤのすべての信号
ＰＤ０〜ＰＤ１５がＬレベルであると、出力信号Ｓ３３
はＬレベルになり出力信号Ｓ３６はＬレベルになってｐ
ＭＯＳトランジスタ３７がオンし電源Ｖ_CCの電圧レベル
を持つ信号Ｓ５３が出力される。

【００３３】次に、ロウアドレスストローブ信号ＲＡＳ
バーがＬレベルになってロウアドレス信号ＡＲが入力さ
れて信号ＰＤ０〜ＰＤ３のいずれか１つがＨレベルにな
ると、出力信号Ｓ３３はＨレベルになる。このとき、信
号の組み合わせＰＤ４〜ＰＤ７、ＰＤ８〜ＰＤ１３、Ｐ
Ｄ１２〜ＰＤ１５において、それぞれいずれか１つの信
号がＨレベルになるため、ヒューズ回路４１は導通す
る。このとき、ｎＭＯＳトランジスタ４２はオンしてい
るため、信号Ｓ５３はＬレベル（グランドＧＮＤの電圧
レベル）になり、冗長デコーダ２２のｎＭＯＳトランジ
スタ５３はオフし、冗長デコーダ２２から出力される選
択信号ＲＤはＬレベルになる。選択信号ＲＤがＬレベル
であるため、すべての駆動信号ＲＷＤ０〜ＲＷＤ３はＬ
レベルになり、冗長セルアレイ２８Ｂの冗長ワード線は
選択されない。

【００３４】このとき、Ｈレベルの強制冗長信号ＲＲＴ
に基づいて信号ＰＤ４〜ＰＤ７の電圧レベルを持つデコ
ード信号ＭＤ４〜ＭＤ７が出力され、デコード信号ＭＤ
４〜ＭＤ１５が６４個の選択信号ＳＬ０〜ＳＬ６３にデ
コードされる。従って、選択信号ＳＬ０〜ＳＬ６３のう
ち、いずれか１つの信号がＨレベルになる。デコード信
号ＭＤ０〜ＭＤ３のいずれか１つがＨレベルであり、選
択信号ＳＬ０〜ＳＬ６３のいずれか１つがＨレベルであ
るため、駆動信号ＷＤ０〜ＷＤ２５５のいずれか１つが
Ｈレベルになる。このＨレベルの駆動信号に基づいてリ
アルセルアレイ２８Ａの１つのワード線が選択され、そ
のワード線に接続されている複数のリアルセルが選択さ
れる。

【００３５】Ｌレベルのコラムアドレスストローブ信号
ＣＡＳバーに基づいてコラムアドレスバッファ１２に入
力されたロウアドレス信号ＡＣがコラムデコーダ１４に
よってコラム選択信号ＣＬにデコードされる。このコラ
ム選択信号ＣＬに基づいてコラムゲート２５が動作して
所定のビット線が入出力回路２７に接続される。そし
て、選択されたワード線及びビット線に接続されている
リアルセルに対するデータの書き込み又は該リアルセル
からのデータの読み出しが行われる。

【００３６】強制冗長信号ＲＲＴがＨレベルの状態でロ
ウアドレス信号ＡＲが順次インクリメントされると、前
記と同様にしてリアルセルアレイ２８Ａの異なるワード
線が順次選択され、選択されたワード線及びビット線に
接続されているリアルセルに対するデータの書き込み又
は該リアルセルからのデータの読み出しが行われる。

【００３７】また、図１６は従来の別のＤＲＡＭ６０を
示す。なお、重複説明を避けるため、図１４において説
明したものと同じ要素については、同じ参照番号が付さ
れている。このＤＲＡＭ６０はリアルセルアレイ２８Ａ
における不良セルを冗長セルアレイ２８Ｂにおける冗長
セルに置き換えたものであり、冗長アドレス判定回路６
１におけるヒューズ回路の所定のヒューズを切断して冗
長アドレスを設定するとともに、冗長アドレスに対応す
るワードドライバはデコード信号ＭＤ０〜ＭＤ３及び選
択信号ＳＬ０〜ＳＬ６３のレベルには無関係に常にＬレ
ベルの駆動信号を出力するように設定されている。

【００３８】冗長アドレス判定回路６１は、アドレスプ
リデコーダ１３から出力されるプリデコード信号ＰＤの
うち、信号ＰＤ４〜ＰＤ１５を入力し、信号ＰＤ４〜Ｐ
Ｄ１５の指示するアドレスが冗長アドレスと不一致であ
る場合にはＬレベルの信号ＡＳを出力し、アドレスが冗
長アドレスと一致している場合にはＨレベルの信号ＡＳ
を出力する。

【００３９】冗長デコーダ６２は信号ＡＳの電圧レベル
を持つ選択信号ＲＤを冗長ワードドライバ２３に出力す
る。従って、図１７に示すように、リアルセルアレイ２
８Ａ上の冗長されるべき不良セル（×で示す）が接続さ
れたワード線ＷＬは、冗長セルアレイ２８Ｂ上の冗長セ
ル（○で示す）が接続された冗長ワード線ＲＷＬに置き
換えられる。

【００４０】

【発明が解決しようとする課題】しかしながら、図１４
に示すＤＲＡＭ１０において、強制冗長信号ＲＲＴは外
部から供給される制御信号であり、アドレス信号のよう
に順次切り換えられるものではない。そして、強制冗長
信号ＲＲＴがＬレベルに保持された状態で冗長セルのア
ドレスがリアルセルの一部に割り当てられる。従って、
強制冗長信号ＲＲＴがＬレベルに保持されると冗長セル
の試験のみが行われ、強制冗長信号ＲＲＴがＨレベルに
保持されるとリアルセルの試験のみが行われ、リアルセ
ルと冗長セルとの間の干渉試験を行うことができない。

【００４１】また、図１６に示すＤＲＡＭ６０におい
て、冗長ヒューズ切断後のセル間の干渉試験は、図１８
に示すようにリアルセルアレイ２８Ａにおけるワード線
ＷＬ０上の加害ディスターブセルＣ０を選択してディス
ターブを与えた後、セルＣ０に隣接する周辺の被害ディ
スターブセルＣ１を選択してそのセルＣ１に書き込んで
おいたデータが破壊されていないかをリードするという
試験パターンに基づいて行われる。

【００４２】しかしながら、図１８において、セルＣ０
が冗長されるべき不良セルであるとすると、セルＣ０を
選択するためのアドレス信号に基づいて冗長ワード線Ｒ
ＷＬ０上の冗長セルＲＣ０が加害ディスターブとして選
択される。そのため、冗長セルＲＣ０とセルＣ１の物理
的な距離が離れてしまい、セルＣ１は冗長セルＲＣ０に
よって影響を受ける被害ディスターブセルにはなりえな
い。代わりに冗長セルＲＣ０に隣接する周辺の冗長セル
ＲＣ１が冗長セルＲＣ０に関する新被害ディスターブセ
ルとなる。

【００４３】しかし、冗長セルＲＣ０のアドレスはリア
ルセルアレイ２８Ａにおける不良セルが接続されたワー
ド線のアドレスに依存しており、固定されていない。従
って、新被害ディスターブセルＲＣ１をチェックするた
めの試験パターンを決定することはできず、新被害ディ
スターブセルＲＣ１が不良となることを発見することは
できない。

【００４４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、リアルセルと冗長セル
との間の干渉試験を容易に行うことができる半導体記憶
装置を提供することにある。

【００４５】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、複数のメモリセルを有するリア
ルセルアレイと、リアルセルアレイにおける不良のメモ
リセルを代替するための複数の冗長セルを有する冗長セ
ルアレイとを備えた半導体記憶装置において、試験時に
おいて、リアルセルアレイにおけるすべてのリアルセル
及び冗長セルアレイにおけるすべての冗長セルを同一の
アドレス空間においてアクセスするためのアクセス制御
手段を設けた。

【００４６】請求項２の発明は、アクセス制御手段を、
リアルセルをアクセスするためのアドレス信号に加え
て、冗長セルをアクセスするための冗長アドレス信号を
取り込む冗長アドレスバッファと、冗長アドレス信号に
基づいてアドレス信号に基づくリアルセルのアクセスを
禁止するための禁止手段と、冗長アドレス信号に基づい
て冗長セルをアクセスするためのアクセス手段とを備え
るものとした。

【００４７】請求項３の発明は、アドレス信号の上位に
冗長セルをアクセスするための冗長アドレス信号を付加
することにより、冗長セルのアドレスをリアルセルのア
ドレスの上位に設定した。

【００４８】請求項４の発明は、複数のメモリセルを有
するリアルセルアレイと、リアルセルアレイにおける不
良のメモリセルを代替した複数の冗長セルを有する冗長
セルアレイとを備えた半導体記憶装置において、試験時
において、リアルセルアレイにおける不良セル以外のリ
アルセル及び冗長セルアレイにおけるすべての冗長セル
を同一のアドレス空間においてアクセスするためのアク
セス制御手段を設けた。

【００４９】請求項５の発明は、アクセス制御手段を、
通常動作時及び試験時において、冗長セルアレイにおけ
る冗長ワード線の選択を制御するための制御回路と、試
験時において冗長セルアレイ及びリアルセルアレイが同
一のアドレス空間においてアクセスされるようにデコー
ド信号を変換するデコード変換回路とを備えるものとし
た。

【００５０】（作用）請求項１の発明では、冗長前の試
験時において、リアルセルアレイにおけるすべてのリア
ルセル及び冗長セルアレイにおけるすべての冗長セルを
同一のアドレス空間においてアクセスされるため、リア
ルセルと冗長セルとの間の干渉試験を容易に行うことが
可能になる。

【００５１】請求項２の発明では、冗長セルをアクセス
するための冗長アドレス信号に基づいてリアルセルのア
クセスが禁止され、冗長アドレス信号に基づいてアクセ
ス手段によって冗長セルがアクセスされる。

【００５２】請求項３の発明では、リアルセルアレイの
すべてのリアルセルがアクセスされた後、冗長セルアレ
イの冗長セルがアクセスされる。請求項４の発明では、
冗長後の試験時において、リアルセルアレイにおける不
良セル以外のリアルセル及び冗長セルアレイにおけるす
べての冗長セルを同一のアドレス空間においてアクセス
されるため、リアルセルと冗長セルとの間の干渉試験を
容易に行うことが可能になる。

【００５３】請求項５の発明では、通常動作時及び試験
時において、制御回路によって冗長セルアレイにおける
冗長ワード線の選択が制御され、試験時において冗長セ
ルアレイ及びリアルセルアレイが同一のアドレス空間に
おいてアクセスされるようにデコード信号がデコード変
換回路によって変換される。

【００５４】

【発明の実施の形態】

［第１の実施の形態］以下、本発明を具体化した第１の
実施の形態の半導体記憶装置を図１〜図８に従って説明
する。なお、重複説明を避けるため、図１４において説
明したものと同じ要素については、同じ参照番号が付さ
れている。また、従来のＤＲＡＭ１０との相違点を中心
に説明する。

【００５５】図１は本形態における半導体記憶装置とし
てのＤＲＡＭ７０を示す。ＤＲＡＭ７０はロウアドレス
バッファ１１、アドレスプリデコーダ１３、アレイデコ
ーダ７１、メインデコーダ７５、ワードドライバ７６、
冗長アドレスバッファ１１１、冗長アドレス判定回路７
７、冗長デコーダ７８、冗長ワードドライバ７９及びメ
モリセルアレイ２８を備えている。リアルセルアレイ２
８Ａは複数本（本形態では２５６本）のワード線を備
え、冗長セルアレイ２８Ｂは複数本（本形態では４本）
の冗長ワード線を備えている。また、ＤＲＡＭ７０は、
コラムアドレスバッファ１２、コラムデコーダ１４、セ
ンスアンプ２４、コラムゲート２５、ライトアンプ２６
及び入出力回路２７を備えている。

【００５６】本形態において、ロウアドレスバッファ１
１、アドレスプリデコーダ１３、アレイデコーダ７１、
メインデコーダ７５、ワードドライバ７６、冗長アドレ
スバッファ１１１、冗長アドレス判定回路７７、冗長デ
コーダ７８、冗長ワードドライバ７９はアクセス制御手
段を構成し、ＤＲＡＭ７０の試験時において、リアルセ
ルアレイ２８Ａにおけるすべてのリアルセル及び冗長セ
ルアレイ２８Ｂにおけるすべての冗長セルを同一のアド
レス空間においてアクセスする。

【００５７】冗長アドレスバッファ１１１は同ＤＲＡＭ
７０の試験時において、Ｌレベルのロウアドレスストロ
ーブ信号ＲＡＳバーに基づいて、外部から供給されかつ
冗長セルをアクセスするための冗長アドレス信号ＲＡＢ
を入力し、冗長アドレス信号ＲＡＢをヒューズ８０を介
してアレイデコーダ７１及び冗長アドレス判定回路７７
に出力する。また、冗長アドレスバッファ１１１は冗長
アドレス信号ＲＡＢの反転信号ＲＡＢバーをヒューズ８
１を介して冗長デコーダ７８に出力する。電源Ｖccとヒ
ューズ８０，８１との間にはそれぞれｐＭＯＳトランジ
スタ８２，８３が接続されている。ｐＭＯＳトランジス
タ８２，８３のゲートはグランドＧＮＤに接続されてお
り、ｐＭＯＳトランジスタ８２，８３は常時オンしてい
る。冗長アドレス信号ＲＡＢはアドレス信号ＡＲの最上
位ビットＡＲ７の上位の信号であり、アドレス空間を拡
張してリアルセルアレイ２８Ａと冗長セルアレイ２８Ｂ
とを連続して選択できるようにするための信号である。

【００５８】メモリセルアレイ２８のリアルセルアレイ
２８Ａから延びる複数のワード線はワードドライバ７６
を介してメインデコーダ７５に接続され、冗長セルアレ
イ２８Ｂから延びる複数の冗長ワード線は冗長ワードド
ライバ７９を介して冗長デコーダ７８に接続されてい
る。

【００５９】アレイデコーダ７１は、第１及び第２の上
位デコーダ７２，７３と、下位デコーダ７４とを備え
る。第１の上位デコーダ７２は図２に示すバッファ８５
を８個備えており、８個のバッファ８５はアドレスプリ
デコーダ１３から出力されるプリデコード信号ＰＤの８
つの信号ＰＤ８〜ＰＤ１５をそれぞれデコード信号ＭＤ
８〜ＭＤ１５として出力する。

【００６０】第２の上位デコーダ７３は図３に示すデコ
ーダ８６を４個備えている。デコーダ８６はＮＡＮＤ回
路８７とインバータ８８とを備える。各デコーダ８６の
ＮＡＮＤ回路８７はアドレスプリデコーダ１３から出力
されるプリデコード信号ＰＤの４つの信号ＰＤ４〜ＰＤ
７を入力するとともに、冗長アドレス信号ＲＡＢを入力
している。各インバータ８８は各ＮＡＮＤ回路８７の出
力信号を反転させることによりデコード信号ＭＤ４〜Ｍ
Ｄ７を出力する。従って、各信号ＰＤ４〜ＰＤ７及び冗
長アドレス信号ＲＡＢがＨレベルのときにのみ、各デコ
ード信号ＭＤ４〜ＭＤ７はＨレベルになる。また、冗長
アドレス信号ＲＡＢがＬレベルの場合には、デコード信
号ＰＤ４〜ＰＤ７のレベルには無関係にデコード信号Ｍ
Ｄ４〜ＭＤ７はＬレベルになる。すなわち、第２の上位
デコーダ７３は禁止手段を構成し、Ｌレベルの冗長アド
レス信号ＲＡＢに基づいてアドレス信号ＡＲに基づくリ
アルセルのアクセスを禁止する。

【００６１】下位デコーダ７４はアドレスプリデコーダ
１３から出力されるプリデコード信号ＰＤの４つの信号
ＰＤ０〜ＰＤ３をそれぞれデコード信号ＭＤ０〜ＭＤ３
として出力する。

【００６２】メインデコーダ７５は図４に示すデコーダ
９０を６４個備えており、前記デコード信号ＭＤ４〜Ｍ
Ｄ１５をデコードして６４個の選択信号ＳＬ０〜ＳＬ６
３を出力する。各デコーダ９０において、ｐＭＯＳトラ
ンジスタ９１及びｎＭＯＳトランジスタ９２〜９４は電
源Ｖ_CCとグランドＧＮＤとの間に直列に接続されてい
る。ｐＭＯＳトランジスタ９１のドレインには低抵抗９
５を介してインバータ９７が接続されている。電源Ｖ_CC
とインバータ９７の入力端子との間にはｐＭＯＳトラン
ジスタ９６が接続されている。ｐＭＯＳトランジスタ９
６のゲートはグランドＧＮＤに接続されており、ｐＭＯ
Ｓトランジスタ９６は常時オンしている。

【００６３】６４個のデコーダ９０において、ｐＭＯＳ
及びｎＭＯＳトランジスタ９１，９２のゲートには前記
デコード信号ＭＤ４〜ＭＤ７のいずれか１つが入力さ
れ、ｎＭＯＳトランジスタ９３のゲートにはデコード信
号ＭＤ８〜ＭＤ１１のいずれか１つが入力され、さら
に、ｎＭＯＳトランジスタ９４のゲートにはデコード信
号ＭＤ１２〜ＭＤ１５のいずれか１つが入力されてい
る。従って、各デコーダ９０において入力されている３
つのデコード信号が共にＨレベルのときにのみ、ｎＭＯ
Ｓトランジスタ９２〜９４がオンしてインバータ９７の
入力がＬレベルになり、選択信号ＳＬ０〜ＳＬ６３のい
ずれか１つがＨレベルになる。

【００６４】ワードドライバ７６は図５に示すドライバ
１００を２５６個備えており、前記デコード信号ＭＤ０
〜ＭＤ３及び選択信号ＳＬ０〜ＳＬ６３に基づいて２５
６個の駆動信号ＷＤ０〜ＷＤ２５５を出力する。すなわ
ち、各ドライバ１００において、ｐＭＯＳトランジスタ
１０１及びｎＭＯＳトランジスタ１０２，１０３は電源
Ｖ_PP（≧Ｖ_CC）とグランドＧＮＤとの間に直列に接続さ
れている。ｐＭＯＳトランジスタ１０５及びｎＭＯＳト
ランジスタ１０６，１０７は電源Ｖ_PPとグランドＧＮＤ
との間に直列に接続されている。ｐＭＯＳ及びｎＭＯＳ
トランジスタ１０５，１０７のゲートはヒューズ１０８
を介してｐＭＯＳトランジスタ１０１のドレインに接続
され、ｎＭＯＳトランジスタ１０６のゲートは電源Ｖ_CC
に接続されている。また、電源Ｖ_PPとｐＭＯＳトランジ
スタ１０５のゲートとの間にはｐＭＯＳトランジスタ１
０４が接続され、ｐＭＯＳトランジスタ１０４のゲート
はｐＭＯＳトランジスタ１０５のドレインに接続されて
いる。

【００６５】２５６個のドライバ１００において、ｐＭ
ＯＳ及びｎＭＯＳトランジスタ１０１，１０２のゲート
には前記デコード信号ＭＤ０〜ＭＤ３のいずれか１つが
入力され、ｎＭＯＳトランジスタ１０３のゲートには選
択信号ＳＬ０〜ＳＬ６３のいずれか１つが入力されてい
る。従って、各ドライバ１００において入力されている
２つの信号が共にＨレベルのときにのみ、ｎＭＯＳトラ
ンジスタ１０２，１０３がオンしてｐＭＯＳトランジス
タ１０５がオンし、駆動信号ＷＤ０〜ＷＤ２５５のいず
れか１つがＨレベルになる。このＨレベルの駆動信号に
基づいてリアルセルアレイ２８Ａの１つのワード線が選
択される。

【００６６】図６に示すように、冗長アドレス判定回路
７７は、ゲートに冗長アドレス信号ＲＡＢを入力するｎ
ＭＯＳトランジスタ１２０を介してヒューズ回路４１を
グランドＧＮＤに接続している点において前記冗長アド
レス判定回路２１と異なり、その他の構成は冗長アドレ
ス判定回路２１と同様である。従って、冗長アドレス信
号ＲＡＢがＨレベルであるとｎＭＯＳトランジスタ１２
０はオンし、ヒューズ回路４１をグランドＧＮＤに接続
する。このとき、ヒューズ回路４１が導通していると、
信号Ｓ８３の電圧レベルはグランドＧＮＤの電圧レベル
となる。また、冗長アドレス信号ＲＡＢがＬレベルであ
るとｎＭＯＳトランジスタ１２０はオフし、ヒューズ回
路４１をグランドＧＮＤから切り離す。そのため、ヒュ
ーズ回路４１の導通・非導通に関わらず信号Ｓ８３の電
圧レベルはＨレベルに保持される。

【００６７】図６に示すように、冗長デコーダ７８は、
ゲートに冗長アドレス信号ＲＡＢバーを入力するｎＭＯ
Ｓトランジスタ１２１を、前記ｎＭＯＳトランジスタ５
３とグランドＧＮＤとの間に接続した点において前記冗
長デコーダ２２と異なり、その他の構成は冗長デコーダ
２２と同様である。従って、信号Ｓ３３，Ｓ５３及び冗
長アドレス信号ＲＡＢバーのすべてがＨレベルのときに
のみ、ｎＭＯＳトランジスタ５２，５３，１２１がオン
してインバータ５６の入力がＬレベルになって選択信号
ＲＤがＨレベルになり、それ以外の場合にはｎＭＯＳト
ランジスタ５２，５３，１２１のいずれかがオフしてイ
ンバータ５６の入力がＨレベルになり、選択信号ＲＤが
Ｌレベルになる。

【００６８】冗長ワードドライバ２３は図７に示すドラ
イバ１１０を４個備えており、前記デコード信号ＭＤ０
〜ＭＤ３及び選択信号ＲＤに基づいて４個の駆動信号Ｒ
ＷＤ０〜ＲＷＤ３を出力する。すなわち、各ドライバ１
１０において、ｐＭＯＳトランジスタ１１１及びｎＭＯ
Ｓトランジスタ１１２，１１３は電源Ｖ_PP（≧Ｖ_CC）と
グランドＧＮＤとの間に直列に接続されている。ｐＭＯ
Ｓトランジスタ１１５及びｎＭＯＳトランジスタ１１
６，１１７は電源Ｖ_PPとグランドＧＮＤとの間に直列に
接続されている。ｐＭＯＳ及びｎＭＯＳトランジスタ１
１５，１１７のゲートはｐＭＯＳトランジスタ１１１の
ドレインに接続され、ｎＭＯＳトランジスタ１１６のゲ
ートは電源Ｖ_CCに接続されている。また、電源Ｖ_PPとｐ
ＭＯＳトランジスタ１１５のゲートとの間にはｐＭＯＳ
トランジスタ１１４が接続され、ｐＭＯＳトランジスタ
１１４のゲートはｐＭＯＳトランジスタ１１５のドレイ
ンに接続されている。

【００６９】４個のドライバ１１０において、ｐＭＯＳ
及びｎＭＯＳトランジスタ１１１，１１２のゲートには
前記デコード信号ＭＤ０〜ＭＤ３のいずれか１つが入力
され、ｎＭＯＳトランジスタ１１３のゲートには選択信
号ＲＤが入力されている。従って、各ドライバ１１０に
おいて入力されている２つの信号が共にＨレベルのとき
にのみ、ｎＭＯＳトランジスタ１１２，１１３がオンし
てｐＭＯＳトランジスタ１１５がオンし、駆動信号ＲＷ
Ｄ０〜ＲＷＤ３のいずれか１つがＨレベルになる。この
Ｈレベルの駆動信号に基づいて冗長セルアレイ２８Ｂの
１つの冗長ワード線が選択される。

【００７０】本形態において、冗長アドレス判定回路７
７、冗長デコーダ７８及び冗長ワードドライバ７９によ
ってアクセス手段が構成され、Ｌレベルの冗長アドレス
信号ＲＡＢに基づいて冗長セルアレイ２８Ｂの冗長セル
をアクセスする。

【００７１】上記のように構成されたＤＲＡＭ７０の作
用を説明する。まず、冗長アドレス判定回路７７のヒュ
ーズ切断前の一次試験としてのセル間の干渉試験を図８
に従って説明する。いま、ロウアドレスストローブ信号
ＲＡＳバーがＨレベルであると、ロウアドレスバッファ
１１にロウアドレス信号ＡＲは入力されず、冗長アドレ
スバッファ１１１に冗長アドレス信号ＲＡＢは入力され
ない。すると、プリデコード信号ＰＤのすべての信号Ｐ
Ｄ０〜ＰＤ１５はＬレベルになり、冗長アドレス信号Ｒ
ＡＢ，ＲＡＢバーはＨレベルになる。そのため、出力信
号Ｓ３３はＬレベルになり出力信号Ｓ３６はＬレベルに
なってｐＭＯＳトランジスタ３７がオンし電源Ｖ_CCの電
圧レベルを持つ信号Ｓ５３が出力される。信号Ｓ５３が
Ｈレベルになると、ｐＭＯＳトランジスタ３８がオン
し、信号Ｓ５３はＨレベルに保持される。また、Ｈレベ
ルの冗長アドレス信号ＲＡＢに基づいてｎＭＯＳトラン
ジスタ１２０はオンし、ヒューズ回路４１はグランドＧ
ＮＤに接続される。

【００７２】次にロウアドレスストローブ信号ＲＡＳバ
ーがＬレベルになってロウアドレスバッファ１１にロウ
アドレス信号ＡＲが入力されるとともに、冗長アドレス
バッファ１１１に冗長アドレス信号ＲＡＢが入力され
る。すると、信号ＰＤ０〜ＰＤ３のいずれか１つがＨレ
ベルになり、出力信号Ｓ３３はＨレベルになる。このと
き、冗長アドレス信号ＲＡＢがＨレベルであると、ｎＭ
ＯＳトランジスタ１２０はオンしてヒューズ回路４１は
グランドＧＮＤに接続されたままとなる。また、冗長ア
ドレス信号ＲＡＢバーはＬレベルになり、ｎＭＯＳトラ
ンジスタ１２１はオフして冗長デコーダ７８の選択信号
ＲＤはＬレベルになる。選択信号ＲＤがＬレベルである
ため、すべての駆動信号ＲＷＤ０〜ＲＷＤ３はＬレベル
になり、冗長セルアレイ２８Ｂのいずれの冗長ワード線
も選択されない。

【００７３】そして、信号の組み合わせＰＤ４〜ＰＤ
７、ＰＤ８〜ＰＤ１３、ＰＤ１２〜ＰＤ１５において、
それぞれいずれか１つの信号がＨレベルになるため、ヒ
ューズ回路４１は導通する。このとき、ｎＭＯＳトラン
ジスタ１２０はオンしているため、信号Ｓ５３はＬレベ
ル（グランドＧＮＤの電圧レベル）になり、冗長デコー
ダ７８のｎＭＯＳトランジスタ５３はオフする。

【００７４】一方、Ｈレベルの冗長アドレス信号ＲＡＢ
に基づいて信号ＰＤ４〜ＰＤ７の電圧レベルを持つデコ
ード信号ＭＤ４〜ＭＤ７が出力され、デコード信号ＭＤ
４〜ＭＤ１５が６４個の選択信号ＳＬ０〜ＳＬ６３にデ
コードされる。従って、選択信号ＳＬ０〜ＳＬ６３のう
ち、いずれか１つの信号がＨレベルになる。デコード信
号ＭＤ０〜ＭＤ３のいずれか１つがＨレベルであり、選
択信号ＳＬ０〜ＳＬ６３のいずれか１つがＨレベルであ
るため、駆動信号ＷＤ０〜ＷＤ２５５のいずれか１つが
Ｈレベルになる。このＨレベルの駆動信号に基づいてリ
アルセルアレイ２８Ａの１つのワード線が選択され、そ
のワード線に接続されている複数のリアルセルが選択さ
れる。

【００７５】Ｌレベルのコラムアドレスストローブ信号
ＣＡＳバーに基づいてコラムアドレスバッファ１２に入
力されたロウアドレス信号ＡＣがコラムデコーダ１４に
よってコラム選択信号ＣＬにデコードされる。このコラ
ム選択信号ＣＬに基づいてコラムゲート２５が動作して
所定のビット線が入出力回路２７に接続される。そし
て、選択されたワード線及びビット線に接続されている
リアルセルに対するデータの書き込み又は該リアルセル
からのデータの読み出しが行われる。

【００７６】冗長アドレスバッファ１１１に供給される
冗長アドレス信号ＲＡＢがＨレベルの状態でロウアドレ
ス信号ＡＲが順次インクリメントされると、前記と同様
にしてリアルセルアレイ２８Ａの異なるワード線が順次
選択され、選択されたワード線及びビット線に接続され
ているリアルセルに対するデータの書き込み又は該リア
ルセルからのデータの読み出しが行われる。

【００７７】また、Ｌレベルのロウアドレスストローブ
信号ＲＡＳバーに基づいて冗長アドレスバッファ１１１
に入力された冗長アドレス信号ＲＡＢがＬレベルである
と、ｎＭＯＳトランジスタ１２０はオフしてヒューズ回
路４１はグランドＧＮＤから切り離される。冗長アドレ
ス信号ＲＡＢバーはＨレベルになる。アドレス信号ＡＲ
をデコードした信号の組み合わせＰＤ０〜ＰＤ３のいず
れか１つがＨレベルになり、出力信号Ｓ３３はＨレベル
になる。また、信号の組み合わせＰＤ４〜ＰＤ７、ＰＤ
８〜ＰＤ１３、ＰＤ１２〜ＰＤ１５において、それぞれ
いずれか１つの信号がＨレベルになるため、ヒューズ回
路４１は導通するが、ｎＭＯＳトランジスタ１２０はオ
フしているため、信号Ｓ５３はＨレベルに保持される。

【００７８】従って、冗長デコーダ７８のｎＭＯＳトラ
ンジスタ５２，５３，１２１がオンし、冗長デコーダ７
８からはＨレベルの選択信号ＲＤが出力される。デコー
ド信号ＭＤ０〜ＭＤ３のいずれか１つがＨレベルである
ため、信号ＭＤ０〜ＭＤ３に対応する駆動信号ＲＷＤ０
〜ＲＷＤ３はＨレベルの選択信号ＲＤに基づいてＨレベ
ルになる。このＨレベルの駆動信号に基づいて冗長セル
アレイ２８Ｂの１つの冗長ワード線が選択され、その冗
長ワード線に接続されている複数の冗長セルが選択され
る。

【００７９】一方、Ｌレベルの冗長アドレス信号ＲＡＢ
に基づいてデコード信号ＭＤ４〜ＭＤ７はＬレベルにな
り、メインデコーダ７５のすべての選択信号ＳＬ０〜Ｓ
Ｌ６３はＬレベルになる。すべての選択信号ＳＬ０〜Ｓ
Ｌ６３がＬレベルであるため、すべての駆動信号ＷＤ０
〜ＷＤ２５５はＬレベルになり、リアルセルアレイ２８
Ａのいずれのワード線も選択されない。

【００８０】Ｌレベルのコラムアドレスストローブ信号
ＣＡＳバーに基づいてコラムアドレスバッファ１２にロ
ウアドレス信号ＡＣが入力され、コラムアドレス信号Ａ
Ｃはコラムデコーダ１４によってコラム選択信号ＣＬに
デコードされる。このコラム選択信号ＣＬに基づいてコ
ラムゲート２５が動作して所定のビット線が入出力回路
２７に接続される。そして、選択された冗長ワード線及
びビット線に接続されている冗長セルに対するデータの
書き込み又は該冗長セルからのデータの読み出しが行わ
れる。

【００８１】冗長アドレスバッファ１１１に供給される
冗長アドレス信号ＲＡＢがＨレベルの状態でロウアドレ
ス信号ＡＲが順次インクリメントされると、前記と同様
にして冗長セルアレイ２８Ｂの異なるワード線が順次選
択され、選択された冗長ワード線及びビット線に接続さ
れている冗長セルに対するデータの書き込み又は該冗長
セルからのデータの読み出しが行われる。

【００８２】すなわち、セル間の干渉試験において、リ
アルセルアレイ２８Ａの２５６本のワード線は♯００〜
♯ＦＦのアドレスを持ち、冗長セルアレイ２８Ｂの４本
の冗長ワード線は♯１００〜♯１０３のアドレスを持つ
こととなる。なお、♯は１６進数を示し、Ｆは１６進数
における１５を示す。そして、冗長アドレス信号ＲＡＢ
がＨレベルの場合には、ロウアドレス信号ＡＲを順次イ
ンクリメントすることによってリアルセルアレイ２８Ａ
の♯００〜♯ＦＦのワード線が順次選択される。また、
冗長アドレス信号ＲＡＢがＬレベルの場合には、ロウア
ドレス信号ＡＲを順次インクリメントすることによって
冗長セルアレイ２８Ｂの♯１００〜♯１０３の冗長ワー
ド線が順次選択される。よって、すべての冗長セルを含
むメモリセルアレイ２８のすべてのセルを同一のアドレ
ス空間においてアクセスすることができる。

【００８３】一次試験後において、ヒューズ８０，８１
が切断される。すると、ｐＭＯＳトランジスタ８２によ
ってＨレベルの冗長アドレス信号ＲＡＢが第２の上位デ
コーダ７３及び冗長アドレス判定回路７７に入力され、
ｐＭＯＳトランジスタ８３によってＨレベルの冗長アド
レス信号ＲＡＢバーが冗長デコーダ７８に供給される。
冗長アドレス信号ＲＡＢがＨレベルであるため、ロウア
ドレスバッファ１１に入力されるロウアドレス信号ＡＲ
に関してデコード信号ＭＤ４〜ＭＤ７のいずれか１つが
Ｈレベルになる。また、冗長アドレス信号ＲＡＢがＨレ
ベルであるため、ｎＭＯＳトランジスタ１２０がオンし
てヒューズ回路４１はグランドＧＮＤに接続される。

【００８４】また、リアルセルアレイ２８Ａに不良セル
がある場合には、その不良セルが接続されたワード線に
対応するドライバ１００のヒューズ１０８が切断される
とともに、ヒューズ回路４１においてそのワード線のア
ドレスに対応するヒューズが切断されることにより、冗
長アドレスが設定される。

【００８５】従って、ヒューズの切断による冗長アドレ
スの設定後において、信号ＰＤ４〜ＰＤ１５の指示する
アドレスが冗長アドレスと不一致であると、リアルセル
アレイ２８Ａのワード線がワードドライバ７６によって
選択される。このとき、信号ＰＤ４〜ＰＤ１５の指示す
るアドレスが冗長アドレスと不一致であるためヒューズ
回路４１は導通し、信号Ｓ５３はヒューズ回路４１及び
ｎＭＯＳトランジスタ１２０によってＬレベルになる。
Ｌレベルの信号Ｓ５３によってｎＭＯＳトランジスタ５
３はオフし、選択信号ＲＤはＬレベルになるため、冗長
セルアレイ２８Ｂのいずれの冗長ワード線も選択されな
い。

【００８６】そして、コラム選択信号ＣＬに基づいてコ
ラムゲート２５が動作して所定のビット線が入出力回路
２７に接続され、選択されたワード線及びビット線に接
続されているリアルセルに対するデータの書き込み又は
該リアルセルからのデータの読み出しが行われる。

【００８７】また、冗長アドレスの設定後において、信
号ＰＤ４〜ＰＤ１５の指示するアドレスが冗長アドレス
と一致していると、そのアドレスに対応するリアルセル
アレイ２８Ａのワード線は選択されない。このとき、信
号ＰＤ４〜ＰＤ１５の指示するアドレスが冗長アドレス
と一致しているためヒューズ回路４１は導通せず、信号
Ｓ５３はＨレベルに保持される。Ｈレベルの信号Ｓ５３
によってｎＭＯＳトランジスタ５３はオンし、選択信号
ＲＤはＨレベルになるため、信号ＰＤ０〜ＰＤ３のうち
の１つのＨレベルの信号に基づいて冗長セルアレイ２８
Ｂのいずれか１つの冗長ワード線が選択される。

【００８８】そして、コラム選択信号ＣＬに基づいてコ
ラムゲート２５が動作して所定のビット線が入出力回路
２７に接続され、選択された冗長ワード線及びビット線
に接続されている冗長セルに対するデータの書き込み又
は該冗長セルからのデータの読み出しが行われる。

【００８９】すなわち、一次試験後においてヒューズ８
０，８１を切断すると、すべての冗長セルをリアルセル
と同一のアドレス空間においてアクセスすることはでき
なくなる。

【００９０】さて、本実施の形態は、以下の効果があ
る。 （１）本形態のＤＲＡＭ７０は、セル間の干渉試験にお
いて、冗長アドレス信号ＲＡＢがＨレベルの場合には、
ロウアドレス信号ＡＲを順次インクリメントすることに
よってリアルセルアレイ２８Ａの各ワード線を順次選択
でき、冗長アドレス信号ＲＡＢがＬレベルの場合には、
ロウアドレス信号ＡＲを順次インクリメントすることに
よって冗長セルアレイ２８Ｂの冗長ワード線を順次選択
できる。よって、すべての冗長セルを含むメモリセルア
レイ２８のすべてのメモリセルを同一のアドレス空間に
おいてアクセスすることができ、リアルセルと冗長セル
との間の干渉試験を容易に行うことができる。

【００９１】［第２の実施の形態］次に、本発明の第２
の実施の形態を図９〜図１３に従って説明する。なお、
重複説明を避けるため、図１において説明したものと同
じ要素については、同じ参照番号が付されている。ま
た、前述したＤＲＡＭ７０との相違点を中心に説明す
る。

【００９２】図９は本形態における半導体記憶装置とし
てのＤＲＡＭ１３０を示す。ＤＲＡＭ１３０はロウアド
レスバッファ１１、アドレスプリデコーダ１３、アレイ
デコーダ７１、メインデコーダ７５、ワードドライバ１
５０、冗長アドレス判定回路１３１、制御回路１３２、
冗長デコーダ１３３、デコード変換回路１４０、冗長ワ
ードドライバ１５１及びメモリセルアレイ２８を備えて
いる。また、ＤＲＡＭ１３０は、コラムアドレスバッフ
ァ１２、コラムデコーダ１４、センスアンプ２４、コラ
ムゲート２５、ライトアンプ２６及び入出力回路２７を
備えている。

【００９３】このＤＲＡＭ１３０はリアルセルアレイ２
８Ａにおける不良セルを冗長セルアレイ２８Ｂにおける
冗長セルに置き換えたものであり、冗長アドレス判定回
路１３１におけるヒューズ回路の所定のヒューズを切断
して冗長アドレスを設定するとともに、冗長アドレスに
対応するワードドライバはデコード信号ＣＭ０〜ＣＭ３
及び選択信号ＣＳ０〜ＣＳ６３のレベルには無関係に常
にＬレベルの駆動信号を出力するように設定されてい
る。

【００９４】本形態において、ロウアドレスバッファ１
１、アドレスプリデコーダ１３、アレイデコーダ７１、
メインデコーダ７５、ワードドライバ１５０、冗長アド
レス判定回路１３１、制御回路１３２、冗長デコーダ１
３３、デコード変換回路１４０及び冗長ワードドライバ
１５１はアクセス制御手段を構成し、ＤＲＡＭ１３０の
試験時において、リアルセルアレイ２８Ａにおける不良
セル以外のリアルセル及び冗長セルアレイ２８Ｂにおけ
るすべての冗長セルを同一のアドレス空間においてアク
セスする。

【００９５】冗長アドレス判定回路１３１は、アドレス
プリデコーダ１３から出力されるプリデコード信号ＰＤ
のうち、信号ＰＤ４〜ＰＤ１５を入力し、信号ＰＤ４〜
ＰＤ１５の指示するアドレスが冗長アドレスと不一致で
ある場合にはＬレベルの信号ＡＳを出力し、信号ＰＤ４
〜ＰＤ１５の指示するアドレスが冗長アドレスと一致し
ている場合にはＨレベルの信号ＡＳを出力する。

【００９６】制御回路１３２は通常動作時及び試験時に
おいて、冗長セルアレイ２８Ｂにおける冗長ワード線の
選択を制御するための回路であり、プリデコード信号Ｐ
Ｄのうち、信号ＰＤ４，ＰＤ８，ＰＤ１２を入力すると
ともに、冗長アドレス判定回路１３１の一致信号ＡＳを
入力し、さらに、外部から供給されるテストモード信号
ＴＭを入力する。テストモード信号ＴＭはＤＲＡＭ１３
０の試験時においてＨレベルになり、ＤＲＡＭ１３０の
通常動作時にはＬレベルになる。

【００９７】図１０に示すように、制御回路１３２はＮ
ＡＮＤ回路１３４、インバータ１３５，１３７、マルチ
プレクサ１３６、ＡＮＤ回路１３８を備える。ＮＡＮＤ
回路１３４は信号ＰＤ４，ＰＤ８，ＰＤ１２を入力し、
インバータ１３５はＮＡＮＤ回路１３４の出力信号を反
転した信号を出力する。従って、信号ＰＤ４，ＰＤ８，
ＰＤ１２のすべてがＨレベルの場合にのみ、インバータ
１３５の出力はＨレベルになり、それ以外の場合にはイ
ンバータ１３５の出力はＬレベルになる。

【００９８】ＡＮＤ回路１３８は一致信号ＡＳを入力す
るとともに、インバータ１３７を介してテストモード信
号ＴＭを反転した信号を入力し、両信号に基づく信号を
出力する。

【００９９】マルチプレクサ１３６は入力端子ＡにＡＮ
Ｄ回路１３８の出力信号を入力し、入力端子Ｂにテスト
モード信号ＴＭを入力し、制御端子Ｓにインバータ１３
５の出力信号を入力している。マルチプレクサ１３６は
制御端子ＳにＬレベルの信号が入力されている場合には
入力端子Ａの信号を選択し、制御端子ＳにＨレベルの信
号が入力されている場合には入力端子Ｂの信号を選択
し、その選択した信号を選択信号ＣＲＤとして出力す
る。

【０１００】従って、テストモード信号ＴＭがＨレベル
である試験時において、信号ＰＤ４，ＰＤ８，ＰＤ１２
のすべてがＨレベルであると、テストモード信号ＴＭが
選択されてＨレベルの選択信号ＣＲＤが出力される。ま
た、テストモード信号ＴＭがＨレベルである試験時にお
いて、信号ＰＤ４，ＰＤ８，ＰＤ１２の少なくとも１つ
がＬレベルであると、入力端子Ａの信号が選択される。
テストモード信号ＴＭがＨレベルであるため、ＡＮＤ回
路１３８の出力信号は一致信号ＡＳのレベルには無関係
にＬレベルになり、Ｌレベルの選択信号ＣＲＤが出力さ
れる。

【０１０１】また、テストモード信号ＴＭがＬレベルで
ある通常動作時において、信号ＰＤ４，ＰＤ８，ＰＤ１
２のすべてがＨレベルであると、テストモード信号ＴＭ
が選択されてＬレベルの選択信号ＣＲＤが出力される。
また、テストモード信号ＴＭがＬレベルである通常動作
時において、信号ＰＤ４，ＰＤ８，ＰＤ１２の少なくと
も１つがＬレベルであると、入力端子Ａの信号が選択さ
れて選択信号ＣＲＤとして出力される。このとき、テス
トモード信号ＴＭがＬレベルであるため、ＡＮＤ回路１
３８の出力信号は一致信号ＡＳがＨレベルの場合にのみ
Ｈレベルになる。

【０１０２】冗長デコーダ１３３は制御回路１３２から
出力される選択信号ＣＲＤをバッファリングした選択信
号ＲＤをデコード変換回路１４０に出力する。デコード
変換回路１４０はＤＲＡＭ１３０の試験時において、冗
長セルアレイ２８Ｂ及びリアルセルアレイ２８Ａが同一
のアドレス空間においてアクセスされるようにアレイデ
コーダ７１のデコード信号ＭＤ０〜ＭＤ３及びメインデ
コーダ７５の選択信号ＳＬ０〜ＳＬ６３を変換する回路
である。

【０１０３】図１１に示すように、デコード変換回路１
４０は複数（本形態では６４個）のインバータ１４１
（１つのみ図示）、複数（本形態では６４個）のスイッ
チ１４２（１つのみ図示）、シフトレジスタ１４３、及
びワード線スキップ回路１４４を備えている。

【０１０４】デコード変換回路１４０は選択信号ＲＤを
入力して冗長ワードドライバ１５１に出力するととも
に、アレイデコーダ７１から出力されるデコード信号Ｍ
Ｄ０〜ＭＤ３を入力して冗長ワードドライバ１５１に出
力する。

【０１０５】インバータ１４１は選択信号ＲＤがＬレベ
ルの場合において対応するスイッチ１４２をオンさせ、
選択信号ＲＤがＨレベルの場合において対応するスイッ
チ１４２をオフさせる。スイッチ１４２はインバータ１
４１によってオンされると、メインデコーダ７５から出
力される選択信号ＳＬ０〜ＳＬ６３をシフトレジスタ１
４３に供給し、インバータ１４１によってオフされる
と、選択信号ＳＬ０〜ＳＬ６３のシフトレジスタ１４３
への供給を遮断する。

【０１０６】シフトレジスタ１４３は選択信号ＳＬ０〜
ＳＬ６３を記憶する６４個のレジスタを備え、これらの
レジスタは選択信号ＭＳ０〜ＭＳ６３を出力する。テス
トモード信号ＴＭがＨレベルである試験時において、シ
フトレジスタ１４３は選択信号ＳＬ０〜ＳＬ６３の値を
１つ下位側のレジスタにシフトさせて記憶する。例え
ば、信号ＳＬ１が１の場合には信号ＳＬ０に対応するレ
ジスタに１が記憶され、信号ＳＬ１〜ＳＬ６３に対応す
るレジスタには０が記憶され、選択信号ＭＳ０のみが１
となり、選択信号ＭＳ１〜ＭＳ６３は０となる。テスト
モード信号ＴＭがＬレベルである通常動作時において、
シフトレジスタ１４３は選択信号ＳＬ０〜ＳＬ６３の値
を対応するレジスタに記憶する。例えば、信号ＳＬ１が
１の場合には信号ＳＬ１に対応するレジスタに１が記憶
され、信号ＳＬ０，ＳＬ２〜ＳＬ６３に対応するレジス
タには０が記憶され、選択信号ＭＳ１のみが１となり、
選択信号ＭＳ０，ＭＳ２〜ＭＳ６３は０となる。

【０１０７】ワード線スキップ回路１４４はカウンタ１
４５と、テストモード信号ＴＭを入力する第１及び第２
のシフトレジスタ１４６，１４７とを備える。カウンタ
１４４はＨレベルの一致信号ＡＳが入力される毎にカウ
ント値に１を加算し、カウント値ＣＶを第１及び第２の
シフトレジスタ１４６，１４７に出力する。

【０１０８】第１のシフトレジスタ１４６は前記デコー
ド信号ＭＤ０〜ＭＤ３を記憶する４個のレジスタを備
え、これらのレジスタはデコード信号ＣＭ０〜ＣＭ３を
出力する。テストモード信号ＴＭがＨレベルである試験
時において、カウント値ＣＶが３未満の場合にシフトレ
ジスタ１４６はデコード信号ＭＤ０〜ＭＤ３の値をカウ
ント値ＣＶ分だけ上位側のレジスタにシフトさせて記憶
する。例えば、カウント値ＣＶが１のときデコード信号
ＭＤ０が１の場合には信号ＭＤ１に対応するレジスタに
１が記憶され、信号ＭＤ０，ＭＤ２，ＭＤ３に対応する
レジスタには０が記憶され、デコード信号ＣＭ０〜ＣＭ
３は０，１，０，０となる。テストモード信号ＴＭがＬ
レベルである通常動作時において、シフトレジスタ１４
６はデコード信号ＭＤ０〜ＭＤ３の値を対応するレジス
タに記憶する。この場合にはデコード信号ＣＭ０〜ＣＭ
３はデコード信号ＭＤ０〜ＭＤ３と等しくなる。

【０１０９】第２のシフトレジスタ１４７は選択信号Ｍ
Ｓ０〜ＭＳ６３を記憶する６４個のレジスタを備え、こ
れらのレジスタは選択信号ＣＳ０〜ＣＳ６３を出力す
る。テストモード信号ＴＭがＨレベルである試験時にお
いて、カウント値ＣＶが４の場合にシフトレジスタ１４
７は選択信号ＭＳ０〜ＭＳ６３の値を１つ上位側のレジ
スタにシフトさせて記憶する。例えば、信号ＭＳ０が１
の場合には信号ＭＳ１に対応するレジスタに１が記憶さ
れ、信号ＭＳ０，ＭＳ２〜ＭＳ６３に対応するレジスタ
には０が記憶され、選択信号ＣＳ１のみが１となり、選
択信号ＣＳ０，ＣＳ２〜ＣＳ６３は０となる。テストモ
ード信号ＴＭがＬレベルである通常動作時において、シ
フトレジスタ１４７は選択信号ＭＳ０〜ＭＳ６３の値を
対応するレジスタに記憶する。この場合には選択信号Ｃ
Ｓ０〜ＣＳ６３は選択信号ＭＳ０〜ＭＳ６３と等しくな
る。

【０１１０】ワードドライバ１５０はデコード信号ＣＭ
０〜ＣＭ３の任意の１つと選択信号ＣＳ０〜ＣＳ６３の
任意の１つとに基づいて２５６個の駆動信号ＷＤ０〜Ｗ
Ｄ２５５を出力する。駆動信号ＷＤ０〜ＷＤ２５５のい
ずれか１つがＨレベルになり、このＨレベルの駆動信号
に基づいてリアルセルアレイ２８Ａの１つのワード線が
選択される。

【０１１１】冗長ワードドライバ１５１はデコード信号
ＭＤ０〜ＭＤ３の任意の１つと選択信号ＲＤとに基づく
４個の駆動信号ＲＷＤ０〜ＲＷＤ３を出力する。選択信
号ＲＤがＬレベルである場合、冗長ワードドライバ１５
１はデコード信号ＭＤ０〜ＭＤ３の電圧レベルには無関
係にＬレベルの駆動信号ＲＷＤ０〜ＲＷＤ３を出力す
る。選択信号ＲＤがＨレベルである場合、冗長ワードド
ライバ１５１はデコード信号ＭＤ０〜ＭＤ３の電圧レベ
ルを持つ駆動信号ＲＷＤ０〜ＲＷＤ３を出力する。従っ
て、駆動信号ＲＷＤ０〜ＲＷＤ３のいずれか１つがＨレ
ベルになり、このＨレベルの駆動信号に基づいて冗長セ
ルアレイ２８Ｂの１つの冗長ワード線が選択される。

【０１１２】次に、上記のように構成されたＤＲＡＭ１
３０の作用を図１２，１３に従って説明する。図１２は
ＤＲＡＭ１３０の通常動作を示す。テストモード信号Ｔ
ＭがＬレベルである通常動作時において、信号ＰＤ４，
ＰＤ８，ＰＤ１２のすべてがＨレベルであると、テスト
モード信号ＴＭが選択されてＬレベルの選択信号ＣＲＤ
が出力され選択信号ＲＤがＬレベルになる。このとき、
選択信号ＳＬ０〜ＳＬ６３は選択信号ＭＳ０〜ＭＳ６３
として出力され、選択信号ＭＳ０〜ＭＳ６３は選択信号
ＣＳ０〜ＣＳ６３として出力される。また、デコード信
号ＭＤ０〜ＭＤ３はデコード信号ＣＭ０〜ＣＭ３として
出力される。従って、デコード信号ＣＭ０〜ＣＭ３及び
選択信号ＣＳ０〜ＣＳ６３の指示するアドレスが冗長ア
ドレスでない場合には、リアルセルアレイ２８Ａのいず
れか１つのワード線が選択される。また、信号ＰＤ４，
ＰＤ８，ＰＤ１２の少なくとも１つがＬレベルである
と、デコード信号ＣＭ０〜ＣＭ３及び選択信号ＣＳ０〜
ＣＳ６３の指示するアドレスが冗長アドレスである場合
には、一致信号ＡＳがＨレベルになり、Ｈレベルの選択
信号ＣＲＤが出力され選択信号ＲＤがＨレベルになる。
そのため、冗長セルアレイ２８Ｂのいずれか１つの冗長
ワード線が選択される。

【０１１３】図１３はＤＲＡＭ１３０の試験時の動作を
示す。テストモード信号ＴＭがＨレベルである試験時に
おいて、信号ＰＤ４，ＰＤ８，ＰＤ１２のすべてがＨレ
ベルであると、テストモード信号ＴＭが選択されてＨレ
ベルの選択信号ＣＲＤが出力され、選択信号ＲＤがＨレ
ベルになる。そのため、アドレス信号ＡＲが０番地から
インクリメントされると、デコード信号ＭＤ０〜ＭＤ３
が順次Ｈレベルになり、冗長セルアレイ２８Ｂの４つの
冗長ワード線が順次選択される。

【０１１４】アドレス信号をさらにインクリメントされ
て信号ＰＤ４，ＰＤ８，ＰＤ１２の少なくとも１つがＬ
レベルになると、入力端子Ａの信号が選択され、Ｌレベ
ルの選択信号ＣＲＤが出力され、選択信号ＲＤがＬレベ
ルになる。そのため、冗長セルアレイ２８Ｂの冗長ワー
ド線は選択されない。

【０１１５】このとき、選択信号ＳＬ１〜ＳＬ６３は選
択信号ＭＳ０〜ＭＳ６２として出力され、選択信号ＭＳ
６３には０が出力される。選択信号ＭＳ０〜ＭＳ６３は
選択信号ＣＳ０〜ＣＳ６３として出力される。また、デ
コード信号ＭＤ０〜ＭＤ３はデコード信号ＣＭ０〜ＣＭ
３として出力される。従って、デコード信号ＣＭ０〜Ｃ
Ｍ３及び選択信号ＣＳ０〜ＣＳ６３の指示するアドレス
はリアルセルアレイ２８Ａの先頭のワード線のアドレス
を基準とするアドレスに変換され、リアルセルアレイ２
８Ａのいずれか１つのワード線が選択される。

【０１１６】アドレス信号がインクリメントされてデコ
ード信号ＣＭ０〜ＣＭ３及び選択信号ＣＳ０〜ＣＳ６３
の指示するアドレスが冗長アドレスに至ると、一致信号
ＡＳがＨレベルになり、カウント値ＣＶが１加算され
る。そのため、デコード信号ＣＭ０〜ＣＭ３又は選択信
号ＣＳ０〜ＣＳ６３が１つ上位側にシフトされ、リアル
セルアレイ２８Ａの冗長されたワード線がスキップされ
て次のワード線が選択される。

【０１１７】以後、アドレス信号がインクリメントされ
てデコード信号ＣＭ０〜ＣＭ３及び選択信号ＣＳ０〜Ｃ
Ｓ６３の指示するアドレスが冗長アドレスに至る毎に、
カウント値ＣＶが１ずつ加算され、リアルセルアレイ２
８Ａの冗長されたワード線がスキップされて次のワード
線が選択される。

【０１１８】さて、本実施の形態は、以下の効果があ
る。 （１）本形態のＤＲＡＭ１３０は、冗長ヒューズ切断後
におけるテストモード機能による試験時において、デコ
ード変換回路１４０は冗長デコーダ１３３の選択信号Ｒ
Ｄとメインデコーダ７５の選択信号ＳＬ０〜ＳＬ６３と
を、冗長セルのアドレスとリアルセルのアドレスとが疑
似的に連続した同一のアドレス空間を構成するように変
換するとともに、冗長セルのアドレスを下位に設定し、
リアルセルのアドレスを上位に設定する。そのため、通
常の試験パターンのアルゴリズムのまま、すべての冗長
セルとリアルセルアレイにおける不良セル以外のリアル
セルを同一のアドレス空間においてアクセスすることが
でき、リアルセルと冗長セルとの間の干渉試験を容易に
行うことができ、冗長セル上に加害ディスターブセルが
あったとしても隣接する周辺のセル（被害ディスターブ
セル）の不良検出を正常に行うことができる。

【０１１９】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）上記各実施の形態ではＤＲＡＭに具体化したが、
ＳＲＡＭ（スタティックＲＡＭ）、ＲＯＭ、ＥＥＰＲＯ
Ｍ等の他の任意の半導体記憶装置に具体化してもよい。

【０１２０】（２）冗長ワード線を有する冗長セルアレ
イを備えた半導体記憶装置に実施したが、冗長ビット線
を有する冗長セルアレイを備えた半導体記憶装置に実施
してもよいし、冗長ワード線及び冗長ビット線を有する
冗長セルアレイを備えた半導体記憶装置に実施してもよ
い。

【０１２１】

【発明の効果】以上説明したように本発明は、リアルセ
ルと冗長セルとの間の干渉試験を容易に行うことができ
る。

【図面の簡単な説明】

【図１】第１の形態の半導体記憶装置を示すブロック図

【図２】第１の上位デコーダを示す回路図

【図３】第２の上位デコーダを示す回路図

【図４】メインデコーダを示す回路図

【図５】ワードドライバを示す回路図

【図６】冗長アドレス判定回路及び冗長デコーダを示す
回路図

【図７】冗長ワードドライバを示す回路図

【図８】半導体記憶装置のテストモード時のワード線選
択を示す説明図

【図９】第２の形態の半導体記憶装置を示すブロック図

【図１０】制御回路を示す回路図

【図１１】デコード変換回路を示す回路図

【図１２】通常使用時のワード線選択を示す説明図

【図１３】テストモード時におけるワード線選択を示す
説明図

【図１４】従来の半導体記憶装置を示すブロック図

【図１５】冗長アドレス判定回路及び冗長デコーダを示
す回路図

【図１６】従来の別の半導体記憶装置を示すブロック図

【図１７】図１６の半導体記憶装置のワード線選択を示
す説明図

【図１８】テストモード時における問題点を示す説明図

【符号の説明】

２８ メモリセルアレイ ２８Ａ リアルセルアレイ ２８Ｂ 冗長セルアレイ ７３ 禁止手段としての第２の上位デコーダ ７７ アクセス手段を構成する冗長アドレス判定回路 ７８ アクセス手段を構成する冗長デコーダ ７９ アクセス手段を構成する冗長ワードドライバ １１１ アクセス制御手段を構成する冗長アドレスバッ
ファ １３２ アクセス制御手段を構成する制御回路 １４０ アクセス制御手段を構成するデコード変換回路 ＡＲ ロウアドレス信号 ＲＡＢ 冗長アドレス信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安田 達 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 山田 克宏 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 酒井 康充 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを有するリアルセルア
   レイと、前記リアルセルアレイにおける不良のメモリセ
   ルを代替するための複数の冗長セルを有する冗長セルア
   レイとを備えた半導体記憶装置において、 試験時において、前記リアルセルアレイにおけるすべて
   のリアルセル及び前記冗長セルアレイにおけるすべての
   冗長セルを同一のアドレス空間においてアクセスするた
   めのアクセス制御手段を設けた半導体記憶装置。
2. 【請求項２】 前記アクセス制御手段は、リアルセルを
   アクセスするためのアドレス信号に加えて、冗長セルを
   アクセスするための冗長アドレス信号を取り込む冗長ア
   ドレスバッファと、冗長アドレス信号に基づいて前記ア
   ドレス信号に基づくリアルセルのアクセスを禁止するた
   めの禁止手段と、冗長アドレス信号に基づいて冗長セル
   をアクセスするためのアクセス手段とを備える請求項１
   に記載の半導体記憶装置。
3. 【請求項３】 前記アドレス信号の上位に冗長セルをア
   クセスするための冗長アドレス信号を付加することによ
   り、冗長セルのアドレスをリアルセルのアドレスの上位
   に設定した請求項１又は２に記載の半導体記憶装置。
4. 【請求項４】 複数のメモリセルを有するリアルセルア
   レイと、前記リアルセルアレイにおける不良のメモリセ
   ルを代替した複数の冗長セルを有する冗長セルアレイと
   を備えた半導体記憶装置において、 試験時において、前記リアルセルアレイにおける不良セ
   ル以外のリアルセル及び前記冗長セルアレイにおけるす
   べての冗長セルを同一のアドレス空間においてアクセス
   するためのアクセス制御手段を設けた半導体記憶装置。
5. 【請求項５】 前記アクセス制御手段は、通常動作時及
   び試験時において、冗長セルアレイにおける冗長ワード
   線の選択を制御するための制御回路と、試験時において
   冗長セルアレイ及びリアルセルアレイが同一のアドレス
   空間においてアクセスされるようにデコード信号を変換
   するデコード変換回路とを備える請求項４に記載の半導
   体記憶装置。