KR20170076098A - 테스트 모드 제어 장치 - Google Patents

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Abstract

본 발명은 테스트 모드 제어 장치에 관한 것으로, 판매자 특별 테스트 모드(Vendor specific test mode)를 제어하기 위한 기술이다. 이러한 본 발명은 복수의 코드신호와 기 설정된 모드 레지스터신호에 대응하여 복수의 셋 신호와 복수의 리셋신호를 생성하는 신호 생성부 및 복수의 셋 신호와 복수의 리셋신호에 대응하여 선택적으로 동작하여 출력단의 진입신호를 제어하는 직렬 연결된 복수의 래치부를 포함한다.

Description

테스트 모드 제어 장치{Test mode control device}
본 발명은 테스트 모드 제어 장치에 관한 것으로, 판매자 특별 테스트 모드(Vendor specific test mode)를 제어하기 위한 기술이다.
일반적으로 레지스터 셋(REGISTER SET; 이하 'RS'라 함)은 DDR SDRAM의 동작 중 특별한 기능들을 정의하기 위해서 사용된다. RS는 모드레지스터 셋(MRS, Mode Register Sets)과 확장 모드레지스터 셋(EMRS, Extend Mode Register Sets)으로 구성된다.
모드레지스터 셋과 확장 모드레지스터 셋은 모드레지스터 설정명령과 함께 어드레스 핀에 인가된 값으로 DDR SDRAM 동작의 특별한 모드들이 설정한다. 그리고, 설정된 모드레지스터 셋 및 확장 모드레지스터 셋은 다시 프로그래밍하거나 소자의 전원이 나갈 때까지 유지된다.
모드레지스터 셋은 동기형 DRAM(dynamic random access memory)이나 SRAM(static random access memory)에 주로 필요하다. 칩(chip)을 사용하기 전에 모드(mode)를 셋팅(setting)하여 버스트 타입(burst type), 버스트 랭쓰(BL, burst length)와 카스 레이턴시(CL, Column address strobe signal Latency) 등을 설정한다.
모드레지스터 셋은 판매자(vendor)가 칩을 검사하기 위한 테스트 모드와 사용자(user)가 버스트 타입과 버스트 길이 등을 결정하기 위한 제덱(JEDEC) 모드를 선택하여 사용한다.
본 발명은 판매자 특별 테스트 모드(Vendor specific test mode)의 진입을 제어하여 비정상적인 코드의 접근을 차단할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 테스트 모드 제어 장치는, 복수의 코드신호와 기 설정된 모드 레지스터신호에 대응하여 복수의 셋 신호와 복수의 리셋신호를 생성하는 신호 생성부; 및 복수의 셋 신호와 복수의 리셋신호에 대응하여 선택적으로 동작하여 출력단의 진입신호를 제어하는 직렬 연결된 복수의 래치부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 테스트 모드 제어 장치는, 제 1그룹의 선택 코드신호와 제 2그룹의 선택 코드신호 및 기 설정된 모드 레지스터신호에 대응하여 복수의 셋 신호와 복수의 리셋신호를 생성하는 신호 생성부; 및 복수의 셋 신호와 복수의 리셋신호에 대응하여 선택적으로 동작하여 출력단의 진입신호를 제어하는 직렬 연결된 복수의 래치부를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 칩 사용자의 비정상적인 코드 접근을 차단한다.
둘째, 비교적 간단한 회로를 이용하여 암호화를 강화할 수 있다.
셋째, 칩의 동작 중 판매자 특별 테스트 모드(Vendor specific test mode)로 접근하여 동작 에러를 유발하는 원인을 제거할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 테스트 모드 제어 장치의 구성도.
도 2는 도 1의 신호 생성부에 관한 상세 회로도.
도 3은 도 1의 플립플롭에 관한 상세 회로도.
도 4는 도 1의 테스트 모드 제어 장치에 관한 동작 타이밍도.
도 5는 본 발명의 다른 실시예에 따른 테스트 모드 제어 장치의 구성도.
도 6은 도 5의 신호 생성부에 관한 상세 구성도.
도 7 내지 도 9는 도 6의 셋/리셋신호 생성부에 관한 상세 회로도.
도 10은 도 6의 코드신호 생성부에 관한 상세 회로도.
도 11은 도 5의 테스트 모드 제어 장치에 관한 동작 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 테스트 모드 제어 장치의 구성도이다.
본 발명의 실시예에 따른 테스트 모드 제어 장치는, 래치부(직렬 연결된 복수의 플립플롭 F/F1~F/F3)과, 신호 생성부(100)를 포함한다.
여기서, 플립플롭 F/F1은 셋 신호 SET1, 리셋신호 RESET1에 대응하여 전원전압 VCC을 플립플롭시켜 시드신호 SEED1를 출력한다. 그리고, 플립플롭 F/F2은 셋 신호 SET2, 리셋신호 RESET2에 대응하여 시드신호 SEED1를 플립플롭시켜 시드신호 SEED2를 출력한다. 또한, 플립플롭 F/F3은 셋 신호 SET3, 리셋신호 RESET3에 대응하여 시드신호 SEED2를 플립플롭시켜 진입신호 Entry를 출력한다.
이와 같이, 본 발명의 실시예는 3단계의 플립플롭 F/F1~F/F3을 통해 테스트 모드 진입 회로를 구현하게 된다. 이를 위해, 3개의 셋 신호 SET1~SET3와 3개의 리셋신호 RESET1~RESET3가 필요하게 된다.
그리고, 신호 생성부(100)는 코드신호 CODE<1:3>와 모드 레지스터신호 MR9에 대응하여 셋 신호 SET<1:3>와 리셋신호 RESET<1:3>를 생성하고 복수의 플립플롭 F/F1~F/F3에 출력한다.
이와 같이, 복수의 플립플롭 F/F1~F/F3은 신호 생성부(100)의 출력에 대응하여 각각 독립적으로 셋 또는 리셋된다. 즉, 복수의 플립플롭 F/F1~F/F3은 시드신호 SEED1~SEED3의 위치에 따라 해당하는 하나의 플립플롭 F/F 만 동작하게 되고, 나머지 두 개의 플립플롭 F/F들을 리셋되어 동작하지 않는다.
반도체 장치는 제품 출하 전 정상적인 동작을 테스트하기 위한 테스트 모드를 구비하여 테스트 수행 후 반도체 장치의 동작상의 문제가 있는지 테스트한다. 그리고, 정상 동작이 가능한 반도체 장치를 제품으로 출하하게 된다.
이러한 테스트를 수행하기 위해서는 반도체 장치가 테스트 모드에 진입하여 테스트를 수행하고, 테스트 결과를 모니터함으로써 반도체 장치가 정상동작 하는지를 확인하게 된다. 플립플롭 F/F3의 출력인 진입신호 Entry가 활성화되는 경우 반도체 장치가 테스트 모드에 진입하게 된다.
또한, 반도체 장치는 동작에 따라 다양한 테스트 모드를 구비하게 되는데, 데이터를 입출력하기 위한 노멀 회로의 테스트와 노멀 회로 이외의 회로들을 테스트하기 위한 별도의 테스트 모드를 구비하고 있다.
반도체 장치의 테스트모드는 외부로부터 다수의 어드레스를 입력받아 다수의 테스트모드 중 어드레스의 조합에 해당하는 테스트 모드가 인에이블되어 테스트를 수행하게 된다.
여기서, 테스트 모드는 모드레지스터셋트(Mode Register Set:MRS)에 저장된 정보에 의해 수행되고, 외부에서 입력되는 다수의 어드레스를 디코딩하여 수행된다. 이를 위해, 반도체 장치는 디코딩 회로를 구비하여 다수의 어드레스를 디코딩하여 설정된 테스트 모드를 수행하는데 사용한다.
또한, 노멀 회로 이외의 회로들은 별도의 테스트 모드를 수행하기 위한 모드 레지스터신호 MR9에 대응하여 진입신호 Entry를 활성화시켜 테스트 모드를 수행하게 된다.
스펙상에서 판매자 특별 테스트 모드(Vendor specific test mode) 시에는 모드 레지스터 명령 중 모드 레지스터신호 MR9, 즉, 9번째 모드를 사용한다. 이 9번째 모드는 사용자가 함부로 진입해서는 안 되는 모드이며, 이 모드로 진입이 쉽게 되지 않도록 칩을 설계해야 한다.
즉, 노말 동작에서 판매자 특별 테스트 모드에 진입하는 경우 반도체 칩의 오동작을 일으킬 수 있다. 이에 따라, 판매자(Vendor)가 원하는 코드 시퀀스(Sequence)가 순차적으로 정확히 입력되는 경우에만 판매자 특별 테스트 모드로 진입이 가능하도록 하여 진입 절차를 복잡화시키도록 한다.
본 발명의 실시예는 모드 레지스터신호 MR9에 의해 설정되는 판매자 특별 테스트 모드(Vendor specific test mode)의 진입을 복잡하게 구현하여 암호화를 강화시키도록 한다.
도 2는 도 1의 신호 생성부(100)에 관한 상세 회로도이다.
신호 생성부(100)는 복수의 셋/리셋신호 생성부(110~130)를 포함한다. 예를 들어, 신호 생성부(100)에 입력되는 코드신호 CODE1~CODE3가 3개인 경우 도 1의 실시예에서와 같이 3개의 플립플롭 F/F1~F/F3이 필요하게 된다. 그리고, 3개의 셋 신호 SET1~SET3와 3개의 리셋신호 RESET1~RESET3가 필요하다.
본 발명의 실시예에서는 코드신호 CODE1~CODE3와, 플립플롭 F/F1~F/F3의 개수가 3개인 것을 일 예로 설명하였지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 코드신호와 플립플롭의 개수는 충분히 변경이 가능하다.
여기서, 셋/리셋신호 생성부(110)는 코드신호 CODE1와 모드 레지스터신호 MR9에 대응하여 셋 신호 SET1와 리셋신호 RESET1를 생성한다. 이러한 셋/리셋신호 생성부(110)는 복수의 인버터 IV1~IV4와, 복수의 낸드게이트 ND1, ND2 및 지연부(111)를 포함한다.
인버터 IV1, IV2는 코드신호 CODE1를 비반전 지연한다. 그리고, 낸드게이트 ND1는 인버터 IV1의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 그리고, 낸드게이트 ND2는 인버터 IV2의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 지연부(111)는 낸드게이트 ND1의 출력을 지연한다. 여기서, 지연부(111)는 세팅 딜레이 만큼의 지연시간을 가질 수 있다. 인버터 IV3은 지연부(111)의 출력을 반전하여 리셋신호 RESET1를 출력한다. 그리고, 인버터 IV4는 낸드게이트 ND2의 출력을 반전하여 셋 신호 SET1를 출력한다.
이러한 구성을 갖는 셋/리셋신호 생성부(110)는 코드신호 CODE1와 모드 레지스터신호 MR9가 모두 하이 레벨인 경우 셋 신호 SET1를 하이 레벨로 활성화시켜 출력한다. 반면에, 셋/리셋신호 생성부(110)는 코드신호 CODE1가 로우 레벨이고 모드 레지스터신호 MR9가 하이 레벨인 경우 리셋신호 RESET1를 하이 레벨로 활성화시켜 출력한다.
플립플롭 F/F1은 셋 신호 SET1가 활성화된 경우 시드신호 SEED1를 플립플롭 F/F2에 전달하게 된다. 반면에, 플립플롭 F/F1은 리셋신호 RESET1가 활성화된 경우 초기화된다.
그리고, 셋/리셋신호 생성부(120)는 코드신호 CODE2와 모드 레지스터신호 MR9에 대응하여 셋 신호 SET2와 리셋신호 RESET2를 생성한다. 이러한 셋/리셋신호 생성부(120)는 복수의 인버터 IV5~IV8와, 복수의 낸드게이트 ND3, ND4 및 지연부(121)를 포함한다.
인버터 IV5, IV6는 코드신호 CODE2를 비반전 지연한다. 그리고, 낸드게이트 ND3는 인버터 IV5의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 그리고, 낸드게이트 ND4는 인버터 IV6의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 지연부(121)는 낸드게이트 ND3의 출력을 지연한다. 여기서, 지연부(121)는 세팅 딜레이 만큼의 지연시간을 가질 수 있다. 인버터 IV7은 지연부(121)의 출력을 반전하여 리셋신호 RESET2를 출력한다. 그리고, 인버터 IV8는 낸드게이트 ND4의 출력을 반전하여 셋 신호 SET2를 출력한다.
이러한 구성을 갖는 셋/리셋신호 생성부(120)는 코드신호 CODE2와 모드 레지스터신호 MR9가 모두 하이 레벨인 경우 셋 신호 SET2를 하이 레벨로 활성화시켜 출력한다. 반면에, 셋/리셋신호 생성부(110)는 코드신호 CODE2가 로우 레벨이고 모드 레지스터신호 MR9가 하이 레벨인 경우 리셋신호 RESET2를 하이 레벨로 활성화시켜 출력한다.
플립플롭 F/F2은 셋 신호 SET2가 활성화된 경우 시드신호 SEED2를 플립플롭 F/F3에 전달하게 된다. 반면에, 플립플롭 F/F2은 리셋신호 RESET2가 활성화된 경우 초기화된다.
또한, 셋/리셋신호 생성부(130)는 코드신호 CODE3와 모드 레지스터신호 MR9에 대응하여 셋 신호 SET3와 리셋신호 RESET3를 생성한다. 이러한 셋/리셋신호 생성부(130)는 복수의 인버터 IV9~IV12와, 복수의 낸드게이트 ND5, ND6 및 지연부(131)를 포함한다.
인버터 IV9, IV10는 코드신호 CODE3를 비반전 지연한다. 그리고, 낸드게이트 ND5는 인버터 IV9의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 그리고, 낸드게이트 ND6는 인버터 IV10의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 지연부(131)는 낸드게이트 ND5의 출력을 지연한다. 여기서, 지연부(131)는 세팅 딜레이 만큼의 지연시간을 가질 수 있다. 인버터 IV11은 지연부(131)의 출력을 반전하여 리셋신호 RESET3를 출력한다. 그리고, 인버터 IV12는 낸드게이트 ND6의 출력을 반전하여 셋 신호 SET3를 출력한다.
이러한 구성을 갖는 셋/리셋신호 생성부(130)는 코드신호 CODE3와 모드 레지스터신호 MR9가 모두 하이 레벨인 경우 셋 신호 SET3를 하이 레벨로 활성화시켜 출력한다. 반면에, 셋/리셋신호 생성부(130)는 코드신호 CODE3가 로우 레벨이고 모드 레지스터신호 MR9가 하이 레벨인 경우 리셋신호 RESET3를 하이 레벨로 활성화시켜 출력한다.
플립플롭 F/F3은 셋 신호 SET3가 활성화된 경우 진입신호 Entry를 활성화시켜 테스트 모드에 진입하게 된다. 반면에, 플립플롭 F/F3은 리셋신호 RESET3가 활성화된 경우 초기화된다.
이와 같이, 셋 신호 SET1~SET3는 코드신호 CODE1~CODE3와 모드 레지스터신호 MR9의 앤드 조합에 의해서 제어된다. 반면에, 리셋신호 RESET1~RESET3는 코드신호 CODE1~CODE3의 반전신호와 모드 레지스터신호 MR9의 앤드 조합에 의해서 제어된다.
그리고, 셋 신호 SET1~SET3가 활성화된 이후에 지연부(111, 121, 131)의 세팅 지연 시간만큼 지연된 후 리셋신호 RESET1~RESET3가 활성화된다. 3개의 코드신호 CODE1~CODE3가 연속적으로 입력되므로 잘못된 코드신호가 입력될 때 3개의 리셋신호 RESET1~RESET3가 활성화되어 전체 플립플롭 F/F1~F/F3이 리셋된다.
신호 생성부(100)에 코드신호 CODE1~CODE3가 순차적으로 입력된다. 그러면, 각각의 플립플롭 F/F1~F/F3은 시드신호 SEED를 다음 코드에 해당하는 래치로 전달하게 된다.
그리고, 다음 코드가 정확히 입력되면 또 다음 코드의 래치로 시드신호 SEED를 전달하게 된다. 이때, 시드신호 SEED가 다음 플립플롭 F/F에 전달되는 동안에 다른 플립플롭 F/F의 래치들은 리셋 상태로 제어하게 된다.
그리고, 시드신호 SEED를 통해 플립플롭 F/F에 전달된 신호를 셋 신호 SET에 의해 래치에 저장하게 된다. 그리고, 리셋신호 RESET에 의해 플립플롭 F/F들을 리셋시킬 수도 있다. 리셋신호 RESET에 의해 각 플립플롭 F/F 들을 리셋시키기 이전에 셋 신호 SET에 따라 코드신호 CODE를 래치에 저장하기 위해서는 일정 세팅 지연 시간이 필요한데 지연부(111, 121, 131)에 의해 이 지연 시간을 설정하게 된다. 즉, 지연부(111, 121, 131)에 설정된 세팅 딜레이 시간 동안 래치에 입력된 코드신호를 판단하게 된다.
만약, 코드신호들의 순서가 안 맞게 입력되거나 지정된 코드가 아닌 경우 플립플롭 F/F의 래치를 리셋시켜 진입 회로 전체를 리셋 상태로 제어한다.
도 3은 도 1의 플립플롭 F/F1에 에 관한 상세 회로도이다. 도 1의 복수의 플립플롭 F/F1~F/F3의 상세 회로도는 동일하므로 본 발명의 실시예에서는 첫 번째 플립플롭 F/F1의 상세 구성을 일 예로 설명하기로 한다.
플립플롭 F/F1은 복수의 인버터 IV13~IV20와 노아게이트 NOR1를 포함한다. 여기서, 복수의 인버터 IV13~IV20 중 인버터 IV14, IV16, IV19, IV20은 3 상태 인버터로 이루어질 수 있다.
인버터 IV13는 셋 신호 SET1를 반전한다. 그리고, 인버터 IV14는 셋 신호 SET1의 제어에 따라 하이 레벨을 갖는 전원전압 VCC을 반전한다. 그리고, 인버터 IV15는 인버터 IV14의 출력을 반전한다. 인버터 IV16는 인버터 IV13의 출력에 대응하여 인버터 IV15의 출력을 반전한다. 여기서, 인버터 IV16는 인버터 IV15와 래치 구조로 연결된다.
또한, 인버터 IV17는 인버터 IV13의 출력을 반전한다. 그리고, 인버터 IV18은 셋 신호 SET1를 반전한다. 그리고, 인버터 IV19는 인버터 IV18의 출력에 대응하여 인버터 IV15의 출력을 반전한다. 또한, 인버터 IV20는 인버터 IV17의 출력에 대응하여 시드신호 SEED1를 반전한다. 노아게이트 NOR1는 인버터 IV19의 출력과 리셋신호 RESET1를 노아연산하여 시드신호 SEED1를 출력한다. 여기서, 인버터 IV20는 노아게이트 NOR1와 래치 구조로 연결된다.
이러한 구성을 갖는 플립플롭 F/F1은 셋 신호 SET1가 입력되기 이전에는 이전의 신호가 인가되고 셋 신호 SET1가 입력되는 경우 이 신호를 래치(인버터 IV15, IV16)에 래치하게 된다. 그리고, 래치(인버터 IV20와 노아게이트 NOR1)가 래치(IV15, IV16)로부터 인가되는 신호를 저장하게 된다.
그리고, 셋 신호 SET1가 하이 레벨로 활성화된 경우 시드신호 SEED1를 플립플롭시켜 하이 레벨의 신호로 출력한다. 또한, 플립플롭 F/F1은 시드신호 SEED1가 다음 스테이지의 플립플롭 F/F2으로 전달된 경우 리셋신호 RESET1가 하이 레벨로 활성화되어 시드신호 SEED1를 로우 레벨로 초기화시킨다.
도 4는 도 1의 테스트 모드 제어 장치에 관한 동작 타이밍도이다.
모드 레지스터신호 MR9가 하이 레벨로 활성화되는 시점에서 세 개의 코드신호 CODE1, CODE2, CODE3가 순차적으로 활성화된다. 여기서, 코드신호 CODE<1:3>는 코드신호 OPW<0:7>의 조합에 의해서 생성될 수 있다. 코드신호 OPW<0:7>는 테스트모드에 진입하기 위하여 모드레시지스터셋(Mode Register Set)으로부터 입력되거나, 외부로부터 입력되는 신호일 수 있다.
첫 번째 모드 레지스터신호 MR9가 하이 레벨로 활성화되면 셋 신호 SET1가 활성화된다. 그러면, 첫 번째 플립플롭 F/F1이 시드신호 SEED1를 전달하게 된다. 이때, 리셋신호 RESET1는 로우 레벨이 되어 플립플롭 F/F1이 동작하게 된다. 반면에, 나머지 리셋신호 RESET2, RESET3는 하이 레벨로 천이하여 플립플롭 F/F2, F/F3은 리셋 상태가 된다.
이후에, 두 번째 모드 레지스터신호 MR9가 하이 레벨로 활성화되면 셋 신호 SET2가 활성화된다. 그러면, 두 번째 플립플롭 F/F2이 시드신호 SEED2를 전달하게 된다. 이때, 리셋신호 RESET2는 로우 레벨이 되어 플립플롭 F/F2이 동작하게 된다. 반면에, 나머지 리셋신호 RESET1, RESET3는 하이 레벨로 천이하여 플립플롭 F/F1, F/F3은 리셋 상태가 된다.
여기서, 세트 SET2가 인에이블 된 이후로부터 리셋신호 RESET1, RESET3가 인에이블 되기까지에는 (A) 시간만큼의 세팅 지연시간이 발생할 수 있다. 그리고, (A) 시간만큼의 세팅 지연시간은 셋/리셋신호 생성부(120)의 지연부(121)의 지연 시간에 해당할 수 있다.
플립플롭 F/F에서 연속적으로 시드신호 SEED1~SEED3를 전달하고, 해당하는 플립플롭 F/F 이외의 나머지 다른 플립플롭들을 리셋하기 위해서는 셋 타임과 리셋 타임에 시간 차를 두어야 한다. 이 시간차 동안에 플립플롭 F/F의 래치에 코드신호가 전달되어 저장되는 시간을 벌어야 한다. 이러한 시간이 (A) 만큼의 세팅 지연시간으로 설정될 수 있다.
이어서, 세 번째 모드 레지스터신호 MR9가 하이 레벨로 활성화되면 셋 신호 SET3가 활성화된다. 그러면, 세 번째 플립플롭 F/F3이 진입신호 Entry를 활성화시켜 출력한다. 이때, 리셋신호 RESET3는 로우 레벨이 되어 플립플롭 F/F3이 동작하게 된다. 반면에, 나머지 리셋신호 RESET1, RESET2는 하이 레벨로 천이하여 플립플롭 F/F1, F/F2은 리셋 상태가 된다.
도 5는 본 발명의 다른 실시예에 따른 테스트 모드 제어 장치의 구성도이다.
도 5의 실시예에 따른 테스트 모드 제어 장치는 복수의 그룹 G1~G3과, 신호 생성부(200)를 포함한다. 여기서, 첫 번째 그룹 G1은 직렬 연결된 복수의 래치부(플립플롭 F/F1~F/F3)을 포함한다. 그리고, 두 번째 그룹 G2은 직렬 연결된 복수의 래치부(플립플롭 F/F4~F/F6)을 포함한다. 또한, 세 번째 그룹 G3은 직렬 연결된 복수의 래치부(플립플롭 F/F7~F/F9)을 포함한다.
본 발명의 실시예에서는 그룹 G1~G3의 개수가 3개이고, 각 그룹에 포함된 플립플롭 F/F의 개수가 3개이다. 즉, 직렬 연결된 9개의 플립플롭 F/F을 통해 9단계의 진입 회로를 구현하여 진입 과정을 더욱 복잡하게 설계하는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 그룹과 플립플롭의 개수는 충분히 변경이 가능하다.
첫 번째 그룹 G1의 플립플롭 F/F1은 셋 신호 SET1, 리셋신호 RESET1_G1에 대응하여 전원전압 VCC을 플립플롭시켜 시드신호 SEED1를 출력한다. 그리고, 플립플롭 F/F2은 셋 신호 SET2, 리셋신호 RESET2_G1에 대응하여 시드신호 SEED1를 플립플롭시켜 시드신호 SEED2를 출력한다. 또한, 플립플롭 F/F3은 셋 신호 SET3, 리셋신호 RESET3_G1에 대응하여 시드신호 SEED2를 플립플롭시켜 시드신호 SEED3를 그룹 G2에 출력한다.
두 번째 그룹 G2의 플립플롭 F/F4은 셋 신호 SET1, 리셋신호 RESET1_G2에 대응하여 시드신호 SEED3를 플립플롭시켜 시드신호 SEED4를 출력한다. 그리고, 플립플롭 F/F5은 셋 신호 SET2, 리셋신호 RESET2_G2에 대응하여 시드신호 SEED4를 플립플롭시켜 시드신호 SEED5를 출력한다. 또한, 플립플롭 F/F6은 셋 신호 SET3, 리셋신호 RESET3_G2에 대응하여 시드신호 SEED5를 플립플롭시켜 시드신호 SEED6를 그룹 G3에 출력한다.
세 번째 그룹 G3의 플립플롭 F/F7은 셋 신호 SET1, 리셋신호 RESET1_G3에 대응하여 시드신호 SEED6를 플립플롭시켜 시드신호 SEED7를 출력한다. 그리고, 플립플롭 F/F8은 셋 신호 SET2, 리셋신호 RESET2_G3에 대응하여 시드신호 SEED7를 플립플롭시켜 시드신호 SEED8를 출력한다. 또한, 플립플롭 F/F9은 셋 신호 SET3, 리셋신호 RESET3_G3에 대응하여 시드신호 SEED8를 플립플롭시켜 진입신호 Entry를 출력한다.
스펙상에서 판매자 특별 테스트 모드(Vendor specific test mode) 시에는 모드 레지스터 명령 중 선택 코드신호 OPW<0:7>를 사용한다. 신호 생성부(200)는 선택 코드신호 OPW<0:3>와, 선택 코드신호 OPW<4:7> 및 모드 레지스터신호 MR9에 대응하여 셋 신호 SET<1:3>와 리셋신호 RESET1_<G1:G3>, RESET2_<G1:G3>, RESET3_<G1:G3>를 생성하고 각 그룹 G1~G3에 출력한다.
예를 들어, 본 발명의 실시예에서는 8비트의 선택 코드신호 OPW<0:7>를 그룹핑한다. 즉, 복수의 선택 코드신호 OPW<0:7> 중 하부(Lower) 4 비트의 선택 코드신호 OPW<0:3>를 그룹핑하여 복수의 그룹 G1~G3 중 어느 하나의 그룹을 선택하는데 사용하게 된다. 그리고, 복수의 선택 코드신호 OPW<0:7> 중 상부(Upper) 4 비트의 선택 코드신호 OPW<0:3>를 그룹핑하여 선택된 그룹에서 각각의 코드신호를 입력받는데 사용하게 된다.
도 6은 도 5의 신호 생성부(200)에 관한 상세 구성도이다.
신호 생성부(200)는 셋/리셋신호 생성부(210)와, 코드신호 생성부(220)를 포함한다.
여기서, 셋/리셋신호 생성부(210)는 선택 코드신호 OPW<4:7>와, 모드 레지스터신호 MR9 및 코드신호 CODE_<G1:G3>에 대응하여 셋 신호 SET<1:3>와 리셋신호 RESET1_<G1:G3>, RESET2_<G1:G3>, RESET3_<G1:G3>를 생성한다.
그리고, 코드신호 생성부(220)는 선택 코드신호 OPW<0:3>와, 모드 레지스터신호 MR9에 대응하여 코드신호 CODE_<G1:G3>를 셋/리셋신호 생성부(210)에 출력한다.
도 7 내지 도 9는 도 6의 셋/리셋신호 생성부(210)에 관한 상세 회로도이다.
먼저, 도 7의 셋/리셋신호 생성부(210_1)는 셋 신호 생성부(211)와, 리셋신호 생성부(212)를 포함한다.
여기서, 셋 신호 생성부(211)는 선택 코드신호 OPW<4:7>와, 모드 레지스터신호 MR9를 조합하여 셋 신호 SET1를 생성한다. 이러한 셋 신호 생성부(211)는 선택 코드신호 OPW<4:7>가 하이 레벨이고, 모드 레지스터신호 MR9가 하이 레벨인 경우 셋 신호 SET1를 하이 레벨로 활성화시켜 출력한다.
이를 위해, 셋 신호 생성부(211)는 복수의 인버터 IV21~IV23와, 낸드게이트 ND7를 포함한다. 인버터 IV21, IV22는 선택 코드신호 OPW<4:7>를 비반전 지연한다. 그리고, 낸드게이트 ND7는 인버터 IV22의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 그리고, 인버터 IV23는 낸드게이트 ND7의 출력을 반전하여 셋 신호 SET1를 출력한다.
그리고, 리셋신호 생성부(212)는 인버터 IV21에 의해 반전된 선택 코드신호 OPW<4:7>와, 모드 레지스터신호 MR9 및 그룹 코드신호 CODE_<G1:G3>를 조합하여 리셋신호 RESET1_<G1:G3>를 생성한다.
이러한 리셋신호 생성부(212)는 선택 코드신호 OPW<4:7>가 하이 레벨이고, 모드 레지스터신호 MR9가 하이 레벨인 상태에서 그룹 코드신호 CODE_<G1:G3>가 하이 레벨로 입력되면 리셋신호 RESET1_<G1:G3>를 로우 레벨로 출력한다.
그리고, 리셋신호 생성부(212)는 그룹 코드신호 CODE_<G1:G3>가 로우 레벨이 되는 경우 해당하는 리셋신호 RESET1_<G1:G3>를 하이 레벨로 출력한다. 그러면, 해당하는 그룹G1~G3의 플립플롭 F/F1, F/F4, F/F7이 리셋되어 초기화된다.
이를 위해, 리셋신호 생성부(212)는 복수의 낸드게이트 ND8~ND11와 지연부 D1를 포함한다. 낸드게이트 ND8는 인버터 IV21의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 그리고, 지연부 D1는 낸드게이트 ND8의 출력을 지연한다. 여기서, 지연부 D1의 지연 시간은 세팅 딜레이 시간으로 설정될 수 있다.
또한, 낸드게이트 ND9는 그룹 코드신호 CODE_G1와 지연부 D1의 출력을 낸드연산하여 리셋신호 RESET1_G1를 출력한다. 또한, 낸드게이트 ND10는 그룹 코드신호 CODE_G2와 지연부 D1의 출력을 낸드연산하여 리셋신호 RESET1_G2를 출력한다. 또한, 낸드게이트 ND11는 그룹 코드신호 CODE_G3와 지연부 D1의 출력을 낸드연산하여 리셋신호 RESET1_G3를 출력한다.
그리고, 도 8의 셋/리셋신호 생성부(210_2)는 셋 신호 생성부(213)와, 리셋신호 생성부(214)를 포함한다.
여기서, 셋 신호 생성부(213)는 선택 코드신호 OPW<4:7>와, 모드 레지스터신호 MR9를 조합하여 셋 신호 SET2를 생성한다. 이러한 셋 신호 생성부(213)는 선택 코드신호 OPW<4:7>가 하이 레벨이고, 모드 레지스터신호 MR9가 하이 레벨인 경우 셋 신호 SET2를 하이 레벨로 활성화시켜 출력한다.
이를 위해, 셋 신호 생성부(213)는 복수의 인버터 IV24~IV26와, 낸드게이트 ND12를 포함한다. 인버터 IV24, IV25는 선택 코드신호 OPW<4:7>를 비반전 지연한다. 그리고, 낸드게이트 ND12는 인버터 IV25의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 그리고, 인버터 IV26는 낸드게이트 ND12의 출력을 반전하여 셋 신호 SET2를 출력한다.
그리고, 리셋신호 생성부(214)는 인버터 IV24에 의해 반전된 선택 코드신호 OPW<4:7>와, 모드 레지스터신호 MR9 및 그룹 코드신호 CODE_<G1:G3>를 조합하여 리셋신호 RESET2_<G1:G3>를 생성한다.
이러한 리셋신호 생성부(214)는 선택 코드신호 OPW<4:7>가 하이 레벨이고, 모드 레지스터신호 MR9가 하이 레벨인 상태에서 그룹 코드신호 CODE_<G1:G3>가 하이 레벨로 입력되면 리셋신호 RESET2_<G1:G3>를 로우 레벨로 출력한다.
그리고, 리셋신호 생성부(214)는 그룹 코드신호 CODE_<G1:G3>가 로우 레벨이 되는 경우 해당하는 리셋신호 RESET2_<G1:G3>를 하이 레벨로 출력한다. 그러면, 해당하는 그룹G1~G3의 플립플롭 F/F2, F/F5, F/F8이 리셋되어 초기화된다.
이를 위해, 리셋신호 생성부(214)는 복수의 낸드게이트 ND13~ND16와 지연부 D2를 포함한다. 낸드게이트 ND13는 인버터 IV24의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 그리고, 지연부 D2는 낸드게이트 ND13의 출력을 지연한다. 여기서, 지연부 D2의 지연 시간은 세팅 딜레이 시간으로 설정될 수 있다.
또한, 낸드게이트 ND14는 그룹 코드신호 CODE_G1와 지연부 D2의 출력을 낸드연산하여 리셋신호 RESET2_G1를 출력한다. 또한, 낸드게이트 ND15는 그룹 코드신호 CODE_G2와 지연부 D2의 출력을 낸드연산하여 리셋신호 RESET2_G2를 출력한다. 또한, 낸드게이트 ND16는 그룹 코드신호 CODE_G3와 지연부 D2의 출력을 낸드연산하여 리셋신호 RESET2_G3를 출력한다.
한편, 도 9의 셋/리셋신호 생성부(210_3)는 셋 신호 생성부(215)와, 리셋신호 생성부(216)를 포함한다.
여기서, 셋 신호 생성부(215)는 선택 코드신호 OPW<4:7>와, 모드 레지스터신호 MR9를 조합하여 셋 신호 SET3를 생성한다. 이러한 셋 신호 생성부(215)는 선택 코드신호 OPW<4:7>가 하이 레벨이고, 모드 레지스터신호 MR9가 하이 레벨인 경우 셋 신호 SET3를 하이 레벨로 활성화시켜 출력한다.
이를 위해, 셋 신호 생성부(215)는 복수의 인버터 IV27~IV29와, 낸드게이트 ND17를 포함한다. 인버터 IV27, IV28는 선택 코드신호 OPW<4:7>를 비반전 지연한다. 그리고, 낸드게이트 ND17는 인버터 IV28의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 그리고, 인버터 IV29는 낸드게이트 ND17의 출력을 반전하여 셋 신호 SET3를 출력한다.
그리고, 리셋신호 생성부(216)는 인버터 IV27에 의해 반전된 선택 코드신호 OPW<4:7>와, 모드 레지스터신호 MR9 및 그룹 코드신호 CODE_<G1:G3>를 조합하여 리셋신호 RESET3_<G1:G3>를 생성한다.
이러한 리셋신호 생성부(216)는 선택 코드신호 OPW<4:7>가 하이 레벨이고, 모드 레지스터신호 MR9가 하이 레벨인 상태에서 그룹 코드신호 CODE_<G1:G3>가 하이 레벨로 입력되면 리셋신호 RESET3_<G1:G3>를 로우 레벨로 출력한다.
그리고, 리셋신호 생성부(216)는 그룹 코드신호 CODE_<G1:G3>가 로우 레벨이 되는 경우 해당하는 리셋신호 RESET3_<G1:G3>를 하이 레벨로 출력한다. 그러면, 해당하는 그룹G1~G3의 플립플롭 F/F3, F/F6, F/F9이 리셋되어 초기화된다.
이를 위해, 리셋신호 생성부(216)는 복수의 낸드게이트 ND18~ND21와 지연부 D3를 포함한다. 낸드게이트 ND18는 인버터 IV27의 출력과 모드 레지스터신호 MR9를 낸드연산한다. 그리고, 지연부 D3는 낸드게이트 ND18의 출력을 지연한다. 여기서, 지연부 D3의 지연 시간은 세팅 딜레이 시간으로 설정될 수 있다.
또한, 낸드게이트 ND19는 그룹 코드신호 CODE_G1와 지연부 D3의 출력을 낸드연산하여 리셋신호 RESET3_G1를 출력한다. 또한, 낸드게이트 ND20는 그룹 코드신호 CODE_G2와 지연부 D3의 출력을 낸드연산하여 리셋신호 RESET3_G2를 출력한다. 또한, 낸드게이트 ND21는 그룹 코드신호 CODE_G3와 지연부 D3의 출력을 낸드연산하여 리셋신호 RESET3_G3를 출력한다.
도 10은 도 6의 코드신호 생성부(220)에 관한 상세 회로도이다.
코드신호 생성부(220)는 모드 레지스터신호 MR9에 대응하여 선택 코드신호 OPW<0:3>를 래치하여 코드신호 CODE_<G1:G3>를 셋/리셋신호 생성부(210)에 출력한다.
이러한 코드신호 생성부(220)는 지연부(221)와 복수의 인버터 IV30~IV33을 포함한다. 복수의 인버터 IV30~IV33 중 인버터 IV31, IV33은 3 상태 인버터로 이루어질 수 있다.
그리고, 지연부(221)는 모드 레지스터신호 MR9를 지연하여 인버터 IV30, IV33에 출력한다. 그리고, 인버터 IV30는 지연부(221)의 출력을 반전한다. 그리고, 인버터 IV31는 인버터 IV30의 출력에 대응하여 선택 코드신호 OPW<0:3>를 반전한다. 또한, 인버터 IV32는 인버터 IV31의 출력을 반전하여 코드신호 CODE_<G1:G3>를 출력한다. 또한, 인버터 IV33는 지연부(221)의 출력에 대응하여 코드신호 CODE_<G1:G3>를 반전 구동한다.
도 11은 도 5의 테스트 모드 제어 장치에 관한 동작 타이밍도이다.
모드 레지스터신호 MR9가 하이 레벨로 활성화되면 선택 코드신호 OPW<0:3>에 의해 그룹 G1이 선택된다. 그리고, 선택 코드신호 OPW<4:7>에 의해 셋 신호 SET1, SET2, SET3가 순차적으로 활성화된다. 그룹 G1이 선택된 경우 그룹 G2의 리셋신호 RESET1_G2는 하이 레벨을 유지하게 된다.
이때, 첫 번째 셋 신호 SET1가 하이 레벨로 활성화된 경우 그룹 G1의 리셋신호 RESET1_G1는 로우 레벨이 된다. 이에 따라, 그룹 G1의 플립플롭 F/F1이 동작하게 되어 시드신호 SEED1를 활성화시킨다.
이후에, 두 번째 셋 신호 SET2가 하이 레벨로 활성화된 경우 그룹 G1의 리셋신호 RESET2_G1가 하이 레벨이 된다. 이때, 그룹 G1의 리셋신호 RESET1_G1는 하이 레벨로 천이하게 된다. 이에 따라, 그룹 G1의 플립플롭 F/F1이 리셋되고 플립플롭 F/F2이 동작하게 되어 시드신호 SEED2를 활성화시킨다.
셋 신호 SET2가 하이 레벨로 인에이블 한 후 리셋신호 RESET1_G1가 하이 레벨로 천이하기 이전까지 (B) 구간 동안 다음 래치 동작을 위한 일정 지연 시간이 필요하게 된다.
각 그룹 G1~G3의 플립플롭 F/F에서 연속적으로 시드신호 SEED1~SEED8를 전달하고, 해당하는 플립플롭 F/F 이외의 나머지 다른 플립플롭들을 리셋하기 위해서는 셋 타임과 리셋 타임에 시간 차를 두어야 한다. 이 시간차 동안에 플립플롭 F/F의 래치에 코드신호가 저장되는 시간을 벌어야 한다. 이러한 시간이 (B) 만큼의 세팅 지연시간으로 설정될 수 있다. 이러한 세팅 지연시간은 각각의 지연부 D1~D3에 설정될 수 있다.
이어서, 세 번째 셋 신호 SET3가 하이 레벨로 활성화된 경우 그룹 G1의 리셋신호 RESET3_G1가 하이 레벨이 된다. 이때, 그룹 G1의 리셋신호 RESET1_G1는 하이 레벨로 천이하게 된다. 이에 따라, 그룹 G1의 플립플롭 F/F2이 리셋되고 플립플롭 F/F3이 동작하게 되어 시드신호 SEED3를 활성화시킨다.
그룹 G1의 시드신호 SEED3가 그룹 G2의 첫 번째 플립플롭 F/F4에 전달되는 경우 선택 코드신호 OPW<0:3>에 의해 그룹 선택 코드가 변경된다. 그러면, 첫 번째 그룹 G1의 플립플롭 F/F1~F/F3 전체가 리셋신호 RESET1_G1, RESET2_G1, RESET3_G2에 의해 리셋된다.
한편, 모드 레지스터신호 MR9가 하이 레벨로 활성화되면 선택 코드신호 OPW<0:3>에 의해 그룹 G2이 선택된다. 그리고, 선택 코드신호 OPW<4:7>에 의해 셋 신호 SET1, SET2, SET3가 순차적으로 활성화된다. 그룹 G2가 선택된 경우 그룹 G1의 리셋신호 RESET1_G1는 하이 레벨을 유지하게 된다.
이때, 첫 번째 셋 신호 SET1가 하이 레벨로 활성화된 경우 그룹 G2의 리셋신호 RESET1_G2는 로우 레벨이 된다. 이에 따라, 그룹 G2의 플립플롭 F/F4이 동작하게 되어 시드신호 SEED4를 활성화시킨다.
이후에, 두 번째 셋 신호 SET2가 하이 레벨로 활성화된 경우 그룹 G2의 리셋신호 RESET2_G2가 하이 레벨이 된다. 이때, 그룹 G2의 리셋신호 RESET1_G2는 하이 레벨로 천이하게 된다. 이에 따라, 그룹 G2의 플립플롭 F/F4이 리셋되고 플립플롭 F/F5이 동작하게 되어 시드신호 SEED5를 활성화시킨다.
이어서, 세 번째 셋 신호 SET3가 하이 레벨로 활성화된 경우 그룹 G2의 리셋신호 RESET3_G2가 하이 레벨이 된다. 이때, 그룹 G2의 리셋신호 RESET1_G2는 하이 레벨로 천이하게 된다. 이에 따라, 그룹 G2의 플립플롭 F/F5이 리셋되고 플립플롭 F/F6이 동작하게 되어 시드신호 SEED6를 활성화시킨다.
그룹 G2의 시드신호 SEED6가 그룹 G3의 첫 번째 플립플롭 F/F7에 전달되는 경우 선택 코드신호 OPW<0:3>에 의해 그룹 선택 코드가 변경된다. 그러면, 두 번째 그룹 G2의 플립플롭 F/F4~F/F6 전체가 리셋신호 RESET1_G2, RESET2_G2, RESET3_G2에 의해 리셋된다.
이러한 방식으로 세 번째 그룹 G3까지 시드신호 SEED8가 전달되면 진입(Entry) 시퀀스가 RMx나게 된다. 만약, 순서가 맞지 않거나 그룹 순서가 맞지 않는 경우에는 리셋신호에 의해 모든 플립플롭 F/F 들이 리셋 되어 초기화된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 복수의 코드신호와 기 설정된 모드 레지스터신호에 대응하여 복수의 셋 신호와 복수의 리셋신호를 생성하는 신호 생성부; 및
    상기 복수의 셋 신호와 상기 복수의 리셋신호에 대응하여 선택적으로 동작하여 출력단의 진입신호를 제어하는 직렬 연결된 복수의 래치부를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  2. 제 1항에 있어서, 상기 복수의 래치부는
    상기 복수의 셋 신호와 상기 복수의 리셋신호에 대응하여 이전 단의 시드신호를 순차적으로 래치하여 다음 단으로 전달하는 복수의 플립플롭을 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  3. 제 2항에 있어서, 상기 복수의 플립플롭은
    첫 번째 단의 플립플롭을 통해 하이 레벨의 전원전압이 인가되고 각 단의 출력단으로 시드신호가 출력되며 마지막 단의 플립플롭을 통해 특정 테스트 모드 진입 신호가 출력되는 것을 특징으로 하는 테스트 모드 제어 장치.
  4. 제 1항에 있어서, 상기 복수의 래치부는
    상기 복수의 셋 신호 중 어느 하나의 셋 신호에 의해 선택된 래치부만 활성화되고, 선택되지 않은 나머지 래치부는 상기 복수의 리셋신호에 대응하여 리셋되는 것을 특징으로 하는 테스트 모드 제어 장치.
  5. 제 1항에 있어서, 상기 신호 생성부는
    상기 복수의 코드신호와 상기 모드 레지스터신호를 논리 조합하여 상기 복수의 셋 신호와 상기 복수의 리셋신호를 생성하는 복수의 셋/리셋신호 생성부를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  6. 제 5항에 있어서, 상기 복수의 셋/리셋신호 생성부는
    상기 복수의 코드신호와 상기 모드 레지스터신호를 앤드 조합하여 상기 복수의 셋 신호를 출력하고,
    상기 복수의 코드신호의 반전신호와 상기 모드 레지스터신호를 앤드 조합하여 상기 복수의 리셋신호를 출력하는 것을 특징으로 하는 테스트 모드 제어 장치.
  7. 제 5항에 있어서, 상기 복수의 셋/리셋신호 생성부는
    상기 복수의 셋 신호의 활성화 시점으로부터 기 설정된 세팅 지연 시간 이후에 상기 복수의 리셋신호를 활성화시키는 지연부를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  8. 제 1항에 있어서, 상기 복수의 코드신호는
    순차적으로 활성화되는 것을 특징으로 하는 테스트 모드 제어 장치.
  9. 제 1항에 있어서, 상기 신호 생성부는
    상기 모드 레지스터신호의 활성화 시점에서 상기 복수의 코드신호가 순차적으로 활성화되며, 상기 코드신호의 활성화 시점에서 상기 복수의 셋 신호가 순차적으로 활성화되는 것을 특징으로 하는 테스트 모드 제어 장치.
  10. 제 1그룹의 선택 코드신호와 제 2그룹의 선택 코드신호 및 기 설정된 모드 레지스터신호에 대응하여 복수의 셋 신호와 복수의 리셋신호를 생성하는 신호 생성부; 및
    상기 복수의 셋 신호와 상기 복수의 리셋신호에 대응하여 선택적으로 동작하여 출력단의 진입신호를 제어하는 직렬 연결된 복수의 래치부를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  11. 제 10항에 있어서, 상기 복수의 래치부는
    일정 개수의 단위로 구분되는 복수의 그룹을 포함하며, 순차적으로 활성화되는 상기 제 1그룹의 선택 코드신호에 대응하여 상기 복수의 그룹 중 어느 하나가 선택되는 것을 특징으로 하는 테스트 모드 제어 장치.
  12. 제 11항에 있어서, 상기 복수의 그룹 각각은
    상기 복수의 셋 신호와 상기 복수의 리셋신호에 대응하여 이전 단의 시드신호를 순차적으로 래치하여 다음 단으로 전달하는 복수의 플립플롭을 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  13. 제 12항에 있어서, 상기 복수의 플립플롭은
    첫 번째 단의 플립플롭을 통해 하이 레벨의 전원전압이 인가되고 각 단의 출력단으로 시드신호가 출력되며 마지막 단의 플립플롭을 통해 특정 테스트 모드 진입 신호가 출력되는 것을 특징으로 하는 테스트 모드 제어 장치.
  14. 제 10항에 있어서, 상기 복수의 셋 신호와 상기 복수의 리셋신호는
    상기 제 2그룹의 선택 코드신호에 의해 순차적으로 활성화되는 것을 특징으로 하는 테스트 모드 제어 장치.
  15. 제 10항에 있어서, 상기 복수의 래치부는
    상기 복수의 셋 신호 중 어느 하나의 셋 신호에 의해 선택된 래치부만 활성화되고, 선택되지 않은 나머지 래치부는 상기 복수의 리셋신호에 대응하여 리셋되는 것을 특징으로 하는 테스트 모드 제어 장치.
  16. 제 10항에 있어서, 상기 신호 생성부는
    상기 제 2그룹의 선택 코드신호와 상기 모드 레지스터신호 및 복수의 코드신호에 대응하여 상기 복수의 셋 신호와 상기 복수의 리셋신호를 출력하는 셋/리셋신호 생성부; 및
    상기 제 1그룹의 선택 코드신호와 상기 모드 레지스터신호에 대응하여 상기 복수의 코드신호를 생성하는 코드신호 생성부를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  17. 제 16항에 있어서, 상기 셋/리셋신호 생성부는
    상기 제 2그룹의 선택 코드신호와 상기 모드 레지스터신호를 논리 조합하여상기 복수의 셋 신호를 출력하는 복수의 셋 신호 생성부; 및
    상기 제 2그룹의 선택 코드신호의 반전신호와 상기 모드 레지스터신호를 논리조합하여 상기 복수의 리셋신호를 출력하는 복수의 리셋신호 생성부를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  18. 제 17항에 있어서,
    상기 복수의 셋 신호 생성부는
    상기 제 2그룹의 선택 코드신호와 상기 모드 레지스터신호를 앤드 조합하여 상기 복수의 셋 신호를 출력하고,
    상기 복수의 리셋신호 생성부는
    상기 제 2그룹의 선택 코드신호의 반전신호와 상기 모드 레지스터신호를 앤드 조합하여 상기 복수의 리셋신호를 출력하는 것을 특징으로 하는 테스트 모드 제어 장치.
  19. 제 17항에 있어서, 상기 복수의 리셋신호 생성부는
    상기 복수의 셋 신호의 활성화 시점으로부터 기 설정된 세팅 지연 시간 이후에 상기 복수의 리셋신호를 활성화시키는 지연부를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  20. 제 16항에 있어서, 상기 코드신호 생성부는
    상기 모드 레지스터신호를 기 설정된 세팅 딜레이 시간만큼 지연한 신호와 상기 제 1그룹의 선택 코드신호에 대응하여 상기 복수의 코드신호를 순차적으로 출력하는 것을 특징으로 하는 테스트 모드 제어 장치.
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