KR20010004655A - 반도체 메모리 소자의 리프레쉬 장치 - Google Patents

반도체 메모리 소자의 리프레쉬 장치 Download PDF

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Abstract

본 발명은 리프레쉬 간격을 가변적으로 조절할 수 있도록 한 반도체 메모리소자의 리프레쉬 장치에 관한 것으로, 디램과 같은 반도체 메모리 소자에서 리프레쉬를 수행할 때 버스트 리프레쉬를 모드 레지스터를 이용하여 실시함으로써 설계측면에서 효율성을 높이게 되고, 사용자 입장에서 초기 또는 사용하는 도중에 리프레쉬를 변경할 수 있다. 또한, 시스템에서 리프레쉬 간격을 제어할 수 있는 시간을 2∼4배 정도 늘어나게 조정할 수 있고, 그 조정된 리프레쉬 간격내에서의 리프레쉬 횟수 역시 조정할 수 있어서 설계의 효율성을 높이게 된다.

Description

반도체 메모리 소자의 리프레쉬 장치{Refresh device of a semiconductor memory device}
본 발명은 반도체 메모리 소자의 리프레쉬 장치에 관한 것으로, 보다 상세하게는 디램(DRAM)과 같이 주기적으로 셀 데이터를 보존하기 위해 리프레쉬를 행하는 반도체 메모리 소자의 리프레쉬 장치에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 반도체 메모리 소자는 SRAM과는 달리 셀에 저장되어 있는 데이터를 보존하기 위해 주기적으로 리프레쉬를 행하여야 한다.
종래에는 일정한 리프레쉬 사이클과 간격이 외부에서 결정되면 그 결정된 사항에 따라 리프레쉬 동작을 행한다.
도 1은 종래의 리프레쉬 블록도로서, 명령 디코더(10)에서 라스 바신호(RASb)와 카스 바신호(CASb)와 칩 선택 바신호(CSb) 및 라이트 인에이블 바신호(WEb)를 입력받아 조합하여 리프레쉬 신호(refresh)를 발생시킨다.
그리고, 시스템 타이머(12)에서는 셀 데이터에 대한 리프레쉬 간격(예컨대, 15.6㎲; 도 3참조)을 결정하고, 리프레쉬 요구 제너레이터(14)는 상기 명령 디코더(10)로부터의 리프레쉬 신호(refresh)와 시스템 타이머(12)로부터의 시간을 입력받아 리프레쉬 요구신호(request)를 발생시킨다.
이러, 출력부(16)에서는 상기 리프레쉬 요구신호(request)를 입력받고 상기 리프레쉬 신호(refresh)가 하이레벨로 인에이블 상태를 요구하면 15.6㎲마다 리프레쉬 수행 펄스신호(new_request)를 출력시킨다. 그에 따라 해당하는 시스템에서는 그 펄스신호(new_request)에 따라 리프레쉬를 수행한다. 미설명 부호 18은 리프레쉬 수행 펄스신호 발생기이다.
여기서, 상기 리프레쉬 요구 제너레이터(14)는 도 2에 예시된 바와 같이 직렬 접속된 다수의 인버터로 된 지연기와 앤드 로직으로 구현된다.
이와 같이 상기의 종래 구성에 따르면, 시스템에서 결정하는 시간(15.6㎲)에 따라 한번씩 리프레쉬를 수행한다.
이와 같은 리프레쉬들은 외부에서 결정된 리프레쉬 사이클과 간격에 따라 리프레쉬의 특성이 결정되며, 이를 변경하고자 할 경우에는 설계회로를 변경한다거나 옵션조정을 통해서 이루어진다.
그러나, 이러한 방법은 설계 측면에서 효율성이 저하되고 사용자 입장에서 리프레쉬 특성을 변경하고자 할 때는 시스템에서 수행해야 되는 단점이 있다. 또한, 시스템 설계 측면네서 본다면 종래의 리프레쉬 방식에서 제어할 수 있는 시간이 T1(도 3참조)으로 일정하게 고정되는 단점이 있다.
따라서 본 발명은 상기한 종래 사정을 감안하여 이루어진 것으로, 리프레쉬 간격을 가변적으로 조절할 수 있도록 한 반도체 메모리 소자의 리프레쉬 장치를 제공함에 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 리프레쉬 장치는, 외부로부터 입력되는 제어신호들은 조합하여 리프레쉬 신호 및 모드 레지스터 세트신호를 발생하는 명령 디코더,
상기 모드 레지스터 세트신호와 외부로부터의 어드레스를 조합하여 다수의 버스트 리프레쉬 길이중 하나를 선택하는 모드 레지스터,
상호 다른 리프레쉬 간격 신호를 발생하는 리프레쉬 간격 발생수단 및,
상기 선택된 버스트 리프레쉬 길이에 해당하는 리프레쉬 간격을 결정하고, 그 결정된 리프레쉬 간격마다 리프레쉬 펄스신호를 발생하는 리프레쉬 펄스신호 발생수단을 구비한다.
도 1은 종래의 리프레쉬 블록도,
도 2는 종래의 리프레쉬 요구 제너레이터의 회로도,
도 3은 종래의 리프레쉬 타이밍도,
도 4는 본 발명의 실시예에 따른 리프레쉬 장치의 블록도,
도 5는 본 발명의 실시예에 따른 모드 레지스터의 회로도,
도 6은 본 발명의 실시예에 따른 리프레쉬 요구 제너레이터의 회로도,
도 7은 본 발명의 실시예에서 버스트 리프레쉬 길이가 1인 경우의 리프레쉬 타이밍도,
도 8은 본 발명의 실시예에서 버스트 리프레쉬 길이가 2인 경우의 리프레쉬 타이밍도이다.
〈도면의 주요부분에 대한 부호의 설명〉
10, 20 : 명령 디코더 12, 22 : 시스템 타이머
14, 26 : 리프레쉬 요구 제너레이터 16, 28 : 출력부
18, 50 : 리프레쉬 펄스신호 발생기 23, 24 : 카운터
30 : 모드 레지스터 40 : 리프레쉬 간격 발생수단
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
본 발명의 실시예에 따른 리프레쉬 장치는 도 4에 도시된 바와 같이, 외부로부터 입력되는 제어신호들(RASb, CASb, WEb, CSb)을 조합하여 리프레쉬 신호(refresh) 및 모드 레지스터 세트신호(mregset)를 발생하는 명령 디코더(20), 상기 모드 레지스터 세트신호(mregset)와 소정 비트의 어드레스(Address_1, Address_b)를 조합하여 다수의 버스트 리프레쉬 길이(BRL 1,2,4)중 하나를 선택하는 모드 레지스터(30), 시스템 타이머(22)와 카운터(23, 24)를 이용하여 상호 다른 리프레쉬 간격(15.6㎲, 31.2㎲, 62.4㎲)용 신호를 발생하는 리프레쉬 간격 발생수단(40) 및, 상기 선택 된 버스트 리프레쉬 길이(BRL 1,2,4중 하나)에 해당하는 리프레쉬 간격을 결정하고 그 결정된 리프레쉬 간격마다 리프레쉬 펄스신호(new_request)를 발생하는 리프레쉬 펄스신호 발생수단(50)을 구비한다.
여기서, 상기 모드 레지스터(30)는 도 5에 도시된 바와 같이 상기 모드 레지스터 세트신호(mregset)와 외부로부터의 어드레스(Address_a, Address_b)를 입력받아 디코딩하는 디코더(32)와, 상기 디코더(32)의 출력신호를(Address_az, Address_ad, Address_bz, Address_bd)을 조합하여 상호 다른 버스트 리프레쉬 길이(BRL1,2,4)중 어느 하나를 지정하는 선택부(34)를 구비한다.
상기 디코더(32)는 상기 모드 레지스터 세트신호(mregset)와 외부로부터의 어드레스(Address_a)를 입력받아 그 어드레스(Address_a)와 반대위상의 신호(Address_az) 및 지연된 신호(Address_ad)를 출력하는 앤드 로직(ND1, IV1) 및, 상기 모드 레지스터 세트신호(mregset)와 외부로부터의 어드레스(Address_b)를 입력받아 그 어드레스(Address_b)와 반대위상의 신호(Address_bz) 및 지연된 신호(Address_bd)를 출력하는 앤드 로직(ND2, IV2)으로 구성된다.
상기 선택부(34)는 상기 신호(Address_az, Address_bz)를 앤드처리하여 버스트 리프레쉬 길이(BRL1)를 선택하는 앤드 로직(ND3, IV3), 상기 신호(Address_ad, Address_bz)를 앤드처리하여 버스트 리프레쉬 길이(BRL2)를 선택하는 앤드 로직(ND4, IV4), 상기 신호(Address_az, Address_bd)를 앤드처리하여 버스트 리프레쉬 길이(BRL2)를 선택하는 앤드 로직(ND5, IV5) 및, 상기 신호(Address_ad, Address_bd)를 앤드처리하여 버스트 리프레쉬 길이(BRL4)를 선택하는 앤드 로직(ND6, IV6)으로 구성된다.
상기의 구성으로 된 모드 레지스터(30)는 모드 레지스터 세트신호(mregset)가 하이레벨로 입력되는 상태에서 모드 레지스터 셋팅동작에 사용하지 않는 두 개의 어드레스(Address_a, b) 조합에 의해 버스트 리프레쉬 길이(BRL1,2,4)를 선택한다.
즉, 어드레스(Address_a,b)가 모두 로우레벨이면 버스트 리프레쉬 길이(BRL1)를 선택하고, 어드레스(Address_a)는 로우레벨이고 어드레스(Address_b)는 하이레벨이면 버스트 리프레쉬 길이(BRL2)를 선택하며, 어드레스(Address_a)는 하이레벨이고 어드레스(Address_b)는 로우레벨이면 버스트 리프레쉬 길이(BRL2)를 선택하며, 어드레스(Address_a, b)가 모두 하이레벨이면 버스트 리프레쉬 길이(BRL4)를 선택한다.
그리고, 상기 리프레쉬 펄스신호 발생수단(50)은 상기 명령 디코더(20)와 모드 레지스터(30) 및 리프레쉬 간격 발생수단(40)으로부터의 신호를 입력받아 각기 다른 리프레쉬 요구신호(request1, request2, request4)를 발생시키는 리프레쉬 요구 제너레이터(26)와, 상기 각각 다른 리프레쉬 요구신호(request1, request2, request4)와 상기 리프레쉬 신호(refresh)를 입력받아 상호 다른 리프레쉬 펄스신호(new_request1, new_request2, new_request4)를 출력하는 출력부(28)를 구비한다.
상기 리프레쉬 요구 제너레이터(26)는 도 6에 도시된 바와 같이 상기 모드 레지스터(30)의 출력신호(BRL1, BRL2, BRL4)와 상기 리프레쉬 간격 발생수단(40)으로부터의 신호(15.6㎲, 31.2㎲, 62.4㎲)를 각각 입력받아 디코딩하는 다수의 제 1디코더(60, 62, 64)와, 상기 각각의 제 1디코더(60, 62, 64)의 출력신호와 상기 리프레쉬 신호(refresh) 및 상기 각각의 제 1디코더(60, 62, 64)의 출력신호를 인버터(IV9, IV10, IV11)를 통해 지연시킨 신호를 입력받아 디코딩하는 다수의 제 2디코더(66, 68, 70)를 구비한다.
상기 제 1디코더(60)는 상기 리프레쉬 간격 발생수단(40)으로부터의 신호(15.6㎲)를 인버터(IV7)를 통해 반전시킨 신호 및 상기 모드 레지스터(30)의 출력시노(BRL1)를 입력받아 낸드처리하는 낸드 게이트(ND7)와, 이 낸드 게이트(ND7)의 출력신호를 반전시키는 인버터(IV8)로 구성된다. 다른 제 1디코더(62, 64)도 역시 상기 제 1디코더(60)와 동일한 구성이다. 그리고 상기 제 2디코더(66, 68, 70)는 앤드로직(ND8, IV12)으로 구성되어 각기 다른 리프레쉬 요구신호(request1, request2, request4)를 출력한다.
상기 출력부(28)에서 출력되는 리프레쉬 펄스신호(new_request1a)는 종래의 리프레쉬 펄스신호(new_request)와 동일한 리프레쉬 간격(15.6㎲)을 유지하고, 상기 출력부(28)에서 리프레쉬 펄스신호(new_request2a, new_request2b)를 출력할 경우에는 31.2㎲의 리프레쉬 간격 동안에 2번의 리프레쉬를 수행시키며, 상기 출력부(28)에서 리프레쉬 펄스신호(new_request4a, new_request4b, new_request4c, new_request4d)를 출력할 경우에는 62.4㎲의 리프레쉬 간격 동안에 4번의 리프레쉬를 수행시킨다.
상기와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 소자의 리프레쉬 장치의 동작에 대해 설명하면 다음과 같다.
명령 디코더(20)는 라스 바신호(RASb)와 카스 바신호(CASb)와 칩 선택 바신호(CSb) 및 라이트 인에이블 바신호(WEb)를 입력받아 모드 레지스터 세트신호(mregset)를 모드 레지스터(30)로 보내고, 그 모드 레지스터(30)에서는 버스트 리프레쉬 길이(즉, BRL1, BRL2, BRL4중에서 하나)를 선택하여 리프레쉬 요구 제어레이터(26)로 보낸다.
상기 리프레쉬 요구 제너레이터(26)는 선택적으로 입력된 버스트 리프레쉬 길이에 따라 리프레쉬 간격 발생수단(40)으로부터의 리프레쉬 간격(15.6㎲, 312.㎲, 624.㎲)을 선택한다. 예를 들어 BRL1에서는 15.6㎲가 선택되고, BRL2에서는 31.2㎲가 선택되며, BRL4에서는 62.4㎲가 선택된다. 그리고, 상기 리프레쉬 요구 제너레이터(26)는 선택된 리프레쉬 간격에 따른 리프레쉬 요구신호(request1, request2, request4중에서 하나)를 발생시킨다.
그에 따라, 출력부(28)에서는 현재 리프레쉬가 진행중이면 상기 리프레쉬 요구신호(request1, request2, request4중에서 하나)와 하이레벨의 리프레쉬 신호(refresh)를 낸드처리하여 해당하는 리프레쉬 펄스신호(new_request)를 출력하게 된다.
예를 들어, 버스트 리프레쉬 길이(BRL1)에서는 도 7의 타이밍도에서 처럼 리프레쉬 펄스신호(new_request1a)를 15.6㎲마다 한번씩 발생시켜서 워드라인을 활성화시킴으로써 그 활성화된 워드라인산의 메모리 셀을 리프레쉬하게 된다.
그리고, 버스트 리프레쉬 길이(BRL2)에서는 도 8의 타이밍도에서 처럼 리프레쉬 펄스신호(new_requst2)가 31.2㎲마다 한번씩 발생되어 워드라인을 활성화시키게 되는데, 리프레쉬 펄스신호(new_request2a)가 먼저 발생하고 "tRC"정도의 지연을 가지고서 리프레쉬 펄스신호(new_request2b)가 인에이블되어 리프레쉬를 행하게 된다.
그리고, 버스트 리프레쉬 길이(BRL4)에서는 62.4㎲마다 리프레쉬 펄스신호(new_request4)가 인에이블되는데, 제일 먼저 리프레쉬 펄스신호(new_request4a)가 인에이블되고 계속적으로 "tRC정도의 지연을 가지고서 리프레쉬 펄스신호new_request4a, new_request4b, new_request4c, new_request4d가 순차적으로 인에이블되어 리프레쉬를 행하게 된다.
이상 설명한 바와 같은 본 발명에 의하면, 디램과 같은 반도체 메모리 소자에서 리프레쉬를 수행할 때 버스트 리프레쉬를 모드 레지스터를 이용하여 실시함으로써 설계측면에서 효율성을 높이게 되고, 사용자 입장에서 초기 또는 사용하는 도중에 리프레쉬를 변경할 수 있다.
또한, 시스템에서 리프레쉬 간격을 제어할 수 있는 시간을 2∼4배 정도 늘어나게 조정할 수 있고, 그 조정된 리프레쉬 간격내에서의 리프레쉬 횟수 역시 조정할 수 있어서 설계의 효율성을 높이게 된다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (6)

  1. 주기적으로 리프레쉬를 행하는 반도체 메모리 소자에 있어서,
    외부로부터 입력되는 제어신호들을 조합하여 리프레쉬 신호 및 모드 레지스터 세트신호를 발생하는 명령 디코더.
    상기 모드 레지스터 세트신호와 외부로부터의 어드레스를 조합하여 다수의 버스트 리프레쉬 길이중 하나를 선택하는 모드 레지스터,
    상호 다른 리프레쉬 간격 신호를 발생하는 리프레쉬 간격 발생수단 및,
    상기 선택된 버스트 리프레쉬 길이에 해당하는 리프레쉬 간격을 결정하고, 그 결정된 리프레쉬 간격마다 리프레쉬 펄스신호를 발생하는 리프레쉬 펄스신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬 장치.
  2. 제 1항에 있어서,
    상기 모드 레지스터는 상기 모드 레지스터 세트신호와 외부로부터의 어드레스를 입력받아 디코딩하는 디코더와, 상기 디코더의 출력신호들을 조합하여 상호 다른 버스트 리프레쉬 길이중 어느 하나를 지정하는 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬 장치.
  3. 제 2항에 있어서,
    상기 다수의 앤드 로직으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬 장치.
  4. 제 2항에 있어서,
    상기 선택부는 앤드 로직으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬 장치.
  5. 제 1항에 있어서,
    상기 리프레쉬 펄스신호 발생수단은 상기 명령 디코더와 모드 레지스터 및 리프레쉬 간격 발생수간으로부터의 신호를 입력받아 각긱 다른 리프레쉬 요구신호를 발생시키는 리프레쉬 요구 제너레이터와, 상기 각기 다른 리프레쉬 요구신호를 발생시키는 리프레쉬 요구 제너레이터와, 상기 각기 다른 리프레쉬 요구신호와 상기 리프레쉬 신호를 입력받아 상호 다른 리프레쉬 펄스신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬 장치.
  6. 제 5항에 있어서,
    상기 리프레쉬 요구 제너레이터는 상기 모드 레지스터 및 리프레쉬 간격 발생수단으로부터의 신호를 입력받아 디코딩하는 제 1디코더와, 상기 제 1디코더의 출력신호와 상기 리프레쉬 신호 및 상기 제 1디코더의 출력신호를 지연시킨 신호를 입력받아 디코딩하는 제 2디코더를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬 장치.
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