CN106920574B - 测试模式控制电路 - Google Patents

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Abstract

公开了一种与用于控制供应商专用测试模式的技术相关的测试模式控制电路。所述测试模式控制电路包括：信号发生电路，被配置成响应于多个码信号和预定的模式寄存器信号来产生多个设置信号和多个重置信号；以及多个串联连接的锁存电路，被配置成响应于多个设置信号和多个重置信号而选择性地操作，以控制输出端子的进入信号。

Description

测试模式控制电路
相关申请的交叉引用
本申请要求2015年12月24日提交的申请号为10-2015-0185935的韩国专利申请的优先权，其全部内容通过引用合并于本文。
技术领域
本公开的实施例涉及一种测试模式控制电路,并且更具体地,涉及一种用于控制供应商专用测试模式的技术。
背景技术
通常，寄存器组(RS)用于限定来自DDR SDRAM操作之中的特定功能。RS可以包括模式寄存器组(MRS)和扩展模式寄存器组(EMRS)。
在MRS和EMRS中，DDR SDRAM操作的模式寄存器设置命令和特定模式被构建为应用至地址引脚的值。构建的MRS和构建的EMRS可以保持不变，直到它们被再次编程或者它们被断电为止。
MRS主要对于同步动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)是必要的。在利用芯片之前，模式设置被实现，使得突发类型、突发长度(BL)、列地址选通(CAS)信号延迟(CL)等被构建。
例如，MRS选择和利用包括供应商测试芯片的测试模式和联合电子设备工程委员会(JEDEC)模式(其中用户决定突发类型、突发长度等)。
发明内容
根据本公开的实施例，一种测试模式控制电路可以包括：信号发生电路，被配置成响应于多个码信号和预定的模式寄存器信号来产生多个设置信号和多个重置信号；以及多个串联连接的锁存电路，被配置成响应于多个设置信号和多个重置信号而选择性地操作，以控制输出端子的进入信号。
根据本公开的实施例，一种测试模式控制电路包括：信号发生电路，被配置成响应于第一组的选择码信号、第二组选择码信号以及预定的模式寄存器信号来产生多个设置信号和多个重置信号；以及多个串联连接的锁存电路，被配置成响应于多个设置信号和多个重置信号而选择性地操作，以控制输出端子的进入信号。
根据本公开的实施例，一种系统包括半导体电路，半导体电路被配置成包括测试模式控制电路；测试模式控制电路还包括：信号发生电路，被配置成产生多个设置信号和多个重置信号；以及多个串联连接的锁存电路，被配置成响应于多个设置信号和多个重置信号而选择性地操作，以控制输出端子的进入信号。
附图说明
参照结合附图考虑的以下具体描述，本公开的以上和其它的特征和优点将容易变得明显，其中：
图1为图示根据本公开的一个实施例的测试模式控制电路的框图。
图2为图示图1中所示的信号发生电路的详细电路图。
图3为图示图1中所示的触发器的详细电路图。
图4为图示图1中所示的测试模式控制电路的操作的时序图。
图5为图示根据本公开的另一实施例的测试模式控制电路的电路图。
图6为图示图5中所示的信号发生电路的详细电路图。
图7至图9为图示图6中所示的设置/重置信号发生电路的详细电路图。
图10为图示图6中所示的码信号发生电路的详细电路图。
图11为图示图5中所示的测试模式控制电路的操作的时序图。
具体实施方式
本公开的各种实施例针对提供一种测试模式控制电路，其能够基本上消除由于相关技术领域的限制和缺点而引起的一个或更多个问题。
本公开的实施例涉及一种用于通过控制供应商专用测试模式的进入来防止异常码的进入。
现在详细地参照本公开的实施例，在附图中图示了实施例的示例。只要有可能，相同的附图标记在附图中用于表示相同或相似的部分。在本公开的以下描述中，出于本公开的主题清楚的目的，可以省略合并在本文中的相关已知的配置或功能的详细描述。
图1为图示了根据本公开的一个实施例的测试模式控制电路的框图。
参见图1，根据实施例的测试模式控制电路可以包括锁存电路，该锁存电路包括彼此串联耦接的多个触发器(F/F1～F/F3)和信号发生电路100。
在图1中，触发器(F/F1)可以响应于设置信号(SET1)和重置信号(RESET1)来触发电源电压(VCC)，由此输出种子信号(SEED1)。触发器(F/F2)可以响应于设置信号(SET2)和重置信号(RESET2)来触发种子信号(SEED1)，由此输出种子信号(SEED2)。触发器(F/F3)可以响应于设置信号(SET3)和重置信号(RESET3)来触发种子信号(SEED2)，由此输出进入信号(entry signal)(Entry)。
如上所述，本公开的实施例可以利用三级触发器(F/F1～F/F3)来实施测试模式进入电路。针对该目的，实施例可以需要三个设置信号(SET1～SET3)和三个重置信号(RESET1～RESET3)。
信号发生电路100可以响应于码信号CODE<1:3>和模式寄存器信号(MR9)来产生设置信号SET<1:3>和重置信号RESET<1:3>，以及可以将设置信号SET<1:3>和重置信号RESET<1:3>输出至多个触发器(F/F1～F/F3)。
如上所述，各个触发器(F/F1～F/F3)可以响应于信号发生电路100的输出信号而独立地设置或重置。即，来自触发器(F/F1～F/F3)之中的仅与种子信号(SEED1～SEED3)的任何种子信号的位置相对应的一个触发器(F/F)可以根据种子信号(SEED1～SEED3)的位置来操作，而其余的两个触发器(F/F)可以被重置且不操作。
半导体电路在作为制成品而向市场发布之前，包括用于测试正常操作的测试模式，使得制造商能够识别在半导体电路中是否出现异常操作或不期望问题。此后，仅除了异常半导体电路之外的正常半导体电路被制造成产品，然后向市场发布。
为了执行上述测试，半导体电路进入测试模式以执行测试并监控测试结果，使得判断半导体电路是否正常地操作。如果指示触发器(F/F3)的输出信号的进入信号(Entry)被激活，则半导体电路进入测试模式。
另外，半导体电路包括根据其操作的各种测试模式。具体地，半导体电路包括用于测试被配置成输入/输出数据的正常电路的测试模式和用于测试除了正常电路之外的其余电路的另一测试模式。
半导体电路的测试模式可以从外部部件接收多个地址。来自多个测试模式之中的与地址的组合相对应的一个测试模式可以被使能，使得可以执行必要的测试。
在这种情况下，测试模式可以通过储存在模式寄存器组(MRS)中的信息来执行。从外部部件接收到的多个地址可以被解码，使得能够执行测试模式。针对该目的，半导体电路包括被配置成将多个地址解码的解码电路，使得半导体电路能够利用解码电路来执行预定的测试模式。另外，除了正常电路之外的其余电路可以响应于执行单独的测试模式所需的模式寄存器信号(MR9)来激活进入信号(Entry)，使得其余电路能够执行测试模式。
在规范的供应商专用测试模式期间，可以利用来自模式寄存器命令之中的模式寄存器信号(MR9)(即，第九模式)。为了防止用户在未许可的情况下而进入第九模式，需要以用户不能容易地进入第九模式的方式来设计芯片。
即，如果半导体电路在正常操作期间进入供应商专用测试模式，则可能会发生半导体芯片的错误操作或故障。因此，作为预防措施，半导体电路可以仅当供应商期望的码序列被顺序地且正确地输入至半导体电路时才进入供应商专用测试模式，导致进入程序变得复杂。
本公开的实施例实施了用于进入由模式寄存器信号(MR9)建立的供应商专用测试模式的复杂的进入过程，导致更强地加密。
图2为图示了图1中所示的信号发生电路100的详细电路图。
参见图2，信号发生电路100可以包括多个设置/重置信号发生电路(110～130)。例如，假设存在施加至信号发生电路100的三个码信号(CODE1至CODE3)，如在图1的实施例中所示的，需要三个触发器(F/F1～F/F3)。另外，信号发生电路100需要三个设置信号(SET1～SET3)和三个重置信号(RESET1～RESET3)。
尽管实施例已经示例性地公开了存在三个码信号(CODE1～CODE3)和三个触发器(F/F1～F/F3)，但是实施例的范围或精神不限制于此，码信号的数目和触发器的数目还能够在需要时改变成其它的数目。
在该特定的情况下，设置/重置信号发生电路110可以响应于码信号(CODE1)和模式寄存器信号(MR9)来产生设置信号(SET1)和重置信号(RESET1)。设置/重置信号发生电路110可以包括多个反相器(IV1～IV4)、多个与非(NAND)门(ND1,ND2)以及延迟电路111。
反相器(IV1,IV2)可以执行码信号(CODE1)的非反相延迟(non-inversiondelaying)。与非门(ND1)可以执行反相器IV1的输出信号与模式寄存器信号(MR9)之间的与非运算。与非门(ND2)可以执行反相器IV2的输出信号与模式寄存器信号(MR9)之间的与非运算。延迟电路111可以将与非门(ND1)的输出信号延迟。延迟 电路111可以具有与设置延迟时间相对应的延迟时间。反相器IV3可以通过将延迟电路111的输出信号反相来输出重置信号(RESET1)。反相器IV4可以通过将与非门(ND2)的输出信号反相来输出设置信号(SET1)。
设置/重置信号发生电路110可以在码信号(CODE1)和模式寄存器信号(MR9)处于高电平时将设置信号(SET1)激活至高电平，使得设置/重置信号发生电路110可以输出高电平设置信号(SET1)。相反地，设置/重置信号发生电路110可以在码信号(CODE1)处于低电平而模式寄存器信号(MR9)处于高电平时将重置信号(RESET1)激活至高电平，使得设置/重置信号发生电路110可以输出高电平重置信号(RESET1)。
触发器(F/F1)可以当设置信号(SET1)被激活时将种子信号(SEED1)输出至触发器(F/F2)。相反地，触发器(F/F1)可以当重置信号(RESET1)被激活时被初始化。
设置/重置信号发生电路120可以响应于码信号(CODE2)和模式寄存器信号(MR9)来产生设置信号(SET2)和重置信号(RESET2)。设置/重置信号发生电路120可以包括多个反相器(IV5～IV8)、多个与非门(ND3,ND4)以及延迟电路121。
反相器(IV5,IV6)可以执行码信号(CODE2)的非反相延迟。与非门(ND3)可以执行反相器IV5的输出信号与模式寄存器信号(MR9)之间的与非运算。与非门(ND4)可以执行反相器IV6的输出信号与模式寄存器信号(MR9)之间的与非运算。延迟电路121可以将与非门(ND3)的输出信号延迟。在这种情况下，延迟电路121可以具有与设置延迟时间相对应的延迟时间。反相器IV7可以通过将延迟电路121的输出信号反相来输出重置信号(RESET2)。反相器IV8可以通过将与非门(ND4)的输出信号反相来输出设置信号(SET2)。
设置/重置信号发生电路120可以在码信号(CODE2)和模式寄存器信号(MR9)处于高电平时将设置信号(SET2)激活至高电平，使得设置/重置信号发生电路120可以输出高电平的设置信号(SET2)。相反地，设置/重置信号发生电路120可以在码信号(CODE2)处于低电平而模式寄存器信号(MR9)处于高电平时将重置信号(RESET2)激活至高电平，使得设置/重置信号发生电路120可以输出高电平的重置信号(RESET2)。
触发器(F/F2)可以在设置信号(SET2)被激活时将种子信号(SEED2)输出至触发器(F/F3)。相反地，触发器(F/F2)可以在重置信号(RESET2)被激活时被初始化。
另外，设置/重置信号发生电路130可以响应于码信号(CODE3)和模式寄存器信 号(MR9)来产生设置信号(SET3)和重置信号(RESET3)。设置/重置信号发生电路130可以包括：多个反相器(IV9～IV12)、多个与非门(ND5,ND6)以及延迟电路131。
反相器(IV9,IV10)可以执行码信号(CODE3)的非反相延迟。与非门(ND5)可以执行反相器IV9的输出信号与模式寄存器信号(MR9)之间的与非运算。与非门(ND6)可以执行反相器IV10的输出信号与模式寄存器信号(MR9)之间的与非运算。延迟电路131可以将与非门(ND5)的输出信号延迟。在这种情况下，延迟电路131可以具有与设置延迟时间相对应的延迟时间。反相器IV11可以通过将延迟电路131的输出信号反相来输出重置信号(RESET3)。反相器IV12可以通过将与非门(ND6)的输出信号反相来输出设置信号(SET3)。
设置/重置信号发生电路130可以在码信号(CODE3)和模式寄存器信号(MR9)处于高电平时将设置信号(SET3)激活至高电平，使得设置/重置信号发生电路130可以输出高电平的设置信号(SET3)。相反地，设置/重置信号发生电路130可以在码信号(CODE3)处于低电平而模式寄存器信号(MR9)处于高电平时将重置信号(RESET3)激活至高电平，使得设置/重置信号发生电路130可以输出高电平的重置信号(RESET3)。
触发器(F/F3)可以在设置信号(SET3)被激活时将进入信号(Entry)激活，从而进入测试模式。相反地，触发器(F/F3)可以当重置信号(RESET3)被激活时被初始化。
如上所述，设置信号(SET1～SET3)可以通过模式寄存器信号(MR9)和码信号(CODE1～CODE3)的与(AND)运算来控制。相反地，重置信号(RESET1～RESET3)可以通过模式寄存器信号(MR9)和码信号(CODE1～CODE3)的反相信号的与运算来控制。
此后，在设置信号(SET1～SET3)被激活且然后分别被延迟延迟电路(111,121,131)的设置延迟时间之后，重置信号(RESET1～RESET3)可以被激活。由于三个码信号(CODE1～CODE3)被顺序地输入至信号发生电路100，所以三个重置信号(RESET1～RESET3)可以在任何不正确或错误的信号被施加至信号发生电路100时被激活，使得所有的触发器(F/F1～F/F3)被重置。
码信号(CODE1～CODE3)被顺序地施加至信号发生电路100。每个触发器(F/F1～F/F3)可以被配置成将种子信号(SEED)传送至与下一个码相对应的锁存器。
此后，假设下一个码被准确地施加至信号发生电路100，则种子信号(SEED)被施加至位于下一个码之后的另一个锁存器。在这种情况下，当种子信号(SEED)被施加至 随后的触发器(F/F)时，其它触发器(F/F)的锁存器被重置，然后被控制。
经由种子信号(SEED)而施加至每个触发器(F/F)的信号可以通过设置信号(SET)而储存在锁存器中。触发器(F/F)还可以通过重置信号(RESET)来重置。为了在每个触发器(F/F)通过重置信号(RESET)重置之前，根据设置信号(SET)来将码信号(CODE)储存在锁存器中，需要预定的设置延迟时间，并且对应的延迟时间通过延迟电路(111,121,131)来建立。即，施加至锁存器的码信号可以在延迟电路(111,121,131)中建立的设置延迟时间期间确定。
如果输入码信号的次序错误，或者如果对应的输入码信号与预定的码信号不相同，则触发器(F/F)的锁存器被重置，使得整个进入电路可以被重置和控制。
图3为图示图1中所示的触发器(F/F1)的详细电路图。
由于图1中所示的触发器(F/F1～F/F3)的详细电路图彼此相同，所以在下文中，为了便于描述和更好地理解本公开，图3中所示的实施例将利用图1中所示的第一触发器(F/F1)的详细电路图作为示例来描述。
触发器(F/F1)可以包括多个反相器(IV13～IV20)和或非(NOR)门(NOR1)。来自多个反相器(IV13～IV20)之中的反相器(IV14,IV16,IV19,IV20)可以被实施为三级反相器。
反相器IV13可以将设置信号(SET1)反相。反相器IV14可以根据设置信号(SET1)的控制信号来将高电平的电源电压(VCC)反相。反相器IV15可以将反相器IV14的输出信号反相。反相器IV16可以响应于反相器IV13的输出信号来将反相器IV15的输出信号反相。在这种情况下，反相器IV16可以经由锁存器结构而与反相器IV15耦接。
另外，反相器IV17可以将反相器IV13的输出信号反相。反相器IV18可以将设置信号(SET1)反相。反相器IV19可以响应于反相器IV18的输出信号来将反相器IV15的输出信号反相。反相器IV20可以响应于反相器IV17的输出信号来将种子信号(SEED1)反相。或非门(NOR1)可以通过执行反相器IV19的输出信号与重置信号(RESET1)之间的或非运算来输出种子信号(SEED1)。在这种情况下，反相器IV20可以经由锁存器结构而耦接至或非门(NOR1)。
上述触发器(F/F1)可以在接收设置信号(SET1)之前接收之前的信号。此后，如果设置信号(SET1)被输入至触发器(F/F1)，则触发器(F/F1)可以利用包括反相器IV15和IV16的锁存器结构来锁存设置信号(SET1)。另外，包括反相器IV20和或非门NOR1的锁存器可以在其中储存包括反相器IV15和IV16的锁存器结构的输出信号。
如果设置信号(SET1)被激活至高电平，则触发器(F/F1)可以触发种子信号(SEED1)，且因此输出高电平信号。另外，假设种子信号(SEED1)被施加至下一级触发器(F/F2),则触发器(F/F1)可以将重置信号(RESET1)激活至高电平，使得种子信号(SEED1)被初始化成低电平。
图4为图示图1中所示的测试模式控制电路的操作的时序图。
参见图4，在模式寄存器信号(MR9)被激活至高电平的特定时间处，三个码信号(CODE1,CODE2,CODE3)被顺序地激活。在这种情况下，码信号(CODE<1:3>)可以通过码信号OPW<0:7>的组合来产生。可以从模式寄存器组(MRS)或者外部部件接收码信号OPW<0:7>，使得测试模式可以开始操作。
如果与码信号(CODE1)相对应的模式寄存器信号(MR9)被激活至高电平，则设置信号(SET1)被激活。此后，第一触发器(F/F1)可以被配置成传送种子信号(SEED1)。在这种情况下，重置信号(RESET1)处于低电平，使得触发器(F/F1)开始操作。相反地，其余的重置信号(RESET2,RESET3)可以转变成高电平，使得触发器(F/F2,F/F3)被重置。
此后，如果与码信号(CODE2)相对应的模式寄存器信号(MR9)被激活至高电平，则设置信号(SET2)被激活。此后，第二触发器(F/F2)可以被配置成传送种子信号(SEED2)。在这种情况下，重置信号(RESET2)处于低电平，使得触发器(F/F2)开始操作。相反地，其余的重置信号(RESET1,RESET3)可以转变成高电平，使得触发器(F/F1,F/F3)被重置。
在这种情况下，在使能的设置信号(SET2)完成之后，且在重置信号(RESET1,RESET3)被使能之前，可能存在设置的时间段。设置的时间段可以为与预定时间(A)相对应的设置延迟时间。与时间(A)相对应的设置延迟时间可以对应于设置/重置信号发生电路120的延迟电路121的延迟时间。
假设利用了设置时间与重置时间之间的时间差，触发器(F/F)能够顺序地传送种子信号(SEED1～SEED3)。而且，当触发器(F/F)顺序地传送种子信号(SEED1～SEED3)时，除了传送种子信号的触发器(F/F)之外的其余触发器可以被重置。例如，当触发器(F/F)正顺序地传送种子信号(SEED1～SEED3)时，第一触发器(F/F1)可以首先传送种子信号(SEED1)，同时第二触发器(F/F2)和第三触发器(F/F3)被重置。然后，第二触发器可以传送种子信号(SEED2)，同时第一触发器(F/F1)和第三触发器(F/F3)被重置。最后，第三触发器可以传送种子信号(SEED3)，同时第一触发器(F/F1)和第二触发器(F/F2)被重置。在该时间差期间，需要保证码信号被传送至触发器(F/F)的 锁存器并且被储存在触发器(F/F)的锁存器中的预定时间。预定时间可以被建立作为与时间(A)相对应的设置延迟时间。
随后，假设与码信号(CODE3)相对应的模式寄存器信号(MR9)被激活至高电平，则设置信号(SET3)被激活。此后，第三触发器(F/F3)可以将进入信号(Entry)激活，并且输出激活的进入信号(Entry)。在这种情况下，重置信号(RESET3)处于低电平，使得触发器(F/F3)开始操作。相反地，其余的重置信号(RESET1,RESET2)可以转变成高电平，使得触发器(F/F1,F/F2)被重置。
图5为图示根据本公开的另一个实施例的测试模式控制电路的电路图。
参见图5，根据实施例的测试模式控制电路可以包括多个组(G1～G3)和信号发生电路200。在这种情况下，第一组G1可以包括彼此串联耦接的多个锁存电路(即，触发器F/F1～F/F3)。第二组G2可以包括彼此串联耦接的多个锁存电路(即，触发器F/F4～F/F6)。另外，第三组G3可以包括彼此串联耦接的多个锁存电路(即，触发器F/F7～F/F9)。
根据实施例，为了便于描述和更好地理解本公开，可以使用三个组(G1～G3)，并且每个组可以包括三个触发器(F/F)。即，根据实施例，九级进入电路通过彼此串联耦接的九个触发器(F/F)来实施，以及进入过程在设计时变得更加复杂。然而，本公开的实施例的范围或精神不限制于此，以及组的数目和触发器的数目也可以根据需要而进行改变。
第一组G1中的触发器(F/F1)可以响应于设置信号(SET1)和重置信号(RESET1_G1)来触发电源电压(VCC)，以及输出种子信号(SEED1)。触发器(F/F2)可以响应于设置信号(SET2)和重置信号(RESET2_G1)来触发种子信号(SEED1)，以及输出种子信号(SEED2)。另外，触发器(F/F3)可以响应于设置信号(SET3)和重置信号(RESET3_G1)来触发种子信号(SEED2)，以及将种子信号(SEED3)输出至组G2。
第二组G2的触发器(F/F4)可以响应于设置信号(SET1)和重置信号(RESET1_G2)来触发种子信号(SEED3)，以及输出种子信号(SEED4)。触发器(F/F5)可以响应于设置信号(SET2)和重置信号(RESET2_G2)来触发种子信号(SEED4)，以及输出种子信号(SEED5)。另外，触发器(F/F6)可以响应于设置信号(SET3)和重置信号(RESET3_G2)来触发种子信号(SEED5)，以及将种子信号(SEED6)输出至组G3。
第三组G3的触发器(F/F7)可以响应于设置信号(SET1)和重置信号(RESET1_G3)来触发种子信号(SEED6)，以及输出种子信号(SEED7)。触发器(F/F8)可以响应于设置信号(SET2)和重置信号(RESET2_G3)来触发种子信号(SEED7)，以及输出种子信号(SEED8)。另外，触发器(F/F9)可以响应于设置信号(SET3)和重置信号(RESET3_G3)来触发种子信号(SEED8)，以及输出进入信号(Entry)。
在规范上的供应商专用测试模式期间，可以利用来自模式寄存器命令之中的选择码信号OPW<0:7>。信号发生电路200可以响应于选择码信号OPW<0:3>、选择码信号OPW<4:7>以及模式寄存器信号(MR9)来产生设置信号(SET<1:3>)和重置信号(RESET1_<G1:G3>,RESET2_<G1:G3>,RESET3_<G1:G3>)，信号发生电路200可以将产生的设置信号(SET<1:3>)和产生的重置信号(RESET1_<G1:G3>,RESET2_<G1:G3>,RESET3_<G1:G3>)输出至相应的组(G1～G3)。
例如，根据本公开的实施例，可以将由8位组成的选择码信号OPW<0:7>进行分组。即，来自多个选择码信号OPW<0:7>之中的与4个较低位相对应的选择码信号OPW<0:3>可以被分组，使得能够利用分组结果来选择多个组(G1～G3)中的任意一个。来自多个选择码信号OPW<0:7>之中的由4个较高位组成的选择码信号OPW<4:7>被分组，使得能够基于分组结果而从选中组中接收每个码信号。
图6为图示图5中所示的信号发生电路200的详细电路图。
参见图6，信号发生电路200可以包括设置/重置信号发生电路210和码信号发生器220。
设置/重置信号发生电路210可以响应于选择码信号OPW<4:7>、模式寄存器信号(MR9)以及码信号(CODE_<G1:G3>)来产生设置信号(SET<1:3>)和重置信号(RESET1_<G1:G3>,RESET2_<G1:G3>,RESET3_<G1:G3>)。
码信号发生器220可以响应于选择码信号OPW<0:3>和模式寄存器信号(MR9)来将码信号CODE_<G1:G3>输出至设置/重置信号发生电路210。
图7至图9为图示图6中所示的设置/重置信号发生电路210的详细电路图。
参见图7，设置/重置信号发生电路(210_1)可以包括设置信号发生器211和重置信号发生器212。
在这种情况下，设置信号发生器211可以通过将选择码信号OPW<4:7>和模式寄存器信号(MR9)组合来产生设置信号(SET1)。设置信号发生器211可以在选择码信号OPW<4:7>处于高电平且模式寄存器信号(MR9)处于高电平时，将设置信号(SET1) 激活至高电平，由此输出高电平的设置信号(SET1)。
出于此目的，设置信号发生器211可以包括多个反相器(IV21～IV23)和与非门(ND7)。反相器(IV21,IV22)可以执行选择码信号OPW<4:7>的非反相延迟。与非门(ND7)可以执行反相器IV22的输出信号与模式寄存器信号(MR9)之间的与非运算。反相器IV23可以将与非门(ND7)的输出信号反相，然后输出设置信号(SET1)。
重置信号发生器212可以将通过反相器IV21反相的选择码信号OPW<4:7>、模式寄存器信号(MR9)和组码信号(CODE_<G1:G3>)组合，以及可以根据组合结果来产生重置信号(RESET1_<G1:G3>)。
如果当选择码信号OPW<4:7>处于高电平且模式寄存器信号(MR9)处于高电平时，高电平的组码信号(CODE_<G1:G3>)被输入至重置信号发生器212，则重置信号发生器212可以以低电平输出重置信号(RESET1_<G1:G3>)。
然而，如果组码信号(CODE_<G1:G3>)处于低电平，则重置信号发生器212可以以高电平输出对应的重置信号(RESET1_<G1:G3>)。结果，对应组(G1～G3)的触发器(F/F1,F/F4,F/F7)可以被重置和初始化。
出于此目的，重置信号发生器212可以包括多个与非门(ND8～ND11)和延迟电路D1。与非门(ND8)可以执行反相器IV21的输出信号与模式寄存器信号(MR9)之间的与非运算。延迟电路D1可以将与非门(ND8)的输出信号延迟。在这种情况下，延迟电路D1的延迟时间可以被建立作为设置延迟时间。
与非门(ND9)可以通过执行组码信号(CODE_G1)与延迟电路D1的输出信号之间的与非运算来输出重置信号(RESET1_G1)。类似地，与非门(ND10)可以通过执行组码信号(CODE_G2)与延迟电路D1的输出信号之间的与非运算来输出重置信号(RESET1_G2)。另外，与非门(ND11)可以通过执行组码信号(CODE_G3)与延迟电路D1的输出信号之间的与非运算来输出重置信号(RESET1_G3)。
参见图8，设置/重置信号发生电路(210_2)可以包括设置信号发生器213和重置信号发生器214。
在这种情况下，设置信号发生器213可以通过将选择码信号OPW<4:7>和模式寄存器信号(MR9)组合来产生设置信号(SET3)。设置信号发生器213可以在选择码信号OPW<4:7>处于高电平且模式寄存器信号(MR9)处于高电平时，将设置信号(SET2)激活至高电平，由此输出高电平的设置信号(SET2)。
出于此目的，设置信号发生器213可以包括多个反相器(IV24～IV26)和与非门(ND12)。反相器(IV24,IV25)可以执行选择码信号OPW<4:7>的非反相延迟。与非门(ND12)可以执行反相器IV25的输出信号与模式寄存器信号(MR9)之间的与非运算。反相器IV26可以将与非门(ND12)的输出信号反相，然后输出设置信号(SET2)。
重置信号发生器214可以将通过反相器IV24反相的选择码信号OPW<4:7>、模式寄存器信号(MR9)和组码信号(CODE_<G1:G3>)组合，以及可以根据组合结果来产生重置信号(RESET2_<G1:G3>)。
如果当选择码信号OPW<4:7>处于高电平且模式寄存器信号(MR9)处于高电平时，高电平的组码信号(CODE_<G1:G3>)被输入至重置信号发生器214，则重置信号发生器214可以以低电平输出重置信号(RESET2_<G1:G3>)。
然而，如果组码信号(CODE_<G1:G3>)处于低电平，则重置信号发生器214可以以高电平输出对应的重置信号(RESET2_<G1:G3>)。结果，对应组(G1～G3)的触发器(F/F2,F/F5,F/F8)可以被重置和初始化。
出于此目的，重置信号发生器214可以包括多个与非门(ND13～ND16)和延迟电路D2。与非门(ND13)可以执行反相器IV24的输出信号与模式寄存器信号(MR9)之间的与非运算。延迟电路D2可以将与非门(ND13)的输出信号延迟。在这种情况下，延迟电路D2的延迟时间可以被建立作为设置延迟时间。
与非门(ND14)可以通过执行组码信号(CODE_G1)与延迟电路D1的输出信号之间的与非运算来输出重置信号(RESET2_G1)。类似地，与非门(ND15)可以通过执行组码信号(CODE_G2)与延迟电路D2的输出信号之间的与非运算来输出重置信号(RESET1_G2)。另外，与非门(ND16)可以通过执行组码信号(CODE_G3)与延迟电路D2的输出信号之间的与非运算来输出重置信号(RESET2_G3)。
参见图9，设置/重置信号发生电路(210_3)可以包括设置信号发生器215和重置信号发生器216。
在这种情况下，设置信号发生器215可以通过将选择码信号OPW<4:7>和模式寄存器信号(MR9)组合来产生设置信号(SET3)。设置信号发生器215可以在选择码信号OPW<4:7>处于高电平且模式寄存器信号(MR9)处于高电平时，将设置信号(SET3)激活至高电平，由此输出高电平的设置信号(SET3)。
出于此目的，设置信号发生器215可以包括多个反相器(IV27～IV29)和与非门(ND17)。反相器(IV27,IV28)可以执行选择码信号OPW<4:7>的非反相延迟。与非 门(ND17)可以执行反相器IV28的输出信号与模式寄存器信号(MR9)之间的与非运算。反相器IV29可以将与非门(ND17)的输出信号反相，然后输出设置信号(SET3)。
重置信号发生器216可以将通过反相器IV27反相的选择码信号OPW<4:7>、模式寄存器信号(MR9)和组码信号(CODE_<G1:G3>)组合，以及可以根据组合结果来产生重置信号(RESET3_<G1:G3>)。
如果当选择码信号OPW<4:7>处于高电平且模式寄存器信号(MR9)处于高电平时，高电平的组码信号(CODE_<G1:G3>)被输入至重置信号发生器216，则重置信号发生器216可以以低电平输出重置信号(RESET3_<G1:G3>)。
然而，如果组码信号(CODE_<G1:G3>)处于低电平，则重置信号发生器216可以以高电平输出对应的重置信号(RESET3_<G1:G3>)。结果，对应组(G1～G3)的触发器(F/F3,F/F6,F/F9)可以被重置和初始化。
出于此目的，重置信号发生器216可以包括多个与非门(ND18～ND21)和延迟电路D3。与非门(ND18)可以执行反相器IV27的输出信号与模式寄存器信号(MR9)之间的与非运算。延迟电路D3可以将与非门(ND18)的输出信号延迟。在这种情况下，延迟电路D3的延迟时间可以被建立作为设置延迟时间。
与非门(ND19)可以通过执行组码信号(CODE_G1)与延迟电路D3的输出信号之间的与非运算来输出重置信号(RESET3_G1)。类似地，与非门(ND20)可以通过执行组码信号(CODE_G2)与延迟电路D3的输出信号之间的与非运算来输出重置信号(RESET3_G2)。另外，与非门(ND21)可以通过执行组码信号(CODE_G3)与延迟电路D3的输出信号之间的与非运算来输出重置信号(RESET3_G3)。
图10为图示图6中所示的码信号发生电路220的详细电路图。
参见图10，码信号发生电路220可以响应于模式寄存器信号(MR9)来锁存选择码信号OPW<0:3>，由此将码信号CODE_<G1:G3>输出至设置/重置信号发生电路210。
码信号发生电路220可以包括延迟电路221和多个反相器(IV30～IV33)。来自多个反相器(IV30～IV33)之中的反相器(IV31,IV33)可以被实施为三级反相器。
延迟电路221可以将模式寄存器信号(MR9)延迟，以及可以将延迟的模式寄存器信号(MR9)输出至反相器(IV30,IV33)。反相器IV30可以将延迟电路221的输出信号反相。反相器IV31可以响应于反相器IV30的输出信号来将选择码信号OPW<0:3>反相。另外，反相器IV32可以通过将反相器IV31的输出信号反相来输出码信号 CODE_<G1:G3>。另外，反相器IV33可以响应于延迟电路221的输出信号来反相驱动码信号CODE_<G1:G3>。
图11为图示图5中所示的测试模式控制电路的操作的时序图。
参见图11，假设模式寄存器信号(MR9)被激活至高电平，则可以通过选择码信号OPW<0:3>来选择组G1。设置信号(SET1,SET2,SET3)可以通过选择码信号OPW<4:7>来顺序地激活。如果组G1被选中，则组G2的重置信号(RESET1_G2)保持高电平。
在这种情况下，如果第一设置信号(SET1)被激活至高电平，则组G1的重置信号(RESET1_G1)处于低电平。因此，组G1的触发器(F/F1)开始操作，并且将种子信号(SEED1)激活。
此后，如果第二设置信号(SET2)被激活至高电平，则组G1的重置信号(RESET2_G1，在图11中未示出)处于高电平。在这种情况下，组G1的重置信号(RESET1_G1)可以转变成高电平。因此，组G1的触发器(F/F1)被重置，且触发器F/F2开始操作，使得种子信号(SEED2)被激活。
参见图11，在设置信号(SET2)被激活(或者被使能)至高电平之后且重置信号(RESET1_G1)转变成高电平之前，存在设置的时间段。在预定时间(B)期间可能需要设置的时间段，下一锁存操作的预定延迟时间。
假设利用了设置时间与重置时间之间的时间差，则组(G1～G3)的触发器(F/F)能够顺序地传送种子信号(SEED1～SEED8)。并且当触发器(F/F)顺序地传送种子信号(SEED1～SEED3)时，除了传送种子信号的触发器(F/F)之外的其余触发器能够被重置。在该时间差期间，需要保证码信号传送至触发器(F/F)的锁存器并储存在其中的预定时间。该预定时间可以被建立作为与时间(B)相对应的设置延迟时间。可以分别在延迟电路(D1～D3)中建立设置延迟时间。
随后，假设第三设置信号(SET3)被激活至高电平，则组G1的重置信号(RESET3_G1，在图11中未示出)处于高电平。在这种情况下，组G1的重置信号(RESET1_G1)可以转变成高电平。因此，组G1的触发器(F/F2)被重置，且触发器(F/F3)开始操作，使得种子信号(SEED3)被激活。
假设组G1的种子信号(SEED3)被施加至组G2的第一触发器(F/F4)，组选择码可以通过选择码信号OPW<0:3>来改变。结果，第一组G1的所有触发器(F/F1～F/F3)可以通过重置信号(RESET1_G1,RESET2_G1,RESET3_G1)来重置。
在此期间，假设模式寄存器信号(MR9)被激活至高电平，则可以通过选择码信号OPW<0:3>来选择组G2。设置信号(SET1,SET2,SET3)可以通过选择码信号OPW<4:7>来顺序地激活。如在图11的“G2”部分中可以看出，如果组G2被选中，则组G1的重置信号(RESET1_G1)可以保持高电平。
在这种情况下，假设第一设置信号(SET1)被激活至高电平，则组G2的重置信号(RESET1_G2)处于低电平。因此，组G2的触发器(F/F4)开始操作，使得种子信号(SEED4)可以被激活。
此后，假设第二设置信号(SET2)被激活至高电平，则组G2的重置信号(RESET2_G2)处于高电平。在这种情况下，组G2的重置信号(RESET1_G2)可以转变成高电平。因此，组G2的触发器(F/F4)被重置，且触发器(F/F5)开始操作，使得种子信号(SEED5)可以被激活。
随后，假设第三设置信号(SET3)被激活至高电平，则组G2的重置信号(RESET3_G2)处于高电平。在这种情况下，组G2的重置信号(RESET1_G2)可以转变成高电平。因此，组G2的触发器(F/F5)被重置，且触发器(F/F6)开始操作，使得种子信号(SEED6)可以被激活。
假设组G2的种子信号(SEED6)被施加至组G3的第一触发器(F/F7)，则组选择码可以通过选择码信号OPW<0:3>来改变。结果，第二组G2的所有触发器(F/F4～F/F6)可以通过重置信号(RESET1_G2,RESET2_G2,RESET3_G2)来重置。
假设设置信号被激活至高电平且对应的重置信号处于低电平的进展继续，则进入顺序可以通过触发器(F/F9)来激活。如果以上操作的次序错误，或者如果组的次序错误，则所有的触发器(F/F)可以通过重置信号来重置，然后被初始化。
如从以上描述明显的是，本公开的实施例可以提供以下优点。
第一，根据实施例的测试模式控制电路能够拒绝用户利用异常码来进入芯片。
第二，根据实施例的测试模式控制电路能够利用相对简单的电路来增强加密。
第三，根据实施例的测试模式控制电路能够从芯片操作中进入供应商专用测试模式，使得能够防止操作错误发生。
本领域的技术人员将理解的是，在不脱离本发明的精神和本质特征的情况下，本发明可以采用除了本文中所阐述的方式之外的其它特定方式来执行。因此，以上实施例在所有的方面被解释为说明性的，并非限制性的。本发明的范围应当通过所附权利要求及其法律等价形式来确定，而不是由以上描述来确定。另外，在所附权利要求的意义和等同范围内的所有变化旨在包括在其中。另外，对于本领域的技术人员显然易见的是，在所附权利要求中彼此未明确引用的权利要求可以组合呈现为本发明的实施例，或者在申请提交之后通过后续修改而作为新权利要求被包括。
尽管已经描述了与本发明一致的若干实施例，但是应当理解的是，本领域的技术人员能够设计的若干其它修改和实施例将落在本公开的原理的精神和范围内。具体地，在本公开的范围内的组成部件和/或布置、附图和所附权利要求中，若干变体和修改都是可能的。除了组成部件和/或布置的变体和修改之外，对于本领域的技术人员来说可替代的用途也将是明显的。
附图中每个元件的标记：
F/F1～F/F3：多个触发器
100：信号发生电路。

Claims (17)

1.一种测试模式控制电路，包括：
信号发生电路，被配置成响应于多个码信号和预定的模式寄存器信号来产生多个设置信号和多个重置信号；以及
多个串联连接的锁存电路，被配置成响应于所述多个设置信号和所述多个重置信号而选择性地操作，以控制输出端子的进入信号，
其中，信号发生电路包括：
多个设置/重置信号发生电路，被配置成基于模式寄存器信号和所述多个码信号而通过执行逻辑运算来产生所述多个设置信号和所述多个重置信号，
其中，所述多个设置/重置信号发生电路中的每个设置/重置信号发生电路包括延迟电路，所述延迟电路被配置成：从所述多个设置信号的激活时间开始，经过预定的设置延迟时间之后，将所述多个重置信号激活。
2.根据权利要求1所述的测试模式控制电路，其中，所述多个锁存电路包括：
多个触发器，所述多个触发器响应于所述多个设置信号和所述多个重置信号来顺序地锁存前一级的一个或更多个种子信号，以及将锁存的种子信号传送至下一级。
3.根据权利要求2所述的测试模式控制电路，其中，所述多个触发器经由第一级的触发器来接收高电平的电源电压，将种子信号输出至每级的输出端子，以及经由最后一级的触发器来输出特定的测试模式进入信号。
4.根据权利要求1所述的测试模式控制电路，其中，所述多个锁存电路以如下的方式来配置：仅由来自所述多个设置信号之中的对应设置信号选中的锁存电路被激活，而其余未选中的锁存电路响应于所述多个重置信号被重置。
5.根据权利要求1所述的测试模式控制电路，其中，所述多个设置/重置信号发生电路通过执行模式寄存器信号与所述多个码信号之间的与运算来输出所述多个设置信号；以及通过执行所述多个码信号的反相信号与模式寄存器信号之间的与运算来输出所述多个重置信号。
6.根据权利要求1所述的测试模式控制电路，其中，所述多个码信号被顺序地激活。
7.根据权利要求1所述的测试模式控制电路，其中，信号发生电路在模式寄存器信号的激活时间处顺序地激活所述多个码信号，以及在码信号的激活时间处顺序地激活所述多个设置信号。
8.一种测试模式控制电路，包括：
设置/重置信号发生电路，被配置成响应于第二组的选择码信号、模式寄存器信号和多个码信号来输出多个设置信号和多个重置信号；
码信号发生电路，被配置成响应于第一组的选择码信号和模式寄存器信号来产生所述多个码信号；以及
多个串联连接的锁存电路，被配置成响应于所述多个设置信号和所述多个重置信号而选择性地操作，以控制输出端子的进入信号。
9.根据权利要求8所述的测试模式控制电路，其中，所述多个锁存电路包括基于预定数目的电路而分类的多个组，并且所述多个组中的任意一个响应于所述第一组的选择码信号而被选中，以被顺序地激活。
10.根据权利要求9所述的测试模式控制电路，其中，所述多个组中的每个包括：
多个触发器，所述多个触发器响应于所述多个设置信号和所述多个重置信号来顺序地锁存前一级的一个或更多个种子信号，以及将锁存的种子信号传送至下一级。
11.根据权利要求10所述的测试模式控制电路，其中，所述多个触发器经由第一级的触发器来接收高电平的电源电压，将种子信号输出至每级的输出端子，以及经由最后一级的触发器来输出特定的测试模式进入信号。
12.根据权利要求8所述的测试模式控制电路，其中，所述多个设置信号和所述多个重置信号通过第二组的选择码信号而被顺序地激活。
13.根据权利要求8所述的测试模式控制电路，其中，所述多个锁存电路以如下的方式来配置：仅由来自所述多个设置信号之中的对应设置信号选中的锁存电路被激活，而其余未选中的锁存电路响应于所述多个重置信号被重置。
14.根据权利要求8所述的测试模式控制电路，其中，设置/重置信号发生电路包括：
多个设置信号发生电路，被配置成通过执行第二组的选择码信号与模式寄存器信号之间的逻辑运算来输出所述多个设置信号；以及
多个重置信号发生电路，被配置成通过执行第二组的选择码信号的反相信号与模式寄存器信号之间的逻辑运算来输出所述多个重置信号。
15.根据权利要求14所述的测试模式控制电路，其中：
所述多个设置信号发生电路通过执行模式寄存器信号与第二组的选择码信号之间的与运算来输出所述多个设置信号；以及
所述多个重置信号发生电路通过执行第二组的选择码信号的反相信号与模式寄存器信号之间的与运算来输出所述多个重置信号。
16.根据权利要求14所述的测试模式控制电路，其中，所述多个重置信号发生电路包括：
延迟电路，被配置成从所述多个设置信号的激活时间开始，经过预定的设置延迟时间之后，将所述多个重置信号激活。
17.根据权利要求8所述的测试模式控制电路，其中，码信号发生电路响应于在模式寄存器信号被延迟预定的设置延迟时间时获得的特定信号以及第一组的选择码信号，来顺序地输出所述多个码信号。
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