KR100878308B1 - 반도체 메모리 장치의 테스트 모드 제어 회로 - Google Patents

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Abstract

본 발명은 복수개의 테스트 모드 신호 중 특정 테스트 모드 신호에 응답하여 테스트 모드 진입 코드와 기준 코드의 비교 회수가 결정되며 상기 결정된 비교 회수만큼 상기 테스트 모드 진입 코드와 기준 코드가 일치하면 테스트 모드 진입 신호를 인에이블시키는 테스트 모드 진입 신호 생성 수단, 및 상기 테스트 모드 진입 신호에 응답하여 상기 복수개의 테스트 모드 신호 중 하나를 활성화시켜 출력하는 테스트 모드 신호 출력 수단을 포함한다.
테스트 모드, MRS, TMRS

Description

반도체 메모리 장치의 테스트 모드 제어 회로{Circuit for Controlling Test Mode of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 테스트 모드 제어 회로의 타이밍도,
도 2는 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로의 블록도,
도 3은 도 2의 테스트 모드 종료 수단의 회로도,
도 4는 도 2의 테스트 모드 진입 신호 생성 수단의 블록도,
도 5는 도 4의 쉬프트 레지스터의 회로도,
도 6은 도 4의 신호 생성부의 블록도,
도 7은 도 6의 선택부의 회로도,
도 8은 도 2의 테스트 모드 신호 출력 수단의 회로도,
도 9는 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 테스트 모드 종료 수단 200: 테스트 모드 진입 신호 생성 수단
300: 테스트 모드 신호 출력 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 실장된 반도체 메모리 장치를 테스트 모드로 진입시키는 반도체 메모리 장치의 테스트 모드 제어 회로에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치의 테스트 진입 회로의 타이밍도이다.
일반적으로 반도체 메모리 장치는 실장상태에서 테스트 모드로 진입을 하기 위해 TMRS 명령과 특정 어드레스 조합이 함께 3번 반복되어야 한다. 이때, TMRS 명령은 칩 선택(chip select) 신호, 로우 어드레스 스트로브(row address strobe) 신호, 컬럼 어드레스 스트로브(column address strobe) 신호, 및 라이트 인에이블(write enable) 신호가 모두 로우 상태이고, 특정 어드레스 예를 들어 7번 어드레스가 하이 상태이면 발생되는 신호이다.
일반적인 반도체 메모리 장치는 TMRS 명령과 8 ~ 10 번 어드레스(A8, A9, A10) 조합이 3번 반복되어 테스트 모드로 진입한다. 또한, 테스트 모드 진입후 MRS 명령이 입력되면 테스트 모드는 종료된다. 이때, MRS 명령은 칩 선택 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호가 모두 로우 상태이고, 특정 어드레스 예를 들어 7번 어드레스가 로우 상태이면 발생되는 신호이다.
이러한 반도체 메모리 장치가 4개 실장된 모듈(module)을 테스트 모드로 진입시키려면 TMRS 명령과 8~10번 어드레스 조합을 12번 입력시켜야 한다. 한가지의 테스트를 실행하는 데 TMRS 명령과 8 ~ 10 번 어드레스 조합을 12번 입력시켜야 한다면 5가지 테스트를 실행하려면 60번을 입력해야 한다.
또한 반도체 메모리 장치는 테스트 모드 진입후 많은 테스트를 거치게 되는 데 테스트의 특성상 반도체 메모리 장치의 내부 설정을 변경할 필요도 있다. 이때, MRS 명령과 특정 어드레스 조합으로 반도체 메모리 장치의 내부 설정을 변경할 수 있다. 따라서 반도체 메모리 장치는 의도되지 않은 MRS 명령에 의해 테스트 모드가 종료되는 상황이 발생할 수도 있다.
상술한 바와 같이 종래의 기술에 따르면 하나의 반도체 메모리 장치를 테스트 모드로 진입시킬 때마다 TMRS 명령과 특정 어드레스 조합(A8, A9, A10)이 3 번 반복되어야 하고, 반도체 메모리 장치의 내부 설정을 변경하기 위해서 입력된 MRS 명령에 의해 의도하지 않게 테스트 모드가 종료될 수 있다. 이러한 문제는 테스트 기간의 증가를 가져오고 이로 인해 개발 지연 및 비용의 증가를 유발시킨다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 실장된 반도체 메모리 장치가 종래보다 간단하고 신속하게 테스트 모드로 진입할 수 있고 비정상적으로 테스트 모드가 종료되는 것을 방지할 수 있도록 한 반도체 메모리 장치의 테스트 모드 제어 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로는 복수개의 테스트 모드 신호 중 특정 테스트 모드 신호에 응답하여 테스트 모드 진입 코드와 기 준 코드의 비교 회수가 결정되며 상기 결정된 비교 회수만큼 상기 테스트 모드 진입 코드와 기준 코드가 일치하면 테스트 모드 진입 신호를 인에이블시키는 테스트 모드 진입 신호 생성 수단, 및 상기 테스트 모드 진입 신호에 응답하여 상기 복수개의 테스트 모드 신호 중 하나를 활성화시켜 출력하는 테스트 모드 신호 출력 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로의 블록도이다.
테스트 모드 제어 회로는 테스트 모드 종료 수단(100), 테스트 모드 진입 신호 생성 수단(200), 및 테스트 모드 신호 출력 수단(300)을 구비한다.
상기 테스트 모드 종료 수단(100)은 제 1 테스트 모드 종료 신호(MRS), 제 2 테스트 모드 종료 신호(BST) 및 특정 테스트 모드 신호(TM<i>)에 따라 리셋 신호(RST)를 인에이블시킨다. 즉, 테스트 모드 신호(TM<0:1>) 중 상기 특정 테스트 모드 신호(TM<i>)가 인에이블되면 상기 제 2 테스트 모드 종료 신호(BST)가 인에이블되어야만 상기 리셋 신호(RST)가 인에이블되고, 상기 특정 테스트 모드 신호(TM<i>)가 디스에이블되면 상기 제 1 테스트 모드 종료 신호(MRS)가 인에이블되어야만 상기 리셋 신호(RST)가 인에이블된다. 이때, 상기 특정 테스트 모드 신호(TM<i>)란 상기 테스트 모드 신호(TM<0:1>) 중 설계자 또는 사용자가 지정하는 신호로 예를 들어 상기 특정 테스트 모드 신호는 TM<0>이 될 수도 있고 TM<1>이 될 수도 있다. 또한 상기 제 1 테스트 모드 종료 신호(MRS)는 외부 신호인 칩 선택 신호, 컬럼 어드레스 스트로브 신호, 로우 어드레스 스트로브 신호, 및 라이트 인에이블 신호가 모두 로우 레벨이고 어드레스 중 7번 어드레스가 로우 레벨일 경우 발생하는 신호이다. 상기 제 1 테스트 모드 종료 신호(MRS)는 반도체 메모리 장치의 내부 설정을 바꾸기 위해서 사용하는 신호이다. 상기 제 2 테스트 모드 종료 신호(BST)는 외부 신호인 칩 선택 신호, 로우 어드레스 스트로브 신호, 라이트 인에이블 신호가 로우 레벨이고 컬럼 어드레스 스트로브 신호가 하이 레벨일 경우 발생하는 신호이다. 상기 제 2 테스트 모드 종료 신호(BST)는 리드 동작중 버스트(burst) 동작을 중지시키기 위해 사용된다.
상기 테스트 모드 진입 신호 생성 수단(200)은 테스트 모드 진입 코드(A<8>, A<9>, A<10>)와 테스트 모드 인에이블 신호(TMRS)가 기설정된 회수를 만족시켜 입력되면 테스트 모드 진입 신호(TPSET)를 인에이블시킨다. 이때, 상기 테스트 모드 진입 신호 생성 수단(200)은 상기 특정 테스트 모드 신호(TM<i>)에 응답하여 상기 기설정된 회수가 결정된다. 예를 들어, 상기 특정 테스트 모드 신호(TM<i>)가 인에이블되면 기설정된 회수가 1회로 결정되고 상기 특정 테스트 모드 신호(TM<i>)가 디스에이블되면 기설정된 회수는 3회로 결정된다. 상기 테스트 모드 진입 신호 생성 수단(200)은 상기 리셋 신호(RST)가 인에이블되면 상기 테스트 모드 진입 신호(TPSET)를 디스에이블 시킨다. 이때, 상기 테스트 모드 인에이블 신호(TMRS)는 외부 신호인 칩 선택 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호가 모두 로우 레벨이고 특정 어드레스 즉, 7번 어드 레스가 하이 레벨일 경우 발생되는 신호이다. 상기 테스트 모드 진입 코드(A<8>, A<9>, A<10>)는 어드레스중 8번부터 10번 어드레스의 조합이다.
상기 테스트 모드 신호 출력 수단(300)은 디코딩 신호(TRG<0:1>)와 테스트 모드 진입 신호(TPSET)에 응답하여 상기 테스트 모드 신호(TM<0:1>)를 출력한다. 상기 테스트 모드 신호 출력 수단(300)은 상기 리셋 신호(RST)가 인에이블되면 초기화된다. 상기 디코딩 신호(TRG<0:1>)는 어드레스 중 0번부터 6번 어드레스를 디코딩하여 생성된 신호로서 본 발명에서는 많은 테스트 모드중 테스트 모드로 선택하기 위해 사용되는 신호이다. 이때, 0번부터 6번 어드레스를 조합하면 128가지 테스트 모드를 선택할 수 있으나 설명의 편의상 2가지만을 나타내었다.
도 3은 도 2의 테스트 모드 종료 수단의 회로도이다.
테스트 모드 종료 수단(100)은 특정 테스트 모드 신호(TM<i>)에 따라 제 1 테스트 모드 종료 신호(MRS) 또는 제 2 테스트 모드 종료 신호(BST)를 사용하여 리셋 신호(RST)를 인에이블시킨다. 예를 들어 상기 특정 테스트 모드 신호(TM<i>)가 인에이블되면 상기 제 2 테스트 모드 종료 신호(BST)에 응답하여 상기 리셋 신호(RST)가 생성된다. 또한 상기 특정 테스트 모드 신호(TM<i>)가 디스에이블되면 상기 제 1 특정 테스트 모드 종료 신호(MRS)에 응답하여 상기 리셋 신호(RST)가 생성된다.
상기 테스트 모드 종료 수단(100)은 제 1 인버터(IV1), 제 1 내지 제 3 낸드 게이트(ND1~ND3)를 포함한다. 상기 제 1 인버터(IV1)는 상기 특정 테스트 모드 신호(TM<i>)를 반전시킨다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 1 테스트 모드 종료 신호(MRS)를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 특정 테스트 신호(TM<i>)와 상기 제 2 테스트 모드 종료 신호(BST)를 입력 받는다. 상기 제 3 낸드 게이트(ND3)는 상기 제 1 낸드 게이트(ND1)와 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받아 상기 리셋 신호(RST)를 출력한다.
도 4는 도 2의 테스트 모드 진입 신호 생성 수단의 블록도이다.
테스트 모드 진입 신호 생성 수단(200)은 코드 변환부(210), 및 신호 생성부(220)를 구비한다.
상기 코드 변환부(210)는 테스트 모드 진입 코드(A<8>, A<9>, A<10>)와 테스트 모드 인에이블 신호(TMRS)에 응답하여 제 1 내지 제 3 병렬 코드(OA<0:2>, OB<0:2>, OC<0:2>)를 생성한다. 또한 상기 코드 변환부(210)는 리셋 신호(RST)가 인에이블되면 초기화된다. 이때, 상기 테스트 모드 진입 코드(A<8>, A<9>, A<10>)는 각 1비트씩 상기 테스트 모드 인에이블 신호(TMRS)와 함께 입력된다.
상기 코드 변환부(210)는 제 1 내지 제 3 쉬프트 레지스터(211, 212, 213)를 포함한다.
상기 제 1 쉬프트 레지스터(211)는 상기 테스트 모드 인에이블 신호(TMRS)가 인에이블되면 상기 테스트 모드 진입 코드 (A<8>)를 입력받고, 상기 테스트 모드 인에이블 신호(TMRS)가 디스에이블되면 상기 테스트 모드 진입 코드(A<8>)를 쉬프팅시킨다. 상기 제 1 쉬프트 레지스터(211)는 순차적으로 입력되는 상기 테스트 모드 진입 코드(A<8>)를 상기 제 1 병렬 코드(OA<0:2>)로서 출력한다.
상기 제 2 쉬프트 레지스터(212)는 상기 테스트 모드 인에이블 신호(TMRS)가 인에이블되면 상기 테스트 모드 진입 코드(A<9>)를 입력 받는다. 또한 상기 테스트 모드 인에이블 신호(TMRS)가 디스에이블되면 상기 테스트 모드 진입 코드(A<9>)를 쉬프팅시킨다. 상기 제 2 쉬프트 레지스터(212)는 순차적으로 입력되는 상기 테스트 모드 진입 코드(A<9>)를 상기 제 2 병렬 코드(OB<0:2>)로서 출력한다.
상기 제 3 쉬프트 레지스터(213)는 상기 테스트 모드 인에이블 신호(TMRS)가 인에이블되면 상기 테스트 모드 진입 코드(A<10>)를 입력 받는다. 또한 상기 테스트 모드 인에이블 신호(TMRS)가 디스에이블되면 상기 테스트 모드 진입 코드(A<10>)를 쉬프팅시킨다. 상기 제 3 쉬프트 레지스터(213)는 순차적으로 입력되는 상기 테스트 모드 진입 코드(A<10>)를 상기 제 3 병렬 코드(OC<0:2>)로서 출력한다.
상기 신호 생성부(220)는 특정 테스트 모드 신호(TM<i>)에 응답하여 선택된 기준 코드와 상기 제 1 내지 제 3 병렬 코드(OA<0:2>, OB<0:2>, OC<0:2>)가 일치하면 상기 테스트 모드 진입 신호(TPSET)를 인에이블시킨다. 상기 기준 코드는 상기 신호 생성부(220) 설계시 설정된다. 상기 기준 코드는 정상적인 테스트 모드 진입을 판단하기 위한 코드로써 특정한 값이 필요한 것은 아니며, 서로 약속된 임의의 값을 정하면 된다.
상기 신호 생성부(220)는 상기 특정 테스트 모드 신호(TM<i>)가 인에이블되면 상기 제 1 내지 제 3 병렬 코드(OA<0:2>, OB<0:2>, OC<0:2>) 중 일부 코드(OA<0>, OB<0>, OC<0>)가 상기 선택된 기준 코드와 동일하면 상기 테스트 모드 진입 신호(TPSET)를 인에이블시킨다. 또한 상기 특정 테스트 모드 신호(TM<i>)가 디스에이블되면 상기 제 1 내지 제 3 병렬 코드(OA<0:2>, OB<0:2>, OC<0:2>) 전체가 상기 선택된 기준 코드와 동일하여야 상기 테스트 모드 진입 신호(TPSET)를 인에이블시킨다. 즉, 상기 신호 생성부(220)는 상기 특정 테스트 모드 신호(TM<i>)가 인에이블되면 상기 테스트 모드 인에이블 신호(TMRS)와 상기 테스트 모드 진입 코드(A<8>, A<9>, A<10>)가 1번만 입력되어도 상기 테스트 모드 진입 신호(TPSET)를 인에이블시킬 수 있다. 또한 상기 신호 생성부(220)는 상기 특정 테스트 모드 신호(TM<i>)가 디스에이블되면 상기 테스트 모드 인에이블 신호(TMRS)와 상기 테스트 모드 진입 코드(A<8>, A<9>, A<10>)가 3번 입력되어야 상기 테스트 모드 진입 신호(TPSET)를 인에이블시킬 수 있다.
도 5는 도 4의 쉬프트 레지스터의 회로도이다.
이때, 도 5에 도시된 쉬프트 레지스터는 테스트 모드 진입 코드(A<8>)를 입력 받는 쉬프트 레지스터(211)이다. 나머지 2개의 쉬프트 레지시터(212, 213)는 입력되는 테스트 모드 진입 코드(A<9>, A<10>)만 다를 뿐 테스트 모드 진입 코드(A<8>)를 입력 받는 쉬프트 레지스터(211)와 그 구조가 동일하다. 따라서 설명의 편의상 테스트 모드 진입 코드(A<8>)를 입력 받는 쉬프트 레지스터(211)만을 도시하여 설명한다.
쉬프트 레지스터(211)는 테스트 모드 인에이블 신호(TMRS)에 동기되어 8번 어드레스(A<8>)를 입력받는다. 또한 리셋 신호(RST)에 응답하여 초기화된다. 또한 상기 쉬프트레지스터(211)는 병렬 코드(OA<0:2>)를 출력하려면 상기 테스트 모드 진입 코드(A<8>)를 3번 입력 받아야하고 병렬 코드(OA<0:2>) 중 일부(OA<0>)만을 출력하려면 상기 테스트 모드 진입 코드(A<8>)를 1번 입력 받아야 한다.
상기 쉬프트 레지스터(211)는 제 2 내지 제 9 인버터(IV11~IV18), 제 4 내지 제 6 낸드 게이트(ND11~ND13), 및 제 1 내지 제 5 패스 게이트(PG11~PG15)를 포함한다.
상기 제 2 인버터(IV11)는 상기 테스트 모드 인에이블 신호(TMRS)를 입력 받는다. 상기 제 1 내지 제 5 패스 게이트(PG11~PG15)는 상기 제 2 인버터(IV11)의 출력 신호와 상기 테스트 모드 인에이블 신호(TMRS)에 응답하여 온-오프가 결정된다. 상기 제 1 패스 게이트(PG11), 상기 제 3 패스 게이트(PG13), 및 상기 제 5 패스 게이트(PG15)는 상기 테스트 모드 인에이블 신호(TMRS)가 하이로 인에이블되면 턴온되며 상기 제 2 패스 게이트(PG12)와 상기 제 4 패스 게이트(PG14)는 상기 테스트 모드 인에이블 신호(TMRS)가 로우로 디스에이블되면 턴온된다. 상기 제 1 패스 게이트(PG11)는 상기 8번 어드레스(A<8>)를 입력 받는다. 상기 제 4 낸드 게이트(ND11)는 상기 제 1 패스 게이트(PG11)의 출력 신호와 상기 리셋 신호(RST)를 입력받는다. 상기 제 3 인버터(IV12)는 상기 제 4 낸드 게이트(ND11)의 출력 신호를 입력 받아 상기 제 4 낸드 게이트(ND11)의 입력단에 피드백한다. 상기 제 4 낸드 게이트(ND11)의 출력 신호는 상기 제 2 패스 게이트(PG12)에 입력된다. 상기 제 4 인버터(IV13)는 상기 제 2 패스 게이트(PG12)의 출력 신호를 입력 받는다. 상기 제 5 인버터(IV14)는 상기 제 4 인버터(IV13)의 출력 신호를 피드백하여 상기 제 4 인버터(IV13)에 출력한다. 상기 제 3 패스 게이트(PG13)는 상기 제 4 인버터(IV13)의 출력 신호를 입력 받는다. 상기 제 5 낸드 게이트(ND12)는 상기 제 3 패스 게이트(PG13)의 출력 신호와 상기 리셋 신호(RST)를 입력 받는다. 상기 제 6 인버터(IV15)는 상기 제 5 낸드 게이트(ND12)의 출력 신호를 입력 받아 상기 제 5 낸드 게이트(ND12)에 피드백한다. 상기 제 4 패스 게이트(PG14)는 상기 제 5 낸드 게이트(ND12)의 출력 신호를 입력 받는다. 상기 제 7 인버터(IV16)는 상기 제 4 패스 게이트(PG14)의 출력 신호를 입력 받는다. 상기 제 8 인버터(IV17)는 상기 제 7 인버터(IV16)의 출력 신호를 입력 받아 상기 제 7 인버터(IV16)에 피드백한다. 상기 제 5 패스 게이트(PG15)는 상기 제 7 인버터(IV16)의 출력 신호를 입력 받는다. 상기 제 6 낸드 게이트(ND13)는 상기 제 5 패스 게이트(PG15)의 출력 신호와 상기 리셋 신호(RST)를 입력 받는다. 상기 제 9 인버터(IV18)는 상기 제 6 낸드 게이트(ND13)의 출력 신호를 입력 받아 상기 제 6 낸드 게이트(ND13)에 피드백한다. 상기 제 4 낸드 게이트(ND11)의 출력 신호가 상기 제 1 병렬 코드0(OA<0>)이고, 상기 제 5 낸드 게이트(ND12)의 출력 신호가 제 1 병렬 코드1(OA<1>)이며, 상기 제 6 낸드 게이트(ND13)의 출력 신호가 제 1 병렬 코드2(OA<2>)이다.
도 6은 도 4의 신호 생성부의 블록도이다.
신호 생성부(220)는 제 1 디코더(221), 제 2 디코더(222), 및 선택부(223)를 구비한다.
상기 제 1 디코더(221)는 제 1 병렬 코드0(OA<0>), 제 2 병렬 코드0(OB<0>), 및 제 3 병렬 코드0(OC<0>)가 제 1 기준 코드와 동일하면 제 1 진입 신호(entry1)를 인에이블시킨다.
상기 제 2 디코더(222)는 제 1 병렬 코드(OA<0:2>), 제 2 병렬 코드(OB<0:2>), 및 제 3 병렬 코드(OC<0:2>)가 제 2 기준 코드와 동일하면 제 2 진입 신호(entry2)를 인에이블시킨다. 상기 제 1 및 제 2 기준 코드는 정상적인 테스트 모드 진입을 위한 코드이다.
상기 선택부(223)는 특정 테스트 모드 신호(TM<i>)가 인에이블되면 상기 제 1 진입 신호(entry1)를 테스트 모드 진입 신호(TPSET)로서 출력하고, 상기 특정 테스트 모드 신호(TM<i>)가 디스에이블되면 상기 제 2 진입 신호(entry2)를 상기 테스트 모드 진입 신호(TPSET)로서 출력한다.
도 7은 도 6의 선택부의 회로도이다.
선택부(223)는 특정 테스트 모드 신호(TM<i>)에 응답하여 제 1 진입 신호(entry1) 또는 제 2 진입 신호(entry2)를 테스트 모드 진입 신호(TPSET)로서 출력한다. 즉, 상기 선택부(223)는 상기 특정 테스트 모드 신 호(TM<i>)가 인에이블되면 상기 제 1 진입 신호(entry1)를 테스트 모드 진입 신호(TPSET)로서 출력하고, 상기 특정 테스트 모드 신호(TM<i>)가 디스에이블되면 상기 제 2 진입 신호(entry2)를 상기 테스트 모드 진입 신호(TPSET)로서 출력한다.
상기 선택부(223)는 스위칭 소자인 제 6 및 제 7 패스 게이트(PG21, PG22), 및 제 10 인버터(IV21)를 포함한다. 상기 제 6 패스 게이트(PG21)는 상기 제 1 진입 신호(entry1)를 입력 받고 상기 제 7 패스 게이트(PG22)는 상기 제 2 진입 신호(entry2)를 입력 받는다. 상기 제 10 인버터(IV21)는 상기 특정 테스트 모드 신호(TM<i>)를 입력 받는다. 상기 제 6 패스 게이트(PG21)와 상기 제 7 패스 게이 트(PG22)는 상기 제 10 인버터(IV21)의 출력과 상기 특정 테스트 모드 신호(TM<i>)에 응답하여 온오프가 결정된다. 이때, 상기 제 6 패스 게이트(PG21)는 상기 특정 테스트 모드 신호(TM<i>)가 하이로 인에이블되면 턴온되고 상기 제 7 패스 게이트(PG22)는 상기 특정 테스트 모드 신호(TM<i>)가 로우로 디스에이블되면 턴온되도록 연결된다. 또한 상기 제 6 패스 게이트(PG21)와 상기 제 7 패스 게이트(PG22)의 출력단이 연결된 노드가 상기 선택부(223)의 출력단이다.
도 8은 도 2의 테스트 모드 신호 출력 수단의 회로도이다.
테스트 모드 신호 출력 수단(300)은 제 1 출력부(310), 및 제 2 출력부(320)를 구비한다.
상기 제 1 및 제 2 출력부(310, 320)는 테스트 모드 진입 신호(TPSET), 및 리셋 신호(RST)를 공통 입력 받는다. 다만 상기 제 1 출력부(310)는 디코딩 신호0(TRG<0>)을 입력 받고 상기 제 2 출력부(320)는 디코딩 신호1(TRG<1>)를 입력 받는 것만 다르다. 상기 제 1 및 제 2 출력부(310, 320)는 해당 디코딩 신호(TRG<0>, TRG<1>)와 상기 테스트 모드 진입 신호(TPSET)가 인에이블되면 해당 테스트 모드 신호(TM<0>, TM<1>)를 인에이블시킨다. 또한 상기 제 1 및 제 2 출력부(310, 320)는 인에이블된 해당 테스트 모드 신호(TM<0>, TM<1>)의 레벨을 유지시킨다. 상기 제 1 및 제 2 출력부(310, 320)는 인에이블된 상기 리셋 신호(RST)가 입력되면 초기화된다. 초기화된 상기 제 1 및 제 2 출력부(310, 320)는 테스트 모드 진입 신호(TPSET)에 응답하여 해당 테스트 모드 신호(TM<0>, TM<1>)를 생성한다.
상기 제 1 출력부(310)는 제 7 내지 제 9 낸드 게이트(ND21, ND22, ND23), 제 10 및 제 11 인버터(IV21, IV22)를 포함한다.
상기 제 7 낸드 게이트(ND21)는 상기 테스트 모드 진입 신호(TPSET)와 상기 디코딩 신호0(TRG<0>)를 입력 받는다. 상기 제 8 낸드 게이트(ND22)는 상기 제 7 낸드 게이트(ND21)의 출력 신호를 입력 받는다. 상기 제 9 낸드 게이트(ND23)는 상기 리셋 신호(RST)와 상기 제 8 낸드 게이트(ND22)의 출력 신호를 입력 받고 자신의 출력 신호를 상기 제 8 낸드 게이트(ND22)로 입력시킨다. 상기 제 10 인버터(IV21)는 상기 제 8 낸드 게이트(ND22)의 출력 신호를 입력 받는다. 상기 제 11 인버터(IV22)는 상기 제 10 인버터(IV21)의 출력 신호를 반전시켜 상기 테스트 모드 신호0(TM<0>)로서 출력한다.
상기 제 2 출력부(320)는 제 10 내지 제 12 낸드 게이트(ND24, ND25, ND26), 제 12 및 제 13 인버터(IV23, IV24)를 포함한다.
상기 제 10 낸드 게이트(ND24)는 상기 테스트 모드 진입 신호(TPSET)와 상기 디코딩 신호1(TRG<1>)를 입력 받는다. 상기 제 11 낸드 게이트(ND25)는 상기 제 10 낸드 게이트(ND24)의 출력 신호를 입력 받는다. 상기 제 12 낸드 게이트(ND26)는 상기 리셋 신호(RST)와 상기 제 11 낸드 게이트(ND25)의 출력 신호를 입력 받고 자신의 출력 신호를 상기 제 11 낸드 게이트(ND25)로 입력시킨다. 상기 제 12 인버터(IV23)는 상기 제 11 낸드 게이트(ND25)의 출력 신호를 입력 받는다. 상기 제 13 인버터(IV24)는 상기 제 12 인버터(IV23)의 출력 신호를 반전시켜 상기 테스트 모드 신호1(TM<1>)로서 출력한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로의 동작을 도 2 내지 도 9를 참조하여 설명하면 다음과 같다.
특정 테스트 모드 신호(TM<i>)는 테스트 모드 신호0(TM<0>)라고 가정한다. 테스트 모드를 수행하지 않는 경우, 테스트 모드 신호(TM<0:1>)는 모두 로우로 디스에이블된 상태이므로 상기 특정 테스트 모드 신호0(TM<0>) 또한 로우로 디스에이블된 상태이다. 따라서 도 6의 선택부(223)는 제 2 진입 신호(entry2)에 따라 테스트 모드 진입 신호(TPSET)를 생성할 수 있다. 결국, 상기 제 1 내지 제 3 병렬 코드(OA<0:2>, OB<0:2>, OC<0:2>) 전체가 제 2 디코더(222)의 제 2 기준 코드와 일치해야만 상기 테스트 모드 진입 신호(TPSET)가 인에이블된다.
상기 제 1 내지 제 3 병렬 코드(OA<0:2>, OB<0:2>, OC<0:2>)가 모두 출력되기 위해서는 도 4의 코드 변환부(210)를 구성하는 제 1 내지 제 3 쉬프트 레지스터(211, 212, 213)가 모두 테스트 모드 인에이블 신호(TMRS)를 3번 입력 받아야한다. 즉, 상기 테스트 모드 인에이블 신호(TRMS)와 함께 테스트 모드 진입 코드(A<8>, A<9>, A<10>)가 3번 입력 되어야 한다. 상기 테스트 모드 진입 코드(A<8>)는 상기 제 1 병렬 코드(OA<0:2>)로 변환되고, 상기 테스트 모드 진입 코드(A<9>)는 상기 제 2 병렬 코드(OB<0:2>)로 변환되며, 상기 테스트 모드 진입 코드(A<10>)는 상기 제 3 병렬 코드(OC<0:2>)로 변환된다.
상기 제 1 내지 제 3 병렬 코드(OA<0:2>, OB<0:2>, OC<0:2>)가 도 6의 상기 제 2 디코더(222)의 제 2 기준 코드와 일치하면 제 2 진입 신호(entry2)가 인에이블된다. 상기 특정 테스트 모드 신호(TM<0>)가 로우로 디스에이블된 상태이므로 선택부(223)에서 상기 제 2 진입 신호(entry2)가 상기 테스트 모드 진입 신호(TPSET) 로서 출력된다.
상기 도 2의 테스트 모드 신호 출력 수단(300)은 디코딩 신호(TRG<0>)가 인에이블되었다면 상기 테스트 모드 진입 신호(TPSET)가 인에이블되는 타이밍에 상기 테스트 모드 신호(TM<0>)를 인에이블시킨다.
반도체 메모리 장치는 상기 테스트 모드 신호(TM<0>)에 따른 테스트가 끝나면 테스트 모드 신호(TM<1>)에 따른 테스트를 수행할 수 있다. 상기 테스트 모드 신호(TM<0>)가 인에이블되어 있는 상태에서는 제 2 테스트 모드 종료 신호(BST)를 인에이블시킴으로서, 리셋 신호(RST)를 인에이블시킨다. 상기 리셋 신호(RST)가 인에이블되면 상기 테스트 모드 신호(TM<0>)는 디스에이블된다. 상기 테스트 모드 신호(TM<0>)가 인에이블되었던 경우와 같이, 상기 테스트 모드 진입 신호(TPSET)가 인에이블되고, 디코딩 신호(TRG<1>)가 인에이블되면 상기 테스트 모드 신호(TM<1>)가 인에이블된다. 결국, 본 발명은 상기 테스트 모드 신호(TM<0>)에 따른 테스트 수행이 끝나면 상기 테스트 모드 신호(TM<0>)를 디스에이블시키고, 상기 테스트 모드 신호(TM<1>)를 인에이블시켜 상기 테스트 모드 신호(TM<1>)에 따른 테스트를 수행할 수 있다. 한편, 본 발명은 상기 테스트 모드 신호(TM<0>)가 인에이블된 상태에서 테스트 모드 신호(TM<1>)를 인에이블시켜 테스트를 수행할 수 있다. 이때, 반도체 메모리 장치가 상기 테스트 모드 신호(TM<0>)에 따른 테스트와 상기 테스트 모드 신호(TM<1>)에 따른 테스트를 연속적으로 수행하기 위해서는 상기 테스트 모드 신호(TM<0>)가 인에이블된 상태에서 상기 테스트 모드 신호(TM<1>)가 인에이블되어야 한다. 상기 테스트 모드 신호(TM<0>)를 인에이블시키는 동작에 대해서는 설명하였음으로, 상기 테스트 모드 신호(TM<0>)가 인에이블된 이후, 상기 테스트 모드 신호(TM<1>)를 인에이블시키는 동작에 대해 설명하겠다. 상기 테스트 모드 신호(TM<1>)를 인에이블시키기 위해 상기 테스트 모드 인에이블 신호(TMRS)와 상기 테스트 모드 진입 코드(A<8>, A<9>, A<10>)를 입력한다. 상기 테스트 모드 신호(TM<0>)가 하이로 인에이블되어 있기 때문에 도 6의 선택부(223)는 제 1 진입 신호(entry1)에 따라 상기 테스트 모드 진입 신호(TPSET)를 생성할 수 있다. 제 1 디코더(221)의 제 1 기준 코드와 상기 테스트 모드 진입 코드(A<8>, A<9>, A<10>)를 1회 입력하여 생성한 제 1 병렬 코드0(OA<0>), 제 2 병렬 코드0(OB<0>), 및 제 3 병렬 코드0(OC<0>)가 일치되면 상기 제 1 진입 신호(entry1)가 인에이블된다. 상기 제 1 진입 신호(entry1)가 상기 선택부(223)에서 상기 테스트 모드 진입 신호(TPSET)로서 출력된다. 결국, 도 9에 도시된 바와 같이, 상기 테스트 모드 인에이블 신호(TMRS)와 상기 테스트 모드 진입 코드(A<8>, A<9>, A<10>)가 1번만 입력되어도 상기 테스트 모드 진입 신호(TPSET)가 인에이블된다. 상기 도 2의 테스트 모드 신호 출력 수단(300)은 디코딩 신호(TRG<1>)가 인에이블되었다면 상기 테스트 모드 진입 신호(TPSET)와 상기 디코딩 신호(TRG<1>)에 응답하여 상기 테스트 모드 신호(TM<1>)를 인에이블시킨다.
상기 특정 테스트 모드 신호(TM<0>)가 디스에이블된 상태에서는 제 1 테스트 모드 종료 신호(MRS)를 인에이블시켜 상기 리셋 신호(RST)를 인에이블시킴으로써 테스트 모드를 종료시킬 수 있다. 또한 상기 특정 테스트 모드 신호(TM<0>)가 인에이블된 상태에서는 제 2 테스트 모드 종료 신호(BST)를 인에이블시켜 상기 리셋 신호(RST)를 인에이블킴으로써 테스트 모드를 종료시킬 수 있다. 인에이블된 상기 리셋 신호(RST)에 따라 도 4의 상기 코드 변환부(210)의 제 1 내지 제 3 병렬 코드(OA<0:2>, OB<0:2>, OC<0:2>)가 초기화된다. 상기 제 1 내지 3 병렬 코드(OA<0:2>, OB<0:2>), OC<0:2>)가 초기화되므로 상기 테스트 모드 진입 신호(TPSET)가 디스에이블된다. 상기 리셋 신호(RST)에 의해 초기화된 도 8의 제 1 및 제 2 출력부(310, 320)는 디스에이블된 상기 테스트 모드 진입 신호(TPSET)를 입력 받아 상기 테스트 모드 신호(TM<0:1>)를 디스에이블시킨다. 또한 제 1 및 제 2 출력부(310, 320)는 상기 리셋 신호(RST)가 인에이블되기 전까지는 자신의 출력 레벨을 유지한다. 따라서 상기 특정 테스트 모드 신호(TM<i>)가 인에이블되어 테스트 모드로 진입한 후에는 상기 리셋 신호(RST)가 상기 제 2 테스트 모드 종료 신호(BST)에 의해서만 발생됨으로 상기 제 1 테스트 모드 종료 신호(MRS)에 의해 테스트 모드가 종료되는 문제점을 해결할 수 있다.
본 발명에 따른 테스트 모드 제어 회로는 특정 테스트 모드로 진입한 후 테스트 모드 인에이블 신호(TMRS)와 테스트 모드 진입 코드(A<8>, A<9>, A<10>)가 1 번만 입력되어도 다른 테스트 모드로의 진입이 가능하다.
종래에는 하나의 반도체 메모리 칩에 대해 10개의 테스트를 수행할 경우 테스트 인에이블 신호(TMRS)와 테스트 모드 진입 코드(A<8>, A<9>, A<10>)를 총 30번을 입력시켜야 했다. 이에 비해 본 발명의 테스트 모드 제어 회로는 하나의 반도체 칩에 대해 테스트 인에이블 신호(TMRS)와 테스트 모드 진입 코드(A<8>, A<9>, A<10>)를 반도체 메모리 장치에 총 12번만 입력하면 10개의 테스트를 수행하도록 할 수 있다. 따라서 반도체 메모리 장치를 테스트하는 시간이 크게 줄어들어 반도체 메모리 장치의 개발 기간과 비용을 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로는 종래보다 테스트 모드 진입을 빠르게 할 수 있으므로 반도체 메모리 장치의 개발 기간과 비용을 줄이는 효과가 있다. 또한 테스트 모드 종료 신호를 따로 두어 의도하지 않게 테스트 모드가 종료되는 것을 방지하는 효과가 있다.

Claims (11)

  1. 복수개의 테스트 모드 신호 중 특정 테스트 모드 신호에 응답하여 테스트 모드 진입 코드와 기준 코드의 비교 회수가 결정되며 상기 결정된 비교 회수만큼 상기 테스트 모드 진입 코드와 기준 코드가 일치하면 테스트 모드 진입 신호를 인에이블시키는 테스트 모드 진입 신호 생성 수단; 및
    상기 테스트 모드 진입 신호에 응답하여 상기 복수개의 테스트 모드 신호 중 하나를 활성화시켜 출력하는 테스트 모드 신호 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  2. 제 1 항에 있어서,
    상기 특정 테스트 모드 신호에 응답하여 선택된 제 1 테스트 모드 종료 신호 또는 제 2 테스트 모드 종료 신호에 따라 상기 테스트 모드 진입 신호 생성 수단 또는 테스트 모드 신호 출력 수단을 초기화시키기 위한 리셋 신호를 생성하는 테스트 모드 종료 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  3. 제 2 항에 있어서,
    상기 테스트 모드 종료 수단은
    상기 특정 테스트 모드 신호가 인에이블되면 상기 제 2 테스트 모드 종료 신 호에 응답하여 상기 리셋 신호를 생성하고, 상기 특정 테스트 모드 신호가 디스에이블되면 상기 제 1 테스트 모드 종료 신호에 응답하여 상기 리셋 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  4. 제 3 항에 있어서,
    상기 제 1 테스트 모드 종료 신호는 MRS(mode register set) 신호이고 상기 제 2 테스트 모드 종료 신호는 BST(burst stop) 신호인 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  5. 제 1 항에 있어서,
    상기 테스트 모드 진입 신호 생성 수단은
    상기 특정 테스트 모드 신호가 인에이블되면 상기 테스트 모드 진입 코드가 입력되는 회수가 1회로 결정되며, 상기 특정 테스트 모드 신호가 디스에이블되면 상기 테스트 모드 진입 코드가 입력되는 회수가 복수회로 결정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  6. 제 5 항에 있어서,
    상기 테스트 모드 진입 신호 생성 수단은
    직렬로 입력되는 상기 테스트 모드 진입 코드를 병렬 코드로 변환하는 코드 변환부, 및
    병렬로 변환된 상기 병렬 코드와 상기 기준 코드가 일치하면 인에이블된 상기 테스트 모드 진입 신호를 생성하는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  7. 제 6 항에 있어서,
    상기 코드 변환부는
    테스트 모드 인에이블 신호에 응답하여 상기 테스트 모드 진입 코드를 쉬프팅시키는 쉬프트 레지스터를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  8. 제 6 항에 있어서,
    상기 기준 코드는 제 1 기준 코드 및 제 2 기준 코드를 포함하고,
    상기 신호 생성부는
    상기 병렬 코드 중 일부가 상기 제 1 기준 코드와 일치하면 제 1 진입 신호를 생성하는 제 1 디코더,
    상기 병렬 코드 전체 비트가 상기 제 2 기준 코드와 동일하면 제 2 진입 신호를 생성하는 제 2 디코더, 및
    상기 특정 테스트 모드 신호에 응답하여 상기 제 1 진입 신호 또는 상기 제 2 진입 신호를 상기 테스트 모드 진입 신호로서 출력하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  9. 제 8 항에 있어서,
    상기 선택부는
    상기 특정 테스트 모드 신호가 인에이블되면 상기 제 1 진입 신호를 상기 테스트 모드 진입 신호로서 출력하고 상기 테스트 인에이블 신호가 디스에이블되면 상기 제 2 진입 신호를 상기 테스트 모드 진입 신호로서 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  10. 제 9 항에 있어서,
    상기 선택부는
    상기 제 1 진입 신호와 상기 제 2 진입 신호를 각각 입력 받고, 상기 특정 테스트 모드 신호에 응답하여 동작하는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  11. 제 2 항에 있어서,
    상기 테스트 모드 신호 출력 수단은
    상기 테스트 모드 진입 신호와 테스트 모드의 종류를 정의하는 디코딩 신호를 입력 받아 상기 테스트 모드 신호로서 출력하는 복수개의 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 제어 회로.
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