JPH10247399A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で柔軟性のあるテスト動作を可能
にしたテスト回路を具備する半導体集積回路装置を提供
する。 【解決手段】 複数からなる制御信号の組み合わせによ
り動作モードが指定される半導体集積回路装置におい
て、通常動作に無い第１の組み合わ制御信号とともに上
記制御信号以外の入力信号を暗証信号としてＮ回にわた
って入力させて上記各暗証信号をレジスタに保持させ、
上記レジスタに保持された暗証信号をテストモード判定
回路により解読して予め指定された複数通りのビットパ
ーンの１つを検出し、かかる検出信号によりテスト回路
を起動させ、上記第１の組み合わせ制御信号とともにＮ
＋１回目に入力された上記複数の入力信号により予め用
意されている複数通りの中の１つのテストモードの実行
を指示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置関し、主として大記憶容量のダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）におけるテスト技術に
利用して有効な技術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭでは、その回路規
模の増大に伴い、テスト時間が増加するので内部にテス
ト回路を設け、テスト時間の短縮化を図るような工夫が
行われている。ただし、テスト回路は通常のリード／ラ
イト動作とは全く異なる特殊な動作であり、ＲＡＭのリ
ード／ライト時に上記テスト回路が作動してしまうと、
記憶すべきデータを破壊させてしまう等メモリとしての
重大な問題が生じてしまうのでユーザーには解放されて
いない。つまり、上記テスト回路を起動させるために
は、暗証信号の入力を行うことを必要とし、誤って上記
テスト回路が起動されないように保護されている。

【０００３】

【発明が解決しようとする課題】記憶容量の増大や多機
能化とともにテスト項目も増大する傾向にある。あるい
は、１つのベーチップを基に機能が異なるようにして多
品種の展開を行うようにすることも考えられる。しかし
がなら、従来のテスト回路ではテスト回路を起動させる
暗証信号の組み合わせが１通りしか用意されていなかっ
たため柔軟性に欠け、上記のようなテスト項目の増大や
多品種の展開に対して有効に適用できなくなってしまう
という問題が生じる。

【０００４】この発明の目的は、簡単な構成で柔軟性の
あるテスト動作を可能にしたテスト回路を具備する半導
体集積回路装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数からなる制御信号の組
み合わせにより動作モードが指定される半導体集積回路
装置において、通常動作に無い第１の組み合わ制御信号
とともに上記制御信号以外の入力信号を暗証信号として
Ｎ回にわたって入力させて上記各暗証信号をレジスタに
保持させ、上記レジスタに保持された暗証信号をテスト
モード判定回路により解読して予め指定された複数通り
のビットパーンの１つを検出し、かかる検出信号により
テスト回路を起動させ、上記第１の組み合わせ制御信号
とともにＮ＋１回目に入力された上記複数の入力信号に
より予め用意されている複数通りの中の１つのテストモ
ードの実行を指示する。

【０００６】

【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭに搭載されるテスト系回路の一実施例の
概略ブロック図が示されている。ロウアドレスストロー
ブ信号／ＲＡＳ（以下、単に／ＲＡＳ信号という）、カ
ラムアドレスストローブ信号／ＣＡＳ（以下、単に／Ｃ
ＡＳ信号という）及びライトイネーブル信号／ＷＥ（以
下、単に／ＷＥ信号という）は、タイミング制御回路Ｔ
Ｇに供給され、ここで動作モードの判定とそれに対応し
た各種タイミング信号が発生される。この明細書及び図
面では、／はロウレベルがアクティブレベルであること
を意味するのに用いている。

【０００７】同図ではテスト系回路のみが示されてお
り、タイミング制御回路ＴＧにおいては、メモリのリー
ド／ライト動作のための通常動作モード以外の上記／Ｒ
ＡＳ信号、／ＣＡＳ信号及び／ＷＥ信号の組み合わせ、
例えば／ＲＡＳ信号がハイレベルからロウレベルのよう
なアクティブレベルに変化するタイミングで、／ＣＡＳ
信号及び／ＷＥ信号が共にロウレベルのアクティブレベ
ルであること（以下、単にＷＣＢＲ）によって暗証信号
の入力であると判断して、レジスタＲＧ１，ＲＧ２及び
ＲＧ３に供給されるタイミング信号φａ〜φｃを発生さ
せる。

【０００８】第１回目にＷＢＣＲが入力されると、タイ
ミング信号φｃによりレジスタＲＧ２のデータがレジス
タＲＧ３に転送され、タイミング信号φｂによりレジス
タＲＧ１のデータがレジスタＲＧ２に転送され、タイミ
ング信号φａによりアドレス信号Ａ０〜Ａ３からなる暗
証信号ａがレジスタＲＧ１に取り込まれる。上記１回目
のＷＢＣＲではレジスタＲＧ１〜ＲＧ３には無意味なデ
ータしか存在しないから、上記１回目ではレジスタＲＧ
１に取り込まれた暗証信号ａのみが有効なデータとされ
る。

【０００９】第２回目にＷＢＣＲが入力されると、タイ
ミング信号φｃによりレジスタＲＧ２のデータがレジス
タＲＧ３に転送され、タイミング信号φｂによりレジス
タＲＧ１のデータａがレジスタＲＧ２に転送され、タイ
ミング信号φａによりアドレス信号Ａ０〜Ａ３からなる
暗証信号ｂがレジスタＲＧ１に取り込まれる。上記２回
目のＷＢＣＲではレジスタＲＧ３のみ無意味なデータで
あり、レジスタＲＧ２には１回目の暗証信号ａが保持さ
れ、レジスタＲＧ１には２回目の暗証信号ｂが保持され
る。

【００１０】第３回目にＷＢＣＲが入力されると、タイ
ミング信号φｃによりレジスタＲＧ２のデータａがレジ
スタＲＧ３に転送され、タイミング信号φｂによりレジ
スタＲＧ１のデータｂがレジスタＲＧ２に転送され、タ
イミング信号φａによりアドレス信号Ａ０〜Ａ３からな
る暗証信号ｃがレジスタＲＧ１に取り込まれる。この結
果、上記３回目のＷＢＣＲではレジスタＲＧ３に１回目
に入力されたアドレス信号Ａ０〜Ａ３からなる第１の暗
証信号ａが保持され、レジスタＲＧ２には２回目に入力
されたアドレス信号Ａ０〜Ａ３からなる第２の暗証信号
ｂが保持され、レジスタＲＧ１には３回目のアドレス信
号Ａ０〜Ａ３からなる第３の暗証信号ｃが保持される。

【００１１】上記アドレス信号Ａ０〜Ａ３からなる３回
にわたって入力された暗証信号ａ〜ｃは、上記レジスタ
ＲＧ１〜ＲＧ３にそれぞれ取り込まれる。この実施例で
は、上記レジスタＲＧ３とＲＧ２に保持された暗証信号
ａとｂは、第１のデコーダＤＥＣ１に供給されて、ここ
で上記の例では８ビットからなるビットパターンの判定
が行われる。つまり、第１のデコーダでは、暗証信号ａ
とｂからなる８ビットで指定される特定の１つのビット
パターンの有無判定し、第２のデコーダＤＥＣ２の動作
を有効とする。

【００１２】第２のデコーダＤＥＣ２では、３回目に入
力された暗証信号ｃのビットパターンを判定する。ただ
し、上記第１のデコーダＤＥＣ１からの一致信号が出力
されたときにその動作又は判定出力が有効にされる。こ
の第２のデコーダにおいては、特に制限されないが、２
つのビットパターンのように複数のビットパターンの判
定が可能にされる。この２つの判定結果ＴＳ１とＴＳ２
は、一種のテストモードの分岐として利用される。

【００１３】上記判定結果ＴＳ１又はＴＳ２はテスト回
路ＴＥＳＴに入力されて、テスト回路の起動が行われ
る。テスト回路ＴＥＳＴは、複数通りのテストモードを
備えており、そのうちの１つのテストモードが第４回目
のＷＣＢＲの入力によりタイミング信号φｄが発生さ
れ、そのときのアドレス信号Ａ０〜Ａ３がテスト回路Ｔ
ＥＳＴに入力され、最大１６通りのテストの中の１つの
モードが指定される。

【００１４】特に制限されないが、上記４回にわたって
入力されたアドレス信号Ａ０〜Ａ３は、同じ組み合わせ
のものが２回以上入力されないことを条件とすることに
より、誤ったテスト回路の起動を防止することができ
る。そしてこのような入力信号の制限を行うようにする
なら、上記テスト回路ＴＥＳＴの起動のために３通りの
組み合わせが使用されるので、上記テストモードは最大
１３通りになり、その中の１つが選択される。

【００１５】上記構成においては、例えば３（Ｎ）回目
に入力される暗証信号を２通り用意するようするなら
ば、それに対応して２通りの判定結果ＴＳ１とＴＳ２を
得ることができる。これにより、上記Ｎ回目に暗証信号
で２通りのビットパターンを使うことになるから、上記
テスト回路ＴＥＳＴにおいて、それぞれに１２通りのテ
ストモードを指定することができる。つまり、同じ構成
で１２×２＝２４通りのテストモードを選択することが
できるようになる。上記テストモードを指定するビット
パーンに制限を設けないようにするなら、上記のように
４ビットのアドレス信号を用いて１６通りの指定ができ
るから、上記３回目に入力される暗証信号を２通り用意
するようするならば、それに対応して３２通りのテスト
モードを指定するようにできる。

【００１６】逆にいうならば、上記のように３回にわた
って入力される暗証信号がそれぞれ異なるビットパター
ンであり、テストモードで指定される入力信号のビット
パターンをそれに制約されないで１６通り指定できるよ
うな条件下では、３回目の暗証信号としては、１４通り
できるから１４×１６＝２２４通りのように多数のテス
トモードを指定することができる。この場合において
も、上記のように１回目と２回目に入力される暗証信号
が固定であり、それに対応したデコーダＤＥＣ１も固定
回路で構成でき、上記デコーダＤＥＣ２だけを上記のよ
うに変更するのみで、最小１６から最大２４４までの柔
軟性を持ったテスト動作を実施するようにすることがで
きる。

【００１７】図２には、上記図１の実施例回路の動作の
一例を説明するためのタイミング図が示されている。／
ＲＡＳ信号がハイレベルからロウレベルに変化するタイ
ミングで、／ＣＡＳと／ＷＥが共にロウレベルであるこ
とを検出すると、アドレス端子から入力されるアドレス
信号Ａｉを１回目の暗証信号（ａ）として取り込む。以
下、同様な動作（ＷＣＢＲ）の繰り返しによりアドレス
信号ＡｊとＡｋをそれぞれ暗証信号（ｂ）と（ｃ）のよ
うに取り込む。かかる３通りの暗証信号（ａ）（ｂ）及
び（ｃ）を上記デコーダＤＥＣ１により解読してテスト
モードエントリが判定される。そして、４回目のＷＣＢ
Ｒによりアドレス信号Ａｎを取り込む、それを解読して
１つのテストモード機能の選択を行うようにするもので
ある。

【００１８】図３には、この発明が適用されたダイナミ
ック型ＲＡＭの一実施例のレイアウト図が示されてい
る。同図においては、この発明に係るダイナミック型Ｒ
ＡＭの理解を助けるために、主要な各回路ブロックのみ
が例示的に示されている。同図において、ＭＷＤは上記
メインワードドライバ、ＳＷＤはサブワードドライバ、
ＳＡはセンスアンプ、Ｃolumn Ｄecは、カラムデコーダ
である。そして、２つのメモリアレイの間に配置された
ＡＣＴＲＬは、アレイ制御回路であり、アドレスデコー
ダや、動作に必要なタイミング信号を供給する。

【００１９】この実施例のダイナミック型ＲＡＭは、特
に制限されないが、約６４Ｍ（メガ）ビットの記憶容量
を持つようにされる。メモリアレイは、全体として８個
に分けられる。半導体チップの長手方向に対して左右に
４個ずつのメモリアレイが分けられて、中央部分に同図
では省略されているが、アドレス入力回路、データ入出
力回路等の入出力インターフェイス回路と、この発明に
係るテスト回路ＴＥＳＴが設けられる。上記テスト回路
ＴＥＳＴは、特に制限されないが、上記制御信号が入力
されに入力端子又はアドレス信号が入力されるアドレス
端子付近に近接して設けられる。

【００２０】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインワードドライバが配置される。このメインワード
ドライバは、それを中心にして上下に振り分けられた２
個のメモリアレイに対応して設けられる。メインワード
ドライバは、上記１つのメモリアレイを貫通するように
延長されるメインワード線の選択信号を形成する。１つ
のメモリアレイは、上記メインワード線方向に２Ｋビッ
ト、それと直交する図示しない相補ビット線（又はデー
タ線）方向に４Ｋビットの記憶容量を構成するダイナミ
ック型メモリセルが接続される。このようなメモリアレ
イが全体で８個設けられるから、全体では８×２Ｋ×４
Ｋ＝６４Ｍビットのような大記憶容量を持つようにされ
る。

【００２１】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリブロック毎にサブワードドライバが設けられる。サ
ブワードドライバは、メインワード線に対して１／８の
長さに分割され、それと平行に延長されるサブワード線
の選択信号を形成する。この実施例では、メインワード
線の数を減らすために、言い換えるならば、メインワー
ド線の配線ピッチを緩やかにするために、特に制限され
ないが、１つのメインワード線に対して、相補ビット線
方向に４本からなるサブワード線を配置させる。このよ
うにメインワード線方向には８本に分割され、及び相補
ビット線方向に対して４本ずつが割り当てられたサブワ
ード線の中から１本のサブワード線を選択するために、
サブワード選択線ドライバが配置される。このサブワー
ド選択線ドライバは、上記サブワードドライバの配列方
向に延長される４本のサブワード選択線の中から１つを
選択する選択信号を形成する。

【００２２】これにより、上記１つのメモリアレイに着
目すると、１つのメインワード線に割り当てられる８個
のメモリブロックのうち選択すべきメモリセルが含まれ
る１つのメモリブロックに対応したサブワードドライバ
において、１本のサブワード選択線が選択される結果、
１本のメインワード線に属する８×４＝３２本のサブワ
ード線の中から１つのサブワード線が選択される。上記
のようにメインワード線方向に２Ｋ（２０４８）のメモ
リセルが設けられるので、１つのサブワード線には、２
０４８／８＝２５６個のメモリセルが接続されることと
なる。なお、特に制限されないが、リフレッシュ動作
（例えばセルフリフレッシュモード）においては、１本
のメインワード線に対応する８本のサブワード線が選択
状態とされる。

【００２３】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても８分割される。つまり、太
い黒線で示されたセンスアンプＳＡにより 相補ビット
線が８分割に分割される。特に制限されないが、センス
アンプＳＡは、シェアードセンス方式により構成され、
メモリアレイの両端に配置されるセンスアンプを除い
て、センスアンプを中心にして左右に相補ビット線が設
けられ、左右いずれかの相補ビット線に選択的に接続さ
れる。

【００２４】図４には、この発明に係るダイナミック型
ＲＡＭの周辺部分の一実施例の概略ブロック図が示され
ている。タイミング制御回路ＴＧは、外部端子から供給
されるロウアドレスストローブ信号／ＲＡＳ、カラムア
ドレスストローブ信号／ＣＡＳ、ライトイネーブル信号
／ＷＥ及びアウトプットイネーブル信号／ＯＥを受け
て、動作モードの判定、それに対応して内部回路及びテ
スト回路の起動及びその動作に必要な各種のタイミング
信号を形成する。

【００２５】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。

【００２６】タイミング信号φＹＬは、カラムウ系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。

【００２７】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。

【００２８】タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。

【００２９】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。

【００３０】タイミング信号φＭＳは、特に制限されな
いが、メモリアレイ選択動作を指示する信号であり、ロ
ウアドレスバッファＲＡＢに供給され、このタイミング
に同期して選択信号ＭＳｉが出力される。タイミング信
号φＳＡは、センスアンプの動作を指示する信号であ
る。このタイミング信号φＳＡに基づいて、センスアン
プの活性化パルスが形成される。

【００３１】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。

【００３２】タイミング制御回路ＴＧは、上記テスト回
路を含み、上記暗証信号の取り込みやそれの解読とテス
トモードに対応したタイミング信号φＴＳを発生させ
る。タイミング信号φＴＳは、そのうちの１つが代表と
して例示的に示されており、例えば入出力回路Ｉ／Ｏに
含まれる複数ビットの読み出し信号の全一致／不一致を
判定して、特定の外部端子から上記一致／不一致の出力
をハイレベル／ロウレベル又はその逆のロウレベル／ハ
イレベルとして出力させるような制御を行うものであ
る。

【００３３】テストモードの例としては、テストモード
エントリ時のアドレスによって、パラレルテスト時の出
力を可変として、使用するテスタに適用可能なようにす
る。この場合には、パラレルテストモードが、使用する
テスタの機種に対応した数だけ必要となり、上記テスト
モードの項目数が増加する１つの原因である。また、テ
ストモードエントリ時のアドレスによって、３状態出力
回路の出力信号を反転させるような機能を付加する。

【００３４】つまり、読み出し信号が全てハイレベルの
ときにロウレベルの一致出力を出力させ、読み出し信号
が全てロウレベルのときにハイレベルの一致出力を出力
させ、上記ハイレベル又はロウレベルのうちいずれか１
ビットでも不一致のものがあればハイインピーダンス状
態の不一致信号を出力させる。上記テストモードの項目
を変更することにより、上記とは逆に読み出し信号が全
てロウレベルのときにロウレベルの一致出力を出力さ
せ、読み出し信号が全てハイレベルのときにハイレベル
の一致出力を出力させ、上記ハイレベル又はロウレベル
のうちいずれか１ビットでも不一致のものがあればハイ
インピーダンス状態の不一致信号を出力させる。上記の
ような出力判定機能を付加するという簡単な構成によ
り、上記判定機能を用いて同じデータの読み出しを繰り
返して判定結果を出力させることにより、テスト回路が
有効に動作しているか否かを確認することができるとい
う優れた効果を奏することができる。

【００３５】上記テスト項目は、既存のテスタと新規に
開発されたテスタに適合できるようにしたりするため
に、実質的には同じテスト項目でも出力形態が異なると
それに対応したモードの設定が必要にある。あるいは、
１つの基本チップを基に機能が若干異なる品種展開を行
った際には、個々の機能毎に対応させ、かつ上記テスタ
の機種に対応させたような多様なテストモードの設定が
必要になるものである。この実施例では、上記のように
３回目の暗証信号とそのデコーダに柔軟性を持たせると
いう簡単な構成により、上記最大２４４通りものテスト
項目の指定が可能になるものである。

【００３６】上記の実施例から得られる作用効果は、次
の通りである。すなわち、 （１） 複数からなる制御信号の組み合わせにより動作
モードが指定される半導体集積回路装置において、通常
動作に無い第１の組み合わ制御信号とともに上記制御信
号以外の入力信号を暗証信号としてＮ回にわたって入力
させて上記各暗証信号をレジスタに保持させ、上記レジ
スタに保持された暗証信号をテストモード判定回路によ
り解読して予め指定された複数通りのビットパーンの１
つを検出し、かかる検出信号によりテスト回路を起動さ
せ、上記第１の組み合わせ制御信号とともにＮ＋１回目
に入力された上記複数の入力信号により予め用意されて
いる複数通りの中の１つのテストモードの実行を指示す
ることにより、多項目のテストモードができるという効
果が得られる。

【００３７】（２） 上記制御信号の組み合わせをダイ
ナミック型ＲＡＭにおけるＷＣＢＲとすることにより、
既存のテスタでのテストモードでの起動をそのまま流用
することができるという効果が得られる。

【００３８】（３） 上記テストモード判定回路は、第
１回目からＮ−１回目に入力されたＮ−１個の暗証信号
による１つのビットパターンを解読する第１のデコーダ
回路と、第Ｎ回目に入力され暗証信号による複数通りの
ビットパターンを解読する第２のデコーダ回路で構成
し、上記第２のデコーダ回路の判定結果は上記第１のデ
コーダ回路により上記１つのビットパターンの判定出力
により有効にすることにより、簡単な構成で柔軟性のあ
るテスト項目の設定が可能になるという効果が得られ
る。

【００３９】（４） 上記Ｎ回にわたって入力される暗
証信号及び上記Ｎ＋１回目に入力される入力信号のビッ
トパターンを、それぞれ異なるように設定することによ
り誤ったテストモードエントリを防止することができる
という効果が得られる。

【００４０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、暗証
信号及びテストモードを指定する入力信号のビット数
は、４ビットの３ビットや５ビット等種々の実施形態を
採ることができる。暗証信号を入力する回数は、上記実
施例のような３回の他に種々の実施形態を採ることがで
きる。テストモードの分岐を行う暗証信号は、複数回に
わたって入力される最後の暗証信号以外であってもよ
い。上記テスト回路は、ダイナミック型ＲＡＭの他、ス
タティック型ＲＡＭあるいは１チップのマイクロコンピ
ュータのような各種半導体集積回路装置に搭載されるテ
スト回路にも同様に適用することができる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数からなる制御信号の組
み合わせにより動作モードが指定される半導体集積回路
装置において、通常動作に無い第１の組み合わ制御信号
とともに上記制御信号以外の入力信号を暗証信号として
Ｎ回にわたって入力させて上記各暗証信号をレジスタに
保持させ、上記レジスタに保持された暗証信号をテスト
モード判定回路により解読して予め指定された複数通り
のビットパーンの１つを検出し、かかる検出信号により
テスト回路を起動させ、上記第１の組み合わせ制御信号
とともにＮ＋１回目に入力された上記複数の入力信号に
より予め用意されている複数通りの中の１つのテストモ
ードの実行を指示することにより、多項目のテストモー
ドができる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭに搭載さ
れるテスト系回路の一実施例を示す概略ブロック図であ
る。

【図２】図１の実施例回路の動作の一例を説明するため
のタイミング図である。

【図３】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すレイアウト図である。

【図４】この発明に係るダイナミック型ＲＡＭの周辺部
分の一実施例を示す概略ブロック図である。

【符号の説明】

ＲＧ１〜ＲＧ３…レジスタ、ＤＥＣ１，ＤＥＣ２…デコ
ーダ、ＴＧ…タイミング制御回路、ＴＥＳＴ…テスト回
路、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライ
バ、ＭＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモ
リアレイ制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウ
アドレスバッファ、ＣＡＢ…カラムアドレスバッファ、
ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレ
スカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、
Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/8242

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数からなる制御信号の組み合わせによ
   り動作モードが指定される半導体集積回路装置におい
   て、 上記制御信号の組み合わせのうち通常動作に無い第１の
   組み合わせと、かかる第１の組み合わせの制御信号とと
   もに入力される上記制御信号以外の複数の入力信号を暗
   証信号とし、上記第１の組み合わせ制御信号とともにＮ
   回にわって入力させて各暗証信号をレジスタに保持させ
   る入力回路と、 上記レジスタに保持された暗証信号を解読して予め指定
   された複数通りのビットパーンであることを検出するテ
   ストモード判定回路と、 上記テストモード判定回路の判定信号により起動され、
   上記第１の組み合わせ制御信号とともにＮ＋１回目に入
   力された上記複数の入力信号により予め用意されている
   複数通りの中の１つのテストモードの実行を指示してな
   るテスト回路とを備えてなることを特徴とする半導体集
   積回路装置。
2. 【請求項２】 上記半導体集積回路装置は、ダイナミッ
   ク型ＲＡＭであり、 上記制御信号は、ロウアドレスストローブ信号、カラム
   アドレスストローブ信号及びライトイネーブル制御信号
   を含み、上記第１の組み合わせは、ロウアドレスストロ
   ーブ信号がアクティブレベルになるタイミングにおい
   て、上記カラムアドレスストローブ信号及びライトネー
   ブル信号がアクティブレベルであるという組み合わせで
   あり、 上記制御信号以外の複数の入力信号は、複数ビットから
   なるアドレス信号であることを特徴とする請求項１の半
   導体集積回路装置。
3. 【請求項３】 上記テストモード判定回路は、第１回目
   からＮ−１回目に入力されたＮ−１個の暗証信号による
   １つのビットパターンを解読する第１のデコーダ回路
   と、第Ｎ回目に入力され暗証信号による複数通りのビッ
   トパターンを解読する第２のデコーダ回路からなり、上
   記第２のデコーダ回路の判定結果は上記第１のデコーダ
   回路により上記１つのビットパターンの判定出力により
   有効にされるものであることを特徴とする請求項１又は
   請求項２の半導体集積回路装置。
4. 【請求項４】 上記Ｎ回にわたって入力される暗証信号
   及び上記Ｎ＋１回目に入力される入力信号のビットパタ
   ーンは、それぞれ異なるように設定されるものであるこ
   とを特徴とする請求項１、請求項２又は請求項３の半導
   体集積回路装置。