CN1303101A - 有测试模式判断电路的半导体存储器 - Google Patents

有测试模式判断电路的半导体存储器 Download PDF

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Abstract

一种半导体存储器,设有测试模式判断电路(26),该电路(26)在第一次WCBR循环中,根据地址关键字激活测试模式进入信号(TME),在测试模式进入信号(TME)被激活期间内,在第二次WCBR循环中,根据地址关键字有选择地激活测试模式信号(TM1～TM4)。除了已经激活的测试模式信号外,测试模式判断电路(26)还激活另外的测试模式信号。因此,该DRAM难以错误地进入测试模式,而且能同时进入多种测试模式。

Description

有测试模式判断电路的半导体存储器
本发明涉及半导体存储器，更详细地说，涉及动态随机存取存储器(DRAM)中的测试模式判断电路的改进。
一般说来，DRAM有多种测试模式。如果设置在DRAM内的测试模式判断电路检测出测试模式，则DRAM便进入测试模式状态。使用者在一般情况下使用DRAM时，测试模式判断电路在WCBR(WE(写启动信号)、CAS(列地址选通信号)BEFORE  RAS(行地址选通信号))循环中，检测是否有比H(逻辑高)电平还高的超VIH电平施加在地址引脚上，以便DRAM不致错误地进入测试模式。
可是，现有的DRAM不能同时进入多种测试模式。与此不同，特开平5-242698号公报公开了一种能同时进入多种测试模式的DRAM。可是，该DRAM在已经进入某种测试模式时，却不能一边保持该测试模式，一边进入另一测试模式。因此，该DRAM必须从测试模式暂时退出后再同时进入两种测试模式。
另外，现有的DRAM在进入了测试模式时，必然要进行刷新工作。因此，在DRAM进入了某种测试模式的情况下，再进入另一测试模式时，还要进行刷新工作，存在不能准确地执行最初的测试的问题。
另外，在WCBR循环中，在写启动信号、列地址选通信号及行地址选通信号被错误地输入时，如果高电压噪声进入地址引脚，则DRAM有可能错误地进入测试模式。
特开平10-247399号公报公开了这样一种DRAM：在三次WCBR循环中输入三种密码信号，并存入寄存器中，在第四次WCBR循环中随着地址输入而进入规定的测试模式。可是，该DRAM不能同时输入多种测试模式。
本发明的目的在于提供一种不会错误地进入测试模式的半导体存储器。
按照本发明，有存储单元阵列的半导体存储器备有：测试模式判断电路；以及多个测试控制电路。测试模式判断电路在行地址选通信号被激活之前，在写启动信号及列地址选通信号被激活时，根据地址关键字激活测试模式进入信号，在该测试模式进入信号被激活期间内，在行地址选通信号被激活之前，在写启动信号及列地址选通信号被激活时，根据地址关键字有选择地将多个测试模式信号激活。对应于多个测试模式信号，设置多个测试控制电路。各测试控制电路响应对应的测试模式信号，对半导体存储器进行预定的测试。
上述测试模式判断电路最好激活测试模式信号中的一个信号，并连续激活该测试模式信号，再激活另一个测试模式信号。
上述半导体存储器最好还备有刷新装置。刷新装置在测试模式进入信号未被激活期间内，在行地址选通信号被激活之前，在写启动信号及列地址选通信号被激活时，刷新存储单元阵列。
如上所述，如果采用本发明，则由于测试模式判断电路在第二次WCBR循环中，开始根据地址关键字激活测试模式信号，所以该半导体存储器错误地进入测试模式的可能性小。
图1是表示本发明的实施例的DRAM总体结构框图。
图2是表示图1中的控制电路的局部结构框图。
图3是表示图1中的控制电路中包括的图2中的测试模式进入电路、行相关工作开始控制电路及行相关控制电路的结构框图。
图4是表示图3中的SVIH检测器控制电路结构的电路图。
图5是表示图3中的测试模式进入地址译码电路结构的电路图。
图6是表示图3中的测试模式进入WCBR检测电路结构的电路图。
图7是表示图3中的行相关工作开始控制电路结构的电路图。
图8是表示行相关控制电路结构的电路图。
图9是表示图2中的测试模式设定电路的结构框图。
图10是表示图9中的测试模式设定脉冲发生电路结构的电路图。
图11是表示图9中的各测试模式地址译码电路结构的电路图。
图12是表示图9中的测试模式译码电路结构的电路图。
图13是表示图1至图12所示的DRAM的测试模式进入工作的时序图。
图14是表示图13中的测试模式进入工作后设定一种测试模式的工作时序图。
图15是表示图14所示的测试模式设定工作后附加设定另一测试模式的工作时序图。
图16是表示图15所示的测试模式设定工作后打算设定与它们不相容的测试模式时的工作时序图。
图17是表示图15所示的测试模式设定工作后使一组复位而保持另一组的工作时序图。
图18是表示图15所示的测试模式设定工作后附加设定另一测试模式的工作时序图。
图19是表示在测试模式中进行的CBR刷新工作的时序图。
图20是表示图1至图12所示的DRAM在CBR循环中从测试模式退出的工作时序图。
以下，参照附图详细说明本发明的实施倒。另外，图中相同或相当的部分标以相同的符号，不重复说明。
参照图1，本发明实施例的DRAM备有：64兆位的存储单元阵列10；响应通过13条地址引脚12供给的外部地址信号EXTA0～EXTA12，生成内部地址信号INTA0～INTA12的地址输入缓冲器14；响应通过控制引脚18供给的外部行地址选通信号/RAS、外部列地址选通信号/CAS、外部写启动信号/WE、外部输出启动信号/OE，生成内部行地址选通信号RASF、内部列地址选通信号CASOR、内部写启动信号WEF等的控制信号缓冲器16；通过响应内部地址信号INTA0～INTA12及内部控制信号RASF、CASOR、WEF，控制存储单元阵列10，从存储单元阵列10读出数据，而且将数据写入存储单元阵列10的控制电路20；以及通过数据引脚24输出从存储单元阵列10读出的8位数据DQ0～DQ7，而且通过数据引脚24输入应写入存储单元阵列10的数据DQ0～DQ7的数据输入输出缓冲器22。
该DRAM有「×8」结构，能同时输入输出8个数据DQ0～DQ7。另外，该DRAM是8K产品，通常工作时的行地址使用内部地址信号INTA0～INTA12，是8千位的。但CBR(CAS before RAS)刷新工作时的行地址是其一半、即4千位。
控制电路20包括：检测控制信号RASF、CASOR、WEF及地址关键字，判断测试模式的测试模式判断电路26；以及响应来自测试模式判断电路26的测试模式信号TM1～TM4，对该DRAM分别进行预定的测试的测试控制电路281～284。测试模式判断电路26包括：根据在第一次的WCBR(WE,CAS before RAS)循环中输入的地址关键字，能进入测试模式的测试模式进入电路30；以及根据在第二次循环中输入的地址关键字，设定测试模式信号TM1～TM4的测试模式设定电路32。
如图3所示，图1所示的控制电路20除了测试模式进入电路30以外，还包括：如果行地址选通信号RASF变成高电平，便将行相关工作开始信号/RASE激活为L(逻辑低)电平的行相关工作开始控制电路34；以及响应工作开始信号/RASE，生成将读出放大器激活用的读出放大器驱动信号/RXD的行相关控制电路36。
测试模式进入电路30包括：检测超VIH电平的SVIH检测器控制电路38；在测试模式进入期间内，对内部地址信号INTA0～INTA5进行译码的测试模式进入地址译码电路40；以及检测WCBR循环的测试模式进入WCBR检测电路43。
参照图4,SVIH检测器控制电路38包括：响应来自测试模式进入WCBR检测电路43的WCBR检测信号WCBR，生成检测器启动信号TMSETD的单稳多谐振荡电路380；检测作为外部地址信号EXTA0施加的超VIH电平，生成超VIH检测信号SVIH0的SVIH检测器381；以及检测作为外部地址信号EXTA1施加的超VIH电平，生成超VIH检测信号SVIH1的SVIH检测器382。SVIH检测器381包括：电平变换器386；差动放大器387；N沟道MOS晶体管388；NAND电路389～391；以及倒相电路392。晶体管388响应高电平的检测器启动信号TMSETD而导通，从而向差动放大器387供电。因此，SVIH检测器381响应检测器启动信号TMSETD而被激活。NAND电路390及391构成RS双稳态多谐振荡电路。因此，如果施加超VIH电平，超VIH检测信号SVIH0便被设定成高电平。该超VIH检测信号SVIH0响应WCBR检测信号WCBR而被复位。SVIH检测器382与SVIH检测器381的结构相同。
参照图5，测试模式进入地址译码电路40包括：倒相电路401～403、405、407、408、410、411、413、414、417、419、420、422；以及NAND电路404、406、409、412、415、416、418、421。倒相电路401响应来自SVIH检测器控制电路38的检测器启动信号TMSETD，生成与其互补的检测器启动信号/TMSETD。当检测器启动信号TMSETD为高电平、而且检测器启动信号/TMSETD为低电平时，倒相电路405、411、417被激活。
在来自检测器控制电路38的超VIH检测信号SVIH0为低电平、超VIH检测信号SVIH1为高电平、而且内部地址信号INTA0为高电平的情况下，当检测器启动信号/TMSETD变成高电平时，测试模式进入信号TMEENTRY变成高电平。
另外，在内部地址信号INTA0为高电平的情况下，当检测器启动信号/TMSETD变成高电平时，刷新接通信号/REFON变成低电平。
另外，在来自测试模式进入WCBR检测电路43的测试模式进入信号TME为高电平、内部地址信号INTA0为低电平、而且超VIH检测信号SVIH1为高电平的情况下，当检测器启动信号/TMSETD变成高电平时，测试模式设定信号TMSET变成高电平。
参照图6，测试模式进入WCBR检测电路43包括：NAND电路431、433～436、439、440、442、443、445～447、450、451、453、454；倒相电路432、437、438、441、444、448、455、457～459、461；以及NOR电路449、456。
参照图7，行相关工作开始控制电路34包括：NAND电路341～346、348、349；以及NOR电路347。在行地址选通信号RASF被激活之前，在写启动信号WEF被激活的WBR(WE before RAS)循环中WBR检测信号/WBR变成低电平。另外，在行地址选通信号RASF被激活之前，在列地址选通信号CASOR被激活的CBR循环中CBR检测信号/CASBR变成低电平。如果WBR检测信号/WBR及CBR检测信号/CASBR都变成低电平、来自测试模式进入WCBR检测电路43的测试模式进入信号TME变成高电平、而且来自测试模式进入地址译码电路40的刷新接通信号/REFON变成高电平，则行相关工作开始信号/RASE变成高电平，行相关控制电路36停止工作。另外，如果刷新接通信号/REFON变成低电平，则行相关工作开始信号/RASE变成低电平，行相关控制电路36开始工作。
参照图8，行相关控制电路36包括：倒相电路361～365、367～371、373～375；OR电路366；以及AND电路372。来自行相关工作开始控制电路34的行相关工作开始信号/RASE被供给倒相电路361及369。倒相电路362生成锁存内部行地址信号的行地址锁存信号/RAL。OR电路366生成行地址译码启动信号RADE，用来将对外部地址信号EXTA0～12进行译码的行地址译码器激活。AND电路372生成将字线激活的字线驱动信号RXT。倒相电路374生成将读出放大器激活的读出信号SON。倒相电路375生成激活读出放大器用的读出放大器驱动信号/RXD。
参照图9，图2所示的测试模式设定电路32包括：测试模式设定脉冲发生电路48；4个测试模式地址译码电路50；以及测试模式译码电路52。
参照图10，测试模式设定脉冲发生电路48是包括延迟电路481、倒相电路482、484、以及NAND电路483的单稳多谐振荡电路。该测试模式设定脉冲发生电路48响应来自测试模式进入地址译码电路40的测试模式设定信号TMSET，生成规定期间测试模式设定脉冲信号TMSETP。
参照图11，各个测试模式地址译码电路50包括：NAND电路501；以及倒相电路502、503。各测试模式地址译码电路50在来自测试模式进入WCBR检测电路43的测试模式进入信号TME为高电平时响应内部地址信号INTAn(n：2～5)，生成互补的测试模式地址译码信号TADD及/TADD。
参照图12，测试模式译码电路52包括：AND电路521、526、536、541、546；倒相电路522、523、525、527～529、532、537、538、540、542、543、545；NOR电路524、531、539、544；以及NAND电路530、534、535、547、548。由NOR电路524及倒相电路525构成的锁存电路响应测试模式地址译码信号TADD2、/TADD3及测试模式设定脉冲信号TMSETP，锁存测试模式进入信号TME，而且供给测试模式信号TM1。
另外，由NOR电路531及倒相电路532构成的锁存电路响应测试模式地址译码信号/TADD2、TADD3及测试模式设定脉冲信号TMSETP，锁存测试模式进入信号TME，而且供给测试模式信号TM2。
响应测试模式地址译码信号/TADD2、/TADD3、测试模式设定脉冲信号TMSETP及测试模式进入信号TME，生成复位信号RESETA。由NOR电路524及倒相电路525构成的锁存电路响应复位信号RESETA而被复位。由NOR电路531及倒相电路532构成的锁存电路在WCBR检测信号WCBR为低电平或复位信号RESETA为高电平时被复位。
另外，由NOR电路539及倒相电路540构成的锁存电路响应测试模式地址译码信号TADD4、/TADD5及测试模式设定脉冲信号TMSETP，锁存测试模式进入信号TME，而且供给测试模式信号TM3。
另外，由NOR电路544及倒相电路545构成的锁存电路响应测试模式地址译码信号/TADD4、TADD5、测试模式信号TM3及测试模式设定脉冲信号TMSETP，锁存测试模式进入信号TME，而且供给测试模式信号TM4。
响应测试模式地址译码信号/TADD4、/TADD5、测试模式设定脉冲信号TMSETP及测试模式进入信号TME，生成复位信号RESETB。由NOR电路539及倒相电路540构成的锁存电路响应复位信号RESETB而被复位。由NOR电路544及倒相电路545构成的锁存电路响应复位信号RESETB而被复位。
其次，说明上述DRAM中的测试模式判断电路26的工作。
下表1表示为了设定各种工作模式而在WCBR循环中输入的地址关键字。
[表1]
WCBR时的电平 TME  TMSET(TM1) TMSET(TM2) TMSET(TM3) TMSET(TM4) WCBR刷新
EXT  A0  H  L  L  L  L  H
EXT  A1  SVIH  SVIH  SVIH SVIH  SVIH  *
EXT  A2   *   H  L *  *  *
EXT  A3   *   L  H *  *  *
EXT  A4   *   *  * H  L  *
EXT  A5   *   *  * L  H  *
*)自由选取
在WCBR循环中，如果作为外部地址信号EXTA0供给高电平，而且作为外部地址信号EXTA1供给超VIH电平，则测试模式进入信号TME变成高电平，该DRAM虽然变成能进入测试模式的状态，但还未进入任何测试模式。
再在WCBR循环中，如果作为外部地址信号EXTA0供给低电平，而且作为外部地址信号EXTA1供给超VIH电平，则测试模式进入信号TMSET变成高电平，该DRAM根据外部地址信号EXTA2～EXTA5的地址关键字，进入所希望的测试模式。具体地说，如果作为外部地址信号EXTA2供给高电平，而且作为外部地址信号EXTA3供给低电平，则测试模式信号TM1变成高电平，测试控制电路281进行预定的测试。另外，如果作为外部地址信号EXTA2供给低电平，而且作为外部地址信号EXTA3供给高电平，则测试模式信号TM2变成高电平，测试控制电路282进行预定的测试。另外，如果作为外部地址信号EXTA4供给高电平，而且作为外部地址信号EXTA5供给低电平，则测试模式信号TM3变成高电平，测试控制电路283进行预定的测试。另外，如果作为外部地址信号EXTA4供给低电平，而且作为外部地址信号EXTA5供给高电平，则测试模式信号TM4变成高电平，测试控制电路284进行预定的测试。
另外，在WCBR循环中，如果作为外部地址信号EXTA0供给高电平，则行相关控制电路36将存储单元阵列10刷新。
首先，参照图13，说明测试模式进入工作。在此情况下，设定外部地址信号EXTA0为高电平，外部地址信号EXTA1为超VIH电平，进行WCBR循环。
在WCBR循环中，如果行地址选通信号RASF被激活为高电平，则CBR检测信号/CBR由行相关工作开始控制电路34激活为低电平，而且WCBR检测信号由测试模式进入WCBR检测电路43激活为高电平。
如果WCBR检测信号WCBR变成高电平，则在预定的期间内检测器启动信号TMSETD由单稳多谐振荡电路380变成高电平。如果检测器启动信号TMSETD变成高电平，则SVIH检测器381及382两者开始工作。这时由于只有外部地址信号EXTA1变成超VIH电平，所以只有超VIH检测信号SVIH1变成高电平，超VIH检测信号SVIH0保持低电平。
在检测器启动信号TMSETD呈高电平的期间，由定时倒相器405构成的门导通，将NAND电路404的输出信号传输给由NAND电路406及倒相电路407构成的锁存电路。这时，由于超VIH检测信号SVIH0呈低电平，超VIH检测信号SVIH1呈高电平，内部地址信号/INTA0呈低电平，所以NAND电路404的输出信号变成低电平。
如果检测器启动信号TMSETD变成低电平，则由定时倒相器405构成的门关闭，反之由NAND电路409构成的门导通。因此，通过NAND电路409传输被锁存的信号，因此测试模式进入信号TMEENTRY变成高电平。
这里，不仅能检测超VIH检测信号SVIH1，而且也能检测超VIH检测信号SVIH0。这是因为高电压的噪声几乎不加在地址信号EXTA1上，不会将这样的高电压噪声错误地识别为超VIH。
因此，在测试模式进入信号TME呈低电平的情况下，如果行地址选通信号RASF变成高电平，则行相关工作开始信号/RASE由行相关工作开始控制电路34激活为低电平。如果行相关工作开始信号/RASE变成低电平，则行相关控制电路36开始工作，经过规定的期间后，将读出放大器驱动信号/RXD激活为低电平。读出放大器响应该低电平的读出放大器驱动信号/RXD而工作，将在位线对上产生的微小的电位差放大。
接着，如果行地址选通信号RASF变成低电平，则行相关工作开始信号/RASE不被激活，为高电平，接着读出放大器驱动信号/RXD也不被激活，为高电平。伴随行相关工作开始信号/RASE不被激活，如果图8中的字线驱动信号RXT不被激活，则字线电位下降，接着读出放大器响应高电平的读出放大器驱动信号/RXD而不被激活。
如果读出放大器驱动信号/RXD不被激活，为高电平，则图6所示的测试模式进入WCBR检测电路43中的由同步脉冲倒相电路458构成的门导通。由NAND电路453及454构成的双稳态多谐振荡电路响应高电平的测试模式进入信号TMEENTRY，使输出节点NA保持高电平。其结果，节点NA的高电平信号通过同步脉冲倒相电路458传输，因此测试模式进入信号TME变成高电平。这样在行地址选通信号RASF不被激活，为低电平、进而读出放大器不被激活后，测试模式进入信号TME变成高电平。其工作在上述的测试模式进入时虽然没有问题，但这是为了在CBR或ROR(RAS Only Refresh)循环中，在行相关电路在工作时DRAM急速地从测试模式退出的情况下不致产生影响。
如上所述，在WCBR循环中，当外部地址信号EXTA0为高电平、而且外部地址信号EXTA1为超VIH电平时，测试模式进入电路30将测试模式启动信号TME激活为高电平。因此测试模式设定电路32虽然变成能设定测试模式的状态，但任何一种测试模式信号TM1～TM4都未被激活为高电平。
其次，参照图14说明测试模式进入信号TME变成高电平之后，在第二次WCBR循环中将测试模式信号TM1设定为高电平的工作。
如上述表1所示，为了设定测试模式信号TM1，必须将外部地址信号EXTA2设定为高电平，将外部地址信号EXTA3设定为低电平。
在检测器启动信号TMSETD为高电平期间内，低电平的信号被锁存在锁存电路中，该锁存电路由图5所示的测试模式进入地址译码电路40中的NAND电路418及倒相电路419构成。接着如果检测器启动信号TMSETD变成低电平，则由NAND电路421构成的门导通，测试模式设定信号TMSET变成高电平。
在图7所示的行相关工作开始控制电路34中，由于是WCBR循环，所以WBR检测信号/WBR及CBR检测信号/CASBR都呈低电平。因此，NOR电路347的输出信号为高电平。另外测试模式启动信号TME为高电平。另外，图5所示的测试模式进入地址译码电路40中的倒相器414的输出节点NB为低电平，所以刷新接通信号/REFON为高电平。因此，图7所示的行相关工作开始控制电路34中的3输入端NAND电路348的输出节点NC变成低电平。因此，行地址选通信号RASF即使被激活为高电平，行相关工作开始信号/RASE也不被激活为低电平。
另外，在图5所示的测试模式进入地址译码电路40中，由于外部地址信号EXTA0为低电平，所以内部地址信号/INTA0为高电平。因此，检测器启动信号TMSETD即使变成低电平，刷新接通信号/REFON仍然为高电平，不被激活。因此，在图7所示的行相关工作开始控制电路34中，NAND电路348的输出节点NC仍为低电平，行相关工作开始信号/RASE也仍然为高电平，不被激活。由于这样设定测试模式，所以即使再输入WCBR，行相关工作开始信号/RASE也不被激活，行相关控制电路36不工作，其结果，也不能进行刷新工作。
接着如果测试模式设定信号TMSET变成高电平，则图9所示的测试模式设定电路32开始工作，图10所示的测试模式设定脉冲发生电路48在由延迟电路481预先确定的期间发生高电平的测试模式设定脉冲信号。另外，在图11所示的测试模式地址译码电路50中，由于测试模式进入信号TME为高电平，所以内部地址信号INTAn被译码为测试地址译码信号TADD、/TADD。然后，在图12所示的测试模式译码电路52中，测试地址译码信号TADD2、/TADD2～TADD5、/TADD5被译码，测试模式信号TM1～TM4被置位。这里，由于外部地址信号A2为高电平，而且外部地址信号EXTA3为低电平，所以测试地址译码信号TADD2及/TADD3都为高电平，测试模式信号TM1被设定为高电平。如果测试模式信号TM1变成高电平，测试控制电路281便立刻进行测试，但如上所述，由于测试模式设定时行相关控制电路36不工作，所以能进行稳定的测试。
其次，参照图15说明在设定了测试模式信号TM1之后，附加地设定测试模式信号TM3的工作。如上表1所示，为了设定测试模式信号TM3，必须设定外部地址信号EXTA4为低电平、外部地址信号EXTA5为高电平。
这里，测试模式信号TM1～TM4被分为A组及B组。测试模式信号TM1及TM2属于A组，测试模式信号TM3及TM4属于B组。能并列地设定属于A组的测试模式和属于B组的测试模式。
其次，表2表示使A、B组保持或复位用的地址关键字。为了使属于A组的测试模式信号TM1及TM2连续保持已经设定的状态，将外部地址信号EXTA2及EXTA3都设定为高电平。为了使属于A组的测试模式信号TM1及TM2都复位，将外部地址信号EXTA2及EXTA3都设定为低电平。为了使属于B组的测试模式信号TM3及TM4连续保持已经设定的状态，将外部地址信号EXTA4及EXTA5都设定为高电平。为了使属于B组的测试模式信号TM3及TM4都复位，将外部地址信号EXTA4及EXTA5都设定为低电平。
[表2]
 WCBR时的电平 A组保持 A组复位 B组保持 B组复位
EXT  A0  L  L  L  L
EXT  A1  SVIH  SVIH  SVIH  SVIH
EXT  A2  H  L * *
EXT  A3  H  L * *
EXT  A4  *  * H  L
EXT  A5  *  * H  L
*)自由选取
这里，为了使测试模式信号TM1连续保持高电平，将外部地址信号EXTA2及EXTA3都设定为高电平。
在此情况下，由于外部地址信号EXTA4为高电平，而且外部地址信号EXTA5为低电平，所以测试地址译码信号TADD4及/TADD5都变成高电平，测试模式信号TM3被设定为高电平。另外，由于外部地址信号EXTA2及EXTA3都为高电平，所以不会由图12所示的测试模式译码电路52改变测试模式信号TM1及TM2，即测试模式信号TM1保持高电平，测试模式信号TM2保持低电平。
这样，测试模式设定电路32连续将测试模式信号TM1激活，接着再将另一个测试模式信号TM3激活。因此，即使暂时不使测试模式复位，也能同时设定两个以上的测试模式。
其次，参照图16说明在设定了测试模式信号TM1及TM3之后，在WCBR循环中再打算附加地设定测试模式信号TM4时的工作。如上表1所示，为了设定测试模式信号TM4，必须将外部地址信号EXTA4设定为低电平、将外部地址信号EXTA5设定为高电平。为了使A组的测试模式保持原样，将外部地址信号EXTA2及EXTA3都设定为高电平。
由图5所示的测试模式进入地址译码电路40将测试模式设定信号TMSET激活为高电平，如果与其响应，由图10所示的测试模式设定脉冲发生电路48生成高电平的测试模式设定脉冲信号TMSETP，则在图12所示的测试模式译码电路52中的4输入端的AND541中，测试地址译码信号/TADD4、TADD5及测试模式设定脉冲信号TMSETP都变成高电平。可是，由于测试模式信号TM3被设定为高电平，所以AND电路541的输出信号为低电平。因此，测试模式信号TM4仍为低电平，而不被设定成高电平。
这样在先设定测试模式信号TM3的情况下，此后不设定测试模式信号TM4。反之，在先设定了测试模式信号TM4的情况下，此后不设定测试模式信号TM3。它们适用于不能同时执行的不相容的测试模式。例如响应于测试模式信号TM3被激活的测试控制电路283通过输出启动信号/OE引脚18，进行施加衬底电压VBB的测试，响应于测试模式信号TM4被激活的测试控制电路284通过输出启动信号/OE引脚18，进行施加位线电压VBL(VCC/2)的测试。这时，在先设定了衬底电位施加测试模式的情况下，此后不设定位线电位施加测试模式。
在欲设定测试模式信号TM4的情况下，使测试模式信号TM4所属的B组复位，或者使全部测试模式复位，暂时使测试模式信号TM3复位到低电平后，将测试模式信号TM4设定为高电平即可。
这样，测试模式设定电路32禁止进行这样的测试模式的设定，即不能与响应于所设定的测试模式信号进行的测试同时地进行的测试模式的设定。
其次，参照图17说明使属于A组的测试模式信号TM1及TM2复位的工作。如上表2所示，为了使A组复位，将外部地址信号EXTA2及EXTA3都设定为低电平。这时，为了使B组保持原状态，将外部地址信号EXTA4及EXTA5都设定为高电平。在此情况下，在图12所示的测试模式译码电路52中，当测试地址译码信号/TADD2及/TADD3都变成高电平时，响应于高电平的测试模式设定脉冲信号TMSETP，生成宽度与其大致相同的高电平的复位信号RESETA。因此由NOR电路524及倒相电路525构成的锁存电路被复位，测试模式信号TM1被复位为低电平。这时由于测试模式信号TM2本来就是低电平，所以连续保持低电平。如果测试模式信号TM2被设定为高电平，则与上述一样，测试模式信号TM2也被复位为低电平。另外，这时由于外部地址信号EXTA4及EXTA5都设定为高电平，所以属于B组的测试模式信号TM3及TM4保持原状态。如果将外部地址信号EXTA4及EXTA5都设定为低电平，则生成高电平的复位信号RESETB，因此B组也被复位。
其次，参照图18说明在设定了测试模式信号TM1之后，在WCBR循环中再附加地设定测试模式信号TM2时的工作。如上表1所示，为了设定测试模式信号TM2，有必要将外部地址信号EXTA2设定为低电平、将外部地址信号EXTA3设定为高电平。这时将外部地址信号EXTA4及EXTA5都设定为高电平，使B组保持原样。
如果测试模式设定信号TMSET变成高电平，生成高电平的测试模式设定脉冲信号TMSETP，则在图12所示的测试模式译码电路52中的3输入端AND电路526中，测试地址译码信号/TADD2、TADD3及测试模式设定脉冲信号TMSETP都变成高电平。因此，测试模式信号TM2被设定为高电平，并由NOR电路531及倒相电路532构成的锁存电路将其锁存。可是，该测试模式信号TM2的设定与其他测试模式信号TM1、TM3、TM4的设定不同。即使行地址选通信号RASF未被激活，为低电平，不管各组复位或测试模式复位，测试模式信号TM1、TM3、TM4也只能被复位到低电平。与此不同，NAND电路300的输出信号被供给锁存测试模式信号TM2的锁存电路。因此，如果行地址选通信号RASF变成低电平，则WCBR检测信号WCBR变成低电平。因此NAND电路300的输出信号变成高电平，测试模式信号TM2被复位到低电平。
因此，只有在行地址选通信号RASF呈高电平的期间进行测试时、或者只从该测试模式退出而不从其他测试模式退出时，才能使用测试模式信号TM2。测试模式信号TM2在行地址选通信号RASF变成低电平时，能够与组无关地被复位，DRAM能从该测试模式退出。
在测试模式中在控制了读出放大器的激活状态的情况下，测试模式信号TM2有效。在图6所示的测试模式进入电路43中，利用2输入端NAND电路431的输出信号，判断了WCBR循环，但在读出放大器呈激活状态的测试模式的情况下，在DRAM从测试模式退出之前，读出放大器驱动信号/RXD呈低电平。由于如果读出放大器驱动信号/RXD不呈高电平，则NAND电路431的输出信号就不会呈低电平，所以在进入该测试模式期间不生成WCBR检测信号WCBR。之所以在NAND电路431的输入端使用读出放大器驱动信号/RXD，是因为这样能防止在基本的写入工作时在行地址选通信号RASF中产生低电平的脉冲而变成WCBR状态。这是因为一旦进入该读出放大器激活测试模式，不会生成WCBR检测信号WCBR，所以不能新设定测试模式，另外，还意味着不能使每个组的测试模式都复位。
除此之外，为了使测试模式复位，即使进行了CBR或ROR循环，在图6所示的测试模式进入电路43中，虽然节点NA被设定为低电平，但如果行地址选通信号RASF变成低电平、而且读出放大器驱动信号/RXD不变成高电平，则定时倒相电路458不工作。这时，由于根据测试模式，读出放大器驱动信号/RXD被固定在低电平，所以测试模式进入信号TME不能从高电平变成低电平。即，在设定了读出放大器激活测试模式的情况下，在该电路中一旦进入该测试模式，与该测试模式无关的工作便被锁定。因此，通过将图12所示的测试模式信号TM2的设定电路用于这样的测试模式，如果行地址选通信号RASF不是低电平，则测试模式信号TM2被复位到低电平，读出放大器激活信号/RXD不被固定在低电平，不会发生如上所述的问题。
其次，参照图19说明在测试模式中、即在测试模式启动信号TME为高电平期间进行CBR刷新工作的方法。在测试模式中进行CBR刷新工作时，使用WCBR刷新工作。如上述表1所示，为了进行WCBR刷新工作，需要将外部地址信号EXTA0设定为高电平。其他外部地址信号EXTA1～EXTA5可以设定为任意的电平。
在此情况下，在图7所示的行相关工作开始控制电路34中，在检测器启动信号TMSETD为高电平期间内，节点NC保持低电平，行相关工作开始控制信号/RASE为高电平，所以行相关控制电路36不工作。可是，SVIH检测器381、382的工作结束时，如果检测器启动信号TMSETD变成低电平，则在图5所示的测试模式进入地址译码电路40中，由于内部地址信号/INTA0为低电平，故在节点NB变成高电平，检测器启动信号TMSETD变成高电平之后，刷新接通信号/REFON变成低电平。因此，在图7所示的行相关工作开始控制电路34中，节点NC变成高电平，因为行地址选通信号RASF为高电平，所以行相关工作开始控制信号/RASE变成低电平，行相关控制电路36开始工作。另外，这时在CBR循环中生成的CBR检测信号/CBR为低电平，所以进行CBR刷新工作。另外，这时内部地址信号/INTA0为低电平，所以测试模式设定信号TMSET为低电平，不能设定测试模式。另外，在外部地址信号EXTA1为超VIH电平的情况下，虽然测试模式进入信号TMEENTRY变成高电平，但由于测试模式进入信号TME本来就是高电平，所以连续保持原有状态，不会引起工作混乱，上述的CBR工作能正常进行。
其次，参照图20说明在CBR循环中使测试模式复位的工作。在图6所示的测试模式进入电路43中，由于写启动信号WEF为低电平，所以WBR检测信号/WBR变成高电平，WCBR检测信号WCBR变成低电平。另外，在图7所示的行相关工作开始控制电路34中，在列地址选通信号CASOR为高电平期间内，行地址选通信号RASF从低电平变成高电平，所以CBR检测信号/CASBR变成低电平，CBR检测信号/CBR变成低电平。因此，在图6所示的测试模式进入电路43中，NAND电路440的输出信号变成低电平，CBR检测信号/CBROR变成低电平。因此，节点NA变成低电平，并由NAND电路453及454构成的锁存电路将其锁存。在图7所示的行相关工作开始控制电34中，由于WBR检测信号/WBR为高电平，所以节点NC变成高电平，行相关工作开始控制信号/RASF与行地址选通信号RASF同步，变成低电平。因此，行相关控制电路36进行CBR刷新工作。此后，在行地址选通信号RASF变成低电平、行相关工作开始控制信号/RASF变成高电平后，读出放大器驱动信号/RXD变成高电平时，图6所示的节点NA的低电平通过定时倒相电路458传输，因此测试模式进入信号TME变成低电平。因此，在图12所示的测试模式译码电路52中，复位信号RESETA及RESETB都变成高电平，结果，所有的测试模式信号TM1～TM4都变成低电平。这样DRAM能从按照CBR循环已经进入的所有的测试模式退出。
如上所述，如果采用本发明的实施例，则由于测试模式判断电路26在第一次WCBR循环中，根据地址关键字将测试模式进入信号TME激活，在测试模式进入信号TME被激活期间内，在第二次WCBR循环中，根据地址关键字将有选择地激活测试模式信号TM1～TM4，所以为了进入测试模式，需要至少两次输入WCBR，所以该DRAM错误地进入测试模式的可能性小。
另外，在测试模式判断电路26将测试模式信号激活后，由于继激活该测试模式信号之后，还能附加激活另一测试模式信号，所以该DRAM能同时进入多种测试模式，提高了测试的自由度。而且，由于测试模式判断电路26禁止激活这样的测试模式信号，即该测试模式信号用来进行不能与响应于接着激活的测试模式信号而进行的测试同时进行的测试，所以该DRAM不会同时进入不相容的测试模式。
另外，行相关控制电路36在测试模式进入信号TME未被激活期间内，当输入了CBR时刷新存储单元阵列10，在测试模式进入信号TME被激活期间内，输入WCBR，在测试模式设定工作时不刷新存储单元阵列10，所以在测试模式设定中进行刷新工作，不会发生破坏数据的现象。而且，行相关控制电路36在测试模式进入信号TME被激活期间内，在WCBR循环中，根据地址关键字，使存储单元阵列10刷新，所以即使在测试模式进入过程中，根据需要，也能进行刷新工作。
另外，由于测试模式判断电路26根据地址关键字，不激活A组的测试模式信号TM1及TM2，或者不激活B组的测试模式信号TM3及TM4，所以能利用简单的电路结构使每一组的测试模式复位。而且，测试模式判断电路26根据地址关键字，接着将A组的测试模式信号TM1及TM2激活，或者接着将B组的测试模式信号TM3及TM4激活，所以能利用简单的电路结构使每一组保持测试模式。
另外，由于测试模式进入地址译码电路40在检测器启动信号TMSETD未被激活时，对地址关键字进行译码，所以能对稳定的地址关键字进行译码，能准确地判断测试模式。
此次公开的实施例全部都是例示，应认识到不受此限。在以上的说明中未涉及本发明的范围，将在权利要求中给出，应理解为包括与权利要求相当的意义、以及范围内的全部变更。

Claims (8)

1．一种有存储单元阵列(10)的半导体存储器，其特征在于备有：
测试模式判断电路(26)，该测试模式判断电路(26)在行地址选通信号(/RAS)被激活之前，在写启动信号(/WE)及列地址选通信号(/CAS)被激活时，根据地址关键字激活测试模式进入信号(TME)，在该测试模式进入信号(TME)被激活期间内，在行地址选通信号(/CAS)被激活之前，在写启动信号(/WE)及列地址选通信号(/CAS)被激活时，根据地址关键字有选择地将多个测试模式信号(TM1～TM4)激活；以及
对应于多个测试模式信号(TM1～TM4)设置的多个测试控制电路(281～284)，各测试控制电路响应对应的测试模式信号，对半导体存储器进行预定的测试。
2．根据权利要求1所述的半导体存储器，其特征在于：上述测试模式判断电路(26)激活上述测试模式信号(TM1～TM4)中的一个信号，并连续激活该测试模式信号，再激活另一个测试模式信号。
3．根据权利要求2所述的半导体存储器，其特征在于：上述测试模式判断电路(26)禁止激活这样的测试模式信号，即该测试模式信号用来进行不能与响应于上述连续激活的测试模式信号而进行的测试同时进行的测试。
4．根据权利要求1所述的半导体存储器，其特征在于：上述半导体存储器还备有刷新装置(36)，该刷新装置(36)在上述测试模式进入信号(TME)未被激活期间内，在行地址选通信号(/RAS)被激活之前，在写启动信号(/WE)及列地址选通信号(/CAS)被激活时，刷新上述存储单元阵列(10)。
5．根据权利要求4所述的半导体存储器，其特征在于：上述刷新装置(36)在上述测试模式进入信号(TME)被激活期间内，在行地址选通信号(/RAS)被激活之前，在写启动信号(/WE)及列地址选通信号(/CAS)被激活时，根据地址关键字刷新上述存储单元阵列(10)  。
6．根据权利要求1所述的半导体存储器，其特征在于：
上述多个测试模式信号(TM1～TM4)被分成多个组，
上述测试模式判断电路(26)根据地址关键字，不激活上述各组的测试模式信号。
7．根据权利要求6所述的半导体存储器，其特征在于：上述测试模式判断电路(26)根据地址关键字，连续激活上述各组的测试模式信号。
8．根据权利要求1所述的半导体存储器，其特征在于：
上述测试模式判断电路(26)包括：
在行地址选通信号(/RAS)被激活之前，在写启动信号(/WE)及列地址选通信号(/CAS)被激活时，将检测器启动信号(TMSETD)激活的单稳多谐振荡电路(380)；
响应上述检测器启动信号(TMSETD)，检测作为地址关键字输入的高电压的高电压检测器(381、382)；以及
在上述检测器启动信号(TMSETD)未被激活时，对地址关键字进行译码的译码电路(40)。
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