JPH0714381A - Ｄｒａｍリフレッシュ装置及び方法 - Google Patents

Ｄｒａｍリフレッシュ装置及び方法

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JPH0714381A
JPH0714381A JP5230226A JP23022693A JPH0714381A JP H0714381 A JPH0714381 A JP H0714381A JP 5230226 A JP5230226 A JP 5230226A JP 23022693 A JP23022693 A JP 23022693A JP H0714381 A JPH0714381 A JP H0714381A
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JP
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refresh
signal
cycle
strobe signal
dram
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JP5230226A
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English (en)
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Robert J Proebsting
ロバート・ジェイ・プローブスティング
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Townsend and Townsend Khourie and Crew
Original Assignee
Townsend and Townsend Khourie and Crew
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits

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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【構成】 複数のワードライン３８Ａ〜３８Ｐと各ワー
ドラインに接続された複数のメモリセルとを有する複数
のメモリアレイ７４Ａ〜７４Ｐを備えるＤＲＡＭのリフ
レッシュ装置において、内部信号発生回路８２に与えら
れる行アドレスストローブ信号と列アドレズストローブ
信号との前後関係に基づいて、モード制御回路１１４が
ノーマルモードかリフレッシュモードかを決めてノーマ
ルモード信号又はリフレッシュモード信号を出力し、デ
コード回路７８を含むアドレス手段は、ノーマルモード
信号が与えられたときは第１個数のワードラインをアク
ティブにする一方、リフレッシュモード信号が与えられ
たときは第１個数より多い第２個数のワードラインをア
クティブにする。 【効果】 従来のシステムにおいて必要であった時間の
一部の時間で、しかも、特に大きな電力を消費すること
無しにＤＲＡＭをリフレッシュすることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、本発明は、コンピュー
タメモリ、特にＤＲＡＭ（ダイナミックＲＡＭ）をリフ
レッシュする装置及び方法に関する。
【０００２】
【従来の技術】図１に、センスアンプ２２が接続された
典型的なＤＲＡＭのメモリセル１０の概略を示す。メモ
リセル１０は、コンデンサ１４とＮＭＯＳトランジスタ
（ＦＥＴ）１８とを備えている。トランジスタ１８は、
ワードライン３８に接続されたゲート端子３４と、コン
デンサ１４の端子２６に接続されたソース端子３０と、
ビットライン４６に接続されたドレイン端子４２とを有
する。コンデンサ１４の他方の端子は、固定電圧Ｖｘに
接続されている。
【０００３】センスアンプ２２の一方の入力端子５０は
ビットライン４６に接続され、他方の入力端子５４は、
基準電圧（Ｖref）に接続されている。又、センスアン
プ２２の出力はビットライン４６に接続され、フィード
バックライン５８を構成している。メモリセル１０に記
憶されたデータは、コンデンサ１４の電荷によって決ま
る。例えば、コンデンサ１４の端子２６の電圧が＋５ボ
ルトであれば”１”を表し、０ボルトであれば”０”を
表す。
【０００４】メモリセル１０に記憶されたデータを読み
取るには、トランジスタ１８をＯＮにしてコンデンサ１
４とビットライン４６との間で電荷の授受を行うための
信号をワードライン３８に与える。ビットライン４６の
静電容量は通常、コンデンサ１４の静電容量に比べてか
なり大きいので、ビットライン４６の電圧は少ししか変
化しない。例えば、コンデンサ１４の端子２６が＋５ボ
ルトで、ビットライン４６の初期電圧が＋２．５ボルト
であるとすれば、トランジスタ１８がＯＮになるとビッ
トライン４６の電圧は約２．６ボルトまで上昇するであ
ろう。一方、コンデンサ１４の端子２６のが０ボルトの
ときにトランジスタ１８がＯＮになれば、ビットライン
４６の電圧は約２．４ボルトまで下降するであろう。
【０００５】ビットライン４６の電圧はセンスアンプ２
２にて、入力端子５４に印加された基準電圧Ｖref（例
えば、＋２．５ボルト）と比較される。ビットライン４
６の電圧が基準電圧よりも高い場合はフィードバックラ
イン５８の電圧は＋５ボルトになり、ビットライン４６
の電圧が＋５ボルトに上昇する。このようにしてコンデ
ンサ１４の端子２６の電圧が＋５ボルトに回復する。
尚、端子３０を＋５ボルトにするためには、ワードライ
ン３８の電圧は＋５ボルト以上でなければならない。
【０００６】一方、ビットライン４６の電圧が基準電圧
よりも低い場合は、フィードバックライン５８が０ボル
トになり、ビットライン４６の電圧が０ボルトまで下降
する。この結果コンデンサ１４の端子２６の電圧が０ボ
ルトに回復する。いずれにせよ、結果として得られるビ
ットライン４６の電圧が、システムの他の部分にとっ
て、メモリセルに記憶されたデータの値であり、メモリ
セルの電圧は初期状態に回復する。
【０００７】コンデンサ１４の電荷が各メモリセル１０
に記憶されたデータの値を示すのに用いられ、望まない
漏れ電流によって各メモリセルは徐々に放電するが、セ
ンスアンプ２２の出力（フィードバックラインの電圧）
が反転してしまうレベルにまで放電することを確実に防
止する必要がある。電荷を適正レベルに維持するため
に、「リフレッシュサイクル」といわれる特別なサイク
ルを実行して、共通ワードライン上の全メモリセルのコ
ンデンサ１４の電荷を周期的に回復させることが行われ
る。このリフレッシュサイクルは、単にリードサイクル
又はライトサイクル（ノーマルサイクル）であってもよ
い。即ち、トランジスタ１８をＯＮにする信号がワード
ライン３８に供給されてセンスアンプ２２がビットライ
ン４６に＋５ボルトまたは０ボルトの電圧信号を与え、
これによってコンデンサ１４の少し放電している電荷を
回復するのである。
【０００８】図２は、図１に示したメモリセル１０を複
数個有する典型的なＤＲＡＭ７０のブロック図である。
このＤＲＡＭ７０は複数、例えば１６個のメモリアレイ
７４Ａ〜７４Ｐと、デコード回路７８と、内部信号発生
回路８２と、マルチプレクサ８６と、行リフレッシュア
ドレスカウンタ９０とを有している。メモリアレイ７４
Ａ〜７４Ｐは、それぞれのワードライン３８Ａ〜３８Ｐ
とビットライン４６Ａ〜４６Ｐとの交差点に位置する複
数のメモリセル１０を有している。図面には、アレイ毎
に１本のワードライン及び１本のビットラインのみを描
き、対応するトランジスタやコンデンサは省略してい
る。この実施例では２５６本のワードラインと、アレイ
毎に各ワードラインに接続された１０２４本のビットラ
インとが用いられている。従って、ＤＲＡＭ７０は全部
で４，１９４，３０４個のメモリセルを有している。
【０００９】内部信号発生回路８２は、信号ライン９４
から行アドレスストローブ（ＲＡＳ）信号を、信号ライ
ン９８から列アドレスストローブ（ＣＡＳ）信号を受け
取り、バス１０２から外部アドレス信号を与えられる。
外部アドレス信号は、バス１１０を通って内部信号発生
回路８２からマルチプレクサ８６に与えられる。内部信
号発生回路８２の一部として構成されるモード制御回路
１１４が、ＤＲＡＭ７０の動作モード、即ちノーマルモ
ード（リードモード又はライトモード）かリフレッシュ
モードかを決定する。そして、ライン１１８を通してア
ドレスセレクト信号をマルチプレクサ８６に与えると共
に、ライン１２２を通してカウンタインクレメント信号
をカウンタ９０に与える。カウンタ９０はバス１２８を
通してカウント値をマルチプレクサ８６に与える。この
カウント値はリフレッシュサイクル中におけるアドレス
として用いられる。
【００１０】マルチプレクサ８６はライン１１８からア
ドレスセレクト信号を受け取ると、外部アドレス又は上
記カウント値をバス１３２を介してデコード回路７８へ
出力する。デコード回路７８はメモリアレイ７４Ａ〜７
４Ｐに対して対応するバス８０Ａ〜８０Ｐを通してデコ
ードアドレス信号を与える。尚、図２中に破線で示すラ
イン２００は従来技術に無い部分であり、これについて
は後述する。
【００１１】図３（Ａ）は、ＤＲＡＭ７０からデータを
得るための典型的なリードサイクルを示すタイミング図
である。ＤＲＡＭ７０内の４，１９４，３０４個のメモ
リセルのいずれかを選択するために、通常通りアドレス
マルチプレックスが使用されている。即ち、それぞれ１
１ビットからなる二つのグループに２２ビットのアドレ
スが与えられる。先ず、１１ビットの外部アドレス（行
アドレス）がアドレスバス１０２に出力され、ＲＡＳ信
号がＬレベルになることによりＤＲＡＭにラッチされ
る。次に、残りの１１ビットの外部アドレス（列アドレ
ス）がアドレスバス１０２に出力されてＣＡＳ信号がＬ
レベルになることにより、選択された１本のワードライ
ンに接続された複数のビットラインのうちの１本が選択
される。列アドレスは１１ビットであるから、選択対象
のデータは２11個だけ存在することになる。即ち、ＲＡ
Ｓ信号がアクティブにされることにより、少なくとも
２，０４８個の異なるビットが選択され、センスされ、
リフレッシュされたことになる。ライトサイクルについ
ても同様である。
【００１２】図３（Ｂ）は、リフレッシュサイクルを実
行するための一つの方法を示すタイミング図である。こ
の方法において、ＣＡＳ信号はＲＡＳ信号よりも先にＬ
レベルになる。モード制御回路１１４は、早いＣＡＳ信
号を検出し、マルチプレクサ８６がカウンター値（Ｎ）
を行アドレスとしてデコード回路７８に与えるように、
ライン１１８に信号を出力する。デコード回路７８がカ
ウント値をデコードして２本のワードラインをアクティ
ブにし、２０４８個のメモリセルがリフレッシュされ
る。モード制御回路１１４は、更にカウンタ９０を（例
えば、カウント値Ｎ＋１に）インクレメント（又はデク
レメント）するための信号をライン１２２に出力する。
【００１３】通常、全てのメモリセルは１６ミリ秒毎に
リフレッシュされる。１１ビットカウンタは各ＲＡＳ前
ＣＡＳサイクル毎にインクレメントするので、２０４８
回のＲＡＳ前ＣＡＳ（ＣＡＳ−before−ＲＡＳ）サイク
ルを１６ミリ秒毎に実行するようにプログラムされてお
れば、ＤＲＡＭは完全に、かつ、システマチックにリフ
レッシュされる。もちろん、カウンタ９０を用いない
で、プログラムによってアドレスバス１０２に外部アド
レスをシステマチックに出力し、１６ミリ秒毎に２０４
８回のリードサイクルを実行することによりＤＲＡＭ１
０をリフレッシュするようにしてもよい。
【００１４】
【発明が解決しようとする課題】技術の進歩に伴い、よ
り多くのデータ処理を可能とすべく、単位時間当り可能
なリードサイクル又はライトサイクルの数を増加するこ
とが従来から要望されている。そこで、従来のＤＲＡＭ
を改造し、４本のワードラインを１サイクル（ノーマル
サイクル又はリフレッシュサイクル）毎にアクティブに
して、従来の２倍（４０９６個）のメモリセルが１リフ
レッシュサイクル毎にリフレッシュされるように構成し
たものがある。この場合、１６ミリ秒毎に必要なリフレ
ッシュサイクルの回数は２０４８回から１０２４回に半
減するので、その分だけノーマルサイクル、即ちリード
サイクル又はライトサイクルのために利用できる時間が
増加する。
【００１５】しかしながら、各リフレッシュサイクルで
消費される電力が二倍となるので、より大きな電源が必
要となる。更に、メモリ速度が増加すれば、平均消費電
力もかなり大きくなり、複雑な冷却システムを追加せず
にメモリチップの熱を発散させることができなくなる。
【００１６】本発明は上記実情に鑑みて為されたもので
あって、その目的は、従来のシステムにおいて必要であ
った時間の一部の時間で、しかも、特に大きな電力を消
費すること無しにＤＲＡＭをリフレッシュするための装
置及び方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明によるＤＲＡＭリ
フレッシュ装置及び方法の特徴構成は、ノーマルモード
（例えばリードモード又はライトモード）とリフレッシ
ュモードとを区別し、ノーマルモードにおいては第１個
数の行のメモリセルを選択し、リフレッシュモードにお
いては第１個数よりも大きい第２個数の行のメモリセル
を選択する点にある。第２個数が第１個数の２倍であれ
ば好都合であり、さらには２N倍としてもよい。つま
り、例えば、ノーマルモードでは２本のワードラインが
アクティブにされ、リフレッシュモードでは４本，８
本，１６本等のワードラインがアクティブにされる。
【００１８】本発明のリフレッシュ装置において、好ま
しくは、行アドレスストローブ信号を受け取る行ストロ
ーブ受信手段、及び、列アドレスストローブ信号を受け
取る列ストローブ受信手段が、例えば内部信号発生回路
として備えられる。さらに、行アドレスストローブ信号
が列アドレスストローブ信号より先に与えられた場合に
ノーマルモード信号を発生し、行アドレスストローブ信
号が列アドレスストローブ信号より後に与えられた場合
にリフレッシュモード信号を発生するモード制御手段
と、ノーマルモード信号に応じて第１個数の行のメモリ
セルを選択する一方、リフレッシュモード信号に応じて
第２個数の行のメモリセルを選択する行アドレス回路と
が備えられる。
【００１９】
【作用】上記の特徴構成によって、例えば前述したよう
に、ＤＲＡＭ７０の全てのメモリセルを１６ミリ秒毎に
リフレッシュするために、１回に４０９６個のメモリセ
ルをリフレッシュするリフレッシュサイクルを１６ミリ
秒間に１０２４回実行するとすれば、約１６マイクロ秒
毎に１回のリフレッシュサイクルを実行することにな
る。従って、各ノーマルサイクル又はリフレッシュサイ
クルが０．１マイクロ秒かかると仮定すると、１６マイ
クロ秒毎に１回のリフレッシュサイクルと、１５９回の
ノーマルサイクルとが実行されることになる。
【００２０】４０９６ビットのリフレッシュサイクル
は、２０４８ビットのノーマルサイクルの２倍の電力を
消費するが、この余分な電力は１５９回の低電力ノーマ
ルサイクルに隠れてほとんど目だたない。即ち、リフレ
ッシュサイクルが、１６マイクロ秒間の平均消費電力に
及ぼす影響は僅かである。従って、従来の類似装置のよ
うに多大な電力消費を伴うことなく、リフレッシュサイ
クルの回数を減少させることができる。
【００２１】
【発明の効果】上述のように、本発明によれば、従来の
システムにおいて必要であった時間の一部の時間で、し
かも、特に大きな電力を消費すること無しにＤＲＡＭを
リフレッシュすることができる。
【００２２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。本発明を実施するために、即ち、ノーマルサイク
ルにおいて能動化（アクティブに）されるワードライン
の数よりも、リフレッシュサイクルにおいて能動化され
るワードラインの数を多くするために、図２に示した従
来の回路において、モード制御回路１１４からデコード
回路７８へ接続されたリフレッシュライン２００を追加
する。デコード回路７８は、図４に示すように構成さ
れ、ノーマル（リード又はライト）サイクル中は２本の
ワードラインを能動化し、リフレッシュサイクル中は４
本のワードラインを能動化する。
【００２３】図４に示されているように、デコード回路
７８は、アドレスデコーダ２０４Ａ〜Ｐ、ＮＡＮＤゲー
ト２０８及び２１２、そしてインバータ２２０を有して
いる。アドレスデコーダ２０４Ａ〜２０４Ｐはバス８０
Ａ〜８０Ｐに接続され、マルチプレクサ８６からバス１
３２を通して受け取ったアドレス信号に応じて、ノーマ
ルサイクル中は２つのメモリアレイにおいて１本ずつの
ワードラインを選択し、リフレッシュサイクル中は４つ
のメモリアレイにおいて１本ずつのワードラインを選択
する。
【００２４】一方のグループのアドレスデコーダ２０４
Ａ〜２０４Ｈは一方のＮＡＮＤゲート２０８の出力端子
２２４に接続され、他方のグループのアドレスデコーダ
２０４Ｉ〜２０４Ｐは他方のＮＡＮＤゲート２１２の出
力端子２２８にに接続されている。両ＮＡＮＤゲート２
０８，２１２の一方の入力端子は、共にリフレッシュラ
イン２００に接続されている。又、一方のＮＡＮＤゲー
ト２０８の他方の入力端子はバス１３２のうちの行アド
レスデータのＭＳＢ（最上位ビット）に対応するライン
に接続され、他方のＮＡＮＤゲート２１２の他方の入力
端子は、上記行アドレスデータのＭＳＢ（最上位ビッ
ト）に対応するラインにインバータ２２０を介して接続
されている。このようにして、両ＮＡＮＤゲート２０
８，２１２が、メモリアレイ７４Ａ〜７４Ｈ又は７４Ｉ
〜７４Ｐから成る二つのグループ（論理バンク）のメモ
リアレイを制御し、各バンクがゼロ個又は２個のアレイ
のワードラインをアクティブにする。
【００２５】ＤＲＡＭ７０の機能は従来技術において述
べたのと同様であるが、以下の特徴が追加されている。
先ず、ノーマルサイクルにおいては、モード制御回路１
１４がリフレッシュライン２００に論理”１”（ノーマ
ルモード）信号を出力し、両ＮＡＮＤゲート２０８，２
１２は単にインバータとして機能することになる。一方
のＮＡＮＤゲート２０８には、上記ノーマルモード信号
及び行アドレスのＭＳＢ信号が入力され、他方のＮＡＮ
Ｄゲート２１２は上記ノーマルモード信号及び行アドレ
スのＭＳＢの反転信号が入力される。アドレスデコーダ
２０４Ａ〜２０４Ｐは、両ＮＡＮＤゲート２０８，２１
２の出力端子２２４，２２８からのＭＳＢ信号及びバス
１３２からの下位ビット信号を用いて、メモリアレイバ
ンク７４Ａ〜７４Ｈ又は７４Ｉ〜７４Ｐのいずれか一方
の２本のワードラインをアクティブにする。
【００２６】いずれのバンクがアクティブにされるか
は、いずれのＮＡＮＤゲート２０８，２１２の出力がア
クティブレベルになるかによって決まる。例えば、行ア
ドレスのＭＳＢが”０”であれば、ＮＡＮＤゲート２０
８は”１”を出力してアドレスデコーダ２０４Ａ〜２０
４Ｈを能動状態にし、ＮＡＮＤゲート２１２は”０”を
出力してアドレスデコーダ２０４Ｉ〜２０４Ｐを非能動
状態にする。従って、メモリアレイ７４Ａ〜７４Ｈの中
から２本のワードラインがアクティブにされる一方、メ
モリアレイ７４Ｉ〜７４Ｐの中からアクティブにされる
ワードラインはゼロである。逆に、行アドレスのＭＳＢ
が”１”の場合は、メモリアレイ７４Ｉ〜７４Ｐの中か
ら２本のワードラインがアクティブにされ、メモリアレ
イ７４Ａ〜７４Ｈの中からアクティブにされるワードラ
インはゼロである。
【００２７】次に、リフレッシュサイクルにおいては、
モード制御回路１１４がリフレッシュライン２００に論
理”０”（リフレッシュモード）信号を出力するので、
行アドレスのＭＳＢの値にかかわらず両ＮＡＮＤゲート
２０８，２１２の出力端子２２４，２２８の値は共に”
１”になる。従って、アドレスデコーダ２０４Ａ〜２０
４Ｐは全て能動状態にされ、メモリアレイ７４Ａ〜７４
Ｈの中から２本のワードラインがアクティブにされると
ともに、メモリアレイ７４Ｉ〜７４Ｐの中からも２本の
ワードラインがアクティブにされる。この結果、ノーマ
ルモードにおける２本よりも多い４本のワードライン
が、リフレッシュモードにおいてアクティブにされる。
【００２８】以上、本発明の一つの好適な実施例を説明
したが、本発明は、上記実施例に種々の変更を加えて実
施可能である。何本のワードラインをアクティブにする
か、例えば、モード制御回路１１４又はデコード回路７
８に与える外部信号を一つとするか又は複数とするか、
といった決定をするために、ノーマルサイクルとリフレ
ッシュサイクルとを区別する方法はどのようなものであ
ってもよい。前述のＲＡＳ前ＣＡＳによる方法に限らな
い。
【００２９】従来の２本のワードラインをアクティブに
するモード、４本のワードラインをアクティブにするモ
ード、又は、２N 本のワードラインをアクティブにする
モードのいずれかにおいて選択的に作動するようにデコ
ーダ回路７８を変更することも可能である。ノーマルモ
ード信号及びリフレッシュモード信号を同じライン上の
異なる論理レベルの信号とする代わりに、各別のライン
上の信号としてもよい。
【図面の簡単な説明】
【図１】従来のＤＲＡＭのメモリセルの概略図
【図２】従来のＤＲＡＭのブロック図
【図３】図２のＤＲＡＭのリードサイクル及びリフレッ
シュサイクルのタイミング図
【図４】図１のＤＲＡＭのリフレッシュサイクルにおい
て能動化されるワードラインの数を増加させる装置の一
実施例を示すブロック図
【符号の説明】
１０ メモリセル ３８ ワードライン ７４Ａ〜７４Ｐ メモリアレイ ９０ カウンタ １１４ モード制御手段

Claims (48)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセル（１０）を有するメモ
    リをリフレッシュするための装置であって、 第１サイクル又は第２サイクルのいずれか一方を起動す
    るサイクル起動手段と、 そのサイクル起動手段に接続され、前記第１サイクルが
    起動されたときには第１個数のメモリセル（１０）をリ
    フレッシュし、前記第２サイクルが起動されたときには
    前記第１個数より多い第２個数のメモリセル（１０）を
    リフレッシュするリフレッシュ手段とを備えているメモ
    リリフレッシュ装置。
  2. 【請求項２】 前記第２個数が前記第１個数の２倍であ
    る請求項１記載のメモリリフレッシュ装置。
  3. 【請求項３】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項１記載のメモリリフレッ
    シュ装置。
  4. 【請求項４】 複数のメモリセル（１０）を有するメモ
    リのいずれかのメモリセル（１０）を選択するためのメ
    モリアドレス装置であって、 第１サイクル又は第２サイクルのいずれか一方を起動す
    るサイクル起動手段と、 そのサイクル起動手段に接続され、前記第１サイクルが
    起動されたときには第１個数のメモリセル（１０）を選
    択し、前記第２サイクルが起動されたときには前記第１
    個数より多い第２個数のメモリセル（１０）を選択する
    行アドレス手段とを備えているメモリアドレス装置。
  5. 【請求項５】 前記第２個数が前記第１個数の２倍であ
    る請求項４記載のメモリアドレス装置。
  6. 【請求項６】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項４記載のメモリアドレス
    装置。
  7. 【請求項７】 複数行のメモリセル（１０）を有するＤ
    ＲＡＭをリフレッシュするための装置であって、 ノーマルサイクル又はリフレッシュサイクルのいずれか
    一方を起動するサイクル起動手段と、 そのサイクル起動手段に接続され、前記ノーマルサイク
    ルが起動されるときにはノーマルモード信号を発生し、
    前記リフレッシュサイクルが起動されるときにはリフレ
    ッシュモード信号を発生するモード制御手段（１１４）
    と、 前記モード制御手段（１１４）に接続され、前記ノーマ
    ルモード信号に応じて第１個数の行のメモリセル（１
    ０）を選択し、前記リフレッシュモード信号に応じて前
    記第１個数より多い第２個数の行のメモリセル（１０）
    を選択する行アドレス手段とを備えているＤＲＡＭリフ
    レッシュ装置。
  8. 【請求項８】 前記第２個数が前記第１個数の２倍であ
    る請求項７記載のＤＲＡＭリフレッシュ装置。
  9. 【請求項９】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項７記載のＤＲＡＭリフレ
    ッシュ装置。
  10. 【請求項１０】 行アドレスストローブ信号を受け取る
    ための行ストローブ信号受信手段と列アドレスストロー
    ブ信号を受け取るための列ストローブ信号受信手段とを
    備え、 前記モード制御手段（１１４）は、前記行ストローブ信
    号受信手段と前記列ストローブ受信手段とに接続され、
    前記列アドレスストローブ信号より前に前記行アドレス
    ストローブ信号を与えられた場合は前記ノーマルモード
    信号を発生し、前記列アドレスストローブ信号より後に
    前記行アドレスストローブ信号を与えられた場合は前記
    リフレッシュモード信号を発生する請求項７記載のＤＲ
    ＡＭリフレッシュ装置。
  11. 【請求項１１】 外部アドレスを受け取るための外部ア
    ドレス入力手段を備え、 前記行アドレス手段は、前記外部アドレス入力手段に接
    続され、前記ノーマルモード信号に応じて前記外部アド
    レスを用いて前記第１個数の行のメモリセル（１０）を
    選択する請求項１０記載のＤＲＡＭリフレッシュ装置。
  12. 【請求項１２】 前記モード制御手段（１１４）は、前
    記列アドレスストローブ信号より後に前記行アドレスス
    トローブ信号を与えられた場合にインクレメント信号を
    発生し、 前記行アドレス手段は、前記モード制御手段（１１４）
    に接続されカウント値を記憶するたカウンタ（９０）を
    備え、そのカウンタ（９０）のカウント値が前記インク
    レメント信号に応じてインクレメントされ、 前記第２個数行のデータは、前記リフレッシュモード信
    号に応じて前記カウント値をアドレスとして用いて選択
    される請求項１１記載のＤＲＡＭリフレッシュ装置。
  13. 【請求項１３】 前記第２個数が前記第１個数の２倍で
    ある請求項１２記載のＤＲＡＭリフレッシュ装置。
  14. 【請求項１４】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項１２記載のＤＲＡＭリフ
    レッシュ装置。
  15. 【請求項１５】 複数のワードライン（３８）と各ワー
    ドライン（３８）に接続された複数のメモリセル（１
    ０）とを有する複数のメモリアレイ（７４Ａ〜７４Ｐ）
    を備えるＤＲＡＭをリフレッシュするための装置であっ
    て、 ノーマルサイクル又はリフレッシュサイクルのいずれか
    一方を起動するサイクル起動手段と、 そのサイクル起動手段に接続され、前記ノーマルサイク
    ルが起動されるときはノーマルモード信号を発生し、前
    記リフレッシュサイクルが起動されるときはリフレッシ
    ュモード信号を発生するモード制御手段（１１４）と、 前記モード制御手段（１１４）に接続され、前記ノーマ
    ルモード信号に応じて第１個数のワードライン（３８）
    に能動化信号を与えると共に前記リフレッシュモード信
    号に応じて前記第１個数より多い第２個数のワードライ
    ン（３８化信号を与えるアレイアドレス手段とを備えて
    いるＤＲＡＭリフレッシュ装置。
  16. 【請求項１６】 前記第２個数が前記第１個数の２倍で
    ある請求項１５記載のＤＲＡＭリフレッシュ装置。
  17. 【請求項１７】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項１５記載のＤＲＡＭリフ
    レッシュ装置。
  18. 【請求項１８】 行アドレスストローブ信号を受け取る
    行ストローブ信号受信手段と列アドレスストローブ信号
    を受け取る列ストローブ信号受信手段とを備え、 前記モード制御手段（１１４）は、前記行ストローブ信
    号受信手段と前記列ストローブ受信手段とに接続され、
    前記列アドレスストローブ信号より前に前記行アドレス
    ストローブ信号が与えられたときは前記ノーマルモード
    信号を発生し、前記列アドレスストローブ信号より後に
    前記行アドレスストローブ信号が与えられたときは前記
    リフレッシュモード信号を発生する請求項１５記載のＤ
    ＲＡＭリフレッシュ装置。
  19. 【請求項１９】 外部アドレスを受け取る外部アドレス
    入力手段を備え、前記アレイアドレス手段は、前記外部
    アドレス入力手段に接続され、前記ノーマルモード信号
    を与えられた場合に前記外部アドレスを用いて前記第１
    個数のワードライン（３８）に能動化信号を与える請求
    項１８記載のＤＲＡＭリフレッシュ装置。
  20. 【請求項２０】 前記モード制御手段（１１４）は、前
    記列アドレスストローブ信号より後に前記行アドレスス
    トローブ信号が与えられた場合にインクレメント信号を
    発生し、 前記アレイアドレス手段は、前記モード制御手段（１１
    ４）に接続されてカウント値を記憶するカウンタを備
    え、このカウンタのカウント値は前記インクレメント信
    号に応じてインクレメントされ、 さらに前記アレイアドレス手段は、前記リフレッシュモ
    ード信号に応じて、前記カウント値をアドレスとして用
    いて前記第２個数のワードライン（３８）に対して前記
    能動化信号を送る請求項１９記載のＤＲＡＭリフレッシ
    ュ装置。
  21. 【請求項２１】 前記第２個数が前記第１個数の２倍で
    ある請求項２０記載のＤＲＡＭリフレッシュ装置。
  22. 【請求項２２】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項２０記載のＤＲＡＭリフ
    レッシュ装置。
  23. 【請求項２３】 複数のワードライン（３８）と各ワー
    ドライン（３８）に接続された複数のメモリセル（１
    ０）とを有する、メモリセルの第１アレイ及び第２アレ
    イを備えるＤＲＡＭをリフレッシュするための装置であ
    って、 ノーマルサイクル又はリフレッシュサイクルのいずれか
    一方を起動するサイクル起動手段と、 前記サイクル起動手段に接続され、前記ノーマルサイク
    ルが起動されたときはノーマルモード信号を発生し、前
    記リフレッシュサイクルが起動されたときはリフレッシ
    ュモード信号を発生するモード制御手段（１１４）と、 前記モード制御手段（１１４）に接続され、前記ノーマ
    ルモード信号に応じて前記第２アレイのワードライン
    （３８）には能動化信号を与えずに前記第１アレイのワ
    ードライン（３８）に能動化信号を与え、前記リフレッ
    シュモード信号に応じて前記第１アレイのワードライン
    （３８）及び前記第２アレイのワードライン（３８）に
    能動化信号を与えるアドレス手段とを備えているＤＲＡ
    Ｍリフレッシュ装置。
  24. 【請求項２４】 行アドレスストローブ信号を受け取る
    行ストローブ信号受信手段と列アドレスストローブ信号
    を受け取る列ストローブ信号受信手段とを備え、 前記モード制御手段（１１４）は、前記行ストローブ信
    号受信手段と前記列ストローブ受信手段とに接続され、
    前記列アドレスストローブ信号よりも前に前記行アドレ
    スストローブ信号が与えられたときは前記ノーマルモー
    ド信号を発生し、前記列・アドレスストローブ信号より
    も後に前記行アドレスストローブ信号を受けたときは前
    記リフレッシュモード信号を発生する請求項２３記載の
    ＤＲＡＭリフレッシュ装置。
  25. 【請求項２５】 複数のメモリセルを有するメモリをリ
    フレッシュする方法であって、 第１サイクル又は第２サイクルのいずれか一つを起動
    し、 前記第１サイクルが起動されたときは第１個数のメモリ
    セルをリフレッシュする一方、前記第２サイクルが起動
    されたときは前記第１個数より多い第２個数のメモリセ
    ルをリフレッシュするステップからなるメモリリフレッ
    シュ方法。
  26. 【請求項２６】 前記第２個数が前記第１個数の２倍で
    ある請求項２５記載のメモリリフレッシュ方法。
  27. 【請求項２７】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項２５記載のメモリリフレ
    ッシュ方法。
  28. 【請求項２８】 複数のメモリセルを備えるメモリのい
    ずれかのメモリセルを選択するためのメモリアドレス方
    法であって、 第１サイクル又は第２サイクルのいずれか一方を起動
    し、 前記第１サイクルが起動されたときは第１個数のメモリ
    セルを選択する一方、前記第２サイクルが起動されたと
    きは前記第１個数より多い第２個数のメモリセルを選択
    するステップからなるメモリアドレス方法。
  29. 【請求項２９】 前記第２個数が前記第１個数の２倍で
    ある請求項２８記載のメモリアドレス方法。
  30. 【請求項３０】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項２８記載のメモリアドレ
    ス方法。
  31. 【請求項３１】 複数行のメモリセルを備えるＤＲＡＭ
    をリフレッシュする方法であって、 ノーマルサイクル又はリフレッシュサイクルのいずれか
    一方を起動し、 前記ノーマルサイクルが起動されたときはノーマルモー
    ド信号を発生する一方、前記リフレッシュサイクルが起
    動されたときはリフレッシュモード信号を発生し、 前記ノーマルモード信号に応じて第１個数の行のメモリ
    セルを選択する一方、前記リフレッシュモード信号に応
    じて前記第１個数より多い第２個数の行のメモリセルを
    選択するステップからなるＤＲＡＭリフレッシュ方法。
  32. 【請求項３２】 前記第２個数が前記第１個数の２倍で
    ある請求項３１記載のＤＲＡＭリフレッシュ方法。
  33. 【請求項３３】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項３１記載のＤＲＡＭリフ
    レッシュ方法。
  34. 【請求項３４】 行アドレスストローブ信号を受け取る
    と共に列アドレスストローブ信号を受け取るステップを
    備え、 前記ノーマルモード信号を発生するステップは、前記列
    アドレスストローブ信号より前に前記行アドレスストロ
    ーブ信号が与えられた場合に前記ノーマルモード信号を
    発生するステップからなり、 前記リフレッシュモード信号を発生するステップは、前
    記列アドレスストローブ信号より後に前記行アドレスス
    トローブ信号が与えられた場合に前記リフレッシュモー
    ド信号を発生するステップからなる請求項３１記載のＤ
    ＲＡＭリフレッシュ方法。
  35. 【請求項３５】 外部アドレスを受け取るステップを備
    え、前記第１個数の行のメモリセルを選択するステップ
    は、前記ノーマルモード信号を与えられたときに前記外
    部アドレスを用いて前記第１個数の行のメモリセルを選
    択するステップである請求項３４記載のＤＲＡＭリフレ
    ッシュ方法。
  36. 【請求項３６】 カウント値を記憶し、前記列アドレス
    ストローブ信号よりも後に前記行アドレスストローブ信
    号を受けた場合に前記カウント値をインクレメントする
    ステップを備え、 前記第２個数の行のメモリセルを選択するステップは、
    前記リフレッシュモード信号に応じて前記カウント値を
    アドレスとして用いて前記第２個数の行のメモリセルを
    選択するスッテプである請求項３５記載のＤＲＡＭリフ
    レッシュ方法。
  37. 【請求項３７】 前記第２個数が前記第１個数の２倍で
    ある請求項３６記載のＤＲＡＭリフレッシュ方法。
  38. 【請求項３８】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項３６記載のＤＲＡＭリフ
    レッシュ方法。
  39. 【請求項３９】 複数のワードラインと各ワードライン
    に接続された複数のメモリセルとを有する複数のメモリ
    セルアレイを備えるＤＲＡＭをリフレッシュするための
    方法であって、 ノーマルサイクル又はリフレッシュサイクルのいずれか
    一方を起動し、 前記ノーマルサイクルが起動されるときはノーマルモー
    ド信号を発生する一方、前記リフレッシュサイクルが起
    動されるときはリフレッシュモード信号を発生し、 前記ノーマルモード信号に応じて第１個数のワードライ
    ンに能動化信号を与える一方、前記リフレッシュモード
    信号に応じて前記第１個数より多い第２個数のワードラ
    インに能動化信号を与えるステップからなるＤＲＡＭリ
    フレッシュ方法。
  40. 【請求項４０】 前記第２個数が前記第１個数の２倍で
    ある請求項３９記載のＤＲＡＭリフレッシュ方法。
  41. 【請求項４１】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項３９記載のＤＲＡＭリフ
    レッシュ方法。
  42. 【請求項４２】 行アドレスストローブ信号を受け取る
    と共に列アドレスストローブ信号を受け取るステップを
    備え、 前記ノーマルモード信号を発生するステップは、前記列
    アドレスストローブ信号より前に前記行アドレスストロ
    ーブ信号が与えられた場合に前記ノーマルモード信号を
    発生するステップからなり、 前記リフレッシュモード信号を発生するステップは、前
    記列アドレスストローブ信号より後に前記行アドレスス
    トローブ信号が与えられた場合に前記リフレッシュモー
    ド信号を発生するステップからなる請求項３９記載のＤ
    ＲＡＭリフレッシュ方法。
  43. 【請求項４３】 外部アドレスを受け取るステップを備
    え、前記第１個数のワードラインに能動化信号を与える
    ステップは、前記ノーマルモード信号を与えられたとき
    に前記外部アドレスを用いて前記第１個数のワードライ
    ンに能動化信号を与えるステップである請求項４２記載
    のＤＲＡＭリフレッシュ方法。
  44. 【請求項４４】 カウント値を記憶し、前記列アドレス
    ストローブ信号よりも後に前記行アドレスストローブ信
    号を受けた場合に前記カウント値をインクレメントする
    ステップを備え、 前記第２個数のワードラインに能動化信号を与えるステ
    ップは、前記リフレッシュモード信号に応じて前記カウ
    ント値をアドレスとして用いて前記第２個数のワードラ
    インに能動化信号を与えるステップからなる請求項４３
    記載のＤＲＡＭリフレッシュ方法。
  45. 【請求項４５】 前記第２個数が前記第１個数の２倍で
    ある請求項４４記載のＤＲＡＭリフレッシュ方法。
  46. 【請求項４６】 前記第２個数が前記第１個数の２N倍
    （Ｎは正の整数）である請求項４４記載のＤＲＡＭリフ
    レッシュ方法。
  47. 【請求項４７】 複数のワードラインと各ワードライン
    に接続された複数のメモリセルとを有する、メモリセル
    の第１アレイ及び第２アレイを備えるＤＲＡＭをリフレ
    ッシュする方法であって、 ノーマルサイクル又はリフレッシュサイクルのいずれか
    一方を起動し、 前記ノーマルサイクルが起動されたときはノーマルモー
    ド信号を発生する一方、前記リフレッシュサイクルが起
    動されたときはリフレッシュモード信号を発生し、 前記ノーマルモード信号に応じて前記第２アレイのワー
    ドラインには能動化信号を与えずに前記第１アレイのワ
    ードラインに能動化信号を与え、 前記リフレッシュモード信号に応じて前記第１アレイの
    ワードライン及び前記第２アレイのワードラインに能動
    化信号を与えるステップからなるＤＲＡＭリフレッシュ
    方法。
  48. 【請求項４８】 行アドレスストローブ信号を受け取る
    と共に列アドレスストローブ信号を受け取るステップを
    備え、 前記ノーマルモード信号を発生するステップは、前記列
    アドレスストローブ信号より前に前記行アドレスストロ
    ーブ信号が与えられた場合に前記ノーマルモード信号を
    発生するステップからなり、 前記リフレッシュモード信号を発生するステップは、前
    記列アドレスストローブ信号より後に前記行アドレスス
    トローブ信号が与えられた場合に前記リフレッシュモー
    ド信号を発生するステップからなる請求項４７記載のＤ
    ＲＡＭリフレッシュ方法。
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