DE4330100A1 - Verfahren und Vorrichtung für die Auffrischung eines dynamischen Random-Speichers - Google Patents

Verfahren und Vorrichtung für die Auffrischung eines dynamischen Random-Speichers

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DE4330100A1
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Description

Die vorliegende Erfindung bezieht sich auf Computerspeicher und insbesondere auf ein Verfahren und eine Vorrichtung für die Auffri­ schung eines dynamischen Random-Speichers (DRAM).
Fig. 1 ist ein schematisches Diagramm einer typischen DRAM- Speicherzelle 10, gekoppelt mit einem Leseverstärker 22. Die Speicher­ zelle 10 umfaßt einen Kondensator 14 und einen FET-(NMOS)-Transistor 18. NMOS-Transistor 18 hat einen Gate-Anschluß 34, gekoppelt mit einer Wortleitung 38, eine erste stromführende Klemme 30, gekoppelt mit einer Klemme 26 des Kondensators 14 und eine zweite stromführende Klemme 42, gekoppelt mit einer Bit-Leitung 46. Die andere Klemme des Kondensators 14 ist mit einer festen Spannung Vx gekoppelt. Die Bit-Leitung 46 ist mit einer Eingangsklemme 50 des Leseverstärkers 22 gekoppelt. Eine ande­ re Eingangsklemme 54 des Leseverstärkers 22 ist angekoppelt zum Empfang eines Referenzspannungspotentials (Vref). Der Leseverstärker 22 umfaßt ferner eine Rückkopplungsleitung 58, angekoppelt an die Bit-Leitung 46. Die in der Speicherzelle 10 gespeicherten Daten werden bestimmt durch die Ladung auf dem Kondensator 14. Beispielsweise kann ein +5-Volt-Sig­ nal an Klemme 26 eine "1" bedeuten, und ein 0-Volt-Signal an Klemme 26 kann eine "0" bedeuten.
Um die in der Speicherzelle 10 gespeicherten Daten zu lesen, wird ein Signal auf Wortleitung 38 gelegt für das Durchschalten von NMOS-Transistor 18 und die Kommunikation von Ladung zwischen dem Konden­ sator 14 und der Bit-Leitung 46. Die Kapazität der Bit-Leitung 46 ist typischerweise viel größer als jene des Kondensators 14, so daß die Spannung auf der Bit-Leitung 46 sich nur geringfügig ändert. Wenn bei­ spielsweise die Klemme 26 des Kondensators 14 bei +5 Volt liegt und wenn die Bit-Leitung 46 anfänglich bei +2,5 Volt liegt, dann kann, wenn der NMOS-Transistor 18 durchschaltet, die Spannung auf Bit-Leitung 46 auf etwa +2,6 Volt ansteigen. Wenn andererseits die Klemme 26 des Kondensa­ tors 14 bei 0 Volt liegt, kann dann, wenn der NMOS-Transistor 18 durch­ schaltet, die Spannung auf Bit-Leitung 46 auf etwa +2,4 Volt absinken. Die Spannung auf der Bit-Leitung 46 wird dann verglichen durch den Lese­ verstärker 22 mit der Referenzspannung, die an der Eingangsklemme 54 liegt. Die Referenzspannung kann beispielsweise +2,5 Volt sein. Wenn die Spannung auf Bit-Leitung 46 über der Referenzspannung liegt, dann wird ein +5- Volt-Signal auf die Rückkopplungsleitung 58 gegeben zum Anheben der Spannung auf Bit-Leitung 46 auf +5 Volt, womit das Signal auf Klemme 26 des Kondensators 14 wieder auf +5 Volt gebracht wird. Natürlich muß die Wortleitung 38 oberhalb +5 Volt liegen, um den Knoten 30 auf 5 Volt zu laden. Wenn andererseits die Spannung auf Bit-Leitung 46 niedriger ist als die Referenzspannung, wird ein 0-Volt-Signal auf Rückkopplungs­ leitung 58 gelegt für das Absenken der Spannung auf Bit-Leitung 46 auf 0 Volt, womit das Signal an Klemme 26 von Kondensator 14 auf 0 Volt zu­ rückgeführt wird. In jedem Falle gibt die resultierende Spannung auf Bit-Leitung 46 den Wert der Daten, die in der Speicherzelle gespeichert sind, dem Rest des Systems an, und die Zellenspannung wird auf ihren ur­ sprünglichen Zustand zurückgeführt.
Da die Ladung auf Kondensator 14 verwendet wird, um den Wert der in jeder Speicherzelle 10 gespeicherten Daten anzugeben, und da un­ erwünschter Leckstrom langsam jede Speicherzelle entlädt, ist es erfor­ derlich sicherzustellen, daß die Ladung nicht bis auf einen Pegel ver­ schwindet, der unrichtigen Betrieb des Leseverstärkers 22 bewirkt. Um die Ladung auf dem richtigen Pegel zu halten, wird ein spezieller Zy­ klus, der als Auffrischzyklus bezeichnet wird, ausgeführt, um periodisch die Ladung auf dem Kondensator 14 aller Zellen, die an derselben Wort­ leitung liegen, wieder herzustellen. Der Auffrischzyklus kann einfach ein normaler Lese- oder Schreibzyklus sein. Das heißt, ein Signal wird an Wortleitung 38 angelegt, um den NMOS-Transistor 18 durchzuschalten, gefolgt vom Erzeugen der +5-Volt- oder 0-Volt-Signale auf der Bit-Lei­ tung 46 durch den Leseverstärker 22 für das Wiederherstellen der vorher etwas abgeklungenen Ladung auf Kondensator 14.
Fig. 2 ist ein Blockdiagramm eines typischen DRAM 70, das eine Mehrzahl von Speicherzellen 10 gemäß Fig. 1 umfaßt. DRAM 70 umfaßt eine Mehrzahl, beispielsweise 16, Speichermatritzen 74A-P, einen Decoder­ schaltkreis 78, einen internen Signalgenerator 82, einen Multiplexer 86 und einen Zeilenauffrischadreßzähler 90. Jede Speichermatrix 74A-P um­ faßt eine Mehrzahl von Speicherzellen 10, von denen jede an dem Schnitt­ punkt von Wortleitungen 38A-P und Bit-Leitungen 46A-P angeordnet ist. Nur eine Wortleitung und eine Bit-Leitung sind für jede Matrix gezeigt, und die entsprechenden FET-Transistoren und Kondensatoren sind aus Grün­ den der Klarheit nicht dargestellt. An dieser Ausführungsform gibt es 256 Wortleitungen und 1024 Bit-Leitungen, gekoppelt mit jeweils einer Wortleitung pro Matrix. Demgemäß hat das DRAM 70 eine Gesamtzahl von 4.194.304 Speicherzellen.
Der interne Signalgenerator 82 empfängt Zeilenadressen, Ab­ tastsignale (RAS) auf einer Leitung 94, Spaltenadreßabtastsignale (CAS) auf einer Leitung 98 und externe Adreß-Signale auf einem Bus 102. Der interne Signalgenerator 82 liefert die externen Adressensignale an Mul­ tiplexer 86 über einen Bus 110. Ein Modussteuerschaltkreis 114, der ein Teil des internen Signalgenerators 82 sein kann, bestimmt, ob DRAM 70 im normalen Modus (Datenauslesen oder Dateneinschreiben) oder in einem Auf­ frischmodus ist und liefert Adressenauswahlsignale an Multiplexer 86 über einen Bus 118 und Zählerinkrementiersignale an Zähler 90 über einen Bus 122. Der Zähler 90 liefert einen Zählstand an Multiplexer 86 über einen Bus 128. Der Zählstand dient als eine Adresse während Auffrisch­ zyklen und enthebt somit den Programmierer der Pflicht zu überwachen, welche Zeile aufzufrischen ist. Multiplexer 86 liefert demgemäß die ex­ terne Adresse oder den Zählstand an den Decoderschaltkreis 78 über einen Bus 132 in Reaktion auf die Adressenauswahlsignale, empfangen auf Lei­ tung 118. Der Decoderschaltkreis 78 kommuniziert mit den Speichermatri­ zen 74A-P über entsprechende Busse 80A-P. Die gestrichelte Leitung, die in Fig. 2 gezeigt ist, gehört nicht zum Stand der Technik und wird unten erörtert.
Fig. 3A ist ein Zeitlagediagramm zur Darstellung eines typi­ schen Lesezyklus für die Gewinnung von Daten von DRAM 70. Wie üblich, wird Adressenmultiplex verwendet zum Adressieren der 4.194.304 Speicher­ zellen in DRAM 70. Das heißt, die 22-Bit-Adresse wird zwei Gruppen von jeweils 11 Bit bereitgestellt. Anfänglich geht das RAS-Signal herunter und 11 Bits der externen Adresse (als "Zeilenadresse" bezeichnet) werden auf Adreß-Bus 102 gegeben und in dem DRAM zwischengespeichert. Danach geht das CAS-Signal herunter, und die verbleibenden 11 Bits der externen Adresse (als "Spaltenadressen" bezeichnet) werden auf Adressen-Bus 102 gegeben zum Auswählen einer der Bit-Leitungen, die mit einer ausgewähl­ ten Wortleitung gekoppelt sind. Da die Spaltenadresse 11 Bits aufweist, muß es 211 Daten-Bits geben, aus denen gewählt werden kann. Das heißt, mindestens 2.048 einzelne Bits müssen ausgewählt worden sein, gelesen worden sein und aufgefrischt worden sein als Ergebnis der Aktivierung des RAS-Signals. Demgemäß werden zwei Wortleitungen von 1.024 Bits je­ weils durch die Zeilenadresse ausgewählt, eine in jeder von zwei der Speichermatrizen 74A-P. Schreibzyklen werden in derselben Weise vorge­ nommen.
Fig. 3B ist ein Zeitlagediagramm zur Darstellung eines Verfah­ rens für die Ausführung eines Auffrischzyklus. Bei diesem Verfahren geht das CAS-Signal vor dem RAS-Signal nach unten. Der Modussteuerschaltkreis 114 erkennt das vorzeitige CAS-Signal und erzeugt ein Signal auf Leitung 118 derart, daß der Multiplexer 86 den Zählstand (Zählstand N) als Zei­ lenadresse an den Decoderschaltkreis 78 gibt. Der Decoderschaltkreis 78 decodiert den Zählstand zum Aktivieren von zwei Wortleitungen und frischt demgemäß 2.048 Speicherzellen auf. Der Modussteuerschaltkreis 114 erzeugt auch ein Signal auf Leitung 122 für das Inkrementieren (oder Dekrementieren) des Zählers 90 (beispielsweise auf Zählstand N+1). Ty­ pischerweise werden alle Speicherzellen einmal alle 16 Millisekunden aufgefrischt. Solange demgemäß das Programm 2.048 CAS-vor-RAS-Zyklen al­ le 16 Millisekunden ausführt, wird das DRAM vollständig und systematisch aufgefrischt, da der 11-Bit-Zähler bei jedem CAS-vor-RAS-Auffrischzyklus inkrementiert wird. Natürlich kann das Programm auf den Vorteil des Zäh­ lers 90 verzichten und systematisch externe Adressen auf Adressenbus 102 geben und das DRAM 70 über 2.048 normale Lesezyklen alle 16 Millisekun­ den auffrischen.
Mit dem Fortschritt: der Technik ist ein konstanter Druck ver­ bunden, die Anzahl normaler Lese- und Schreibzyklen, die pro Zeiteinheit zur Verfügung steht, zu erhöhen, um einen erhöhten Datenfluß zu schaf­ fen. Demgemäß sind DRAMs nach dem Stand der Technik so modifiziert wor­ den, daß vier Wortleitungen pro Zyklus aktiviert werden (sowohl während normaler als auch während Auffrischzyklen), so daß doppelt so viele Speicherzellen (4.096) in jedem Auffrischzyklus aufgefrischt werden. Demgemäß werden nur 1.024 Auffrischzyklen alle 16 Millisekunden benötigt anstatt 2.048, was dem DRAM ermöglicht, nützliche Lese- oder Schreibzyk­ len auszuführen während Zeit, die sonst durch die Extra-Auffrischzyklen belegt wäre. Leider wird beinahe doppelt so viel Leistung pro Zyklus verbraucht, und größere Leistungsquellen werden benötigt. Da darüber hi­ naus die Speichergeschwindigkeit zunimmt, wird der mittlere Leistungsum­ satz exzessiv, und die Speicherchips können die Hitze nicht mehr abfüh­ ren ohne Hinzufügung von komplizierten Kühlsystemen.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren und eine Vorrichtung für das Auffrischen eines DRAM in einem Bruchteil der Zeit gegenüber bekannten Systemen zu schaffen, ohne exzessiv Leistung zu verbrauchen. Generell unterscheidet die Vorrichtung zwischen einem Auf­ frischmodus und einem Normalmodus und adressiert eine erste Anzahl von Zeilen von Speicherzellen im normalen Modus und eine zweite größere An­ zahl von Speicherzellen in dem Auffrischmodus. In einer Ausführungsform der vorliegenden Erfindung empfängt ein interner Signalgenerator ein Zeilenadreßabtastsignal und ein Spaltenadreßabtastsignal. Der interne Signalgenerator erzeugt ein Normalmodussignal (beispielsweise Lesen oder Schreiben), wenn das Zeilenadressenabtastsignal empfangen wird vor dem Spaltenadreßabtastsignal, andererseits erzeugt der interne Signalgene­ rator ein Auffrischmodussignal, wenn das Zeilenadreßabtastsignal nicht empfangen wird, bevor das Spaltenadreßabtastsignal empfangen wird. Ein Zeilenadressierschaltkreis adressiert eine erste Anzahl von Datenzeilen in Reaktion auf das Normalmodussignal, und der Zeilenadressierschalt­ kreis adressiert eine zweite Anzahl von Zeilen von Daten in Reaktion auf das Auffrischmodussignal. Die erste Anzahl von Zeilen ist kleiner als die zweite Anzahl von Zeilen. Beispielsweise können zwei Wortleitungen während jedes normalen Zyklus aktiviert werden, jedoch 4, 8, 16 usw. Wortleitungen während jedes Auffrischzyklus.
Ein Ausführungsbeispiel des Gegenstandes der Erfindung wird nachstehend unter Bezugnahme auf Fig. 4 beschrieben, die ein Blockdia­ gramm einer Vorrichtung für das Erhöhen der Anzahl von Wortleitungen darstellt, die während eines Auffrischzyklus für das DRAM nach Fig. 1 aktiviert werden.
Die vorliegende Erfindung kombiniert den Vorteil der verrin­ gerten Zeit, die für das Auffrischen eines DRAMs benötigt wird, mit dem Vorteil eines niedrigen, mittleren Leistungsumsatzes. Dies erfolgt so, daß die Anzahl der Wortleitungen, die während eines Auffrischzyklus ak­ tiviert werden, verglichen mit der Anzahl, die während eines typischen Lese- oder Schreibzyklus aktiviert werden, erhöht wird. Um dies zu rea­ lisieren, wird der Schaltkreis nach dem Stand der Technik gemäß Fig. 2 modifiziert durch Hinzufügen einer Auffrisch-Leitung 200 von dem Modus­ steuerschaltkreis 114 zum Decoderschaltkreis 78, und der Decoderschalt­ kreis 78 kann, wie in Fig. 4 gezeigt, aufgebaut sein. In dieser Ausfüh­ rungsform aktiviert der Decoderschaltkreis zwei Wortleitungen während jedes normalen (Lese- oder Schreib-) Zyklus und vier Wortleitungen wäh­ rend jedes Auffrischzyklus.
Wie in Fig. 4 gezeigt, umfaßt der Decoderschaltkreis 78 Adres­ sendecoder 204A-P, NICHTUND-Gatter 208 und 212 und Inverter 220. Die Adressendecoder 204A-P sind mit Bussen 80A-P gekoppelt für das Auswählen einer Wortleitung in jeder von zwei Matrizen (während eines normalen Zy­ klus) oder einer Wortleitung in jeder von vier Matrizen (während eines Auffrischzyklus) in Reaktion auf die Adressensignale, die über Bus 132 vom Multiplexer 86 empfangen werden. Zusätzlich sind Adressendecoder 204A-H mit einer Ausgangsklemme 224 von NICHTUND-Gatter 208 gekoppelt, und Adreßdecoder 204I-P sind gekoppelt mit einer Ausgangsklemme 228 von NICHTUND-Gatter 212. NICHTUND-Gatter 208 und 212 haben jeweils eine Ein­ gangsklemme angekoppelt an die Auffrisch-Leitung 200. NICHTUND-Gatter 208 hat eine andere Eingangsklemme angekoppelt zum Empfang des höchst­ stelligen Bits der Zeilenadresse, empfangen über Bus 132. NICHTUND-Gat­ ter 212 hat eine andere Eingangsklemme angekoppelt an eine Ausgangsklem­ me des Inverters 220, der seinerseits angekoppelt ist für den Empfang des höchststelligen Bits der Zeilenadresse, empfangen über Bus 132. NICHTUND-Gatter 208 und 212 steuern demgemäß zwei Logikbänke von Spei­ chermatrizen, umfassend die Speichermatrizen 74A-H bzw. 741-P, und jede Bank aktiviert Wortleitungen in null oder in zwei Matrizen.
Das DRAM 70 arbeitet in gleicher Weise wie oben erläutert, je­ doch mit den folgenden zusätzlichen Merkmalen. Während eines normalen Zyklus erzeugt der Modussteuerschaltkreis 114 ein Logik-"1"-Signal (Nor­ malmodus) auf der Auffrisch-Leitung 200, so daß NICHTUND-Gatter 208 und 212 als Inverter arbeiten. NICHTUND-Gatter 208 empfängt das höchststel­ lige Bit der ungeänderten Zeilenadresse, während das NICHTUND-Gatter 212 den invertierten Wert des höchststelligen Bits der Zeilenadresse emp­ fängt. Die Adreßdecoder 204A-P verwenden die Werte des höchststelligen Bits, empfangen an Ausgangsklemme 224 (einmal invertiert) und 228 (zwei­ mal invertiert) zusammen mit den niedrigerstelligen Bitwerten, empfangen über Bus 132 für das Aktivieren beispielsweise zweier Wortleitungen von einer der Bänke von Speichermatrizen 74A-H oder 74I-P. Welche Bank akti­ viert wird, hängt ab davon, welches NICHTUND-Gatter 208 oder 212 das ak­ tive Ausgangssignal erzeugt. Wenn beispielsweise das höchststellige Bit der Zeilenadresse eine "0" ist, dann erzeugt das NICHTUND-Gatter 208 eine "1" für das Entsperren der Adreßdecoder 204A-H, und NICHTUND-Gat­ ter 212 erzeugt eine "0" für das Sperren der Adreßdecoder 204I-P. Zwei Wortleitungen werden demgemäß unter den Speichermatrizen 74A-H akti­ viert, und null Leitungen werden aktiviert von denen der Speichermatri­ zen 74I-P. Wenn andererseits das höchststellige Bit der Zeilenadresse eine "1" ist, werden zwei Wortleitungen aktiviert von denen der Matrizen 74I-P, und null Leitungen werden aktiviert von denen der Matrizen 74A-H. Während eines Auffrischzyklus erzeugt der Modusschaltkreis 114 ein niedriges Signal (Auffrischmodus) auf der Auffrisch-Leitung 200, so daß beide NICHTUND-Gatter 208 und 212 eine "1" an ihren Ausgangsklemmen 224 und 228 führen, unabhängig von dem Wert des höchststelligen Bits der Zeilenadresse. Da jeder Adreßdecoder 204A-P ein aktivierendes Signal empfängt, werden zwei Wortleitungen von denen der Speichermatrizen 74A-H aktiviert und zwei Wortleitungen von denen der Speichermatrizen 74I-P. Demgemäß werden während jedes normalen Zyklus zwei Wortleitungen akti­ viert, und eine größere Anzahl, beispielsweise vier Wortleitungen, wer­ den während jedes Auffrischzyklus aktiviert.
Es sei angenommen, daß alle Speicherzellen in DRAM 70 einmal alle 16 Millisekunden, wie oben erörtert, aufzufrischen sind. Da 1.024 Auffrischzyklen benötigt werden (4.96 Speicherzellen pro Auffrischzy­ klus), muß ein Auffrischzyklus alle etwa 16 Mikrosekunden ausgeführt werden. Da jeder normale oder Auffrischzyklus 0,1 Mikrosekunde dauert, können alle 16 Mikrosekunden ein Auffrischzyklus und 159 normale Zyklen auftreten. Obwohl jeder der 4.096 Bit-Auffrischzyklen das Doppelte an Leistung verbraucht wie jeder 2.048 Bit-Normalzyklus, wird die Extralei­ stung in hohem Maße verborgen durch die 159 Normalzyklen mit niedriger Leistung. Das heißt, der Auffrischzyklus trägt einen geringen Bruchteil an Extraleistungsverbrauch zu dem mittleren Leistungsumsatz für das 16 Mikrosekunden-Intervall bei. Demgemäß wird der Vorteil einer geringeren Anzahl von Auffrischzyklen realisiert ohne den exzessiven Leistungsum­ satz bekannter äquivalenter Einrichtungen.
Von der vorstehend beschriebenen Ausführungsform können Abwei­ chungen vorgenommen werden. Beispielsweise kann jede Methode angewendet werden, um zwischen normalen und Auffrischzyklen zu unterscheiden, um zu bestimmen, wieviele Wortleitungen zu aktivieren sind (beispielsweise einzelne oder multiple externe Signale, angelegt an den Modussteuer­ schaltkreis 114 oder die Hardware innerhalb des Decoderschaltkreises 78). Die Erfindung ist nicht beschränkt auf das offenbarte CAS-vor-RAS- Verfahren. Decoderschaltkreis 78 kann modifiziert werden, um selektiv in entweder dem dem Stand der Technik bekannten Zwei-Wortleitungsaktivie­ rungsmodus zu arbeiten, dem dem Stand der Technik bekannten Vier-Wort­ leitungsaktivierungsmodus oder einem oder mehreren der erfindungsgemäßen 2N-Wortleitungsaktivierungsmodi. Das Normalmodussignal kann einen Logik­ pegel auf einem einzigen Draht umfassen, und das Auffrischmodussignal kann einen entgegengesetzten Logikpegel auf demselben Draht umfassen (wie oben erläutert), oder die Normal- und Auffrischmodussignale können getrennte Signale umfassen auf getrennten Drähten.

Claims (48)

1. Vorrichtung für das Auffrischen eines Speichers mit einer Mehrzahl von Speicherzellen, umfassend:
Zykluseinleitmittel für das Einleiten eines von einem ersten oder einem zweiten Zyklustyp und
Auffrischmittel, gekoppelt mit den Zykluseinleitmitteln für das Auffrischen einer ersten Anzahl von Speicherzellen, wenn der erste Zyklustyp eingeleitet wird und für das Auffrischen einer zweiten Anzahl von Speicherzellen, wenn der zweite Zyklustyp eingeleitet wird, wobei die erste Anzahl von Speicherzellen kleiner ist als die zweite Anzahl von Speicherzellen.
2. Vorrichtung nach Anspruch 1, bei der die zweite Anzahl das Doppelte der ersten Anzahl beträgt.
3. Vorrichtung nach Anspruch 1, bei der die zweite Anzahl di­ vidiert durch die erste Anzahl gleich 2N ist, wobei N eine ganze Zahl größer als null ist.
4. Vorrichtung für das Adressieren eines Speichers mit einer Mehrzahl von Speicherzellen, umfassend:
Zykluseinleitmittel für das Einleiten eines von einem ersten Zyklustyp oder einem zweiten Zyklustyp und
Zeilenadressiermittel, gekoppelt mit den Zykluseinleitmitteln für das Adressieren einer ersten Anzahl von Speicherzellen, wenn der erste Zyklustyp eingeleitet wird und für das Adressieren einer zweiten Anzahl von Speicherzellen, wenn der zweite Zyklustyp eingeleitet wird, wobei die erste Anzahl von Speicherzellen kleiner ist als die zweite An­ zahl von Speicherzellen.
5. Vorrichtung nach Anspruch 4, bei der die zweite Anzahl das Doppelte der ersten Anzahl ist.
6. Vorrichtung nach Anspruch 4, bei der die zweite Anzahl di­ vidiert durch die erste Anzahl gleich 2N ist, worin N eine ganze Zahl größer als null ist.
7. Vorrichtung zum Auffrischen eines dynamischen Random- Speichers (DRAM) mit einer Mehrzahl von Zeilen von Speicherzellen, umfassend:
Zykluseinleitmittel für das Einleiten entweder eines Normalzy­ klus oder eines Auffrischzyklus,
Modussteuermittel, gekoppelt mit Zykluseinleitmitteln für das Erzeugen eines Normalmodussignals, wenn der Normalzyklus eingeleitet wird und für das Erzeugen eines Auffrischmodussignals, wenn der Auf­ frischzyklus eingeleitet wird,
Zeilenadressiermittel, angekoppelt an die Modussteuermittel für das Adressieren einer ersten Anzahl von Zeilen von Speicherzellen in Reaktion auf das Normalmodussignal und für das Adressieren einer zweiten Anzahl von Zeilen von Speicherzellen in Reaktion auf das Auffrischmodus­ signal, und
wobei die erste Anzahl von Zeilen kleiner ist als die zweite Anzahl von Zeilen.
8. Vorrichtung nach Anspruch 7, bei der die zweite Anzahl das Doppelte der ersten Anzahl beträgt.
9. Vorrichtung nach Anspruch 7, bei der die zweite Anzahl dividiert durch die erste Anzahl gleich 2N ist, worin N eine ganze Zahl größer als null ist.
10. Vorrichtung nach Anspruch 7, ferner umfassend:
Zeilenabtastempfangsmittel für den Empfang eines Zeilenadres­ senabtastsignals,
Spaltenabtastempfangsmittel für den Empfang eines Spalten­ adreßabtastsignals, und
wobei das Modussteuermittel angekoppelt ist an das Zeilenab­ tastempfangsmittel und das Spaltenabtastempfangsmittel für das Erzeugen des Normalmodussignals, wenn das Zeilenadreßabtastsignal empfangen wird vor dem Spaltenadreßabtastsignal und für das Erzeugen des Auffrisch­ modussignals, wenn das Zeilenadreßabtastsignal nicht empfangen wird, bevor das Spaltenadreßabtastsignal empfangen wird.
11. Vorrichtung nach Anspruch 10, ferner umfassend:
externe Adreßeingabemittel für den Empfang einer externen Adresse, und
wobei das Zeilenadressiermittel angekoppelt ist an das externe Adreßeingabemittel für das Adressieren der ersten Anzahl von Zeilen von Speicherzellen unter Anwendung der externen Adresse in Reaktion auf das Normalmodussignal.
12. Vorrichtung nach Anspruch 11, bei der das Modussteuermit­ tel ein Inkrementiersignal erzeugt, wenn das Zeilenadressenabtastsignal nicht empfangen wird, bevor das Spaltenadreßabtastsignal empfangen wird, wobei das Zeilenadressiermittel ferner einen Zähler umfaßt, ange­ koppelt an das Modussteuermittel für das Speichern eines Zählstandes, wobei der Zählstand inkrementiert wird in Reaktion auf das Inkrementier­ signal und wobei die zweite Anzahl von Zeilen von Daten adressiert wird unter Verwendung des Zählstandes als eine Adresse in Reaktion auf das Auffrischmodussignal.
13. Vorrichtung nach Anspruch 12, bei der die zweite Anzahl das Doppelte der ersten Anzahl umfaßt.
14. Vorrichtung nach Anspruch 12, bei der die zweite Anzahl dividiert durch die erste Nummer gleich 2N ist, worin N eine ganze Zahl größer als null ist.
15. Vorrichtung für das Auffrischen eines dynamischen Random- Speichers (DRAM) mit einer Mehrzahl von Matrizen von Speicherzellen, wo­ bei jede Matrize eine Mehrzahl von Wortleitungen und eine Mehrzahl von Speicherzellen, angekoppelt an jede Wortleitung, umfaßt, umfassend:
Zykluseinleitmittel für das Einleiten eines normalen Zyklus oder eines Auffrischzyklus,
Modussteuermittel, angekoppelt an die Zykluseinleitmittel für das Erzeugen eines Normalmodussignals, wenn der Normalzyklus eingeleitet wird und für das Erzeugen eines Auffrischmodussignals, wenn der Auf­ frischzyklus eingeleitet wird,
Matrixadressiermittel, angekoppelt an die Modussteuermittel für das Bereitstellen eines Aktivierungssignals an eine erste Anzahl von Wortleitungen in Reaktion auf das Normalmodussignal und für das Bereit­ stellen des Aktivierungssignals an eine zweite Anzahl von Wortleitungen in Reaktion auf das Auffrischmodussignal, und
wobei die erste Anzahl von Wortleitungen kleiner ist als die zweite Anzahl von Wortleitungen.
16. Vorrichtung nach Anspruch 15, bei der die zweite Anzahl das Doppelte der ersten Anzahl ist.
17. Vorrichtung nach Anspruch 15, bei der die zweite Anzahl dividiert durch die erste Anzahl gleich 2N ist, worin N eine ganze Zahl größer als null ist.
18. Vorrichtung nach Anspruch 15, ferner umfassend:
Zeilenabtastempfangsmittel für den Empfang eines Zeilenadres­ senabtastsignals,
Spaltenabtastempfangsmittel für den Empfang eines Spalten­ adreßabtastsignals, und
wobei das Modussteuermittel angekoppelt ist an das Zeilenab­ tastempfangsmittel und an das Spaltenabtastempfangsmittel für das Erzeu­ gen des Normalmodussignals, wenn das Zeilenadreßabtastsignal empfangen wird, bevor das Spaltenadreßabtastsignal empfangen wird und für das Er­ zeugen des Auffrischmodussignals, wenn das Zeilenadreßabtastsignal nicht empfangen wird, bevor das Spaltenadreßabtastsignal empfangen wird.
19. Vorrichtung nach Anspruch 18, ferner umfassend:
externe Adreßeingabemittel für den Empfang einer externen Adresse, und
wobei das Matrixadressiermittel angekoppelt ist an das Extern­ adreßeingabemittel für das Bereitstellen des Aktivierungssignals an die erste Anzahl von Wortleitungen unter Verwendung der externen Adresse in Reaktion auf das Normalmodussignal.
20. Vorrichtung nach Anspruch 19, bei der das Modussteuermit­ tel ein Inkrementiersignal erzeugt, wenn das Zeilenadressierabtastsignal nicht empfangen wird, bevor das Spaltenadressierabtastsignal empfangen wird, wobei das Matrixadressiermittel ferner einen Zähler umfaßt, ange­ koppelt an das Modussteuermittel für das Speichern eines Zählstandes, welcher Zählstand inkrementiert wird in Reaktion auf das Inkrementier­ signal, und wobei das Matrixadressiermittel das Aktivierungssignal be­ reitstellt für die zweite Anzahl von Wortleitungen unter Verwendung des Zählstandes als eine Adresse in Reaktion auf das Auffrischmodussignal.
21. Vorrichtung nach Anspruch 20, bei der die zweite Zahl das Doppelte der ersten Zahl ist.
22. Vorrichtung nach Anspruch 20, bei der die zweite Anzahl dividiert durch die erste Anzahl gleich 2N ist, worin N eine ganze Zahl größer als null ist.
23. Vorrichtung für das Auffrischen eines dynamischen Random- Speichers (DRAM) mit einer ersten Matrix von Speicherzellen und einer zweiten Matrix von Speicherzellen, wobei jede Matrix eine Mehrzahl von Wortleitungen und eine Mehrzahl von an jede Wortleitung angekoppelten Speicherzellen umfaßt, umfassend:
Zykluseinleitmittel für das Einleiten entweder eines Normal­ zyklus oder eines Auffrischzyklus,
Modussteuermittel, angekoppelt an die Zykluseinleitmittel für das Erzeugen eines Normalmodussignals, wenn der Normalzyklus eingeleitet wird und für das Erzeugen eines Auffrischmodussignals, wenn der Auf­ frischzyklus eingeleitet wird,
Adressiermittel, angekoppelt an die Modussteuermittel für das Übertragen eines Aktivierungssignals an eine Wortleitung in der ersten Matrix ohne Übertragung eines Aktivierungssignals an irgendeine Wortlei­ tung in der zweiten Matrix in Reaktion auf das Normalmodussignal und für das Übertragen eines Aktivierungssignals auf eine Wortleitung in der ersten Matrix und einer entsprechenden Wortleitung in der zweiten Matrix in Reaktion auf das Auffrischmodussignal.
24. Vorrichtung nach Anspruch 23, ferner umfassend:
Zeilenabtastempfangsmittel für den Empfang eines Zeilenadres­ senabtastsignals,
Spaltenabtastempfangsmittel für den Empfang eines Spalten­ adreßabtastsignals, und
wobei das Modussteuermittel an das Zeilenabtastempfangsmittel und an das Spaltenabtastempfangsmittel angekoppelt ist für das Erzeugen des Normalmodussignals, wenn das Zeilenadreßabtastsignal empfangen wird, bevor das Spaltenadreßabtastsignal empfangen wird und für die Er­ zeugung des Auffrischmodussignals, wenn das Zeilenadreßabtastsignal nicht empfangen wird, bevor das Spaltenadreßabtastsignal empfangen wird.
25. Verfahren für das Auffrischen eines Speichers mit einer Mehrzahl von Speicherzellen, umfassend die Schritte:
Einleiten eines von einem ersten Zyklustyp oder einem zweiten Zyklustyp,
Auffrischen einer ersten Anzahl von Speicherzellen, wenn der erste Zyklustyp eingeleitet wird,
Auffrischen einer zweiten Anzahl von Speicherzellen, wenn der zweite Zyklustyp eingeleitet wird, und
wobei die erste Anzahl von Speicherzellen kleiner ist als die zweite Anzahl von Speicherzellen.
26. Verfahren nach Anspruch 25, bei dem die zweite Anzahl das Zweifache der ersten Anzahl ist.
27. Verfahren nach Anspruch 25, bei dem die zweite Anzahl di­ vidiert durch die erste Anzahl gleich 2N ist, worin N eine ganze Zahl größer als null ist.
28. Verfahren für das Adressieren eines Speichers mit einer Mehrzahl von Speicherzellen, umfassend die Schritte:
Einleiten eines von einem ersten Zyklustyp oder einem zweiten Zyklustyp,
Adressieren einer ersten Anzahl von Speicherzellen, wenn der erste Zyklustyp eingeleitet wird,
Adressieren einer zweiten Anzahl von Speicherzellen, wenn der zweite Zyklustyp eingeleitet wird, und
wobei die erste Anzahl von Speicherzellen kleiner ist als die zweite Anzahl von Speicherzellen.
29. Verfahren nach Anspruch 28, bei dem die zweite Anzahl das Doppelte der ersten Anzahl ist.
30. Verfahren nach Anspruch 28, bei dem die zweite Anzahl dividiert durch die erste Nummer gleich 2N ist, worin N eine ganze Zahl größer als null ist.
31. Verfahren für das Auffrischen eines dynamischen Random- Speichers (DRAM) mit einer Mehrzahl von Zeilen von Speicherzellen, umfassend die Schritte:
Einleiten eines Normalzyklus oder eines Auffrischzyklus, Erzeugen eines Normalmodussignals, wenn ein Normalzyklus ein­ geleitet wird,
Erzeugen eines Auffrischmodussignals, wenn ein Auffrischzyklus eingeleitet wird,
Adressieren einer ersten Anzahl von Datenzeilen im Ansprechen auf das Normalmodussignal,
Adressieren einer zweiten Anzahl von Datenzeilen im Ansprechen auf das Auffrischmodussignal, und
wobei die erste Anzahl von Zeilen kleiner ist als die zweite Anzahl von Zeilen.
32. Verfahren nach Anspruch 31, bei dem die zweite Anzahl das Doppelte der ersten Anzahl ist.
33. Verfahren nach Anspruch 31, bei dem die zweite Anzahl di­ vidiert durch die erste Anzahl gleich 2N ist, worin N eine ganze Zahl größer als null ist.
34. Verfahren nach Anspruch 31, ferner umfassend die Schritte:
Empfangen eines Zeilenadreßabtastsignals,
Empfangen eines Spaltenadreßabtastsignals, wobei der Schritt des Erzeugens des Normalmodussignals den Schritt umfaßt der Erzeugung des Normalmodussignals dann, wenn das Zeilenadreßabtastsignal empfangen wird, bevor das Spaltenadreßabtastsignal empfangen wird, und
wobei der Schritt des Erzeugens des Auffrischmodussignals den Schritt umfaßt der Erzeugung des Auffrischmodussignals dann, wenn das Zeilenadreßabtastsignal nicht empfangen wird, bevor das Spaltenadreß­ abtastsignal empfangen wird.
35. Verfahren nach Anspruch 34, ferner umfassend den Schritt des Empfangs einer externen Adresse, wobei der Schritt des Adressierens der ersten Anzahl von Datenzeilen die Adressierung derselben unter Ver­ wendung der externen Adresse in Reaktion auf das Normalmodussignal um­ faßt.
36. Verfahren nach Anspruch 35, ferner umfassend die Schritte:
Speichern eines Zählstandes,
Inkrementieren des Zählstandes, wenn das Zeilenadreßabtast­ signal nicht empfangen wird, bevor das Spaltenadreßabtastsignal empfan­ gen wird, und
wobei der Schritt des Adressierens der zweiten Anzahl von Zei­ len die Verwendung des Zählstandes als Adresse umfaßt in Reaktion auf das Auffrischmodussignal.
37. Verfahren nach Anspruch 36, bei dem die zweite Zahl das Doppelte der ersten Zahl beträgt.
38. Verfahren nach Anspruch 36, bei dem die zweite Zahl divi­ diert durch die erste Zahl gleich 2N ist, worin N eine ganze Zahl größer als null ist.
39. Verfahren für das Auffrischen eines dynamischen Random- Speichers (DRAM) mit einer Mehrzahl von Matrizen von Speicherzellen, wo­ bei jede Matrix eine Mehrzahl von Wortleitungen und eine Mehrzahl von Speicherzellen, angekoppelt an jede Wortleitung, umfaßt, umfassend die Schritte:
Einleiten eines Normalzyklus und eines Auffrischzyklus,
Erzeugen eines Normalmodussignals, wenn ein Normalzyklus ein­ geleitet wird,
Erzeugen eines Auffrischmodussignals, wenn ein Auffrischzyklus eingeleitet wird,
Bereitstellen eines Aktivierungssignals an eine erste Zahl von Wortleitungen in Reaktion auf das Normalmodussignal,
Bereitstellen eines Aktivierungssignals an eine zweite Anzahl von Wortleitungen in Reaktion auf das Auffrischmodussignal, und
wobei die erste Anzahl von Wortleitungen kleiner ist als die zweite Anzahl von Wortleitungen.
40. Verfahren nach Anspruch 39, bei dem die zweite Zahl das Doppelte der ersten Zahl ist.
41. Verfahren nach Anspruch 39, bei dem die zweite Zahl divi­ diert durch die erste Zahl gleich 2N ist, worin N eine ganze Zahl grö­ ßer als null ist.
42. Verfahren nach Anspruch 39, ferner umfassend die Schritte:
Empfang eines Zeilenadreßabtastsignals,
Empfang eines Spaltenadreßabtastsignals, wobei der Schritt der Erzeugung des Normalmodussignals den Schritt umfaßt der Erzeugung des Normalmodussignals dann, wenn das Zeilenadreßabtastsignal empfangen wird vor dem Empfang des Spaltenadreßabtastsignals und wobei der Schritt der Erzeugung des Auffrischmodussignals den Schritt umfaßt, die­ ses Auffrischmodussignal dann zu erzeugen, wenn das Zeilenadreßabtast­ signal nicht empfangen wird vor dem Empfang des Spaltenadreßabtastsig­ nals.
43. Verfahren nach Anspruch 42, ferner umfassend den Schritt des Empfangs einer externen Adresse, wobei der Schritt der Bereitstel­ lung des Aktivierungssignals für die erste Anzahl von Wortleitungen den Schritt umfaßt, das Aktivierungssignal für die erste Anzahl von Wortlei­ tungen bereitzustellen unter Anwendung der externen Adresse in Reaktion auf das Normalmodussignal.
44. Verfahren nach Anspruch 43, ferner umfassend die Schritte:
Speichern eines Zählstandes,
Inkrementieren des Zählstandes, wenn das Zeilenadreßabtast­ signal nicht empfangen wird, bevor das Spaltenadreßabtastsignal empfan­ gen wird und worin der Schritt der Bereitstellung des Aktivierungs­ signals für die zweite Anzahl von Wortleitungen den Schritt umfaßt, die­ ses Signal für die zweite Anzahl von Wortleitungen unter Verwendung des Zählstandes als Adresse in Reaktion auf das Auffrischmodussignal bereit­ zustellen.
45. Verfahren nach Anspruch 44, bei dem die zweite Zahl das Doppelte der ersten Zahl beträgt.
46. Verfahren nach Anspruch 44, bei dem die zweite Zahl divi­ diert durch die erste Zahl gleich 2N ist, worin N eine ganze Zahl größer als null ist.
47. Verfahren für das Auffrischen eines dynamischen Random- Speichers (DRAM) mit einer ersten Matrix von Speicherzellen und einer zweiten Matrix von Speicherzellen, wobei jede Matrix eine Mehrzahl von Wortleitungen und eine Mehrzahl von an jede Wortleitung angekoppelten Speicherzellen umfaßt, umfassend die Schritte:
Einleiten eines Normalzyklus oder eines Auffrischzyklus, Erzeugen eines Normalmodussignals, wenn ein Normalzyklus ein­ geleitet wird,
Erzeugen eines Auffrischmodussignals, wenn ein Auffrischzyklus eingeleitet wird,
Bereitstellen eines Aktivierungssignals an eine Wortleitung in der ersten Matrix ohne Bereitstellung eines Aktivierungssignals für ir­ gendeine Wortleitung in der zweiten Matrix in Reaktion auf das Normalmo­ dussignal, und
Bereitstellen des Aktivierungssignals für eine Wortleitung in der ersten Matrix und eine entsprechende Wortleitung in der zweiten Ma­ trix in Reaktion auf das Auffrischmodussignal.
48. Verfahren nach Anspruch 47, ferner umfassend die Schritte:
Empfang eines Zeilenadreßabtastsignals,
Empfang eines Spaltenadreßabtastsignals, wobei der Schritt der Erzeugung des Normalmodussignals den Schritt umfaßt, das Normalmo­ dussignal dann zu erzeugen, wenn das Zeilenadreßabtastsignal empfangen wird, bevor das Spaltenadreßabtastsignal empfangen wird, und
wobei der Schritt der Erzeugung des Auffrischmodussignals den Schritt umfaßt, das Auffrischmodussignal dann zu erzeugen, wenn das Zei­ lenadreßabtastsignal nicht empfangen wird, bevor das Spaltenadreßab­ tastsignal empfangen wird.
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