CN100364014C - 半导体存储装置测试方法及装置 - Google Patents

Abstract

本案涉及在一测试装置(PA)的测试方法，用以测试一半导体存储装置(P)，该半导体存储装置(P)具有用于数据选通信号(DQS)的双向数据选通连结，从而该数据选通信号可透过在被测试的半导体存储装置(P)与一相同类型的第二半导体存储装置(R)间的数据传输而被测试。本案亦涉及一种用以实行此发明方法的装置。

Description

半导体存储装置测试方法及装置

技术领域

本案涉及一种应用于半导体存储装置的测试方法，该半导体存储装置具有数据信号的双向数据选通终端以及在一测试装置上具有数据信号的至少一数据终端，该测试装置至少可产生数据选通与数据信号，以及传输与评估数据信号。再者，本案涉及一种用以测试此类半导体存储装置的装置。

背景技术

半导体存储装置是在测试装置上被测试，该测试装置通常具有复数个相同的测试头，就其部分而言，其具有为了将被测试的半导体装置(以下也称之为测试中的装置)的复数个测试位置。每个测试位置其具有，特别是具有输出(以下称之为驱动器)，也具有双向输入与输出(以下称之为I/O端口)，用以输出与用以接收数据信号。每个测试位置的I/O端口数量为有限的，并且在习用半导体存储装置的测试装置中，其数量是以半导体存储装置的数据终端数量而定，因而，其通常是八或是十二的倍数，在测试头给定的最大占用状况下，所有的测试头I/O端口经常地被使用。

在测试的过程中，当数据信号由测试中的装置透过数据终端将数据传输至测试装置而被输出时，数据信号是由测试装置透过测试装置的I/O端口将数据传输至测试中的装置而被输出。在此状况下，被测试装置接收的数据信号，其传输与评估经常是受到与测试装置内部时钟同步的方式影响。

较新类型的半导体存储装置，除了双向数据终端外，为了与数据信号平行操作的数据选通信号，其同样也还具有至少一种另外的双向数据选通终端。该数据选通信号是由半导体存储装置在数据从半导体存储装置的读出期间以及由一内存控制装置(以下称之为内存控制器)在数据被写入至半导体存储装置期间而被输出(以下也称之为“被驱动”)。

此类的信号适合用以控制或是同步化写入与读取操作(以下称之为数据传输)之用。

较新类型的半导体存储装置，其具有适合做为同步化与控制数据传输的双向数据选通终端，在此类较新类型的半导体存储装置的测试期间，在习用的测试装置上，也就是说被设计来测试习用半导体存储装置者，其产生的问题是有关每个测试位置可利用的I/O端口数量，以及数据选通信号时间条件(以下称之为时序)的测试。

在从测试中的装置读出数据期间，测试装置挑动读取的运作，并且以与此挑动同步的方式来评估在I/O端口上呈现的数据信号，也就是说以与测试装置本身的内部时钟同步的方式。然而，假使测试中的装置其具有以上所述类型的数据选通信号，然后，在完整测试或是接近应用的测试的情况下，数据信号的评估必须在与数据选通信号同步的方式下作用，其能够确实地取决于时钟信号，但是决不是必须取决于时钟信号。然而，其确实为针对习用的半导体存储装置所设计的测试装置是没有办法实行，因为直至目前为止并没有关于此方面的需求。

第二个问题是有关测试装置的资源。每个测试头可能的测试位置(从而以及测试中的装置)的最大数量一般是直接起因于在测试头上I/O端口的总数量与在测试中的装置上双向终端的数量。在习用类型的半导体存储装置的实例中，仅有数据终端固定是双向的，该数据终端的数量，依照惯常的数据总线宽度，其通常是八或是十二的倍数。因此，I/O端口的总数同样的也是八或是十二的倍数。再者，I/O端口是以电的、机械的与以规划为与数据总线宽度兼容的单元的方式来组织，并且被限制在其可指定至测试位置的方式。

在半导体存储装置上另一个双向终端，其可降低测试中的装置的数量，因为由于数据选通信号另外需要的I/O端口，可以仅透过一第二测试位置而成为可资使用，因而该测试中的装置可在测试装置上的每个测试操作被测试。由于第二测试位置然后不仅为了容纳另外的测试中的装置而被阻挡，而且，另外由于测试装置的组织，其也不适合为了在共享测试头上其它测试中的装置而使I/O端口成为可兹使用，每个测试操作的测试中的装置数量最后则被减半。

发明内容

因此，本案的一个目的为提供一种测试方法，其中，另外的数据选通信号的时序被测试，以及增加针对习用类型的半导体存储装置在测试装置上新类型半导体存储装置的测试总处理能力，并且也提供一种用以实行该测试方法的装置。

此目的可通过本发明的方案实现。

因此，在使用数据与数据选通信号的第一半导体存储装置的测试过程中，数据是从第一半导体存储装置而被传输的一相同类型的第二半导体存储装置，并且在透过测试装置从第二半导体存储装置读出之后被评估。

第一半导体存储装置(测试中的装置)数据选通信号的评估因而被留给第二半导体存储装置(也就是“参考”)。此为可能的事，因为每个半导体存储装置具有评估数据与数据选通信号以及其与彼此有关正确的暂存顺序的内部组件。

由于数据选通信号仅是被驱动，而不再被测试装置评估，因而数据选通线不再必须被连接至I/O端口，而是可被连接至测试装的简单驱动器。因此，每个测试头与每个测试操作其可能测试正好与习用类型的半导体存储装置一样多的半导体存储装置。

将被测试的新类型半导体存储装置被连接到测试装置，用以测试在一测试位置上的习用类型半导体存储装置，像是一种在其它方面相同的习用类型半导体存储装置，测试中的装置的双向数据选通终端直接地被连接至相同测试位置的驱动器，或是透过由测试装置控制的交换装置而被连接至相同测试位置的驱动器。然后，在测试装置于透过驱动器以一种适合的方式在数据写入期间产生数据选通信号的期间，测试中的装置会受到对应于习用类型半导体存储装置的测试顺序。

在测试顺序的此第一部分之后，除了在从测试中的装置读出数据期间的数据选通信号评估外，测试中的装置是完全的被测试。

在从测试中的装置读出关于数据信号的暂存位置与有效的信号位准的数据期间，为了测试数据选通信号，其程序如下：

测试数据被写入至在至少一测试数据地址的测试中的装置，与可被与测试数据区分的参考数据则被写入至在测试数据地址的参考。测试中的装置的数据与数据选通信号以及参考的数据与数据选通信号，然后从测试装置被切断，透过被测试装置控制的交换装置转而以彼此互相连接来取代。接着，测试装置首先在测试中的装置启始一读取操作，且在与此有关的适合时间间隔-是由半导体存储装置的时序规格所规定-启始在参考上的一写入操作，也就是说，在测试与参考数据的测试数据地址上，测试数据从测试中的装置到参考的数据传输。在数据传输之后，参考的数据中端与测试中的装置的连接被切断，并且被连接至测试装置，然后，测试装置将在测试数据地址上的数据读出。

在数据从测试中的装置传输置参考的期间，测试数据仅在正确的数据选通信号已被测试中的装置驱动时可被读出，否则，则是从参考读出未改变的参考数据。

数据选通与数据线通过交换装置(继电器、FETs)而被对换，其中交换装置是由测试装置所控制。

包含在上面所提到的交换装置中已经测试的相同类型半导体存储装置，其可被分别用来做为每个测试中的装置的参考。在此种状况下，参考为交换装置的组成部份，而当新的测试中的装置因为测试目的而被固定在测试位置时仍是如此。当测试位置的I/O端口可被连接至测试中的装置或是连接至参考时，测试位置剩余的驱动器被用来驱动参考。

更好地，无论如何，在相同测试装置上的第二个测试中的装置，尤其更好的是在相同的测试头上，其被用来做为参考。在测试头被偶数个测试中的装置占用的情况下，测试中的装置会被分成PG与RG两组，首先，PG组中的测试中的装置以与做为参考的RG组中的测试中的装置相比而被测试，然后，RG组中的测试中的装置以与做为参考的PG组中的测试中的装置相比而被测试。

根据本案的方法特别适合应用在具有依据JEDEC标准的双倍数据速率接口(DDR-IF)的半导体存储装置上。

与习用的同步半导体相较之下，其中，写入与读取存取在每个实例中发生在时钟信号上升或是下降边缘，在具有DDR-IF的半导体存储装置中，数据传输可能在时钟信号上升或是下降边缘上发生，因此产生有关相同时钟频率将近两倍可能的数据传输速率。然而，不是时钟信号(CLK)，从那里所衍生的“数据查询选通”(data query strobe，DQS)信号被用来同步化在具有DDR-IF的半导体装置间真正的数据传输。DQS相当于一数据选通信号，在数据从半导体存储装置的读取期间，其由半导体装置所产生，如同数据信号(DQ)，而在数据写入置半导体存储装置的期间，由内存控制器所产生，如同数据信号(DQ)。

在数据写入至具有DDF-IF的半导体存储装置期间，DQS以此等方式被控制，亦即，DQS的每一个边缘指示出在DQ上被传输数据位的中心，而具有DDF-IF的半导体存储装置，在DQS边缘的瞬间来接受在DQ上的数据。

在从DDR-IF半导体存储装置的读取期间，DQS以在边缘同步地带有数据DQ的方式而产生，内存控制器则等待在DQS每个边缘之后的数据线上的数据。

由此所浮现的状况为，在测试中的装置与参考之间的数据传输期间，透过延迟装置，必须清楚而不含糊的定义DQ与DQS的传播次数，而真正的使在第一位置中的数据能够正确传输，或者是用以测试在DQ与DQS间关于足够的容限(margin)的时序。

单稳复振器(monostable multivibration)、桶组式装置、或是延迟线等可被考虑做为延迟装置。

测试中的装置的DQS终端与参考的DQS终端间的连接可包含另外的装置，此装置被使用来测试在增强状况下的DQS信号，例如通过减弱DQS的信号位准。

同样地，为了应用根据本案的测试方法，其可能用适合的电路与功能来装备半导体存储装置。

在半导体存储装置的测试模式中，举例来说，其可能为了在参考中的写入存取而降低时间窗口，因而可改善在数据选通的时序与由测试中的装置输出数据信号方面的测试严苛性。

在相同的测试模式中，半导体存储装置本身中所实行的延迟装置，其而且可被连接至有关的信号线中。

以下，延迟装置是以延迟线来实现，然而此一较佳实施例并非用以限制根据本案的方法与根据本案的装置的实现。

在具体化根据本案的方法特别好的方法中，DQS仅针对接近的应用来进行测试，而无进一步的限定。为了此目的，DQS在测试中的装置与参考之间被延迟，而其延迟四分之一CLK或是DQS的周期期间(tclk/4)，其中的CLK或是DQS则与测试中的装置输出上的DQS有关。在此方法的较佳实施例中，在参考上的DQS与CLK不再是边缘同步(edge-synchronous)。在此实例中，单一延迟线的长度大约是0.5公尺。

在第二个较佳实施例中，DQS被延迟CLK的整个周期期间，因而，DQS与CLK仍然是边缘同步。由于DQS必须领先数据1/4tclk，因而所有的DQ则被延迟3/4tclk。与第一个较佳实施例程序比较之下，其缺点是必须提供延迟线给所有的DQ，并且其需要的长度对于DQ来说大约是1.5公尺，而对于DQS则是2公尺。

在第三个较佳实施例中，反向的时钟信号INVCLK取代CLK，其被连接至参考，藉此，在参考上的DQS仅必须被延迟1/2tclk，相应地，DQ仅必须被延迟1/4tclk。与前面的实施例相较之下，虽然透过延迟线的延迟装置的实施可减少其长度，但是由于在测试头的时钟信号控制不再一致，花费也因而提高。

目前，DDR接口在习惯上尤其是位于DRAM上。

根据本案类型的装置是适合所有的测试装置，其设计来测试不具数据选通终端的半导体存储装置。

本案的较佳实施例将由以下参考附图而更详细的说明。

附图说明

图1显示在一特别好的实施例中根据本案装置的概要图标。

图2显示在测试中的装置上的信号的概要计时图与在数据传输期间的参考。

附图中组件符号的说明

P        Device under test    测试中的装置

R        Reference            参考

PA       Test apparatus       测试装置

SV       Switching device     交换装置

SPDQS    Switching unit with respect to DQS at the device undertest在测试中的装置上有关DQS的交换装置

SRDQS    Switching unit with respect to DQS at the reference在参考上有关DQS的交换装置

SPDQ     Switching units with respect to DQ at the device undertest在测试中的装置上与DQ的有关交换装置

SRDQ     Switching units with respect to DQ at the reference在参考上有关DQ的交换装置

RK       Quiescent contact  静态接触

AK       Operating contact  操作接触

SK       Switching contact  交换接触

V        Delay line         延迟线

Tclk Period duration of the clock signal CLK  时钟信号CLK的周期期间

Tv       Delay time of the delay line  延迟线的延迟时间

ΔtDQ    Time offset of DQ at the reference    在参考上DQ的时间差距

ΔtDQs    Time offset of DQS at the reference在参考上DQS的时间差距

CMD      Signals at the control terminals在控制端上的信号

ADR      Signals at the address terminals在地址端上的信号

Y        Column address of the test data测试数据的栏地址

DQ       Signal DQ 信号DQ

DQS      Signal DQS 信号DQS

READ Y   Control signal for read-out(of the device undertest)(测试中的装置的)用以读出的控制信号

WRITE Y  Control signal for writing(of the reference)(参考的)用以写入的控制信号

具体实施方式

图1显示一测试装置PA与两对被测试的半导体存储装置，每一对包含一测试中的装置P与一参考R。在此实例中，对于此两对的限制于图标中清楚的表示。测试中的装置与参考在此实例中是以DDR-DRAM来描述。于此所阐明的CS、RAS、CAS、WE、ADR与CLK等的DDR-DRAM的控制输入，其被连接至PA的驱动器，而在此的72DQ终端以及DQS终端则被连接至一交换装置SV。

交换装置SV包含交换单元，在此实例中其以静态的、操作的与交换的接触(RK、AK、SK)来分程传递(relay)，在测试中装置与参考的每个实例中，每个DQ终端与DQS终端被连接至交换单元SPDQ、SRDQ、SPDQS与SRDQS各自的交换接触SK。交换单元SPDQ与SRDQ的静态接触RK被连接至测试装置PA的I/O端口，而交换单元SPDQS与SRDQS的静态接触则被连接至测试装置PA各自的驱动器。继电器的接触是在操作状态中来描述，为了清楚的理由，将省略说明继电器操纵。

交换单元SPDQ的操作接触被连接至交换单元SRDQ的操作接触，并且交换单元SPDQS的操作接触则透过具有四分之一tclk延迟时间的延迟线而被连接至交换单元SRDQS的操作接触。

在测试期间，测试中的装置P与参考R首先就其功能方面进行测试，尽可能以与具有于静态位置的交换单元SPDQS、SRDQS、SPDQ与SRDQ的习用DRAM相同方式进行。此对于构成写入至DDR-DRAM与从DDR-DRAM读取也非常的好，在数据从DDR-DRAM读出期间，仅有DQS的评估从最初就是不可能的事。

直至其最后，一测试模式被写入至测试中的装置P，并且可被与其区分的一参考模式则被写入至参考R。之后，对换在交换装置SV中所有的交换单元。因此，DQS与DQ则与测试装置分离，反而是在测试中的装置P与参考R的每个状况中，各自对应的DQ终端与DQS终端是彼此互相连接，DQS则在测试中的装置与参考间以四分之一tclk而被延迟。之后，在测试中的装置上启始一读取周期，在与其有关的适合的时间间隔，于参考R上启始一写入周期，据此，测试模式则随之由测试中的装置P被转移至参考R。随后，在测试中的装置与参考之间的连接再次被切断，反而其DQS与DQ终端则被连接至该测试装置。

最后，测试装置从参考将数据读出，因为后者预期关于读取数据的有效DQS，在数据传输期间，仅当关联的测试中的装置已经在DQS输出一有效的信号时，测试模式而非参考模式会从其中被读出。

图2显示从测试中的装置到参考的数据传输顺序，其是以在上方的测试中的装置与在下方的参考R的每个状况中的共享时钟信号(CLK、INVCLK)、控制、地址与DQ信号(CMS、ADR、DQ)以及DQS信号(DQS)的时间数据图表来阐明。在CMD上的控制指令READ Y挑动从测试中的装置读出来自ADR上地址Y的数据，跟随在CLK上紧接升起的边缘的控制指令WRITE Y会挑起在参考中的一写入操作。在测试中的装置上的DQS与在参考上的DQS之间的时间差距ΔtDQS于此所产生的大约是四分之一tCLK。在测试中的装置上的DQ与在参考上的DQ之间少量的时间差距ΔtDQ是起因于测试中的装置的DQ终端与参考的DQ终端之间连接的最小长度。

Claims (16)

1.一种用于第一半导体存储装置(P)的测试方法，该第一半导体存储装置(P)具有：

用于数据选通信号(DQS)的双向数据选通终端，以及

至少一个用于数据信号(DS)的双向数据终端，

在一测试装置(PA)上，其至少可产生数据选通与数据信号，以及传输与评估数据信号，

其特征在于，

在使用该数据选通与该数据信号的测试过程中，一数据是从该第一半导体存储装置(P)被传输至相同类型的一第二半导体存储装置(R)，以及在从该第二半导体存储装置(R)的一读出之后被该测试装置(PA)评估。

2.如权利要求1所述的方法，其特征在于，

该测试随后被重复，该最初的第一半导体存储装置取代该第二装置以及该最初的第二半导体存储装置取代该第一装置。

3.如权利要求1所述的方法，其特征在于，

该数据信号为DQ信号，以及该数据选通信号为一依照JEDEC标准的DDR接口的DQS信号。

4.如权利要求1所述的方法，其特征在于，

该第二半导体存储装置在该数据由该第一传输至该第二半导体存储装置期间于一测试模式下被操作，以及写入存取允许的时间窗口在该测试模式下被缩小。

5.如权利要求1所述的方法，其特征在于，

该两个半导体存储装置其中一个，在该数据由该第一传输至该第二半导体存储装置期间，于一测试模式下被操作，以及在该测试模式下延迟该数据选通信号。

6.如权利要求1所述的方法，其特征在于，

一第一类型的延迟装置(V)，其以该数据选通信号一周期的四分之一期间来延迟该数据选通信号，其被提供在该第一与该第二半导体存储装置的数据选通终端间的连接中。

7.如权利要求1所述的方法，其特征在于，

一第二类型的延迟装置被提供在该第一与该第二半导体存储装置的数据选通终端间的连接中，该延迟装置以该数据选通信号整个周期的期间来延迟该数据选通信号，以及

一第三类型的延迟装置，其以该数据选通信号的四分之三周期期间来延迟对应的数据信号，其分别被提供在该第一与该第二半导体存储装置对应的数据终端间的连接中。

8.如权利要求1所述的方法，其特征在于，

一第四类型的延迟装置被提供在该第一与该第二半导体存储装置的数据选通终端间的连接中，该延迟装置以该数据选通信号一周期的一半期间来延迟该数据选通信号，

在该第一与该第二半导体存储装置对应的数据终端间的连接，其分别具有第一类型的延迟装置，该延迟装置以数据选通信号的四分之一周期期间来延迟对应的数据信号，以及

该两个半导体存储装置被连接至彼此反向的时钟信号。

9.如权利要求1所述的方法，其特征在于，

被提供的半导体存储装置为一DDR-DRAM或者是包含DDR-DRAM者。

10.一种用于第一半导体存储装置(P)的装置，该第一半导体存储装置(P)具有

用于数据选通信号(DQS)的双向数据选通终端，以及

至少一个用于数据信号(DS)的双向数据终端，

在一测试装置(PA)上，其至少可产生数据选通与数据信号，以及传输与评估数据信号，

其特征在于，

一交换装置(SV)，其将该第一与一第二半导体存储装置(R)的数据终端与数据选通分别连接至该测试装置(PA)或者是通过一各自的连接而连接至各自另外的半导体存储装置的对应终端。

11.如权利要求10所述的装置，其特征在于，

依照JEDEC标准的一DDR接口是设置在该半导体存储装置上。

12.如权利要求10所述的装置，其特征在于，

一第一类型的延迟装置(V)，是在该第一与该第二半导体存储装置的数据选通终端间的连接中，其以该数据选通信号一整个周期的四分之一期间来延迟该数据选通信号。

13.如权利要求10所述的装置，其特征在于，

一第二类型的延迟装置，是在该第一与该第二半导体存储装置的数据选通终端间的连接中，其以该数据选通信号整个周期的期间来延迟该数据选通信号，以及

一第三类型的延迟装置，是在该第一与该第二半导体存储装置对应的数据终端间的连接中，其以该数据选通信号的四分之三周期期间来延迟对应的数据信号。

14.如权利要求10所述的装置，其特征在于，

一第四类型的延迟装置，是在该第一与该第二半导体存储装置的数据选通终端间的连接中，其以该数据选通信号一周期的一半期间来延迟该数据选通信号，以及

一第一类型的延迟装置，是在该第一与该第二半导体存储装置对应的数据终端间的连接中，其以数据选通信号的四分之一周期期间来延迟对应的数据信号。

15.如权利要求10所述的装置，其特征在于，

DDR-DRAM是做为半导体存储装置或是做为一半导体存储装置的一部分。

16.如权利要求10所述的装置，其特征在于，

一测试装置(PA)是针对不具数据选通终端的传统半导体存储装置而设计。