JP3835618B2 - 半導体メモリ装置を試験する方法および装置 - Google Patents

Description

発明の詳細な説明

本発明は、データストローブ信号（Datenstrobe-Signal）用の双方向性データストローブ端子と、データ信号用の少なくとも１つのデータ端子とを備えた半導体メモリ装置を、試験装置によって試験する方法に関するものである。この試験装置は少なくともデータストローブ信号およびデータ信号を生成し、さらに、データ信号を転送して、評価することのできるものである。さらに、本発明は、このような半導体メモリ装置を試験するための装置に関するものである。

半導体メモリ装置は、通常同一の試験ヘッド（Pruefkoepfen）を複数備えた試験装置により試験される。なお、試験ヘッドは、試験ヘッド側に（ihrerseits）、試験対象の半導体メモリ（以下、被試験装置（Prueflinge）と呼ぶ）用の複数の試験区域（Pruefplaetze）を備えている。各試験区域は、特に、出力部（以下、駆動部）と、データ信号を出力および受信するための双方向性出入力部（以下、Ｉ／Ｏポート）とを備えている。試験区域当たりのＩ／Ｏポートの数は限られており、その数は、従来の半導体メモリ装置のための試験装置では、半導体メモリ装置のデータ端子の数に相当する。従って、Ｉ／Ｏポートの数は、通常、８または１２の倍数である。試験ヘッドを最大限に使用した場合、試験ヘッドの全てのＩ／Ｏポートが一様に使用される。

試験の過程で、試験装置からそのＩ／Ｏポートを介して出力されたデータ信号は、データを被試験装置に転送する。一方、被試験装置からデータ端子を介して出力されたデータ信号は、データを試験装置に転送する。この場合、試験装置が受信したデータ信号は、常に、試験装置の内部クロックと同期して転送および評価される。

さらに、新型の半導体メモリ装置は、双方向性データ端子に加えて、データ信号と並行して動作するデータストローブ信号のための、別の双方向性データストローブ端子を備えている。このデータストローブ信号は、半導体メモリ装置からデータを読み出す時には、半導体メモリ装置から出力され（以下、駆動、ともいう）、半導体メモリ装置にデータを書き込む時には、メモリ制御装置（以下、メモリコントローラ）から出力される。

このような信号を、書き込みおよび読み出し工程（以下、データ転送）の制御または同期に使用する。

このような、データ転送の同期または制御に用いられる双方向性データストローブ端子を備えた新型半導体メモリ装置を、従来の試験装置（つまり、従来の半導体メモリ装置を試験するために設計されたような試験装置）により試験する場合、１試験区域で利用可能なＩ／Ｏポートの数に関して、およびデータストローブ信号の時間条件（Zeitbedingungen）（以下、タイミング）の試験に関して、問題が起こる。

上記の問題（Letzteres）は、被試験装置からデータを読み出す間、試験装置が読み取り操作を誘導し、読み取り操作の誘導と同期して（つまり、試験装置自体の内部クロックと同期して）、Ｉ／Ｏポートに供給されたデータ信号を評価することを原因として生じる。しかしながら、被試験装置が上記の型のデータストローブ信号を有している場合、完全な試験、またはアプリケーションに即した試験（vollstaendiger bzw. applikationsnaher Pruefung）を行う際に、データ信号の評価をデータストローブ信号と同期して行わなければならない（このデータストローブ信号は、クロック信号に応じて変化していてもよいが、必ずしもそうである必要はない）。しかしながら、従来の半導体メモリ装置用に設計された試験装置は、今までのところその必要がなかったので、正確にこれを行うことができなかった。

第２の問題は、試験装置の資源（Resourcen）に関係している。１つの試験ヘッドに対する設置可能な試験区域の最大数は（従って、同様に被試験装置の最大数も）、通常、試験ヘッドに位置するＩ／Ｏポートの総数、および、被試験装置に位置する双方向性端子の数によって直接決まる。従来型の半導体メモリ装置の場合、一様に、データ端子のみが双方向性であり、上記データ端子の数は、通常のデータバス幅に応じて通常８または１２の倍数である。従って、Ｉ／Ｏポートの総数も、８または１２の倍数である。さらに、Ｉ／Ｏポートは、電気的、機械的におよびプログラム技術により（programmtechnisch）、データバス幅と一致したユニット（Einheiten）となるよう組織化されて（organisiert）おり、これらの試験区域への割り当て（Zuordenbarkeit）には制限がある。

半導体メモリ装置に双方向性端子を付け加えることにより、試験装置が１試験工程（Pruefdurchgang）当たりに試験できる被試験装置の数は減少する。なぜなら、データストローブ信号用にさらに必要となるＩ／Ｏポートは、第２試験区域においてのみ利用可能となるからである。従って、第２試験区域は、他の被試験装置の収容をブロックされているばかりではなく、さらに、試験装置が組織化されているため、共通の試験ヘッドにある他の被試験装置のための利用可能なＩ／Ｏポートをつくるのにも適していない。よって、１試験工程当たりの被試験装置の数は、ほぼ半分になる。

従って、本発明の目的は、追加のデータストローブ信号のタイミングを試験する方法であって、従来型半導体メモリ装置用の試験装置によって、新型半導体メモリ装置を、試験処理量（Pruefdurchsatz）を増加させて試験する方法を提供することである。さらに、本発明の目的は、上記試験方法を実現する装置を提供することである。

この目的は、本発明の請求項１に記載の包括的な試験方法、および、請求項１０に記載の包括的な装置により達成される。有利な発展形は、各従属請求項に記載されている。

従って、第１半導体メモリ装置の試験の過程では、データ信号とデータストローブ信号とを用いて、第１半導体メモリ装置から同じタイプの第２半導体メモリ装置へデータを転送し、試験装置によって第２半導体メモリ装置から読み出した後、評価する。

つまり、第１半導体メモリ装置（被試験装置）のデータストローブ信号を、第２半導体メモリ装置（参照用装置（der Referenz））が評価する。これは、各半導体メモリ装置が、内部素子（internen Elemente）を備えているから可能なのである。なお、この内部素子は、データ信号、データストローブ信号、および、相互に対するこれらの正しい時間順序（korrekte zeitliche Abfolge）を評価するために必要なものである。

データストローブ信号は、試験装置により駆動されるだけで、評価されない。それゆえ、データストローブ線（Datenstrobe-Leitung）を、Ｉ／Ｏポートに接続する必要はなく、むしろ試験装置の簡単な駆動部と接続することもできる。従って、１試験ヘッドおよび１試験工程当たり、従来型半導体メモリ装置と同じ数の新型半導体メモリ装置を試験できる。

試験される新型半導体メモリ装置（被試験装置）を、その他の従来型の半導体メモリ装置と同じように、試験区域において、従来型半導体メモリ装置を試験するための試験装置と接続する。この場合、被試験装置の双方向性データストローブ端子を、直接、または、試験装置によって制御された切替ユニット（Schalteinrichtung）を介して、同じ試験区域の駆動部と接続する。従って、被試験装置は、従来型半導体メモリ装置のための試験に対応する試験シーケンス（Pruefablauf）を受ける。その間に、試験装置は、適当な方法でデータを書き込みながら、駆動部を介してデータストローブ信号を生成する。

試験シーケンスの第１部が終った後、被試験装置からデータを読出す時のデータストローブ信号の評価とは別に、被試験装置を完全に試験する。

データ信号についての有効信号レベルおよびの時間的な位置（zeitlicher Lage）に関して、被試験装置からデータを読出す間に、データストローブ信号を試験するための手順は、以下の通りである:
試験データを、被試験装置の少なくとも１つの試験データアドレスに書き込む。試験データと区別できる参照データを、参照用装置の試験データアドレスに書き込む。次に、被試験装置および参照用装置のデータ端子およびデータストローブ端子を、試験装置によって制御されている切替装置（Schaltvorrichtung）によって、試験装置から切断し、その代りに、相互に接続する。その結果、試験装置が、まず、被試験装置で読み取り操作を開始する。そして、読み取り操作の開始に対して、半導体メモリ装置のタイミング指定（Timing-Spezifikationen）によって予め規定されている適当な時間間隔をあけて、試験装置は、参照用装置で書き込み操作を開始する。すなわち、試験データが、被試験装置から、参照用装置の試験および参照データの試験データアドレスへ、転送される。データ転送後、参照用装置のデータ端子を、被試験装置から切断し、試験装置と接続する。次に、試験装置が、試験データアドレスのデータを読み取る。

試験データを参照用装置から読み取ることができるのは、被試験装置から参照用装置までデータを転送する間に、正しいデータストローブ信号が被試験装置によって駆動された場合のみである。他の場合は、不変の参照データが、参照用装置から読み取られる。

データストローブ線およびデータ線は、試験装置により制御される切替ユニット（継電部、ＦＥＴ）によって切替えられる。

上記の切替装置に含まれる既に試験された同じタイプの半導体メモリ装置を、各被試験装置のための参照用装置として使用してもよい。この場合、その参照用装置は切替装置の構成部分（Bestandteil）であり、この状態のままである（bleibt）。一方、新しい被試験装置は、試験するために、試験区域に常に搭載されている。試験区域の余剰の駆動部は、参照用装置を駆動するために使用され、一方、試験区域のＩ／Ｏポートは、被試験装置または参照用装置と交互に接続される。

しかしながら、参照用装置として、同じ試験装置にある、特に好ましくは同じ試験ヘッドにある第２被試験装置を使用することが好ましい。試験ヘッドに、偶数の被試験装置がある場合、被試験装置は、２つのグループＰＧとＲＧとに分けられる。まず、グループＰＧの被試験装置を、グループＲＧの被試験装置を参照用（Referenz）として使用して試験し、次に、グループＲＧの被試験装置を、グループＰＧの被試験装置を参照用として使用して試験する。

本発明の方法は、ＪＥＤＥＣ基準に従った、二重データ転送率インターフェース（Double-Data-Rate-Interface；ＤＤＲ−ＩＦ）を備える半導体メモリ装置に用いることができることが特に好ましい。

クロック信号の立ち上がり側面または下落側面（steigenden oder fallenden Flanke）のどちらかの時点で、読み取りおよび書き込みアクセスを行う従来の同期半導体メモリ装置とは対照的に、ＤＤＲ−ＩＦを備える半導体メモリ装置では、クロック信号の立ち上がり側面および下落側面のどちらの場合にもデータを転送できる。それゆえ、同じクロック周波数でデータ転送速度をほぼ２倍にできる。しかしながら、ＤＤＲ−ＩＦを備える半導体装置間で実際のデータ転送を同期化するためには、クロック信号（ＣＬＫ）よりむしろ、これに由来する信号「データ照会ストローブ」（"Data Query Strobe"（ＤＱＳ））を使用する。ＤＱＳは、データストローブ信号に相当する。このデータストローブ信号は、半導体メモリ装置からデータ信号（ＤＱ）のようなデータを読み取るときは、半導体メモリ装置によって生成され、半導体メモリ装置にデータ信号（ＤＱ）のようなデータを書き込むときは、メモリコントローラによって生成されるものである。

ＤＤＲ−ＩＦを備える半導体メモリ装置にデータを書き込む場合、ＤＱＳの各側面（Flanke）がＤＱで（an DQ）転送されるデータビットの中心を示すように、ＤＱＳを制御する。ＤＤＲ−ＩＦを備える半導体メモリ装置は、それぞれ、ＤＱＳの側面の時点（Zeitpunkt einer Flanke）で、ＤＱについてのデータを受信する。

ＤＤＲ−ＩＦ半導体メモリ装置からの読み込み時には、データＤＱと側面同期して（flankensynchron）ＤＱＳを生成する。メモリコントローラは、ＤＱＳの各側面の後、データ線上のデータを予測する（erwartet）。

その結果、遅延装置を介して被試験装置と参照用装置との間をデータ転送する場合に、ＤＱおよびＤＱＳの伝播時間（Laufzeiten）を一義的に定義する必要性が生じる。これは、まず第１に、実際に正しいデータ転送を可能にするためであり、あるいは、ＤＱとＤＱＳとの間のタイミングが十分なゆとり（Vorhalt）を持つかに関して試験するためである。

遅延装置は、単安定マルチバイブレータ（Monoflops）、バケツリレー素子（Eimerketten-Schaltungen）、または、遅延線（Verzoegerungsleitungen）とする。

被試験装置のＤＱＳ端子と参照用装置のＤＱＳ端子との間の接続線は、より厳しくなった条件下で（unter verschaerften Bedingungen）、例えばＤＱＳの信号レベルが低下することによってより厳しくなった条件下で、ＤＱＳ信号を試験する時に役立つ他の装置を備えていてもよい。

同じく、本発明の試験方法を適用するために、半導体メモリ装置に、適当な回路および機能を装備できる。

半導体メモリ装置の１例の試験モードでは、例えば、参照用装置に書き込みアクセスするためのタイムスロット（Zeitfenster）を減らすことができ、これにより被試験装置が出力するデータストローブ信号およびデータ信号のタイミングのための試験精度（Pruefschaerfe）を向上できる。

同じ試験モードでは、半導体メモリ装置自身において実現されている遅延装置を、さらに関連する信号線（betroffenen Signalleitungen）に接続してもよい。

以下では、遅延線を用いて遅延装置を実現しているが、本発明の方法および本発明の構造の実現方法（Realisierung）は、この実施形態に制限されない。

本発明の方法の特に好ましい一実施方法（Ausfuehrungweise）では、ＤＱＳを、更なるゆとり（Vorhalte）なしで、ただアプリケーションに即した（applikationsnah）試験をする。この目的のために、被試験装置と参照用装置との間で、ＣＬＫまたはＤＱＳ（ｔｃｌｋ／４）の周期期間（Periodendauer）の１／４だけ、ＤＱＳを、被試験装置の出力部のＤＱＳに対して遅延させる。この方法の実施形態では、参照用装置のＤＱＳは、ＣＬＫと側面同期していない。この場合の単純な遅延線の長さは約０．５ｍである。

第２実施形態では、ＤＱＳを、ＣＬＫ（ｔｃｌｋ）の全周期期間だけ遅延させる。それゆえ、ＤＱＳは、ＣＬＫと側面同期したままである。ＤＱＳは、１/４ｔｃｌｋだけデータ先行（den Daten vorlaufen）しなければならないので、全ＤＱは、３/４ｔｃｌｋだけ遅延される。第１実施方法と比較して問題となるのは、全ＤＱに遅延線が備えられていなければならず、また、ＤＱのために約１.５ｍ、ＤＱＳのために２ｍ以上の長さが必要なことである。

第３実施形態では、ＣＬＫの代わりに、逆転クロック信号ＩＮＶＣＬＫを、参照用装置と接続させる。この場合、参照用装置におけるＤＱＳを、たった１/２ｔｃｌｋだけ遅延させ、同じく、ＤＱを、たった１／４ｔｃｌｋだけ遅延させなければならない。前の実施形態と比較すると、遅延線により遅延装置を実現する場合、その長さは短縮されるが、試験ヘッドにおけるのクロック信号制御が一定ではなくなるので、その経費が上昇する。

ＤＤＲインターフェースは、特にＤＲＡＭにおいては、現在一般的なものである。

本発明の装置（Vorrichtung der erfindungsgemaessen Art）は、好ましくは、データストローブ端子なしで半導体メモリ装置を試験するために設計されている全試験装置に適している。

以下に、本発明を、例示的な実施形態に基づいて、図面を参考にしながら詳述する。図１は、特に好ましい実施形態中の本発明の装置を概略的に示す図である。図２は、データ転送中の被試験装置および参照用装置の信号を概略的に示すタイムチャートである。

図１に、試験装置ＰＡ、および、各々が１つの被試験装置Ｐと参照用装置Ｒとを備えている２組の試験対象の半導体メモリ装置を示す。ここでは、２組に限定することにより、図面を明瞭にした。また、被試験装置および参照用装置を、ＤＤＲ−ＤＲＡＭとして記載した。ＤＤＲ−ＤＲＡＭの制御入力部（ここでは、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ、ＡＲＤおよびＣＬＫのみを示す）はＰＡの駆動部に接続しており、ここでは７２ＤＱ端子およびＤＱＳ端子を切替装置ＳＶに接続している。

切替装置（Schaltvorrichtung）ＳＶは、切替ユニット（Schalteinrichtungen）を含んでいる。切替ユニットとは、この場合、休止接触部、動作接触部および切替接触部（ＲＫ，ＡＫ，ＳＫ）を有する継電器（Relais）のことである。各被試験装置および参照用装置の各ＤＱ端子およびＤＱＳ端子は、切替ユニットＳＰＤＱ、ＳＲＤＱ、ＳＰＤＱＳおよびＳＲＤＱＳの切替接触部ＳＫにそれぞれ接続されている。切替ユニットＳＰＤＱ，ＳＲＤＱの休止接触部ＲＫは、試験装置ＰＡのＩ／Ｏポートに接続されており、切替ユニットＳＰＤＱＳ，ＳＲＤＱＳの休止接触部は、試験装置ＰＡの各駆動部に接続されている。これらの継電器の接触部は動作状態として示されている。なお、分かりやすいように、継電器の駆動については図示しない。

また、切替ユニットＳＰＤＱの動作接触部は、切替ユニットＳＲＤＱの動作接触部に接続されており、切替ユニットＳＰＤＱＳの動作接触部は、遅延時間が１/４ ｔｃｌｋである遅延線を介して、切替ユニットＳＲＤＱＳの動作接触部に接続されている。

試験の初めに、被試験装置Ｐおよび参照用装置Ｒの機能性について試験する。この試験は、休止位置の切替ユニットＳＰＤＱＳ，ＳＲＤＱＳ，ＳＰＤＱおよびＳＲＤＱによって、従来のＤＲＡＭとできるかぎり同様に行う。この試験には、ＤＤＲ−ＤＲＡＭの書き込みおよび読み出しを含んでいても全くかまわない。さしあたり不可能なのは、ＤＤＲ−ＤＲＡＭからデータを読み出す間にＤＱＳを評価することのみである。

さらに、試験パターン（Testmuster）を、被試験装置Ｐに書き込み、それとは異なる参照パターン（Referenzmuster）を、参照用装置Ｒに書き込む。その後、切替装置ＳＶにある全切替ユニットを切替える。これにより、ＤＱＳおよびＤＱを試験装置から遮断し、その代りに、それぞれ被試験装置Ｐと参照用装置ＲとのＤＱ端子同士およびＤＱＳ端子同士を相互接続する。このとき、ＤＱＳを、被試験装置と参照用装置との間で１／４ｔｃｌｋだけ遅延させる。その後、被試験装置で読み込み周期を開始し、さらに、適切な時間間隔をあけて参照用装置Ｒで書き込み周期を開始する。このとき（worauf）、試験パターンを、被試験装置Ｐから参照用装置Ｒへ連続的に転送する。その後、被試験装置と参照用装置との間の接続を解除する。その代わりに、これら装置のＤＱＳ端子とＤＱ端子とを試験装置に接続する。

最後に、試験装置が、参照用装置からデータを読み出す。これらの参照用装置にはデータを読み込むために有効なＤＱＳが転送されて来ることが予想される（erwarten）ので、関連する被試験装置Ｐが、データ転送時にＤＱＳの有効な信号を出力した場合にのみ、参照用装置から参照パターンではなく試験パターンが読み出される。

図２は、被試験装置から参照用装置までのデータ転送の経過を、共通クロック信号（ＣＬＫ，ＩＮＶＣＬＫ）、制御信号（ＣＭＳ）、アドレス信号（ＡＤＲ）、ＤＱ信号（ＤＱ）、および、ＤＱＳ信号（ＤＱＳ）の時間経過（Zeitverlaeufe）の表示（Darstellung）により示している。ＣＭＤの制御命令ＲＥＡＤ Ｙは、被試験装置のＡＤＲのアドレスＹからデータの読み出しを開始する。また、ＣＬＫの次の立ち上がり側面の制御命令ＷＲＩＴＥ Ｙは、参照用装置の書き込み動作を開始させる。被試験装置のＤＱＳと参照用装置のＤＱＳとの間の時間オフセットＤｔＤＱＳは、ここでは、約１/４ｔｃｌｋとなる。被試験装置と参照層装置とのＤＱ端子間の接続部の長さが最短であるので、被試験装置のＤＱと参照用装置ＤＱとの間の時間オフセットΔｔＤＱは短くなる。

特に好ましい実施形態中の本発明の装置を概略的に示す図である。 データ転送中の被試験装置および参照用装置の信号を概略的に示すタイムチャートである。

符号の説明

Ｐ 被試験装置
Ｒ 参照用装置
ＰＡ 試験装置
ＳＶ 切替装置
ＳＰＤＱＳ 被試験装置のＤＱＳに関する切替ユニット
ＳＲＤＱＳ 参照のＤＱＳに感する切替ユニット
ＳＰＤＱ 被試験装置のＤＱに関する切替ユニット
ＳＲＤＱ 参照のＤＱに関する切替ユニット
ＲＫ 休止接触部
ＡＫ 動作接触部
ＳＫ 切替接触部
Ｖ 遅延線
Ｔｃｌｋ クロック信号ＣＬＫの周期時間
Ｔｖ 遅延線の遅延時間
ＤｔＤＱ 参照用装置のＤＱの時間オフセット
ＤｔＤＯＳ 参照用装置のＤＱＳの時間オフセット
ＣＭＤ 制御端子の信号
ＡＤＲ アドレス端子の信号
Ｙ 試験データの列アドレス
ＤＱ 信号ＤＱ
ＤＱＳ 信号ＤＱＳ
ＲＥＡＤ Ｙ 被試験装置から読み出すための制御信号
ＷＲＩＴＥ Ｙ 参照用装置に書き込むための制御信号

Claims (16)

1. 少なくとも、データストローブ信号とデータ信号とを生成し、データ信号を転送し評価できる試験装置（ＰＡ）によって、
   データストローブ信号（ＤＱＳ）用の双方向性データストローブ端子と、
   データ信号（ＤＱ）用の少なくとも１つの双方向性データ端子と、
   を備えている第１半導体メモリ装置（Ｐ）を試験する方法であって、
   データストローブ信号およびデータ信号を用いた試験過程で、データを、第１半導体メモリ装置（Ｐ）から同じタイプの第２半導体メモリ装置（Ｒ）へ転送し、試験装置（ＰＡ）によって、第２半導体メモリ装置（Ｒ）から読出した後、評価することを特徴とする方法。
2. もともとの第１半導体メモリ装置を上記第２装置に置き換え、もともとの第２半導体メモリ装置を上記第１装置に置き換えて、上記試験を続けて繰り返すことを特徴とする、請求項１に記載の方法。
3. 上記データ信号がＤＱ信号であり、
   上記データストローブ信号が、ＪＥＤＥＣ基準に基づいたＤＤＲインターフェースのＤＱＳ信号であることを特徴とする、請求項１または２に記載の方法。
4. 第１半導体メモリ装置から第２半導体メモリ装置へデータ転送している間、第２半導体メモリ装置を試験モードで駆動し、
   上記試験モードでは、書き込みアクセス用に許容されているタイムスロットが減らされていることを特徴とする、請求項１〜３のいずれか１項に記載の方法。
5. 上記２つの半導体メモリ装置のうちの１つが、第１半導体メモリ装置から第２半導体メモリ装置へデータを転送している間に試験モードで駆動され、
   上記試験モードではデータストローブ信号を遅延させていることを特徴とする、請求項１〜４のいずれか１項に記載の方法。
6. データストローブ信号を、データストローブ信号の周期期間の１／４だけ遅延させる第１タイプの遅延装置（Ｖ）を、上記第１半導体メモリ装置および第２半導体メモリ装置のデータストローブ端子間の接続部に備えることを特徴とする、請求項１〜５のいずれか１項に記載の方法。
7. データストローブ信号を、データストローブ信号の全周期期間だけ遅延させる第２タイプの遅延装置を、上記第１半導体メモリ装置および第２半導体メモリ装置のデータストローブ端子間の接続部に備え、
   対応するデータ信号を、データストローブ信号の周期期間の３／４だけ遅延させる第３タイプの遅延装置を、上記第１半導体メモリ装置および第２半導体メモリ装置の対応するそれぞれのデータ端子間の接続部に備えることを特徴とする、請求項１〜５のいずれか１項に記載の方法。
8. データストローブ信号を、データストローブ信号の周期期間の半分だけ遅延させる第４タイプの遅延装置を、上記第１半導体メモリ装置および第２半導体メモリ装置のデータストローブ端子間の接続部に備え、
   対応するデータ信号を、データストローブ信号の周期期間の１／４だけ遅延させる第１タイプの遅延装置を、上記第１半導体メモリ装置および第２半導体メモリ装置の対応するそれぞれのデータ端子間の接続部に備え、
   上記２つの半導体メモリ装置が、交互に反転したクロック信号と接続していることを特徴とする、請求項１〜５のいずれか１項に記載の方法。
9. 備えられた半導体メモリ装置が、ＤＤＲ−ＤＲＡＭ、または、ＤＤＲ−ＤＲＡＭを含むものであることを特徴とする、請求項１〜８のいずれか１項に記載の方法。
10. 少なくとも、データストローブ信号とデータ信号とを生成し、データ信号を転送し評価できる試験装置（ＰＡ）による、
    データストローブ信号（ＤＱＳ）用の双方向性データストローブ端子と、
    データ信号（ＤＱ）用の少なくとも１つの双方向性データ端子と、
    を備えている第１半導体メモリ装置（Ｐ）のための装置であって、
    上記第１半導体メモリ装置および第２半導体メモリ装置（Ｒ）のデータストローブ端子およびデータ端子を、それぞれ試験装置（ＰＡ）か、各接続を介したそれぞれ他の半導体メモリ装置の対応する端子か、のどちらかに接続させる切替装置（ＳＶ）を有することを特徴とする装置。
11. ＪＥＤＥＣ基準に基づくＤＤＲインターフェースが、半導体メモリ装置に位置していることを特徴とする、請求項１０に記載の装置。
12. データストローブ信号を、データストローブ信号の周期期間の１／４だけ遅延する第１タイプの遅延装置（Ｖ）を、第１半導体メモリ装置および第２半導体メモリ装置のデータストローブ端子間の接続部に有していることを特徴とする、請求項１０または１１に記載の装置。
13. データストローブ信号を、データストローブ信号の全周期期間だけ遅延させる第２タイプの遅延装置を、上記第１半導体メモリ装置および第２半導体メモリ装置のデータストローブ端子間の接続部に有しており、
    対応するデータ信号を、データストローブ信号の周期期間の３／４だけ遅延させる第３タイプの遅延装置を、上記第１半導体メモリ装置および第２半導体メモリ装置の対応するデータ端子間の接続部に有していることを特徴とする、請求項１０または１１に記載の装置。
14. データストローブ信号を、データストローブ信号の周期期間の半分だけ遅延させる第４タイプの遅延装置を、上記第１半導体メモリ装置および第２半導体メモリ装置のデータストローブ端子間の接続部に有しており、
    対応するデータ信号を、データストローブ信号の周期期間の１／４だけ遅延させる第１タイプの遅延装置を、上記第１半導体メモリ装置および第２半導体メモリ装置の対応するデータ端子間の接続部に有していることを特徴とする、請求項１０または１１に記載の装置。
15. 半導体メモリ装置として、または、半導体メモリ装置の一部としてＤＤＲ−ＤＲＡＭを有することを特徴とする、請求項１０〜１４のいずれか１項に記載の装置。
16. データストローブ端子のない従来の半導体メモリ装置のために設計されている試験装置（ＰＡ）を有することを特徴とする、請求項１０〜１５のいずれか１項に記載の装置。

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