KR100589743B1 - 반도체 메모리 디바이스를 테스트하는 디바이스 및 방법 - Google Patents

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Abstract

본 발명은 테스팅 디바이스(PA), 즉 데이터 스트로브 신호(DQS)에 대하여 양방향 데이터 스트로브 링크를 가지는 반도체 디바이스들(P)에 관해 테스트하는 테스트 방법에 관한 것으로, 상기 데이터 스트로브 신호는 테스트될 반도체 메모리 디바이스(P)와 동일한 형태의 제2반도체 메모리 디바이스(R) 사이에 데이터를 전송함으로써 테스트된다. 또한, 본 발명은 참신한 방법을 수행하는 디바이스에 관한 것이다.

Description

반도체 메모리 디바이스를 테스트하는 디바이스 및 방법{METHOD AND DEVICE FOR TESTING SEMICONDUCTOR MEMORY DEVICES}
본 발명은, 테스트 장치에서, 적어도 데이터 스트로브 및 데이터 신호들을 생성할 수 있으며 또한 데이터 신호들을 전송하고 평가할 수 있는, 데이터 스트로브 신호용의 양방향(bidirectional) 데이터 스트로브 터미널을 가지며 데이터 신호용의 1이상의 데이터 터미널을 가지는 반도체 메모리 디바이스용 테스트 방법에 관한 것이다. 또한, 본 발명은 이러한 반도체 메모리 디바이스를 테스트하는 디바이스에 관한 것이다.
반도체 메모리 디바이스는 통상적으로 복수의 동일한 식별 테스트 헤드들을 가지는 테스트 장치에서 테스트되며, 상기 헤드들은 그들의 역할을 위하여 테스트될 반도체 메모리 디바이스(이후, 테스트하의 디바이스라고도 함)용의 복수의 테스트 로케이션을 가진다. 각각의 테스트 로케이션은, 특히 출력부들(이후, 드라이버들이라 함) 및 데이터 신호들을 출력하고 수신하는 양방향 입력부 및 출력부(이후, I/O 포트라 함)를 또한 가진다. 테스트 로케이션당 I/O 포트의 수는 제한되며, 종래의 반도체 메모리 디바이스용 테스트장치에서는 반도체 메모리 디바이스들의 데이터 터미널의 수로 조정된다. 그러므로, 8 또는 12의 배수인 것이 일반적이다. 테스트 헤드의 점유율(occupancy)이 최대가 되면, 모든 테스트 헤드의 I/O 포트들이 규칙적으로(regularly) 사용된다.
테스트 과정에서, I/O 포트들을 거쳐 테스트 장치에 의하여 출력된 데이터 신호들은 테스트하의 디바이스로 데이터를 전송하는 한편, 데이터 터미널들을 거쳐 테스트하의 디바이스에 의하여 출력된 데이터 신호들은 테스트 장치로 데이터를 전송한다. 이 경우, 테스트 장치에 의하여 수신되는 데이터 신호들의 전송 및 평가는 항상 테스트 장치의 내부 클록과 동기화되는 방식으로 수행된다.
또한, 보다 새로운 형태의 반도체 메모리 디바이스는, 양방향 데이터 터미널에 추가하여, 데이터 신호들과 병행(parallel)하여 작동되는 데이터 스트로브 신호에 대한 1이상의 또 다른 양방향 데이터 스트로브 터미널을 가질 수 있다. 상기 데이터 스트로브 신호는, 반도체 메모리 디바이스로부터 데이터의 판독시에 반도체 메모리 디바이스에 의하여, 또한 반도체 메모리 디바이스에 데이터의 기록시에 메모리 콘트롤 디바이스(이후, 메모리 콘트롤러라 함)에 의하여 출력된다(이후, 구동된다라고도 한다).
이러한 신호는 기록 및 판독 작동들(이후, 데이터 전송이라 함)을 제어하거나 동기화하는 역할을 할 수 있다.
데이터 전송을 동기화하거나 제어하는 역할을 하는 양방향 데이터 스트로브 터미널을 갖는 보다 새로운 형태의 이러한 반도체 메모리 디바이스들의 테스팅 시에, 종래의 테스트 장치, 즉 종래의 반도체 메모리 디바이스를 테스트하도록 디자인된 장치에서는, 데이터 스트로브 신호의 시간 상태(이후, 타이밍이라 함)의 테스 팅 및 테스트 로케이션당 이용가능한 I/O 포트들의 수와 관련하여 문제들이 생긴다.
결과적으로, 이는 테스트하의 디바이스로부터 데이터의 판독 시에, 테스트 장치가 판독작동을 유발(instigate)시키고 이 유발과 동기화되는 방식으로, 즉 테스트 장치 그 자체의 내부 클록과 동기화되는 방식으로 I/O 포트에 존재하는 데이터 신호들을 평가한다는 사실에 기인한다. 하지만, 테스트하의 디바이스가 상기 언급한 형태의 데이터 스트로브 신호를 가진다면, 완벽한 테스팅 또는 그 적용에 가까운 테스팅의 경우, 사실상 클록 신호에 관하여 종속적일 수 있지만 거기에 종속적이어야 할 필요가 없는 데이터 신호들의 평가는 데이터 스트로브 신호와 동기화되는 방식으로 수행되어야만 한다. 하지만, 지금까지는 이것에 대한 요구가 없었기 때문에, 종래의 반도체 디바이스들에 대하여 디자인된 테스트 장치는 이를 정밀하게 행할 수 없다.
두번째 문제는 테스트 장치의 리소스에 관한 것이다. 일반적으로, 테스트 헤드당 가능한 테스트 로케이션들 (및 따라서 테스트하의 디바이스들)의 최대 수는 테스트 헤드상의 I/O 포트들의 전체 수와 테스트하의 디바이스상의 양방향 터미널들의 수에 직접적으로 기인한다. 종래의 형태의 반도체 메모리 디바이스들의 경우에는, 데이터 터미널들만이 규칙적으로 양방향이며, 상기 데이터 터미널들의 수는 일반적으로 통상적인 데이터 버스 폭에 따라 8 또는 12의 배수이다. 따라서, I/O 포트들의 전체 수 또한 8 또는 12의 배수이다. 또한, I/O 포트들은 전기적으로, 기계적으로 및 데이터 버스 폭과 호환가능한 유닛들내의 프로그래밍과 관련하여 조 직화되며, 또한 테스트 로케이션들에 대한 그것들의 할당가능성(assignablilty)과 관련하여 제한된다.
반도체 메모리 디바이스상의 추가 양방향 터미널은, 데이터 스트로브 신호를 위해 추가적으로 요구되는 I/O 포트가 오직 제2테스트 로케이션에 의하여 이용가능하게 만들어질 수 있기 때문에, 테스트 장치에서 테스트 패스당 테스트될 수 있는 테스트하의 디바이스의 수를 감소시킨다. 제2테스트 로케이션은 또 다른 테스트하의 디바이스를 수용하도록 차단될 뿐만 아니라, 더욱이 테스트 장치의 조직화로 인하여, 테스트하의 여타의 디바이스들에 대하여 공통 테스트 헤드로 이용가능한 I/O 포트들을 만들기에 부적절하기 때문에, 테스트 패스당 테스트하의 디바이스들의 수는 궁극적으로 절반이 된다.
그러므로, 본 발명의 목적은, 추가 데이터 스트로브 신호의 타이밍이 테스트되고, 종래 형태의 반도체 메모리 디바이스들용의 테스트 장치로 보다 새로운 형태의 반도체 메모리 디바이스들의 테스트 스루풋이 증가되는 테스트 방법을 제공하고, 또한 상기 테스트 방법을 실현하는 디바이스를 제공하는 것이다.
본 발명에 따르면, 상기 목적은 청구항 제1항에 따른 포괄적인(generic) 테스트 방법 및 청구항 제10항에 따른 포괄적인 디바이스를 수단으로 하여 달성된다. 유익한 전개사항들(developments)은 하위 종속항 각각에 명시되어 있다.
따라서, 데이터 및 데이터 스트로브 신호들을 이용하는 제1반도체 메모리 디바이스의 테스트 과정에서, 데이터는 제1반도체 메모리 디바이스로부터 동일한 형 태의 제2반도체 메모리 디바이스로 전송되며, 제2반도체 메모리 디바이스로부터의 판독 후에 상기 테스트 장치에 의하여 평가된다.
따라서, 제1반도체 메모리 디바이스(테스트하의 디바이스)의 데이터 스트로브 신호의 평가는 제2반도체 메모리 디바이스(레퍼런스)로 이동한다. 이는, 데이터 및 데이터 스트로브 신호들을 평가하는 데 필요한 내부 요소들을 가지며 또한 서로에 대하여 그들의 정확한 시간 시퀀스(temporal sequence)를 가지기 때문에 가능하다.
상기 테스트 장치에 의해서는 데이터 스트로브 신호들만이 구동되나 더이상 평가되지 않기 때문에, 데이터 스트로브 라인이 I/O 포트에 더이상 연결될 필요는 없지만, 상기 테스트 장치의 단순한 드라이버에는 연결될 수 있다. 따라서, 테스트 헤드당 그리고 테스트 패스당, 종래 형태의 반도체 메모리 디바이스와 마찬가지로 새로운 형태의 다수의 메모리 디바이스들도 테스트할 수 있다.
테스트될 새로운 형태의 반도체 메모리 디바이스(테스트하의 디바이스)는, 테스트 로케이션에서 종래 형태의 반도체 메모리 디바이스와 마찬가지로 이러한 종래 형태의 그렇지 않다면 동일한 반도체 메모리 디바이스를 테스트하는 상기 테스트 장치에 연결되며, 테스트하의 디바이스의 양방향 데이터 스트로브 터미널은 동일한 테스트 로케이션의 드라이버에 직접 연결되거나 또는 상기 테스트 장치에 의하여 제어되는 스위칭 디바이스를 통하여 연결된다. 그 후, 테스트하의 디바이스는 종래 형태의 반도체 메모리 디바이스들에 대한 그것에 대응하는 테스트 시퀀스에 종속되며, 그 동안에 상기 테스트 장치는 적절한 방식으로 데이터의 기록 중에 드라이버를 통하여 데이터 스트로브 신호를 생성한다.
테스트 시퀀스의 이 제1부분 후에, 테스트하의 디바이스는 테스트하의 디바이스로부터의 데이터의 판독 중에 데이터 스트로브 신호의 평가와는 별개로 완전하게 테스트된다.
데이터 신호들에 대한 유효 신호 레벨들 및 신호 위치와 관련하여 테스트하의 디바이스로부터의 데이터의 판독 중에 데이터 스트로브 신호를 테스트하기 위하여, 다음과 같은 과정을 거친다:
테스트 데이터는 1이상의 테스트 데이터 어드레스에서 테스트하의 디바이스에 기록되고, 테스트 데이터와 구별될 수 있는 레퍼런스 데이터는 테스트 데이터 어드레스에서 레퍼런스에 기록된다. 그런 후, 테스트하의 디바이스 및 레퍼런스의 데이터 및 데이터 스트로브 터미널들은 테스트 장치로부터 끊기며, 그 대신에 테스트 장치에 의하여 제어되는 스위칭 디바이스를 수단으로 하여 서로에 연결된다. 후속하여, 테스트 장치는 테스트하의 디바이스에서 판독 작동을 맨 먼저 시작하고, 거기에 대하여 반도체 메모리 디바이스의 타이밍 명세들(specifications)에 의하여 정해진 적절한 시간간격으로, 레퍼런스에서의 기록 작동, 즉 테스트 및 레퍼런스 데이터의 테스트 데이터 어드레스에서 테스트하의 디바이스로부터 레퍼런스로 테스트 데이터의 데이터 전송을 시작한다. 데이터의 전송 후에, 레퍼런스의 데이터 터미널들은 테스트하의 디바이스로부터 끊기고 테스트 장치에 연결된다. 그 후, 테스트 장치는 테스트 데이터 어드레스에서 데이터를 판독한다.
정확한 데이터 스트로브 신호가 테스트하의 디바이스로부터 레퍼런스로 데이 터의 전송 중에 테스트하의 디바이스에 의하여 구동된 경우에만, 테스트 데이터가 레퍼런스로부터만 판독될 수 있다. 그 이외의 경우에는, 변경되지 않은 레퍼런스 데이터가 레퍼런스로부터 판독된다.
데이터 스트로브 및 데이터 라인들은 테스트 장치에 의하여 제어되는 스위칭 디바이스(릴레이들(relays), FET들)를 수단으로 하여 전체적으로 변경된다.
상술된 스위칭 디바이스내에 포함된 동일한 형태의 이미 테스트된 반도체 메모리 디바이스는 테스트하의 각각의 디바이스에 대한 레퍼런스로서 각각 사용될 수 있다. 이 경우, 상기 레퍼런스는 스위칭 디바이스의 구성부이며 테스트하의 새로운 디바이스가 테스트 목적을 위해 테스트 로케이션에 항상 장착된 동안 그대로 남아 있다. 테스트 로케이션의 잔여 드라이버들은 레퍼런스를 구동하는 데 사용되는 한편, 테스트 로케이션의 I/O 포트들은 테스트하의 디바이스에 또는 레퍼런스에 번갈아 연결된다.
하지만, 바람직하게는, 동일한 테스트 장치상의, 특히 바람직하게는 동일한 테스트 헤드상의 테스트하의 제2디바이스가 레퍼런스로서 사용된다. 테스트 헤드가 짝수의 테스트하의 디바이스에 의하여 점유되는 경우, 테스트하의 디바이스들은 2개의 그룹 PG 및 RG로 분할되며, 가장 먼저 레퍼런스로서의 그룹 RG내의 테스트하의 디바이스로 그룹 PG내의 테스트하의 디바이스가 테스트되고, 그 다음 그룹 RG내의 테스트하의 디바이스가 레퍼런스로서의 그룹 PG내의 테스트하의 디바이스로 테스트된다.
본 발명에 따른 방법은, 바람직하게는 JEDEC 표준을 따르는 더블 데이터 레 이트 인터페이스(DDR-IF)를 가진 반도체 메모리 디바이스들에 적용될 수 있다.
기록 및 판독 액세스들이 클록 신호의 상승 또는 하강 에지에서 각각의 경우에 발생하는 종래의 동기 반도체 메모리 디바이스들과 대조적으로, DDR-IF를 가진 반도체 메모리 디바이스들에서는, 클록 신호의 상승과 하강 에지 둘 모두에 대하여 데이터 전송이 가능함에 따라, 동일한 클록 주파수에 대하여 가능한 데이터 전송속도가 거의 두배가 된다. 하지만, 클록 신호(CLK)보다는 오히려, 그로부터 도출된 신호 "데이터 쿼리 스트로브(data query strobe)"(DQS)가 DDR-IF를 가진 반도체 디바이스들 사이의 실제 데이터 전송의 동기화에 사용된다. DQS는, 데이터 신호들(DQ)과 같이 반도체 메모리 디바이스로부터의 데이터의 판독 중에 반도체 메모리 디바이스에 의하여, 그리고 데이터 신호들(DQ)과 같이 반도체 메모리 디바이스로부터의 데이터의 기록 중에 메모리 콘트롤러에 의하여 생성되는 데이터 스트로브 신호에 대응한다.
DDR-IF를 가진 반도체 메모리 디바이스로의 데이터의 기록 시, DQS는 DQS의 각각의 에지가 DQ에서의 전송된 데이터 비트의 중심을 나타내도록 하는 방식으로 제어된다. DDR-IF를 가진 반도체 메모리 디바이스는 DQS에서의 에지의 순간에 각각의 경우에서 DQ상의 데이터를 수용한다.
DDR-IF 반도체 메모리 디바이스로부터의 판독 시, DQS는 데이터 DQ와 에지-동기적으로 생성된다. 메모리 콘트롤러는 DQS에서의 각각의 에지 후의 데이터 라인상의 데이터를 예상한다.
이는, 실제로 제1배치에서 정확한 데이터 전송을 가능하게 하거나, 충분한 마진에 대하여 DQ와 DQS 사이의 타이밍을 테스트하기 위해서, 딜레이 디바이스를 수단으로 하여 테스트하의 디바이스와 레퍼런스 사이에 데이터 전송 시, DQ 및 DQS의 전파 시간을 명확하게 한정할 필요가 있다는 것을 나타낸다.
단안정 멀티바이브레이터(monostable multivibrator), 버킷 브리게이드 디바이스(bucket brigade device) 또는 딜레이 라인이 딜레이 디바이스로서 고려된다.
테스트하의 디바이스의 DQS 터미널과 레퍼런스의 DQS 터미널 사이의 커넥팅 라인은 강화된 조건들 하에서, 예를 들어 DQS의 신호 레벨의 하강을 통하여 DQS 신호를 테스트하는 역할을 하는 또 다른 디바이스들을 포함할 수 있다.
마찬가지로, 반도체 메모리 디바이스들이 본 발명에 따른 테스트 방법의 적용을 위한 적절한 회로들 및 기능들을 갖추게 하는 것이 가능하다.
반도체 메모리 디바이스의 테스트 모드에서, 예를 들어 레퍼런스내에서 기록 액세스에 대한 타임 윈도우를 감소시키고, 따라서 테스트하의 디바이스에 의하여 출력된 데이터 신호들 및 데이터 스트로브의 타이밍에 대한 테스트 엄격성(severity)을 개선시킬 수 있다.
동일한 테스트 모드에서, 반도체 메모리 디바이스들 자체내에서 실현된 딜레이 디바이스들은 또한 관련된 신호 라인들에 연결될 수 있다.
이후, 딜레이 디바이스들은 딜레이 라인들에 의하여 실현되나, 본 발명에 따른 방법 및 이 실시예에 대한 본 발명에 따른 구성의 실현을 제한하지는 않는다.
본 발명에 따른 방법을 구현하는 특히 바람직한 방식으로, DQS는 또 다른 마진들 없이 그 적용에 가깝게만 테스트된다. 이러한 목적으로, DQS는 CLK의 주기(period duration)의 1/4만큼 또는 테스트하의 디바이스의 출력에서의 DQS에 대하여 DQS(tclk/4)만큼 테스트하의 디바이스와 레퍼런스 사이에서 딜레이된다. 상기 방법의 이 실시예에서, 레퍼런스에서의 DQS는 CLK와 더이상 에지-동기적이지 않다. 단순한 딜레이 라인의 길이는 이 경우 0.5m정도이다.
제2실시예에서, DQS는 CLK(tclk)의 전체 주기만큼 딜레이된다. 따라서, DQS는 CLK와 에지-동기적인 상태이다. DQS가 1/4 tclk만큼 데이터를 앞서야(lead) 하기 때문에, 모든 DQ는 3/4 tclk만큼 딜레이된다. 제1실시예의 과정과 비교하여 단점인 것은, 모든 DQ에 딜레이 라인들, 그리고 DQ의 경우에는 1.5m 정도 및 DQS의 경우에는 2m 이상의 필요한 길이가 제공되어야 한다는 것이다.
제3실시예에서, CLK 대신에, 반전된(inverted) 클록 신호(INVCLK)가 레퍼런스에 연결되며, 레퍼런스에서의 DQS는 1/2 tclk만큼만 딜레이되어야 하고, 따라서 DQ는 1/4 tclk만큼만 딜레이되어야 한다. 이전의 실시예에 비하여, 비록 딜레이 라인들에 의한 딜레이 디바이스의 실현이 그 길이를 감소시킬지라도, 테스트 헤드상의 클록 신호 제어가 더 이상 균일하지 않기 때문에 아웃레이(outlay)가 생긴다.
현재에는, DDR 인터페이스는 특히 DRAM에서 일반적이다.
본 발명에 따른 형태의 디바이스는 모든 테스트 장치에 적절하며 데이터 스트로브 터미널 없이 반도체 메모리 디바이스들을 테스트하도록 디자인되는 것이 바람직하다.
도면과 연계된 예시적인 실시예들을 이용함으로써 본 발명을 보다 상세히 설명한다.
도 1은 특히 바람직한 실시예에서 본 발명에 따른 디바이스의 개략적인 예시를 도시하는 도면;
도 2는 데이터 전송 시 레퍼런스와 테스트 하의 디바이스에서 신호에 대한 개략적인 타이밍 다이어그램을 도시하는 도면이다.
참조부호 목록
P 테스트하의 디바이스
R 레퍼런스
PA 테스트 장치
SV 스위칭 디바이스
SPDQS 테스트하의 디바이스에서 DQS에 대한 스위칭 유닛
SRDQS 레퍼런스에서 DQS에 대한 스위칭 유닛
SPDQ 테스트하의 디바이스에서 DQ에 대한 스위칭 유닛
SRDQ 레퍼런스에서 DQ에 대한 스위칭 유닛
RK 정지 콘택
AK 작동 콘택
SK 스위칭 콘택
V 딜레이 라인
tclk 클록 신호 CLK의 주기 길이
tv 딜레이 라인의 딜레이 시간
ΔtDQ 레퍼런스에서의 DQ의 타임 오프셋
ΔtDQS 레퍼런스에서의 DQS의 타임 오프셋
CMD 제어 터미널들에서의 신호들
ADR 어드레스 터미널들에서의 신호들
Y 테스트 데이터의 컬럼 어드레스
DQ 신호 DQ
DQS 신호 DQS
READ Y (테스트하의 디바이스의) 판독용 제어신호
WRITE Y (레퍼런스의) 기록용 제어신호
도 1은 테스트 장치(PA) 및 테스트될 2쌍의 반도체 메모리 디바이스들을 도시하며, 각각은 테스트하의 디바이스(P) 및 레퍼런스(R)를 포함하여 이루어진다. 이 경우, 2쌍으로 제한한 것은 예시로서 명확성을 부여하기 위함이다. 테스트하의 디바이스 및 레퍼런스는 이 경우에 DDR-DRAM으로서 도시된다. DDR-DRAM의 제어 입력들은 PA의 드라이버들에 연결되며, 그것들 중 CS, RAS, CAS, WE, ADR 및 CLK가 상기 도면에 도시되고. 상기 도면에서 72 DQ 터미널 및 DQS 터미널이 스위칭 디바이스(SV)에 연결된다.
스위칭 디바이스(SV)는 스위칭 유닛들, 이 경우에는 정지(quiescent), 동작 및 스위칭 콘택들(RK, AK, SK)을 갖는 릴레이들을 포함하여 이루어지며, 각각의 DQ 터미널 및 DQS 터미널은 테스트하의 디바이스 및 레퍼런스의 각각의 경우에 스위칭 유닛들(SPDQ, SRDQ, SPDQS, SRDQS)의 스위칭 콘택들(SK)에 각각에 연결된다. 스위칭 유닛들(SPDQ, SRDQ)의 정지 콘택들(RK)은 테스트 장치(PA)의 I/O 포트 연결되고, 스위칭 유닛들(SPDQS, SRDQS)의 정지 콘택들은 테스트 장치(PA)의 각각의 드라이버에 연결된다. 릴레이들의 접촉부들은 작동 상태로 도시되어 있다. 릴레이 구동의 예시는 명확함을 위해 생략되었다.
스위칭 유닛들(SPDQ)의 작동 콘택들은 스위칭 유닛들(SRDQ)의 작동 콘택들에 연결되며, 스위칭 유닛(SPDQS)의 작동 콘택은 딜레이 시간 1/4 tclk을 갖는 딜레이 라인을 거쳐 스위칭 유닛(SRDQS)의 작동 콘택에 연결된다.
테스트 시, 테스트하의 디바이스(P) 및 레퍼런스(R)는 정지 위치에서 스위칭 유닛들(SPDQS, SRDQS, SPDQ, SRDQ)을 갖는 종래의 DRAM과 가능한 한 동일한 방식으로 그들의 기능성에 관하여 가장 먼저 테스트된다. 또한, 이는 DDR-DRAM으로의 기록 및 그로부터의 판독을 완전하게 포함하여 이루어질 수 있다. DDR-DRAM으로부터의 데이터 판독 시에 DQS의 평가만이 초기에 불가능하다.
이로 인해, 테스트 패턴은 테스트하의 디바이스들(P)에 기록되고 그로부터 구별될 수 있는 레퍼런스 패턴은 레퍼런스들(R)에 기록된다. 이후에, 스위칭 디바이스(SV)내의 모든 스위칭 유닛들이 변경된다. 그 결과로, DQS 및 DQ는 테스트 장 치로부터 격리되고, 그 대신에 각각 대응하는 DQ 터미널들 및 상기 DQS 터미널들이 테스트하의 디바이스(P)와 레퍼런스(R)의 각각의 경우에서 서로에 대하여 연결된다. DQS는 테스트하의 디바이스와 레퍼런스 사이에서 1/4tclk만큼 딜레이된다. 판독 사이클이 테스트하의 디바이스들에 관하여 시작되고, 거기에 대하여 적절한 시간 간격으로 기록 사이클이 레퍼런스들(R)에 관하여 시작된 후에는, 테스트 패턴이 순서대로 테스트하의 디바이스(P)들로부터 레퍼런스들(R)로 전송된다. 그 후에는, 테스트하의 디바이스들과 레퍼런스들 사이의 연결들이 다시 끊기고 그 대신에 DQS 및 DQ 단자들이 테스트 장치에 연결된다.
마지막으로, 테스트 장치는 레퍼런스들로부터 데이터를 판독한다. 후자는 판독 데이터에 대하여 유효한 DQS를 예상하기 때문에, 데이터 전송 시 연관된 테스트하의 디바이스(P)가 DQS에서의 유효한 신호를 출력했을 경우에만 레퍼런스 패턴이 아닌 테스트 패턴이 그것들로부터 판독되어야 한다.
도 2는, 최상부에서의 테스트하의 디바이스(P)에 대한 그리고 저부에서의 레퍼런스(R)에 대한 각각의 경우에서, 공통 클록 신호들(CLK, INVCLK), 콘트롤, 어드레스 및 DQ 신호들(CMS, ADR, DQ) 및 DQS 신호(DQS)의 시간 프로파일의 예시를 통하여, 테스트하의 디바이스로부터 레퍼런스로의 데이터 전송의 시퀀스를 도시한다. CMD에 관한 제어 지령 READ Y는 테스트하의 디바이스로부터의 ADR에 관한 어드레스 Y로부터의 데이터의 판독을 유발하며, CLK에서 다음 상승 에지에 후속하는 제어 지령 WRITE Y는 레퍼런스에서의 기록 작동을 유발한다. 테스트하의 디바이스에서의 DQS와 레퍼런스에서의 DQS 사이의 타임 오프셋 ΔtDQS는 여기에서는 1/4 tclk로 된다. 테스트하의 디바이스에서의 DQ와 레퍼런스에서의 DQ 사이의 작은 타임 오프셋 ΔtDQ는 테스트하의 디바이스의 DQ 터미널들과 레퍼런스의 DQ 터미널들 사이의 연결의 최소 길이 때문에 생긴다.

Claims (16)

  1. 테스트 장치(PA)에서, 데이터 스트로브 및 데이터 신호들을 생성하고 데이터 신호들을 전송하며 평가할 수 있는,
    - 데이터 스트로브 신호(DQS)용의 양방향 데이터 스트로브 터미널 및
    - 데이터 신호들(DQ)용의 1이상의 양방향 데이터 터미널을 갖는 제1반도체 메모리 디바이스(P)의 테스트 방법에 있어서,
    상기 데이터 스트로브 및 데이터 신호들을 이용하는 테스트 과정에서, 데이터는 상기 제1반도체 메모리 디바이스(P)로부터 동일한 형태의 제2반도체 메모리 디바이스(R)로 전송되며 상기 테스트 장치(PA)에 의하여 상기 제2반도체 메모리 디바이스(R)로부터의 판독 후에 평가되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    초기에 제1반도체 메모리 디바이스가 상기 제2디바이스로 교체되고 초기에 상기 제2반도체 메모리 디바이스가 상기 제1디바이스로 교체되어 상기 테스트가 계속 반복되는 것을 특징으로 하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 데이터 신호들은 DQ 신호들이고 상기 데이터 스트로브 신호는 JEDEC 표준에 따른 DDR 인터페이스의 DQS 신호인 것을 특징으로 하는 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제2반도체 메모리 디바이스는 상기 제1반도체 메모리 디바이스로부터 상기 제2반도체 메모리 디바이스로의 데이터 전송 시 테스트 모드에서 작동되며, 기록 액세스들을 위해 허용된 시간 윈도우는 상기 테스트 모드에서 감소되는 것을 특징으로 하는 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 2개의 반도체 메모리 디바이스들 중 하나는 상기 제1반도체 메모리 디바이스로부터 상기 제2반도체 메모리 디바이스로의 데이터 전송 시 테스트 모드에서 작동되며, 상기 테스트 모드에서 상기 데이터 스트로브 신호를 딜레이하는 것을 특징으로 하는 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 데이터 스트로브 신호의 주기의 길이의 1/4만큼 상기 데이터 스트로브 신호를 딜레이시키는 제1형태의 딜레이 디바이스(V)가 상기 제1 및 제2 반도체 메모리 디바이스들의 상기 데이터 스트로브 터미널들 사이의 연결부에 제공되는 것을 특징으로 하는 방법.
  7. 제1항 또는 제2항에 있어서,
    제2형태의 딜레이 디바이스가 상기 제1 및 제2 반도체 메모리 디바이스들의 상기 데이터 스트로브 터미널들 사이의 연결부에 제공되고, 상기 딜레이 디바이스는 상기 데이터 스트로브 신호의 전체 주기의 길이만큼 상기 데이터 스트로브 신호를 딜레이시키며,
    상기 데이터 스트로브 신호의 주기 길이의 3/4만큼 대응하는 데이터 신호를 딜레이시키는 제3형태의 딜레이 디바이스들이 상기 제1 및 제2반도체 메모리 디바이스들의 대응하는 데이터 터미널들 사이의 연결부들에 각각 제공되는 것을 특징으로 하는 방법.
  8. 제1항 또는 제2항에 있어서,
    제4형태의 딜레이 디바이스가 상기 제1 및 제2 반도체 메모리 디바이스의 상기 데이터 스트로브 터미널들 사이의 연결부내에 제공되고, 상기 딜레이 디바이스는 상기 데이터 스트로브 신호의 주기의 길이의 절반만큼 상기 데이터 스트로브 신호를 딜레이시키며,
    상기 제1 및 제2반도체 메모리 디바이스들의 대응하는 데이터 터미널들 사이의 연결부들은 각각 상기 데이터 스트로브 신호의 주기 길이의 1/4만큼 대응하는 데이터 신호를 딜레이시키는 상기 제1형태의 딜레이 디바이스들을 가지며,
    상기 2개의 반도체 메모리 디바이스들은 상호적으로 반전된 클록 신호들에 연결되는 것을 특징으로 하는 방법.
  9. 제1항 또는 제2항에 있어서,
    제공된 상기 반도체 메모리 디바이스들은 DDR-DRAM 또는 DDR-DRAM을 포함하는 것들인 것을 특징으로 하는 방법.
  10. 테스트 장치(PA)에서, 데이터 스트로브 및 데이터 신호들을 생성하고 데이터 신호들을 전송하며 평가할 수 있는,
    - 데이터 스트로브 신호(DQS)용 양방향 데이터 스트로브 터미널 및
    - 데이터 신호들(DQ)용 1이상의 양방향 데이터 터미널을 갖는 제1반도체 메모리 디바이스(P)용 디바이스에 있어서,
    상기 테스트 장치(PA)에 또는 각각의 연결부를 거쳐 각각의 여타의 반도체 메모리 디바이스의 대응하는 터미널들에 상기 제1반도체 메모리 디바이스 및 제2반도체 메모리 디바이스(R)의 데이터 터미널들과 데이터 스트로브를 각각 연결하는 스위칭 디바이스(SV)를 특징으로 하는 디바이스.
  11. 제10항에 있어서,
    상기 반도체 메모리 디바이스에 위치된 JEDEC 표준에 따른 DDR 인터페이스를 특징으로 하는 디바이스.
  12. 제10항 또는 제11항에 있어서,
    상기 데이터 스트로브 신호의 주기의 길이의 1/4만큼 상기 데이터 스트로브 신호를 딜레이시키는, 상기 제1 및 제2반도체 메모리 디바이스들의 데이터 스트로브 터미널들 사이의 연결부에 있는 제1형태의 딜레이 디바이스(V)를 특징으로 하는 디바이스.
  13. 제10항 또는 제11항에 있어서,
    상기 데이터 스트로브 신호의 전체 주기의 길이만큼 상기 데이터 스트로브 신호를 딜레이시키는, 상기 제1 및 제2반도체 메모리 디바이스들의 상기 데이터 스트로브 터미널들 사이의 연결부에 있는 제2형태의 딜레이 디바이스, 및
    상기 데이터 스트로브 신호의 주기 길이의 3/4만큼 대응하는 데이터 신호를 딜레이시키는, 상기 제1 및 제2반도체 메모리 디바이스들의 대응하는 데이터 터미널들 사이의 연결부들에 있는 제3형태의 딜레이 디바이스들을 특징으로 하는 디바이스.
  14. 제10항 또는 제11항에 있어서,
    상기 데이터 스트로브 신호의 주기의 길이의 절반만큼 상기 데이터 스트로브 신호를 딜레이시키는, 상기 제1 및 제2반도체 메모리 디바이스들의 상기 데이터 스트로브 터미널들 사이의 연결부에 있는 제4형태의 딜레이 디바이스, 및
    상기 데이터 스트로브 신호의 주기 길이의 1/4만큼 대응하는 데이터 신호를 딜레이시키는, 상기 제1 및 제2반도체 메모리 디바이스들의 대응하는 데이터 터미널들 사이의 연결부들에 있는 상기 제1형태의 딜레이 디바이스들을 특징으로 하는 디바이스.
  15. 제10항 또는 제11항에 있어서,
    반도체 메모리 디바이스들로서의 또는 반도체 메모리 디바이스의 일부로서의 DDR-DRAM을 특징으로 하는 디바이스.
  16. 제10항 또는 제11항에 있어서,
    데이터 스트로브 터미널 없는 종래의 반도체 메모리 디바이스들을 위해 디자인된 테스트 장치(PA)를 특징으로 하는 디바이스.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7587645B2 (en) * 2005-01-24 2009-09-08 Samsung Electronics Co., Ltd. Input circuit of semiconductor memory device and test system having the same
US7558132B2 (en) * 2007-03-30 2009-07-07 International Business Machines Corporation Implementing calibration of DQS sampling during synchronous DRAM reads
EP2140454A2 (en) * 2007-04-19 2010-01-06 Rambus, Inc. Clock synchronization in a memory system

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5995915A (en) * 1997-01-29 1999-11-30 Advanced Micro Devices, Inc. Method and apparatus for the functional verification of digital electronic systems
JP2001126499A (ja) * 1999-10-29 2001-05-11 Mitsubishi Electric Corp 半導体記憶装置
JP2002042498A (ja) * 2000-07-24 2002-02-08 Mitsubishi Electric Corp 半導体記憶装置、補助装置および試験装置
GB0026849D0 (en) 2000-11-03 2000-12-20 Acuid Corp Ltd DDR SDRAM memory test system with fault strobe synchronization

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