JP2004524641A - リードデータ用のシステムレイテンシーレベライゼーション - Google Patents
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Abstract
Description
【0001】
本発明は、一般に、高速同期メモリシステムに関し、具体的には、任意のメモリデバイスからのリード(read)データがメモリコントローラに同時に到着するように、メモリデバイスのリードレイテンシーを設定することに関する。
【背景技術】
【0002】
図1にコンピュータシステムの例を示す。コンピュータシステムには、プロセッサ500と、メモリサブシステム100と、拡張バスコントローラ510とが含まれる。メモリサブシステム100および拡張バスコントローラ510は、ローカルバス520を介してプロセッサ510に結合してある。拡張バスコントローラ510は、少なくとも1つの拡張バス530に結合してあり、拡張バス530には、大容量記憶装置と、キーボードと、マウスと、グラフィックアダプタと、マルチメディアアダプタとのような種々の周辺装置540〜542を取り付けることができる。
【0003】
メモリサブシステム100には、メモリコントローラ400が含まれており、このメモリコントローラ400は、複数の信号ライン401a〜401dと、402、403、404と、405a〜405dとを介して、複数のメモリモジュール301〜302に結合されている。データDATAを交換するため、複数の信号ライン401a〜401dがメモリコントローラ400およびメモリモジュール301〜302によって使用される。アドレスADDRは、複数のアドレス信号ライン403を介してシグナルされ、コマンドCMDは、複数のコマンド信号ライン402を介してシグナルされる。メモリモジュール301〜302には、複数のメモリデバイス101〜108およびレジスタ201〜202が含まれる。各メモリデバイス101〜108は高速同期メモリデバイスである。図1には、2つのメモリモジュール301、302と、関連する信号ライン401a〜401d、402、403、404、405a〜405dとが、図示してあるが、任意の数のメモリモジュールを使用できる、ことに留意されたい。
【0004】
複数の信号ライン401a〜401d、402、403、404、405a〜405dは、メモリモジュール301、302をメモリコントローラ400に結合させるものであるが、メモリバス150として知られているものである。このメモリバス150は、当技術分野で知られている追加の信号ライン、例えば、チップセレクトライン(chip select line)を有することができる。このラインは図を複雑にしないため図示していない。メモリデバイス101〜104、105〜108の各行は、メモリバス150にスパンされており、メモリのランク(rank)として知られている。一般に、シングルサイド(single side)メモリモジュール、例えば図1に示すようなモジュールは、シングルランクメモリである。しかし、2ランクメモリのダブルサイド(double sided)メモリモジュールを採用することもできる。
【0005】
複数のデータ信号ライン401a〜401dにより、メモリデバイス101〜108がメモリコントローラ400に結合されている。リードデータは、複数のリードクロック信号ライン405a〜405dを駆動するリードクロック信号RCLKに同期してシリアルに出力される。リードクロック信号RCLKは、リードクロックジェネレータ401によって生成され、メモリモジュール301、302のメモリデバイス101〜108を介して、メモリコントローラ400に供給される。コマンドおよびアドレスは、コマンドクロック信号CCLKを用いて、クロック同期出力され、コマンドクロック信号CCLKは、メモリコントローラによって、メモリモジュール301、302のレジスタ201、202を介して、ターミネータ402に供給される。コマンド、アドレス、およびコマンドクロック信号ライン402〜404は、メモリモジュール301、302のレジスタ201、202に、直接、結合されている。レジスタ201、202は、これらコマンド、アドレス、およびコマンドクロック信号が、メモリモジュール301、302のメモリデバイス101〜108に分配される前に、これらの信号をバッファリングする。したがって、メモリサブシステム100は、リードクロックRCLKによって支配される少なくともリードクロックドメインと、コマンドクロックCCLKによって支配されるコマンドクロックドメインとにおいて、オペレートする。メモリサブシステム100は、追加のクロックドメイン、例えば、図示しないライト(write)クロックによって支配されるクロックドメインを有することができる。
【0006】
メモリデバイス101〜108がリードコマンドを受け取ると、そのリードコマンドと関連付けされたデータは、ある長さの時間が経過するまで、メモリバス150に出力されない。この時間はデバイスリードレイテンシーとして知られている。メモリデバイス101〜108は、(デバイスによって変わる)最小デバイスリードレイテンシーから、最大レイテンシー期間まで、の範囲にある複数のデバイスリードレイテンシーのうちの任意の1つで、オペレートするようにプログラムすることができる。
【0007】
しかし、デバイスリードレイテンシーは、メモリコントローラ400が見るリードレイテンシーの一部に過ぎない。メモリコントローラが見るこのリードレイテンシーは、システムリードレイテンシーとして知られているものであるが、デバイスリードレイテンシーと、メモリデバイス101〜108とメモリコントローラ400と間の信号伝搬時間に起因して生じるレイテンシーと、を合計したものである。仮に各メモリデバイス101〜108とメモリコントローラ400と間の信号伝搬が明らかである場合には、この信号伝搬時間によるレイテンシーは、一定になり、しかも各メモリデバイス101〜108に均等に影響を与えることになる。しかし、図1に示すように、コマンドCMDと、アドレスADDRと、コマンドクロックCCLKとは、まず、メモリデバイス101〜108に分配される前にレジスタ201、202に送られる。メモリモジュール301、302上の各メモリデバイス101〜104、105〜108は、レジスタ201、202からは、異なる距離に位置している。そうすると、各メモリデバイス101〜104は、メモリコントローラ400により発行されたリードコマンドを、異なる時点で受け取ることになる。加えて、メモリコントローラ400と、2つのメモリモジュール301、302のレジスタ201、202との距離は異なる。(メモリモジュール301上にある)レジスタ201の方がメモリコントローラ400に近いので、(メモリモジュール302上にある)レジスタ202より前に、コマンド、アドレス、およびコマンドクロックを受け取ることになる。したがって、当該コマンドCMD、アドレスADDR、及びコマンドクロックCCLK信号については、メモリサブシステム100の全てのメモリデバイス101〜108からメモリコントローラ400への信号パスの長さが異なるので、全てのメモリデバイス101〜108は、メモリコントローラ400により発行されたリードコマンドを、種々の時点で受け取ることになる。高いクロック周波数(例えば、300MHzから少なくとも533MHz)においては、コマンドCMD、アドレスADDR、及びコマンドクロックCCLK信号がクロックサイクル境界に重なる可能性があるから、これら信号のタイミングの差が重要になる。
【0008】
各メモリデバイス101〜108の最小デバイスリードレイテンシーの差と、それらのコマンドCMD、アドレスADDR、およびコマンドクロックCCLKの信号伝搬時間の差とにより、各メモリデバイス101〜108は異なるシステムリードレイテンシーを有することができる。各メモリデバイスはメモリワードの一部のみをストアするから、メモリコントローラ400は、通常、複数のメモリデバイスをパラレルにリードする。メモリサブシステム100のメモリデバイス101〜108においてシステムリードレイテンシーが異なるため、複数のメモリデバイスのパラレルにリードすることが困難になる。
【発明の開示】
【発明が解決しようとする課題】
【0009】
したがって、メモリコントローラ400が、多数のメモリデバイスに対するリードトランザクションを効率的に処理できるように、各メモリデバイスのシステムリードレイテンシーを均一化する装置および方法が必要である。
【課題を解決するための手段】
【0010】
本発明は、高速メモリシステムにおいて各メモリデバイスのシステムリードレイテンシーを均一化する方法および装置に関する。この均一化処理によって、各メモリデバイスが、各デバイスの最小デバイスリードレイテンシーと、メモリバス上でのメモリデバイスの物理的な場所の違いに起因する信号伝搬時間の差とにかかわらず、同一のシステムリードレイテンシーでメモリコントローラに応答することを確実にする。各メモリデバイスは複数のコンフィギュレーションラインを有し、コンフィギュレーションラインをメモリコントローラが使用して、デバイスの最小デバイスリードレイテンシーより長い、複数のデバイスリードレイテンシーのうちの任意の1つでオペレートするようにメモリデバイスを設定することができる。均一化処理中に、各メモリデバイスは、まず、その最小デバイスリードレイテンシーでオペレートする。メモリコントローラは、キャリブレーションパターンをリードして、各メモリデバイスのシステムリードレイテンシーを決定するようにする。メモリコントローラはオフセットを計算し、オフセットは、各メモリデバイスのデバイスリードレイテンシーに付加されて、各メモリデバイスが、その最小デバイスリードレイテンシーでオペレートする時に、最も遅い観察されたシステムリードレイテンシーに等しいシステムリードレイテンシーでオペレートするようにさせることができる。したがって、各メモリデバイスは、増加したデバイスレイテンシーでオペレートし、その時の増加した長さはメモリデバイスに関連するオフセットに等しい。こうして、メモリシステムの全てのメモリデバイスは、同一のシステムリードレイテンシーでオペレートするように均一化される。
【0011】
本発明の前述および他の利点と特徴は、添付図面を参照して以下で示される本発明の好ましい実施形態の詳細な説明からより明らかになるであろう。
【発明を実施するための最良の形態】
【0012】
各図において、同一の参照番号は同一の要素を示す。図2は、メモリコントローラ400が各メモリデバイス101〜108に対して発行するリードオペレーションのタイミング図を示しており、各メモリデバイスは、その最小デバイスリードレイテンシーでオペレートするように設定されている。メモリデバイスの最小デバイスリードレイテンシーはれ、そのメモリデバイスの構成に基づいており、デバイスによって変化する可能性がある。図2の例において、メモリコントローラ400に最も近いメモリモジュール301のメモリデバイスDRAM−1 101と、DRAM−2 102と、DRAM−3 103と、DRAM−4 104とは、各最小デバイスリードレイテンシーが、それぞれ、7クロックサイクルと、8クロックサイクルと、5クロックサイクルと、6クロックサイクルである。メモリコントローラ400から最も遠いメモリモジュール302のメモリデバイスDRAM−5 105と、DRAM−6 106と、DRAM−7 107と、DRAM−8 108とは、各最小デバイスリードレイテンシーが、それぞれ、8クロックサイクルと、6クロックサイクルと、8クロックサイクルと、7クロックサイクルである。最小デバイスレイテンシーとは、リードコマンドRDのイニシエーションから、リードデータがメモリバス150上で利用可能になるまでのクロックサイクルの数を測定したものである。
【0013】
コマンドCMDおよびコマンドクロックCCLK信号について信号伝搬パスの長さに差があるため、メモリコントローラ400により発行されたリードコマンドRDを、メモリサブシステム100のメモリデバイス101〜108はそれぞれ異なる時点で受け取っている。図2は、メモリコントローラが、クロックサイクルT0の中心でリードコマンドを発行するのを示す。メモリコントローラ400の最も近くに位置するメモリモジュール301上のメモリデバイス101〜104は、クロックサイクルT1とT2の間で、リードコマンドを受け取るが、メモリコントローラから最も遠くに位置するメモリモジュール302上のメモリデバイス105〜108は、クロックサイクルT1とT3の間で、リードコマンドを受け取る。メモリデバイス101〜108のそれぞれに対するシステムリードレイテンシーは、デバイスリードレイテンシーと、メモリコントローラ400とメモリデバイスの間の信号伝搬時間との両方の関数である。例えば、メモリコントローラ400の最も近くに位置するメモリモジュール301上のメモリデバイス101〜104は、9クロックサイクル、10クロックサイクル、6クロックサイクル、および7クロックサイクルのシステムリードレイテンシーをそれぞれ有する。メモリコントローラ400から最も遠くに位置するメモリモジュール302上のメモリデバイス105〜108は、10クロックサイクル、8クロックサイクル、9クロックサイクル、および8クロックサイクルのシステムリードレイテンシーをそれぞれ有する。これらシステムリードレイテンシーの差は、メモリモジュール102がデータ出力を開始するまでに、メモリモジュール103がそのデータ出力を正常終了できる大きさである、ことに留意されたい。
【0014】
図3Aを説明する。図3Aは、本発明に係るメモリモジュール301のうちの1つをより詳細に示す図である。各メモリデバイス101〜104には、リードクロック信号ライン405a〜405dと、データ信号ライン401a〜401dと、コマンドクロック信号ライン404と、複数のコマンド信号ライン402と、複数のアドレス信号ライン403とが接続されており、各メモリデバイス101〜104は、複数のコンフィギュレーションライン410を介して、レジスタ201に接続されている。図が複雑にならないように、図1には、これら複数のコンフィギュレーションライン410は、図示していない。例示的な実施形態において、それぞれの複数のコンフィギュレーションライン410には、コンフィギュレーション信号CFG0、CFG1、およびCFG2をそれぞれ搬送する少なくとも3本のコンフィギュレーション信号ライン411〜413が含まれている。各メモリデバイスに対して、メモリコントローラ400は、コマンドCMDおよびアドレスADDRを、レジスタ201に送り、これにより、コンフィギュレーションライン411〜413の状態を設定することができる。
【0015】
図3Bは、図3Aに示すメモリデバイス101のうちの1つをより詳細に示す図である。適正なメモリデバイスには、それぞれ任意のタイプの高速DRAMが含まれる。したがって、本発明の原理を、任意のタイプのシングルまたはダブルデータレート同期メモリデバイスか、またはADT(Advance DRAM Technology)メモリデバイスに導入することができる。メモリデバイス101には、コントロール回路(アドレスデコーダを含む)2000が含まれ、このコントロール回路2000は、コマンドクロック信号ライン404と、複数のコメンド信号ライン402と、複数のアドレス信号ライン403と、複数のコンフィギュレーションライン410とが含まれる複数の信号ラインに結合されている。メモリデバイス101には、ライトデータパス2002およびリードデータパス2003が含まれ、ライトデータパス2002およびリードデータパス2003の両方は、データ信号ライン401aに結合されており、(I/Oゲート回路2006を介して)複数のメモリアレイ2001に結合されている。このリードデータパスは、リードクロックDLL(delay lock loop)を介して、リードクロック信号ライン405aに結合され、リードクロックDLLを使用して、リードデータ出力をリードクロックと同期させる。このリードデータパスには、シリアライザ(serializer)2004が含まれている。このシリアライザ2004は、複数のメモリアレイ2001からリードされたパラレルデータを、リードクロック信号RCLKに同期して、シリアルデータに変換して、データ信号ライン401aに出力する。
【0016】
メモリデバイスDRAM−1 101〜DRAM−4 104は、コンフィギュレーションライン411〜413の異なる状態に応答することにより、異なる選択可能なデバイスリードレイテンシーでオペレートするように配線されている。図4は、デバイスリードレイテンシーが8クロック変化しても、すなわち、最小デバイスリードレイテンシーから、最小デバイスリードレイテンシーと7クロックサイクルとの和までの範囲において、メモリデバイス101〜104をオペレートさせることができる方法を示す。代替の実施形態においては、数多くの許容されるデバイスレイテンシーの変化に応じて、コンフィギュレーションラインの数を増減させることができる。あるいはまた、デバイスリードレイテンシーに関係しないメモリ機能を対象とするコンフィギュレーションラインを追加することができる。例えば、追加のコンフィギュレーションラインを使用して、リードクロックDLL2005をイネーブルまたはディセーブルにすることができる。
【0017】
複数のコンフィギュレーションライン410のそれぞれの状態は、メモリコントローラ400によって設定することができる。例えば、メモリコントローラは、メモリモジュール301、302のレジスタ201、202に、複数のコンフィギュレーションライン410上の状態であって、複数のアドレス信号ライン403上でアサートされたアドレスに対応する状態をアサートさせるコマンドを含むことができる。そうすると、メモリコントローラ400は、メモリデバイスの101〜108のデバイスリードレイテンシーを変化させることができ、したがって、メモリデバイスのシステムリードレイテンシーを、コンフィギュレーションライン411〜413の状態を変えることによって変えることができる。
【0018】
メモリコントローラ400は、複数のコンフィギュレーションライン410を使用して、メモリサブシステム100の全てのメモリデバイス101〜108のシステムリードレイテンシーを均一化する。図5を説明する。ステップ1001から処理が開始され、メモリコントローラ400は、全てのメモリデバイス101〜108がそれらの最小デバイスリードレイテンシーでオペレートするように指示する。メモリコントローラ400は、当該メモリデバイスに指示して、当該メモリデバイスを最小デバイスリードレイテンシーでオペレートさせ、これには、複数のコマンド信号ライン402上の適正なコマンドCMDと、複数のアドレス信号ライン403上の適正なアドレスADDRとをそれぞれアサートしてオペレートさせ、これにより、コンフィギュレーションラインCFG0、CFG1、CFG2の特定の状態を設定させる。図4に示すように、コンフィギュレーションラインCFG0、CFG1、CFG2の状態により、メモリデバイス101〜108は特定のレイテンシーでオペレートする。そこで、本発明の一態様においては、各メモリデバイスのデバイスリードレイテンシーは、相対的なクロックサイクル数を用いて指定される。この点は、従来のメモリシステムにおいて、レイテンシーを実際のクロックサイクル数として指定し、これにより、メモリコントローラが各メモリデバイスについて最小デバイスリードレイテンシーを知る必要があることと、相違する点である。例えば、仮に、メモリデバイスが、2クロックサイクルの最小デバイスリードレイテンシーを有する場合には、従来のメモリコントローラであれば、2クロックサイクルが最小デバイスリードレイテンシーに対応することを知る必要があった。というのは、当該メモリデバイスをその最小デバイスリードレイテンシーでオペレートするようにプログラムするためには、当該メモリコントローラが、実際のクロックサイクル数(この場合、2クロックサイクル)を用いることによって、そのレイテンシーの値をプログラムする必要があるためである。しかしながら、本発明にあっては、メモリコントローラ400は、各メモリデバイス101〜108について最小デバイスリードレイテンシーを知る必要がない。それは、リードレイテンシーは最小リードレイテンシーからのオフセットとして指定されるからである。
【0019】
ステップ1002において、当該メモリコントローラは、各メモリデバイス101〜108からキャリブレーションパターンをリードし、各メモリデバイス101〜108に対して最小オペレートシステムリードレイテンシーを通知する。当該キャリブレーションパターンは、何時データが初めて当該メモリコントローラに到着したかを、当該メモリコントローラが容易に特定できるように、フォーマットされている。例示的な実施形態において、各メモリデバイス101〜108は、リードコマンドごとに、8ビットのデータを、データ信号ライン401a〜401dを介して、メモリコントローラ400にシリアルに返す。良好なキャリブレーションパターンであれば、当該メモリコントローラは、最初のデータビットが当該メモリコントローラにいつ到着するかを容易に認識することができる。例示的な実施形態において、好ましいキャリブレーションパターンは、バイトであって、当該メモリコントローラに到着する第1ビットが、ある状態に設定され、残りのビットが、異なる状態に設定される。したがって、01111111(2進数)または10000000(2進数)は、好ましいキャリブレーションパターンということになる。
【0020】
ステップ1003において、メモリコントローラ400は、最小オペレートシステムリードレイテンシーのセットのうちの最大のレイテンシーを決定する。ステップ1004において、メモリコントローラ400は、各メモリデバイス101〜108について、そのメモリデバイスのシステムリードレイテンシーと、前記最小オペレートシステムリードレイテンシーのセットのうちの最大レイテンシーとの差に等しいオフセットを計算する。ステップ1005において、メモリコントローラ400は、増加したデバイスリードレイテンシーでオペレートするように、当該メモリデバイスに指示する。増加したレイテンシーの長さは、オフセットに等しく、メモリデバイスの複数のコンフィギュレーションライン410上でアサートされた信号の状態によって制御される。
【0021】
例えば、図2は、8つのメモリデバイスDRAM−1 101〜DRAM−8 108を有するメモリシステムであって、9クロックサイクル、10クロックサイクル、6クロックサイクル、7クロックサイクル、10クロックサイクル、8クロックサイクル、9クロックサイクル、および8クロックサイクルをそれぞれ有するメモリシステムを示す。観察されたシステムリードレイテンシーのうちの最大システムリードレイテンシーは、10クロックサイクルである。メモリデバイス101〜108についてのオフセットは、観察されたシステムリードレイテンシーのうちの最大システムリードレイテンシー(この例では、10クロックサイクル)と、各メモリデバイスのシステムリードレイテンシーとの差に等しい。この例において、メモリデバイス101〜108に対するオフセットは、それぞれ、1、0、4、3、0、2、1、および2に等しい。そこで、メモリコントローラ400は、メモリデバイス101を、1クロックサイクルの増加デバイスリードレイテンシーでオペレートさせるが、メモリデバイス102は、0クロックサイクル(すなわち、最小デバイスリードレイテンシー)の増加デバイスリードレイテンシーでオペレートさせることになる。図3は、この処理の最終の結果が、各メモリデバイス101〜108が同一のシステムリードレイテンシーを有するメモリシステムであることを示す。その結果として、リードコマンドがメモリデバイスDRAM−1 101〜DRAM−8 108に対して発行されると、当該メモリコントローラは、ほぼ同時に、全てのメモリモジュールの全てのメモリデバイスからのリードデータを見ることになる。
【0022】
以上、本発明の実施形態を説明したが、本発明は、本発明の精神および範囲から逸脱することなく、等価の幾つかの要素を修正し、変更し、代替することができ、これら実施形態に限定されるものではない。したがって、本発明の範囲は、上述しかつ図示した特別の構造の細目に限定されるものではなく、特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【0023】
【図1】高速メモリシステムを有するコンピュータシステムを示すブロック図である。
【図2】図1の高速メモリシステムを備える複数のメモリデバイスのリードレイテンシーを示す均一化前のタイミングチャートである。
【図3A】本発明によるメモリモジュール301を示すより詳細なブロック図である。
【図3B】図3Aに示すメモリモジュールのメモリデバイスのうちの1つを示すより詳細な図である。
【図4】メモリデバイスのデバイスリードレイテンシーとコンフィギュレーションラインの状態との間を示す図である。
【図5】メモリコントローラがメモリシステムのメモリデバイスのシステムリードレイテンシーを均一化する手順を示すフローチャートである。
【図6】図1の高速メモリシステムを備える複数のメモリデバイスのリードレイテンシーを示す均一化後のタイミングチャートである。
Claims (45)
- メモリアレイと、
前記メモリアレイに結合したコントロール回路と、
前記コントロール回路に結合した複数のコンフィギュレーションラインのうちの少なくとも1本のコンフィギュレーションラインと
を備え、
前記コントロール回路は、前記少なくとも1本のコンフィギュレーションラインでアサートされた信号の状態に基づいて、前記メモリデバイスを、選択された1本のデバイスリードレイテンシーでオペレートさせる
ことを特徴とするメモリデバイス。 - 請求項1において、複数のデバイスリードレイテンシーのセットは、前記メモリデバイスの最小デバイスリードレイテンシーを含むことを特徴とするメモリデバイス。
- 請求項1において、前記コントロール回路は、前記複数のコンフィギュレーションラインでアサートされた信号の状態を、クロックサイクル数として解釈し、前記最小デバイスリードレイテンシーに前記クロックサイクルの数を加算したものに等しいデバイスリードレイテンシーで、前記メモリデバイスをオペレートさせることを特徴とするメモリデバイス。
- 請求項1において、前記コントロール回路は、外部メモリコントローラにより発行された命令に応答して、前記メモリコントローラに対して、キャリブレーションパターンをリードデータとして出力することを特徴とするメモリデバイス。
- 請求項4において、前記キャリブレーションパターンは、異なる論理状態を有する少なくとも2つの連続するビットを含むことを特徴とするメモリデバイス。
- 請求項5において、前記キャリブレーションパターンは、第1ビットが2進数の0に設定され、残りの全てのビットが2進数の1に設定されていることを特徴とするメモリデバイス。
- 請求項5において、前記キャリブレーションパターンは、第1ビットが2進数の1に設定され、残りの全てのビットが2進数の0に設定されていることを特徴とするメモリデバイス。
- 請求項1において、前記少なくとも1本のコンフィギュレーションラインは、複数のコンフィギュレーションラインを含むことを特徴とするメモリデバイス。
- 請求項1において、複数のデバイスリードレイテンシーのセットは、最小デバイスリードレイテンシーから、前記最小デバイスリードレイテンシーに(N−1)クロックサイクルを加算して得られた加算結果に等しいクロックサイクル数まで、の範囲にあるN個のデバイスレイテンシーを含むことを特徴とするメモリデバイス。
- 請求項9において、前記Nは、8に等しいことを特徴とするメモリデバイス。
- 請求項1において、前記メモリデバイスのリードクロックDLLをイネーブルにするか、またはディスエーブルにする信号状態を有する追加のコンフィギュレーションラインをさらに含むことを特徴とするメモリデバイス。
- 複数のメモリデバイスと、
前記複数のメモリデバイスにコンフィギュレーション情報を供給するレジスタと
を備え、
前記メモリデバイスは、それぞれ、さらに、
メモリアレイと、
前記メモリアレイに結合したコントロール回路と、
前記レジスタと前記コントロール回路とに結合した少なくとも1本のコンフィギュレーションラインと
を備え、
前記コントロール回路は、前記少なくとも1本のコンフィギュレーションラインでアサートされた信号の状態に基づいて、前記メモリデバイスを、選択されたデバイスリードレイテンシーでオペレートさせる
ことを特徴とするメモリモジュール。 - 請求項12において、複数のデバイスリードレイテンシーのセットは、前記メモリデバイスの最小デバイスリードレイテンシーを含むことを特徴とするメモリモジュール。
- 請求項12において、前記コントロール回路は、前記少なくとも1本のコンフィギュレーションラインでアサートされた信号の状態を、クロックサイクル数として解釈し、前記最小デバイスリードレイテンシーに前記クロックサイクルの数を加算して得られた加算結果に等しいデバイスリードレイテンシーで、前記メモリデバイスをオペレートさせることを特徴とするメモリモジュール。
- 請求項12において、前記コントロール回路は、外部メモリコントローラにより発行された命令に応答して、前記メモリコントローラに、キャリブレーションパターンをリードデータとして出力することを特徴とするメモリモジュール。
- 請求項15において、前記キャリブレーションパターンは、異なる論理状態を有する少なくとも2つの連続するビットを含むことを特徴とするメモリモジュール。
- 請求項16において、前記キャリブレーションパターンは、第1ビットが2進数の0に設定され、残りの全てのビットが2進数の1に設定されていることを特徴とするメモリモジュール。
- 請求項16において、前記キャリブレーションパターンは、第1ビットが2進数の1に設定され、残りの全てのビットが2進数の0に設定されていることを特徴とするメモリモジュール。
- 請求項12において、前記少なくとも1本のコンフィギュレーションラインは、複数のコンフィギュレーションラインを含むことを特徴とするメモリモジュール。
- 請求項12において、前記デバイスリードレイテンシーのセットは、最小デバイスリードレイテンシーから、前記最小デバイスリードレイテンシーに(N−1)クロックサイクルを加算して得られた加算結果に等しいクロックサイクル数まで、の範囲にあるN個のデバイスレイテンシーを含むことを特徴とするメモリモジュール。
- 請求項20において、前記Nは、8に等しいことを特徴とするメモリモジュール。
- 請求項12において、前記メモリデバイスのリードクロックDLLをイネーブルにするか、またはディスエーブルにする信号状態を有する追加のコンフィギュレーションラインをさらに含むことを特徴とするメモリモジュール。
- 少なくとも1本のコンフィギュレーションラインを有するメモリデバイスをオペレートする方法において、
前記少なくとも1本のコンフィギュレーションラインでアサートされた信号の状態に基づいて、選択されたデバイスリードレイテンシーで前記メモリデバイスをオペレートさせる
ことを特徴とする方法。 - 請求項23において、複数のデバイスリードレイテンシーのセットは、前記メモリデバイスの最小デバイスリードレイテンシーを含むことを特徴とするメモリデバイス。
- 請求項23において、前記コントロール回路は、前記少なくとも1本のコンフィギュレーションラインでアサートされた信号の状態を、クロックサイクル数として解釈し、前記最小デバイスリードレイテンシーに前記クロックサイクルの数を加算して得られた加算結果に等しいデバイスリードレイテンシーで、前記メモリデバイスをオペレートさせることを特徴とする方法。
- 請求項23において、外部メモリコントローラにより発行された命令に応答して、キャリブレーションパターンを出力するステップをさらに含むことを特徴とする方法。
- 請求項26において、前記キャリブレーションパターンは、異なる論理状態を有する少なくとも2つの連続するビットを含むことを特徴とする方法。
- 請求項27において、前記キャリブレーションパターンは、第1ビットが2進数の0に設定され、残りの全てのビットが2進数の1に設定されていることを特徴とする方法。
- 請求項27において、前記キャリブレーションパターンは、第1ビットが2進数の1に設定され、残りの全てのビットが2進数の0に設定されていることを特徴とする方法。
- 請求項23において、前記少なくとも1本のコンフィギュレーションラインは、複数のコンフィギュレーションラインを含むことを特徴とする方法。
- プロセッサと、
前記プロセッサに結合したメモリコントローラと、
複数のメモリデバイスをそれぞれ備えた複数のメモリモジュールのうちの、前記メモリコントローラに結合した少なくとも1つのメモリモジュールと
を備え、
前記複数のメモリデバイスは、それぞれ、
メモリアレイと、
前記メモリアレイに結合したコントロール回路と、
前記コントロール回路に結合した少なくとも1本のコンフィギュレーションラインと
を備え、
前記コントロール回路は、前記少なくとも1本のコンフィギュレーションラインでアサートされた信号の状態に基づいて、選択されたデバイスリードレイテンシーで、前記メモリデバイスをオペレートさせる
ことを特徴とするコンピュータシステム。 - 請求項31において、複数のデバイスリードレイテンシーのセットは、前記メモリデバイスの最小デバイスリードレイテンシーを含むことを特徴とするコンピュータシステム。
- 請求項31において、前記コントロール回路は、前記少なくとも1本のコンフィギュレーションラインでアサートされた信号の状態を、クロックサイクル数として解釈し、最小デバイスリードレイテンシーに前記クロックサイクルの数を加算して得られた加算結果に等しいデバイスリードレイテンシーで、前記メモリデバイスをオペレートさせることを特徴とするコンピュータシステム。
- 請求項31において、前記コントロール回路は、外部メモリコントローラにより発行された命令に応答して、キャリブレーションパターンを出力することを特徴とするコンピュータシステム。
- 請求項34において、前記キャリブレーションパターンは、異なる論理状態を有する少なくとも2つの連続するビットを含むことを特徴とするコンピュータシステム。
- 請求項35において、前記キャリブレーションパターンは、第1ビットが2進数の0に設定され、残りの全てのビットが2進数の1に設定されていることを特徴とするコンピュータシステム。
- 請求項35において、前記キャリブレーションパターンは、第1ビットが2進数の1に設定され、残りの全てのビットが2進数の0に設定されていることを特徴とするコンピュータシステム。
- 請求項31において、前記少なくとも1本のコンフィギュレーションラインは、複数のコンフィギュレーションラインを含むことを特徴とするコンピュータシステム。
- 請求項31において、複数のデバイスリードレイテンシーのセットは、最小デバイスリードレイテンシーから、前記最小デバイスリードレイテンシーに(N−1)クロックサイクルを加算して得られた加算結果に等しいクロックサイクル数まで、の範囲にあるN個のデバイスレイテンシーを含むことを特徴とするコンピュータシステム。
- 請求項39において、前記Nは、8に等しいことを特徴とするコンピュータシステム。
- 複数のメモリデバイスおよびメモリコントローラを有するメモリシステムをオペレートする方法であって、
前記メモリコントローラにより発行された命令に応答して、前記複数のメモリデバイスのそれぞれをその最小デバイスリードレイテンシーでオペレートさせるように設定するステップと、
前記メモリコントローラにおいて、前記複数のメモリデバイスのシステムリードレイテンシーを測定するステップと、
前記メモリコントローラにおいて、前記複数のシステムリードレイテンシーの最大値に等しい最大システムリードレイテンシーを決定するステップと、
前記メモリコントローラにおいて、前記最大システムリードレイテンシーと、前記複数のメモリデバイスにそれぞれ対応するシステムリードレイテンシーとの差に等しいオフセットを、前記複数のメモリデバイスごとに計算するステップと、
前記複数のメモリデバイスに関連付けをしたオフセットに等しい増加したデバイスリードレイテンシーでオペレートさせるため、前記メモリコントローラによって、前記複数のメモリデバイスをそれぞれ設定するステップと
を備えたことを特徴とする方法。 - 請求項41において、前記測定するステップは、さらに、前記メモリコントローラからの命令に応答して、各メモリデバイスからキャリブレーションパターンを送ることを含むことを特徴とする方法。
- 請求項42において、前記キャリブレーションパターンは、異なる論理状態を有する少なくとも2つの連続するビットを含むことを特徴とする方法。
- 請求項43において、前記キャリブレーションパターンは、第1ビットが2進数の0に設定され、残りの全てのビットが2進数の1に設定されていることを特徴とする方法。
- 請求項44において、前記キャリブレーションパターンは、第1ビットが2進数の1に設定され、残りの全てのビットが2進数の0に設定されていることを特徴とする方法。
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