CN101159163A - 用于均衡多个存储器件上的读延迟和操作存储器件的方法 - Google Patents

用于均衡多个存储器件上的读延迟和操作存储器件的方法 Download PDF

Info

Publication number
CN101159163A
CN101159163A CNA2007101667597A CN200710166759A CN101159163A CN 101159163 A CN101159163 A CN 101159163A CN A2007101667597 A CNA2007101667597 A CN A2007101667597A CN 200710166759 A CN200710166759 A CN 200710166759A CN 101159163 A CN101159163 A CN 101159163A
Authority
CN
China
Prior art keywords
memory
memory device
read latency
memory controller
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101667597A
Other languages
English (en)
Inventor
J·W·杨岑
B·基施
K·J·赖安
T·A·曼宁
B·约翰逊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN101159163A publication Critical patent/CN101159163A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

在高速存储子系统中，各存储器件的最小器件读延迟差以及各存储器件和存储控制器之间的信号传播时间差可能导致范围很宽的系统读延迟。本发明通过比较各器件的系统读延迟差，然后以使每个器件表现出相同系统读延迟的器件系统读延迟来操作各存储器件，从而使高速存储系统中每个存储器件的系统读延迟得到均衡。

Description

用于均衡多个存储器件上的读延迟和操作存储器件的方法
本发明专利申请是申请日为2002年3月12日、申请号为02809648.7、发明名称为“用于读取数据的系统延迟均衡法”的发明专利申请的分案申请。
发明背景
本发明一般地涉及高速同步存储系统，具体说，涉及设置存储器件的读延迟以便从任何存储器件读取的数据同时到达存储控制器。
发明背景
图1给出一个示范性计算机系统。该计算机系统包括处理器500、存储子系统100以及扩展总线控制器510。存储子系统100和扩展总线控制器510经由局部总线520连接到处理器500。扩展总线控制器510还连接到至少一条扩展总线530，扩展总线530可以连接各种外设540-542，例如大容量存储设备、键盘、鼠标、图形适配器以及多媒体适配器。
存储子系统100包括存储控制器400，它通过多条信号线401a-401d、402、403、404、405a-405d连接到多个存储模块301-302。多条数据信号线401a-401d由存储控制器400和存储模块301-302用于交换数据DATA。地址ADDR以信号形式通过多条地址信号线403发送，而命令CMD以信号形式通过多条命令信号线402发送。存储模块301-302包括多个存储器件101-108和寄存器201-202。各存储器件101-108均是高速同步存储器件。尽管图1只显示了两个存储模块301-302和相关信号线401a-401d、402、403、404、405a-405d，应注意，可以使用任何数量的存储模块。
将存储模块301、302连接到存储控制器400的多条信号线401a-401d、402、403、404、405a-405d，称为存储总线150。存储总线150可具有业内周知的附加信号线，例如片选信号线(为简单起见并未示出)。每排跨存储总线150的存储器件101-104、105-108被称为存储列。一般而言，单面存储模块(例如图1所示的存储模块)包含一个存储列。然而，也可以采用包含两个存储列的双面存储模块。
多条数据信号线401a-401d将存储器件101-108连接到存储控制器400。读数据同步于读时钟信号RCLK串行输出，RCLK在多条读时钟信号线405a-405d上驱动。读时钟信号RCLK由读时钟发生器401产生，经过驱动经存储模块301、302的存储器件101-108到达存储控制器400。命令和地址用命令时钟信号CCLK进行时钟控制，CCLK由存储控制器驱动，经存储模块301、302的寄存器201、202到达端接器402。命令、地址和命令时钟信号线402-404直接连接到存储模块301、302的寄存器201、202。在这些信号被分配到存储模块301、302的存储器件101-108之前，由寄存器201、202对这些信号进行缓冲。因此存储子系统100至少在读时钟RCLK控制的读时钟域和命令时钟CCLK控制的命令时钟域工作。存储子系统100还可具有附加的时钟域，例如由写时钟(未示出)控制的时钟域。
当存储器件101-108接受读命令时，直到经过一定量的时间之后，与该读命令有关的数据才在存储总线150上输出。该时间称为器件读延迟。存储器件101-108可经程序控制以多个器件读延迟中任意一个读延迟来进行操作，所述多个器件读延迟范围从最小器件读延迟(其随器件变化)到最大延迟期。
但是，器件读延迟仅是存储控制器400所看见的读延迟的一部分。存储控制器所见的这种读延迟称为系统读延迟，它是器件读延迟和存储器件101-108和存储控制器400之间信号传播时间效应引起的延迟之和。如果各存储器件101-108和存储控制器400之间的信号传播相同，那么信号传播时间引起的延迟将是恒定的，对各存储器件101-108的影响相同。但是，如图1所示，在命令CMD、地址ADDR和命令时钟CCLK被分配到存储器件101-108之前，它们先被送到寄存器201、202。存储模块301、302上的各存储器件101-104、105-108与寄存器201、202的距离各不相同。因此，各存储器件101-104将在不同时刻收到存储控制器400发出的读命令。另外，存储控制器400与两个存储模块301、302的寄存器201、202之间的距离亦存在差异。寄存器201(在存储模块301上)更接近存储控制器400，因此将先于寄存器202(在存储模块302上)收到命令、地址和命令时钟。因此，对存储控制器的命令CMD、地址ADDR和命令时钟CCLK信号而言，存储子系统100的各存储器件101-108具有到存储控制器的不同的信号路径长度，因此它们将分别在不同时刻收到存储控制器发出的读命令。在高频时钟(例如300兆赫兹至至少533兆赫兹)条件下，这些定时差异将变得很重要，因为它们可能使时钟周期边界重叠。
由于各存储器件101-108的最小器件读延迟差异及其命令CMD、地址ADDR和命令时钟CCLK的信号传播差异，各存储器件101-108可能具有不同的系统读延迟。因为，每个存储器件只存储了一部分存储字，存储控制器通常并行读取多个存储器件。存储子系统100的存储器件101-108的系统读延迟差异使这项任务变得困难。因此，需要一种装置和方法来均衡各存储器件的系统读延迟，以便存储控制器可以有效地处理跨多个存储器件的读事务。
发明概述
本发明的目的是一种方法和装置，用在高速存储系统中均衡各存储器件的系统读延迟。均衡处理确保各存储器件以相同的系统读延迟对存储控制器作出响应，而不管各器件的最小器件读延迟以及因存储器件在存储总线上所处物理位置不同而引起的信号传播时间差异。每个存储器件均具有多条配置线，这些配置线可由存储控制器用于设置存储器件，使其以比器件的最小器件读延迟长的多个器件读延迟中的任一读延迟进行操作。在这种均衡过程中，各存储器件最初均以其最小器件读延迟进行操作。存储控制器读取校准图案(calibration pattern)以确定各存储器件的系统读延迟。存储控制器计算偏移量，该偏移量可以加到各存储器件的器件读延迟中，使各存储器件以以下这种系统读延迟进行操作：这种系统读延迟等于当各存储器件以其最小器件读延迟工作时所观测到的最长系统读延迟。各存储器件随后以增加了的器件延迟进行操作，增加量等于与该存储器件有关的偏移量。这样，对存储系统中的所有存储器件作了均衡，使其以相同系统读延迟进行操作
附图简述
通过以下给出的参照附图对本发明最佳实施例所作的详细说明，本发明的前述及其它优点和特征将变得显而易见，附图中：
图1是显示含高速存储系统的计算机系统的框图；
图2是显示在均衡之前包括图1所示高速存储系统的多个存储器件的读延迟的时序图；
图3A是显示根据本发明的存储模块301的更为详细的图；
图3B是显示图3A所示存储模块中存储器件之一的更为详细的图；
图4是显示存储器件的器件读延迟和配置线状态之间关系的图；
图5是说明存储控制器如何均衡存储系统中各存储器件之间系统读延迟的流程图；以及
图6是说明经过均衡之后包括所述高速存储系统的多个存储器件的读延迟的时序图。
最佳实施例的详细说明
现在参照附图，其中相同的标号表示类似的部件，图2显示存储控制器400向各存储器件101-108发出的读操作的时序图，其中，各存储器件被设置成以其最小器件读延迟操作。存储器件的最小器件读延迟基于其结构，可随器件变化。在图2所示示例中，最接近存储模块400的存储模块301的存储器件DRAM-1101、DRAM-2102、DRAM-3103、DRAM-4104具有分别为7、8、5和6个时钟周期的最小器件读延迟。离存储控制器400最远的存储模块302的存储器件DRAM-5105、DRAM-6106、DRAM-7107、DRAM-8108具有分别为8、6、8和7个时钟周期的最小器件读延迟。最小器件读延迟是在发起读命令RD之后在存储总线150上获得读数据之前测得的时钟周期数。
由于命令CMD与命令时钟CCLK信号的信号传播路径长度差异，存储子系统100内各存储器件101-108在不同时刻接收存储控制器400发出的读命令RD。图2显示在时钟周期T0的中间时刻发出读命令的存储控制器。距离存储控制器400最近的存储模块301上的存储器件101-104在时钟周期T1和T2之间收到读命令，而存储模块302上的存储器件105-108在时钟周期T1和T3之间收到读命令。到各存储器件101-108的系统读延迟是器件读延迟和存储控制器400和存储器件之间信号传播时间的函数。例如，最靠近存储控制器400的存储模块301中的存储器件101-104具有分别为9、10、6和7个时钟周期的系统读延迟。离存储控制器400最远的存储模块302中的存储器件105-108具有分别为10、8、9和8个时钟周期的系统读延迟。注意，系统读延迟差异如此之大，足够存储模块103在存储模块102开始其数据输出之前完成其数据输出。
现在参照图3A，它显示根据本发明的存储模块301之一的更为详细的图。除了连接到读时钟信号线405a-405d、数据信号线401a-401d、命令时钟信号线404、多条命令信号线402以及多条地址信号线403，各存储器件101-104还通过多条配置线410连接到寄存器201(这些配置线410未在图1中示出以免使该图混乱)。在例示实施例中，各多条配置线410分别包括至少3条分别传送配置信号CFG0、CFG1和CFG2的配置信号线411-413。对各存储器件而言，存储控制器400可通过将命令CMD和地址ADDR发送到寄存器201中这样来设置配置线411-413的状态。
图3B是图3A所示存储器件101之一的更为详细的图。合适的存储器件包括任何类型的高速DRAM。因此，本发明的原理可以结合到任何类型的单或双数据率同步存储器件或高级DRAM技术(ADT)存储器件中。存储器件101包括控制电路(包括地址译码器)2000，控制电路2000连接到多条信号线，包括命令时钟信号线404、多条命令信号线402、多条地址信号线403和多条配置线410。存储器件101还包括写数据通路2002和读数据通路2003，它们都(通过I/O门控电路2006)连接到数据信号线401a和多个存储阵列2001。读数据通路通过读时钟延迟锁定环(DLL)连接到读时钟信号线405a，该时钟延迟锁定环用于使读数据输出与读时钟同步。读数据通路还包括串行化器2004，它将从多个存储阵列2004中读出的并行数据转换成串行数据，并同步于读时钟信号RCLK将其输出到数据信号线401a上。
线连的存储器件DRAM-1 101-DRAM-4 104响应配置线411-413的不同状态，以便以不同的可选器件读延迟进行操作。图4显示如何能使存储器件101-104在8个时钟周期的器件读延迟差异范围上进行操作，该范围从最小器件读延迟到最小器件读延迟加上7个时钟周期。在备选实施例中，存在或多或少的配置线，且允许的器件延迟量有相应变化。或者，存在与器件读延迟无关的针对存储功能的附加配置线。例如，附加配置线可用于启用或禁用读时钟DLL 2005。
多条配置线410中每一条的状态可由存储控制器400设定。例如，存储控制器可包括这样一个命令：此命令让存储模块301、302的寄存器201、202在多条地址信号线410上使与在多条地址信号线403上有效的地址相对应的状态有效。因此，存储控制器400能够改变存储器件101-108的器件读延迟，并因此能够通过改变配置线411-413的状态而改变存储器件的系统读延迟。
存储控制器400用多条配置线410来均衡存储子系统100的所有存储器件101-108中的系统读延迟。参照图5，处理从步骤1001开始，其中，存储控制器400指示所有存储器件101-108以其最小器件读延迟进行操作。通过使合适的命令CMD和地址ADDR信号分别在多条命令信号线420和多条地址信号线403上有效，从而设置配置线GFG0、GFG1、CFG2的特定状态，这样存储控制器400就可以指示存储器件以最小器件读延迟进行操作。如图4所示，配置线GFG0、CFG1、CFG2的状态使存储器件101-108以特定的延迟进行操作。因此，本发明的一个方面是用相对数字来指定各存储器件的器件读延迟。这与现有技术的存储系统相反，现有技术的存储系统将延迟指定为若干实际时钟周期，从而要求存储控制器知道各存储器件的最小器件读延迟。例如，如果器件具有2个时钟周期的最小器件读延迟，则为了对存储器件编程使之以其最小器件读延迟操作，现有技术存储控制器需要知道最小器件读延迟对应于2个时钟周期，这就需要存储控制器将延迟值编程设定为实际时钟周期数(这种情况下是两个时钟周期)。然而，在本发明中，存储控制器400无需知道各存储器件101-108的最小器件读延迟，因为规定读延迟为距离最小读延迟的偏移量。
在步骤102，存储控制器从每个存储器件101-108读取校准图案，记下每个存储器件101-108的最小操作系统读延迟。校准图案经过格式化，允许存储控制器容易地识别数据何时第一次到达存储控制器。在例示实施例中，每个存储器件101-108每条命令返回8比特数据，该数据经数据信号线401a-401d串行驱动到存储控制器400。好的校准图案允许存储控制器容易地辨认出数据第一比特何时到达存储控制器。在例示实施例中，最佳校准图案是这样一个字节：其中，到达存储控制器的第一比特设为“1”状态而剩余比特设为不同状态。因此(二进制)01111111或(二进制)10000000将会是最佳校准图案。
在步骤1003，存储控制器400确定最小操作系统读延迟集合中的最大值。在步骤1004，对每个存储器件101-108，存储控制器400计算等于存储器件的系统读延迟与最小操作系统读延迟集合中最大值之差的偏移量。在步骤1005，存储控制器400指示存储器件以增加的器件读延迟进行操作。增加的延迟量等于所述偏移量并且由在存储器件的多条配置线410上有效的信号的状态来控制。
例如，图2显示具有8个系统读延迟分别为9、10、6、7、10、8、9和8个时钟周期的存储器件DRAM-1101-DRAM-8 108的存储系统。观测到的最大系统读延迟为10个时钟周期。各存储器件101-108的偏移量等于观测到的最大系统读延迟(此例中为10个时钟周期)与各存储器件的系统读延迟之差。在本示例中，各器件101-108的偏移量分别等于1、0、4、3、0、2、1和2。因此存储控制器400将以增加的器件读延迟(一个时钟周期)对存储器件101进行操作，而以增加的器件读延迟(0个时钟周期)(即等于最小器件读延迟)对存储器件102进行操作。图3显示此过程的最终结果是得到这种存储系统：其中，各存储器件101-108均具有相等的系统读延迟。因此，当把读命令发给存储器件DRAM-1 101-DRAM-8 108时，存储控制器会在几乎同一时刻看到从所有存储模块的所有存储器件来的读数据。
尽管上面已对本发明的一些实施例作了说明和图示，但本发明不限于这些具体实施例，因为可以对等效元件作许多修改、变化和替换而又不会背离本发明的精神和范围。因此应认识到，本发明的范围不受已作说明和图解的具体结构的细节所限制，而只受所附权利要求范围限制。

Claims (4)

1.一种用于在存储器系统的存储控制器上均衡多个存储器件上的读延迟的方法，该方法包括：
确定存储器系统读延迟为所述多个存储器件中的多个最小器件读延迟之中的最大值；和
对于每个存储器件，通过增加等于所述存储器系统读延迟与所述存储器件的最小器件读延迟之差的延迟，将所述存储器件设置为操作在等于所述存储器系统读延迟的器件读延迟上。
2.如权利要求1的方法，其中所述确定存储器系统读延迟的步骤包括：
发送命令，以使每个存储器件输出校准图案；和
测量在所述发送命令与检测的最后的校准图案之间流逝的时钟周期的数量。
3.一种操作存储器件的方法，包括：
发送延迟命令给所述存储器件；和
发送与所述延迟命令相关的数字值给所述存储器件；
其中为了响应所述延迟命令和所述数字值，将所述存储器件设置为操作在等于所述存储器件的最小器件读延迟加上数量等于所述数字值的多个时钟周期的器件读延迟上。
4.如权利要求3的方法，还包括：
在存储控制器上，发送校准命令给所述存储器件，所述校准命令使所述存储器件输出预定的校准图案；和
测量在所述发送校准命令和在存储控制器上接收到所述预定的校准图案之间流逝的时钟周期的数量。
CNA2007101667597A 2001-03-13 2002-03-12 用于均衡多个存储器件上的读延迟和操作存储器件的方法 Pending CN101159163A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/804,221 US6658523B2 (en) 2001-03-13 2001-03-13 System latency levelization for read data
US09/804221 2001-03-13

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNA028096487A Division CN1507629A (zh) 2001-03-13 2002-03-12 用于读取数据的系统延迟均衡法

Publications (1)

Publication Number Publication Date
CN101159163A true CN101159163A (zh) 2008-04-09

Family

ID=25188462

Family Applications (2)

Application Number Title Priority Date Filing Date
CNA2007101667597A Pending CN101159163A (zh) 2001-03-13 2002-03-12 用于均衡多个存储器件上的读延迟和操作存储器件的方法
CNA028096487A Pending CN1507629A (zh) 2001-03-13 2002-03-12 用于读取数据的系统延迟均衡法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNA028096487A Pending CN1507629A (zh) 2001-03-13 2002-03-12 用于读取数据的系统延迟均衡法

Country Status (7)

Country Link
US (2) US6658523B2 (zh)
EP (1) EP1374245A2 (zh)
JP (2) JP2004524641A (zh)
KR (1) KR100607740B1 (zh)
CN (2) CN101159163A (zh)
AU (1) AU2002255686A1 (zh)
WO (1) WO2002073619A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115080469A (zh) * 2022-05-13 2022-09-20 珠海全志科技股份有限公司 一种存储器传输时延校准方法及装置

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
DE10123769C1 (de) * 2001-05-16 2002-12-12 Infineon Technologies Ag Verfahren zur Anpassung unterschiedlicher Signallaufzeiten zwischen einer Steuerung und wenigstens zweier Verarbeitungseinheiten sowie Rechnersystem
US6697926B2 (en) * 2001-06-06 2004-02-24 Micron Technology, Inc. Method and apparatus for determining actual write latency and accurately aligning the start of data capture with the arrival of data at a memory device
US7058799B2 (en) * 2001-06-19 2006-06-06 Micron Technology, Inc. Apparatus and method for clock domain crossing with integrated decode
US6775759B2 (en) * 2001-12-07 2004-08-10 Micron Technology, Inc. Sequential nibble burst ordering for data
US7142461B2 (en) * 2002-11-20 2006-11-28 Micron Technology, Inc. Active termination control though on module register
US7039822B2 (en) * 2003-02-27 2006-05-02 Promos Technologies Inc. Integrated circuit memory architecture with selectively offset data and address delays to minimize skew and provide synchronization of signals at the input/output section
US20040194500A1 (en) * 2003-04-03 2004-10-07 Broadway Entertainment, Inc. Article of jewelry
US7107424B1 (en) * 2004-03-25 2006-09-12 Emc Corporation Memory read strobe pulse optimization training system
US7222224B2 (en) * 2004-05-21 2007-05-22 Rambus Inc. System and method for improving performance in computer memory systems supporting multiple memory access latencies
US7519877B2 (en) 2004-08-10 2009-04-14 Micron Technology, Inc. Memory with test mode output
US7669027B2 (en) * 2004-08-19 2010-02-23 Micron Technology, Inc. Memory command delay balancing in a daisy-chained memory topology
US7346817B2 (en) * 2004-08-23 2008-03-18 Micron Technology, Inc. Method and apparatus for generating and detecting initialization patterns for high speed DRAM systems
US7512762B2 (en) * 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
JP4491587B2 (ja) * 2004-11-26 2010-06-30 テクトロニクス・インターナショナル・セールス・ゲーエムベーハー データ発生装置
KR100588599B1 (ko) * 2005-05-03 2006-06-14 삼성전자주식회사 메모리 모듈 및 메모리 시스템
US7526704B2 (en) * 2005-08-23 2009-04-28 Micron Technology, Inc. Testing system and method allowing adjustment of signal transmit timing
KR100732194B1 (ko) 2005-10-17 2007-06-27 삼성전자주식회사 메모리 모듈과 메모리 시스템 및 그 제어방법
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7660940B2 (en) * 2006-07-26 2010-02-09 International Business Machines Corporation Carrier having daisy chain of self timed memory chips
US7577811B2 (en) * 2006-07-26 2009-08-18 International Business Machines Corporation Memory controller for daisy chained self timed memory chips
US7660942B2 (en) * 2006-07-26 2010-02-09 International Business Machines Corporation Daisy chainable self timed memory chip
US7545664B2 (en) * 2006-07-26 2009-06-09 International Business Machines Corporation Memory system having self timed daisy chained memory chips
US7546410B2 (en) * 2006-07-26 2009-06-09 International Business Machines Corporation Self timed memory chip having an apportionable data bus
JP2010506285A (ja) * 2006-10-04 2010-02-25 マーベル ワールド トレード リミテッド フラッシュメモリ制御インターフェース
US20100185810A1 (en) * 2007-06-12 2010-07-22 Rambus Inc. In-dram cycle-based levelization
WO2009047713A2 (en) * 2007-10-11 2009-04-16 Nxp B.V. Method and system for controlling the admission of a storage means to a perpheral bus of a data reproduction system
US7830734B2 (en) 2008-03-14 2010-11-09 Promos Technologies Pte. Ltd. Asymetric data path position and delays technique enabling high speed access in integrated circuit memory devices
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
US8756486B2 (en) 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US8289760B2 (en) 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US7855931B2 (en) 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
JP5687412B2 (ja) * 2009-01-16 2015-03-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置
KR101625635B1 (ko) 2009-03-30 2016-05-31 삼성전자주식회사 전류 소모를 줄일 수 있는 클럭 신호 발생 회로, 및 이를 포함하는 반도체 장치
JP5595708B2 (ja) * 2009-10-09 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその調整方法並びにデータ処理システム
WO2011156041A1 (en) * 2010-06-08 2011-12-15 Rambus Inc. Integrated circuit device timing calibration
JP2012008881A (ja) 2010-06-25 2012-01-12 Elpida Memory Inc メモリシステム及びその制御方法
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
WO2012154507A1 (en) * 2011-05-06 2012-11-15 Rambus Inc. Supporting calibration for sub-rate operation in clocked memory systems
US9542343B2 (en) 2012-11-29 2017-01-10 Samsung Electronics Co., Ltd. Memory modules with reduced rank loading and memory systems including same
BR112015019459B1 (pt) 2013-03-15 2021-10-19 Intel Corporation Dispositivo para uso em um módulo de memória e método realizado em um módulo de memória
KR102120823B1 (ko) 2013-08-14 2020-06-09 삼성전자주식회사 비휘발성 메모리 장치의 독출 시퀀스 제어 방법 및 이를 수행하는 메모리 시스템
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories
US9021154B2 (en) * 2013-09-27 2015-04-28 Intel Corporation Read training a memory controller
JP6459820B2 (ja) * 2015-07-23 2019-01-30 富士通株式会社 記憶制御装置、情報処理装置、および制御方法
JP6370958B2 (ja) * 2017-04-26 2018-08-08 インテル・コーポレーション デバイス
US11527510B2 (en) * 2017-06-16 2022-12-13 Micron Technology, Inc. Finer grain dynamic random access memory
US11790964B1 (en) 2022-03-28 2023-10-17 Changxin Memory Technologies, Inc. Data reading/writing circuit, method, and device
CN116863979A (zh) * 2022-03-28 2023-10-10 长鑫存储技术有限公司 数据读写电路、方法及设备
US20230386534A1 (en) * 2022-05-25 2023-11-30 Samsung Electronics Co., Ltd. Methods of operating a near memory processing-dual in-line memory module (nmp-dimm) for performing a read operation and an adaptive latency module and a system thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08278916A (ja) * 1994-11-30 1996-10-22 Hitachi Ltd マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路
US5729720A (en) * 1994-12-22 1998-03-17 Texas Instruments Incorporated Power management masked clock circuitry, systems and methods
WO1996029652A1 (en) * 1995-03-22 1996-09-26 Ast Research, Inc. Rule-based dram controller
JP2924797B2 (ja) * 1996-06-14 1999-07-26 日本電気株式会社 半導体装置
JPH1020974A (ja) * 1996-07-03 1998-01-23 Fujitsu Ltd バス構造及び入出力バッファ
US5917760A (en) 1996-09-20 1999-06-29 Sldram, Inc. De-skewing data signals in a memory system
US5892981A (en) * 1996-10-10 1999-04-06 Hewlett-Packard Company Memory system and device
JPH10154395A (ja) * 1996-11-25 1998-06-09 Hitachi Ltd 半導体集積回路、半導体記憶装置及びデータ処理システム
US5966343A (en) 1997-01-02 1999-10-12 Texas Instruments Incorporated Variable latency memory circuit
US5835932A (en) * 1997-03-13 1998-11-10 Silicon Aquarius, Inc. Methods and systems for maintaining data locality in a multiple memory bank system having DRAM with integral SRAM
US6442644B1 (en) * 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
DE69816464T2 (de) 1997-10-10 2004-04-15 Rambus Inc., Los Altos Vorrichtung und verfahren zum zeitverzögerungsausgleich von einrichtungen
US6226757B1 (en) * 1997-10-10 2001-05-01 Rambus Inc Apparatus and method for bus timing compensation
US6154821A (en) 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
US6182112B1 (en) * 1998-06-12 2001-01-30 Unisys Corporation Method of and apparatus for bandwidth control of transfers via a bi-directional interface
JP2000112816A (ja) * 1998-09-30 2000-04-21 Nec Corp 半導体記憶装置
US6445624B1 (en) * 2001-02-23 2002-09-03 Micron Technology, Inc. Method of synchronizing read timing in a high speed memory system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115080469A (zh) * 2022-05-13 2022-09-20 珠海全志科技股份有限公司 一种存储器传输时延校准方法及装置

Also Published As

Publication number Publication date
US6851016B2 (en) 2005-02-01
KR20040005888A (ko) 2004-01-16
US6658523B2 (en) 2003-12-02
AU2002255686A1 (en) 2002-09-24
KR100607740B1 (ko) 2006-08-01
EP1374245A2 (en) 2004-01-02
WO2002073619A9 (en) 2003-12-18
WO2002073619A2 (en) 2002-09-19
JP2004524641A (ja) 2004-08-12
US20020133666A1 (en) 2002-09-19
WO2002073619A3 (en) 2003-10-23
CN1507629A (zh) 2004-06-23
JP2007272929A (ja) 2007-10-18
US20040107326A1 (en) 2004-06-03

Similar Documents

Publication Publication Date Title
CN101159163A (zh) 用于均衡多个存储器件上的读延迟和操作存储器件的方法
KR100633828B1 (ko) 프리페치 길이보다 짧은 버스트 길이를 갖는 메모리 시스템
US6724666B2 (en) Method of synchronizing read timing in a high speed memory system
US20010054135A1 (en) Memory control technique
US20100057952A1 (en) Memory controller and memory control method
EP3507803B1 (en) Memory component with input/output data rate alignment
US20080172515A1 (en) Memory controller connectivity
KR19990013547A (ko) 개선된 싱크로너스 디램과 로직이 하나의 칩에 병합된 반도체장치
CN105023617A (zh) 存储器件、存储系统和操作存储器件的方法
JP2004362762A (ja) テストモードにおいて低い転送速度でデータビットを出力するｉｃメモリ装置及びその動作方法
CN101213751A (zh) 带有现场量度的测度初始化的延迟锁定回路
US7603535B2 (en) Low power consumption semiconductor memory device capable of selectively changing input/output data width and data input/output method
KR20150020838A (ko) 반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 동작 방법
US7934057B1 (en) Logic for implementing a dual clock domain read access with predictable timing for bi-directional inputs/outputs
US8495327B2 (en) Memory device synchronization
KR20190015902A (ko) 반도체 기입 장치 및 반도체 장치
JPH03225478A (ja) 画像処理装置および処理方法
KR20040093969A (ko) 반도체 칩의 테스트 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20080409