KR20150020838A - 반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 동작 방법 - Google Patents

반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 동작 방법 Download PDF

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Abstract

반도체 장치는 제1 내지 제4출력라인; 순차적인 위상을 가지는 제1 내지 제4클럭 각각에 응답하여 순차로 입력되는 제1 내지 제4입력신호 각각을 래치하는 입력신호 래치부; 상기 제1 내지 제4클럭 중 하나의 클럭에 응답하여 유효신호 - 상기 유효신호는 상기 제1 내지 제4입력신호 중 하나의 입력신호에 대응하고, 대응하는 입력신호가 유효한지 나타냄 - 를 래치하는 유효신호 래치부; 및 상기 유효신호 래치부의 래치 결과에 의해 결정되는 대응관계에 따라 상기 제1 내지 제4클럭에 의해 래치된 입력신호를 상기 제1 내지 제4출력라인으로 전달하는 신호 전달부를 포함할 수 있다.

Description

반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 동작 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR SYSTEM INCLUDING THE SAME AND METHOD FOR OPERATING SEMICONDUCTOR DEVICE}
본 발명은 유효신호를 이용하여 다수의 입력신호의 순서를 결정하여 전달하는 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법에 관한 것이다.
일반적으로 반도체 장치 중 데이터를 저장 및 입출력하는 반도체 메모리 장치는 커맨드를 입력받는 커맨드 핀(command pin), 어드레스를 인가받는 어드레스 핀(address pin), 데이터를 입출력하는 데이터 핀(data pin) 및 전원전압을 인가받는 전원 핀(power pin)을 구비한다.
반도체 메모리 장치 중에서 디램(DRAM)은 커맨드 핀으로서 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 칩 선택 신호(CSB), 액티브 신호(ACTB) 및 라이트 인에이블 신호(WEB)를 인가받는 커맨드 핀만을 구비하여도, 각 커맨드 핀으로 인가되는 커맨드 신호의 조합에 의해 디램의 기본 커맨드인 액티브(active), 리드(read), 라이트(write), 프리차지(precharge) 및 무연산(No operation) 커맨드을 생성할 수 있다.
기술이 발전함에 따라 반도체 메모리 장치는 고속화, 고집적화, 소형화 되고 있으며, 이와 더불어 반도체 메모리 장치는 이전에는 요구되지 않던 다양한 부가 기능이 요구되고 있다. 다양한 부가 기능을 위한 커맨드를 생성하기 위해, 반도체 메모리 장치의 고속 동작을 위해 커맨드 신호도 패킷 형태로 입력받을 필요성이 생겼다. 커맨드 신호를 패킷 형태로 입력받아 처리하기 위해 다양한 방법이 연구되고 있다.
본 발명의 실시예는 커맨드 신호가 유효함을 나타내는 유효신호를 이용하여 1클럭 이상의 길이를 가지는 패킷에 포함되며, 차례로 입력된 다수의 커맨드 신호가 어떤 클럭에 래치되었는지에 관계없이 입력된 순서대로 알맞은 라인에 전달되도록 하는 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법을 제공한다.
본 발명의 실시예는 패킷 형태의 커맨드 신호를 처리하여 고속 동작 및 다양한 부가 동작을 수행할 수 있는 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법을 제공한다.
일 실시예에 따른 반도체 장치는 제1 내지 제4출력라인; 순차적인 위상을 가지는 제1 내지 제4클럭 각각에 응답하여 순차로 입력되는 제1 내지 제4입력신호 각각을 래치하는 입력신호 래치부; 상기 제1 내지 제4클럭 중 하나의 클럭에 응답하여 유효신호 - 상기 유효신호는 상기 제1 내지 제4입력신호 중 하나의 입력신호에 대응하고, 대응하는 입력신호가 유효한지 나타냄 - 를 래치하는 유효신호 래치부; 및 상기 유효신호 래치부의 래치 결과에 의해 결정되는 대응관계에 따라 상기 제1 내지 제4클럭에 의해 래치된 입력신호를 상기 제1 내지 제4출력라인으로 전달하는 신호 전달부를 포함할 수 있다.
일 실시예에 따른 반도체 시스템은 클럭신호, 순차로 입력되는 제1 내지 제4커맨드 신호를 포함하는 하나 이상의 커맨드 패킷, 유효신호 - 상기 유효신호는 상기 제1 내지 제4커맨드 신호 중 하나의 커맨드 신호에 대응하고, 대응하는 커맨드 신호가 유효한지 나타냄 -를 입력받고, 상기 클럭신호의 첫번째 제1엣지에 제1클럭, 상기 클럭신호의 첫번째 제2엣지에 동기된 제2클럭, 상기 클럭신호의 두번째 상기 제1엣지에 동기된 제3클럭 및 상기 클럭신호의 두번째 상기 제2엣지에 동기된 제4클럭에 응답하여 상기 제1 내지 제4커맨드 신호, 상기 유효신호를 래치하되, 상기 유효신호가 래치된 결과에 결정되는 대응관계에 따라 상기 제1 내지 제4클럭에 의해 래치된 커맨드 신호를 제1 내지 제4커맨드 라인으로 전달하고 상기 하나 이상의 커맨드 패킷에 대응하는 소정의 동작을 수행하는 반도체 장치; 및 상기 반도체 장치에 상기 클럭신호, 상기 하나 이상의 커맨드 패킷, 상기 유효신호를 입력하는 컨트롤러를 포함할 수 있다.
일 실시예에 따른 반도체 장치의 동작 방법은 클럭신호, 제1 내지 제4입력신호 및 유효신호 - 상기 유효신호는 상기 제1 내지 제4입력신호 중 하나의 입력신호에 대응하고, 대응하는 입력신호가 유효한지 나타냄 - 를 입력받는 단계; 클럭신호의 첫번째 제1엣지에 동기된 제1클럭, 상기 클럭신호의 첫번째 제2엣지에 동기된 제2클럭, 상기 클럭신호의 두번째 상기 제1엣지에 동기된 제3클럭 및 상기 클럭신호의 두번째 상기 제2엣지에 동기된 제4클럭을 생성하는 단계; 상기 제1 내지 제4클럭 중 하나의 클럭에 응답하여 상기 유효신호를 래치하는 단계; 상기 제1 내지 제4클럭에 응답하여 상기 제1 내지 제4입력신호를 래치하는 단계; 및 상기 유효신호 래치 결과에 의해 결정되는 대응관계에 따라 상기 제1 내지 제4클럭에 의해 래치된 입력신호를 제1 내지 제4출력신호로 전달하는 단계를 포함할 수 있다.
본 기술은 유효신호를 이용하여 패킷에 포함된 다수의 커맨드 신호가 어떤 클럭에 래치되었는지에 관계없이 입력된 순서대로 알맞은 라인에 전달되도록 하여 다수의 커맨드 신호를 포함하는 패킷의 처리가 가능하다.
본 기술은 패킷 형태의 커맨드 신호를 처리하여 다양한 부가 동작을 위한 커맨드를 생성할 수 있고, 고속 동작이 가능하다.
도 1은 패킷 형태로 입력된 입력신호(INS1 - INS4)를 처리하기 위한 반도체 장치 및 이러한 반도체 장치의 동작을 설명하기 위한 파형도,
도 2은 본 발명의 일실시예에 따른 반도체 장치의 구성도,
도 3은 본 발명의 일실시예에 따른 입력신호 래치부(210)의 구성도,
도 4는 본 발명의 일실시예에 따른 신호 전달부(230)의 구성도,
도 5는 반도체 장치의 동작을 설명하기 위한 파형도,
도 6은 본 발명의 일 실시예에 따른 반도체 시스템의 구성도,
도 7은 본 발명의 일 실시예에 따른 반도체 시스템의 구성도,
도 8은 본 발명의 일실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 패킷 형태로 입력된 입력신호(INS1 - INS4)를 처리하기 위한 반도체 장치(100) 및 이러한 반도체 장치(100)의 동작을 설명하기 위한 파형도이다. 반도체 장치(100)는 입력신호 래치부(110), 신호 전달부(120) 및 제1 내지 제4출력라인(L1 - L4)를 포함한다.
입력신호 래치부(110)는 패킷 형태로 입력된 입력신호(INS1 - INS4)를 클럭신호(CLK)의 각 엣지에 동기된 제1 내지 제4클럭(CLK1 - CLK4)으로 래치하여 래치라인(LAT1 - LAT4)로 전달한다. 이때 제1클럭(CLK1)에 의해 래치된 입력신호는 제1래치라인(LAT1)로 전달되고, 제2클럭(CLK2)에 의해 래치된 입력신호는 제2래치라인(LAT2)로 전달되고, 제3클럭(CLK3)에 의해 래치된 입력신호는 제3래치라인(LAT3)로 전달되고, 제4클럭(CLK4)에 의해 래치된 입력신호는 제4래치라인(LAT4)로 전달된다.
제1 내지 제4클럭(CLK1 - CLK4)의 주기는 클럭신호(CLK)의 주기의 2배이고, 제1클럭(CLK1)은 클럭신호(CLK)의 제1라이징 엣지(A)에 동기된 클럭이고, 제2클럭(CLK2)은 클럭신호(CLK)의 제1폴링 엣지(B)에 동기된 클럭이고, 제3클럭(CLK3)은 클럭신호(CLK)의 제2라이징 엣지(C)에 동기된 클럭이고, 제4클럭(CLK4)은 클럭신호(CLK)의 제2라이징 엣지(D)에 동기된 클럭이다.
신호 전달부(120)는 제1 내지 제4래치라인(LAT1 - LAT4)에 실린 제1 내지 제4입력신호(INS1 - INS4)를 제1 내지 제4출력라인(L1 - L4)으로 전달한다. 이때 제1 내지 제4입력신호(INS1 - INS4)는 입력된 순서에 따라서 각자 다른 기능을 가지고 있기 때문에 제1 내지 제4출력라인(L1 - L4)에 입력된 순서대로 전달되어야 한다. 즉, 제1입력신호(INS1)는 제1출력라인(L1)으로 전달되고, 제2입력신호(INS2)는 제2출력라인(L2)으로 전달되고, 제3입력신호(INS3)는 제3출력라인(L3)으로 전달되고, 제4입력신호(INS4)는 제4출력라인(L4)으로 전달되어야 각자 알맞은 곳으로 전달되어 반도체 장치(100)가 소정의 동작을 수행하도록 할 수 있다.
제1도(DRAWING1)는 제1입력신호(INS1)가 제1클럭(CLK1)에 래치된 경우를 나타낸 도면이고, 제2도(DRAWING2)는 제1입력신호(INS1)가 제3클럭(CLK3)에 래치된 경우를 나타낸 도면이다. 'LAT1' - 'LAT4'는 각각 래치된 신호가 실린 라인을 나타낸다.
제1도(DRAWING1) 및 제2도(DRAWING2)에 도시된 바와 같이, 제1입력신호(INS1)가 어떤 클럭에 래치되었는지에 따라서 제1 내지 제4래치라인(LAT1 - LAT4)에 실리는 입력신호(INS1 - INS4)가 달라진다. 그러므로 제1입력신호(INS1)가 어떤 클럭에 의해 래치되었는지에 따라 제1 내지 제4래치라인(LAT1 - LAT4)과 제1 내지 제4출력라인(L1 - L4)의 대응관계가 달라져야 한다.
도 2은 본 발명의 일실시예에 따른 반도체 장치의 구성도이다. 반도체 장치는 입력된 신호(INS1 - INS4)를 제1 내지 제4출력라인(L1 - L4)으로 전달하는 동작을 수행한다.
도 2에 도시된 바와 같이, 반도체 장치는 제1 내지 제4출력라인(L1 - L4), 순차적인 위상을 가지는 제1 내지 제4클럭(CLK1 - CLK4) 각각에 응답하여 순차로 입력되는 제1 내지 제4입력신호(INS1 - INS4) 각각을 래치하는 입력신호 래치부 (210), 제1 내지 제4클럭(CLK1 - CLK4) 중 하나의 클럭에 응답하여 유효신호(VAL) 를 래치하는 유효신호 래치부(220), 유효신호 래치부(220)의 래치 결과(RES_LAT)에 의해 결정되는 대응관계에 따라 제1 내지 제4클럭(CLK1 - CLK4)에 의해 래치된 입력신호를 제1 내지 제4출력라인(L1 - L4)으로 전달하는 신호 전달부(230) 및 클럭신호(CLK)를 이용하여 제1 내지 제4클럭(CLK1 - CLK4)를 생성하는 클럭 생성부(240)를 포함한다. 도 1을 참조하여 반도체 장치에 대해 설명한다.
제1 내지 제4입력신호(INS1 - INS4)는 클럭신호(CLK)의 하이구간 또는 로우구간에 입력되는 신호이며, 제1 내지 제4입력신호(INS1 - INS4)의 길이는 클럭신호(CLK)의 주기의 1/2배일 수 있다.유효신호(VAL)는 클럭신호(CLK)의 하이구간 또는 로우구간에 입력되는 신호이며 제1 내지 제4입력신호(INS1 - INS4) 중 하나의 입력신호에 대응하고, 대응하는 입력신호가 유효한지 나타낸다.유효신호(VAL)는 대응하는 입력신호(INS)보다 (1) 클럭신호(CLK)의 주기의 홀수배만큼 먼저 입력되거나 (2) 클럭신호(CLK)의 주기의 짝수배만큼 먼저 입력될 수 있다.
클럭 생성부(240)는 클럭신호(CLK)를 이용하여 제1 내지 제4클럭(CLK1 - CLK4)를 생성한다. 제1 내지 제4클럭(CLK1 - CLK4)은 제1 내지 제4입력신호(INS1 - INS4)를 래치하기 위한 클럭이며, 제1 내지 제4클럭(CLK1 - CLK4)의 주기는 클럭신호(CLK)의 주기의 2배일 수 있다. 클럭 생성부(240)는 클럭신호(CLK)의 첫번째 제1엣지에 동기하여 제1클럭(CLK1)을 생성하고, 첫번째 제2엣지에 동기하여 제2클럭(CLK2)을 생성하고, 두번째 제1엣지에 동기하여 제3클럭(CLK3)을 생성하고, 두번째 제2엣지에 동기하여 제4클럭(CLK4)을 생성한다. 제1엣지는 라이징 엣지이고 제2엣지는 폴링 엣지이거나 제1엣지는 폴링 엣지이고, 제2엣지는 라이징 엣지일 수있다. 이하에서는 제1엣지가 라이징 엣지이고, 제2엣지가 폴링 엣지인 경우에 대해 설명한다.
입력신호 래치부(210)는 제1 내지 제4클럭(CLK1 - CLK4)을 이용해 제1 내지 제4입력신호(INS1- INS4)를 래치하고, 제1 내지 제4래치라인(LAT1 - LAT4)으로 전달한다. 보다 자세히 살펴보면 입력신호 래치부(210)는 제1 내지 제4입력신호(INS1 - INS4) 중 제1클럭(CLK1)에 의해 래치된 입력신호를 제1래치라인(LAT1)으로 전달하고, 제2클럭(CLK2)에 의해 래치된 입력신호를 제2래치라인(LAT2)으로 전달하고, 제3클럭(CLK3)에 의해 래치된 입력신호를 제3래치라인(LAT3)으로 전달하고, 제4클럭(CLK4)에 의해 래치된 입력신호를 제4래치라인(LAT4)으로 전달한다. 참고로 제1 내지 제4래치라인(LAT1 - LAT4)으로 전달된 제1 내지 제4입력신호(INS1 - INS4)의 길이는 클럭신호(CLK)의 주기의 2배일 수 있다.
제1입력신호(INS1)는 제1클럭(CLK1) 또는 제3클럭(CLK3)에 의해 래치될 수 있다. 제1입력신호(INS1)가 제1클럭(CLK1)에 의해 래치된 경우 제2입력신호(INS2)는 제2클럭(CLK2)에 의해 래치되고, 제3입력신호(INS3)는 제3클럭(CLK3)에 의해 래치되고, 제4입력신호(INS4)는 제4클럭(CLK4)에 의해 래치된다. 제1입력신호(INS1)가 제3클럭(CLK3)에 의해 래치된 경우 제2입력신호(INS2)는 제4클럭(CLK4)에 의해 래치되고, 제3입력신호(INS3)는 제1클럭(CLK1)에 의해 래치되고, 제4입력신호(INS4)는 제2클럭(CLK2)에 의해 래치된다.
유효신호 래치부(220)는 제1 내지 제4클럭(CLK1 - CLK4) 중 하나의 클럭에 응답하여 유효신호(VAL)를 래치한다. 래치 결과(RES_LAT)는 유효신호(VAL)가 제1 내지 제4클럭(CLK1 - CLK4) 중 어떤 클럭에 래치되었는지 나타낸다.유효신호 래치부(220)는 유효신호(VAL)가 제1입력신호(INS1) 또는 제3입력신호(INS3)에 대응하는 경우 제1클럭(CLK1) 및 제3클럭(CLK3) 중 하나 이상의 클럭으로 유효신호(VAL)를 래치하고, 유효신호(VAL)가 제2입력신호(INS2) 또는 제4입력신호(INS4)에 대응하는 경우 제2클럭(CLK2) 및 제4클럭(CLK4) 중 하나 이상의 클럭으로 유효신호(VAL)를 래치할 수 있다.
제1 내지 제4입력신호(INS1 - INS4)는 순차로 입력되므로, 제1입력신호(INS1)가 어떤 클럭에 의해 래치되는지 알면, 나머지 입력신호가 어떤 클럭에 의해 래치되는지 알 수 있다. 이하에서는 제1입력신호(INS1)를 기준으로 설명한다.
(1) 유효신호(VAL)가 대응하는 입력신호보다 클럭신호(CLK)의 홀수배만큼 먼저 입력되는 경우
1) 유효신호(VAL)가 제1입력신호(INS1)에 대응하고, 유효신호(VAL)가 제3클럭(CLK3)에 의해 래치되는 경우, B) 유효신호(VAL)가 제2입력신호(INS2)에 대응하고, 유효신호(VAL)가 제4클럭(CLK4)에 의해 래치되는 경우, 3) 유효신호(VAL)가 제3입력신호(INS3)에 대응하고, 유효신호(VAL)가 제1클럭(CLK1)에 의해 래치되는 경우, 4) 유효신호(VAL)가 제4입력신호(INS4)에 대응하고, 유효신호(VAL)가 제2클럭(CLK2)에 의해 래치되는 경우에 제1입력신호(INS1)는 제1클럭(CLK1)에 의해 래치된다.
1) 유효신호(VAL)가 제1입력신호(INS1)에 대응하고, 유효신호(VAL)가 제1클럭(CLK1)에 의해 래치되는 경우, 2) 유효신호(VAL)가 제2입력신호(INS2)에 대응하고, 유효신호(VAL)가 제2클럭(CLK2)에 의해 래치되는 경우, 3) 유효신호(VAL)가 제3입력신호(INS3)에 대응하고, 유효신호(VAL)가 제3클럭(CLK3)에 의해 래치되는 경우, 2) 유효신호(VAL)가 제4입력신호(INS4)에 대응하고, 유효신호(VAL)가 제4클럭(CLK4)에 의해 래치되는 경우에 제1입력신호(INS1)는 제3클럭(CLK3)에 의해 래치된다.
(2) 유효신호(VAL)가 대응하는 입력신호보다 클럭신호(CLK)의 짝수배만큼 먼저 입력되는 경우
1) 유효신호(VAL)가 제1입력신호(INS1)에 대응하고, 유효신호(VAL)가 제3클럭(CLK3)에 의해 래치되는 경우, 2) 유효신호(VAL)가 제2입력신호(INS2)에 대응하고, 유효신호(VAL)가 제4클럭(CLK4)에 의해 래치되는 경우, ) 유효신호(VAL)가 제3입력신호(INS3)에 대응하고, 유효신호(VAL)가 제1클럭(CLK1)에 의해 래치되는 경우, 4) 유효신호(VAL)가 제4입력신호(INS4)에 대응하고, 유효신호(VAL)가 제2클럭(CLK2)에 의해 래치되는 경우에 제1입력신호(INS1)는 제3클럭(CLK3)에 의해 래치된다.
1) 유효신호(VAL)가 제1입력신호(INS1)에 대응하고, 유효신호(VAL)가 제1클럭(CLK1)에 의해 래치되는 경우, 2) 유효신호(VAL)가 제2입력신호(INS2)에 대응하고, 유효신호(VAL)가 제2클럭(CLK2)에 의해 래치되는 경우, 3) 유효신호(VAL)가 제3입력신호(INS3)에 대응하고, 유효신호(VAL)가 제3클럭(CLK3)에 의해 래치되는 경우, 2) 유효신호(VAL)가 제4입력신호(INS4)에 대응하고, 유효신호(VAL)가 제4클럭(CLK4)에 의해 래치되는 경우에 제1입력신호(INS1)는 제1클럭(CLK1)에 의해 래치된다.
신호 전달부(230)는 유효신호 래치부(220)의 래치결과(RES_LAT)에 따라 결정되는 대응관계로 제1 내지 제4래치라인(LAT1 - LAT4)의 제1 내지 제4입력신호(INS1 - INS4)를 제1 내지 제4출력라인(L1 - L4)으로 전달한다.
신호 전달부(230)는 상술한 유효신호(VAL)의 래치 결과들 중 제1입력신호(INS1)가 제1클럭(CLK1)에 의해 래치된 경우에 해당하는 결과에 응답하여 제1클럭(CLK1)에 의해 래치된 입력신호를 제1출력라인(L1)으로 전달하고, 제2클럭(CLK2)에 의해 래치된 입력신호를 제2출력라인(L2)으로 전달하고, 제3클럭(CLK3)에 의해 래치된 입력신호를 제3출력라인(L3)으로 전달하고, 제4클럭(CLK4)에 의해 래치된 입력신호를 제4출력라인(L4)으로 전달한다.
신호 전달부(230)는 신호 전달부(230)는 상술한 유효신호(VAL)이 래치 결과 들 중 제1입력신호(INS1)가 제3클럭(CLK3)에 의해 래치된 경우에 해당하는 결과에 응답하여 제1클럭(CLK1)에 의해 래치된 입력신호를 제3출력라인(L3)으로 전달하고, 제2클럭(CLK2)에 의해 래치된 입력신호를 제4출력라인(L4)으로 전달하고, 제3클럭(CLK3)에 의해 래치된 입력신호를 제1출력라인(L1)으로 전달하고, 제4클럭(CLK4)에 의해 래치된 입력신호를 제2출력라인(L2)으로 전달한다.
예를 들어 유효신호(VAL)가 제1입력신호(INS1)에 대응하고, 유효신호(VAL)가 제1입력신호(INS1)보다 클럭신호(CLK)의 주기의 홀수배만큼 먼저 입력되는 경우 유효신호 래치부(220)에서 유효신호(VAL)가 제1클럭(CLK1)에 의해 래치되면 제1입력신호(INS1)가 제3클럭(CLK3)에 의해 래치된 경우에 해당하므로 신호 전달부(230)는 제1클럭(CLK1)에 의해 래치된 입력신호를 제3출력라인(L3)으로 전달하고, 제2클럭(CLK2)에 의해 래치된 입력신호를 제4출력라인(L4)으로 전달하고, 제3클럭(CLK3)에 의해 래치된 입력신호를 제1출력라인(L1)으로 전달하고, 제4클럭(CLK4)에 의해 래치된 입력신호를 제2출력라인(L2)으로 전달한다. 유효신호(VAL)가 제3클럭(CLK3)에 의해 래치되면 제1입력신호(INS1)가 제1클럭(CLK1)에 의해 래치된 경우에 해당하므로 신호 전달부(230)는 제1클럭(CLK1)에 의해 래치된 입력신호를 제1출력라인(L1)으로 전달하고, 제2클럭(CLK2)에 의해 래치된 입력신호를 제2출력라인(L2)으로 전달하고, 제3클럭(CLK3)에 의해 래치된 입력신호를 제3출력라인(L3)으로 전달하고, 제4클럭(CLK4)에 의해 래치된 입력신호를 제4출력라인(L4)으로 전달한다.
즉, 신호 전달부(230)는 유효신호(VAL)가 유효신호(VAL)에 대응하는 입력신호보다 클럭신호(CLK)의 홀수배만큼 먼저 입력된 경우, 유효신호(VAL)를 래치한 클럭과 유효신호(VAL)에 대응하는 입력신호를 래치한 클럭이 같으면, 제1클럭(CLK1), 제2클럭(CLK2), 제3클럭(CLK3) 및 제4클럭(CLK4)에 의해 래치된 입력신호 각각을 제3출력라인(L3), 제4출력라인(L4), 제1출력라인(L1) 및 제2출력라인(L2)으로 전달하고, 유효신호(VAL)를 래치한 클럭과 유효신호(VAL)에 대응하는 입력신호를 래치한 클럭이 다르면, 제1클럭(CLK1), 제2클럭(CLK2), 제3클럭(CLK3) 및 제4클럭(CLK4)에 의해 래치된 입력신호 각각을 제1출력라인(L1), 제2출력라인(L2), 제3출력라인(L3) 및 제4출력라인(L4)으로 전달한다.
또한, 신호 전달부(230)는 유효신호(VAL)가 유효신호(VAL)에 대응하는 입력신호보다 클럭신호(CLK)의 짝수배만큼 먼저 입력된 경우, 유효신호(VAL)를 래치한 클럭과 유효신호(VAL)에 대응하는 입력신호를 래치한 클럭이 다르면, 제1클럭(CLK1), 제2클럭(CLK2), 제3클럭(CLK3) 및 제4클럭(CLK4)에 의해 래치된 입력신호 각각을 제3출력라인(L3), 제4출력라인(L4), 제1출력라인(L1) 및 제2출력라인(L2)으로 전달하고, 유효신호(VAL)를 래치한 클럭과 유효신호(VAL)에 대응하는 입력신호를 래치한 클럭이 같으면, 제1클럭(CLK1), 제2클럭(CLK2), 제3클럭(CLK3) 및 제4클럭(CLK4)에 의해 래치된 입력신호 각각을 제1출력라인(L1), 제2출력라인(L2), 제3출력라인(L3) 및 제4출력라인(L4)으로 전달한다.
상술한 바와 같이 본 발명에 따른 반도체 장치는 유효신호를 이용하여 차례로 입력된 입력신호들이 위상이 서로 다른 다수의 클럭 중 어떤 클럭에 의해 래치되었는지에 상관없이 입력된 순서대로 정해진 출력라인으로 전달한다. 따라서 반도체 장치 내부에서도 다수의 입력신호가 입력된 순서를 정확히 알 수 있다. 입력신호가 입력된 순서를 알 수 있다는 것은 특정 순서에 입력된 입력신호가 어떤 역할을 하는지 정확히 판별할 수 있다는 의미이며, 따라서 패킷 형태로 입력된 다수의 입력신호를 정확하게 판별하여 사용할 수 있다.
도 3은 본 발명의 일실시예에 따른 입력신호 래치부(210)의 구성도이다.
도 3에 도시된 바와 같이, 입력신호 래치부(210)는 제1클럭(CLK1)에 응답하여 제1 내지 제4입력신호(INS1 - INS4) 중 하나의 입력신호를 래치하는 제1래치부(310), 제2클럭(CLK2)에 응답하여 제1 내지 제4입력신호(INS1 - INS4) 중 하나의 입력신호를 래치하는 제2래치부(320), 제3클럭(CLK3)에 응답하여 제1 내지 제4입력신호(INS1 - INS4) 중 하나의 입력신호를 래치하는 제3래치부(330) 및 제4클럭(CLK4)에 응답하여 제1 내지 제4입력신호(INS1 - INS4) 중 하나의 입력신호를 래치하는 제4래치부(340)를 포함한다. 또한 입력신호 래치부(210)는 제1 내지 제4래치라인(LAT1 - LAT4)을 포함한다.
도 3을 참조하여 입력신호 래치부(310)에 대해 설명한다.
제1 내지 제4래치부(310 - 340)는 제1 내지 제4래치라인(LAT1 - LAT4)에 대응하며, 제1 내지 제4래치부(310 - 340)는 래치된 입력신호를 제1 내지 제4래치라인(LAT1 - LAT4) 중 자신에게 대응하는 래치라인으로 출력한다. 이때 제1 내지 제4래치라인(LAT1 - LAT4)으로 출력된 입력신호의 길이는 제1 내지 제4클럭(CLK1 - CLK4)의 주기의 1/2배일 수 있다.
보다 자세히 살펴보면 제1래치부(310)는 제1래치라인(LAT1)에 대응하고 제1 내지 제4입력신호(INS1 - INS4) 중 제1클럭(CLK1)에 의해 래치된 신호를 제1래치라인(LAT1)으로 출력한다. 제2래치부(320)는 제2래치라인(LAT2)에 대응하고 제1 내지 제4입력신호(INS1 - INS4) 중 제2클럭(CLK2)에 의해 래치된 신호를 제2래치라인(LAT2)으로 출력한다. 제3래치부(330)는 제3래치라인(LAT3)에 대응하고 제1 내지 제4입력신호(INS1 - INS4) 중 제3클럭(CLK3)에 의해 래치된 신호를 제3래치라인(LAT3)으로 출력한다. 제4래치부(340)는 제4래치라인(LAT4)에 대응하고 제1 내지 제4입력신호(INS1 - INS4) 중 제4클럭(CLK4)에 의해 래치된 신호를 제4래치라인(LAT4)으로 출력한다.
도 4는 본 발명의 일실시예에 따른 신호 전달부(230)의 구성도이다.
도 4에 도시된 바와 같이, 신호 전달부(230)는 유효신호 래치부(220)의 래치 결과(RES_LAT)에 응답하여 제1래치부(310)의 출력(LAT1) 및 제3래치부의 출력(LAT3) 중 하나를 제1출력라인(L1)으로 전달하는 제1전달부(410), 유효신호 래치부(230)의 래치 결과(RES_LAT)에 응답하여 제2래치부(320)의 출력(LAT2) 및 제4래치부(340)의 출력(LAT4) 중 하나를 제2출력라인(L2)으로 전달하는 제2전달부(420), 유효신호 래치부(220)의 래치 결과(RES_LAT)에 응답하여 제1래치부(310)의 출력(LAT1) 및 제3래치부(330)의 출력(LAT3) 중 하나를 제3출력라인(L3)으로 전달하는 제3전달부(430) 및 유효신호 래치부(220)의 래치 결과(RES_LAT)에 응답하여 제2래치부(320)의 출력(LAT2) 및 제4래치부(340)의 출력(LAT4) 중 하나를 제4출력라인(L4)으로 전달하는 제4전달부(440)를 포함한다.
도 2 및 4를 참조하여 신호 전달부(230)에 대해 설명한다.
도 2의 설명에서 상술한 유효신호(VAL)의 래치 결과(RES_LAT)들 중 제1입력신호(INS1)가 제1클럭(CLK1)에 의해 래치된 경우에 해당하는 결과에 응답하여 제1전달부(410)는 제1래치부(310)의 출력(LAT1)을 제1출력라인(L1)으로 전달하고, 제2전달부(420)는 제2래치부(320)의 출력(LAT2)을 제2출력라인(L2)으로 전달하고, 제3전달부(430)는 제3래치부(330)의 출력(LAT3)을 제3출력라인(L3)으로 전달하고, 제4전달부(440)는 제4래치부(340)의 출력(LAT4)을 제4출력라인(L4)으로 전달한다.
도 2의 설명에서 상술한 유효신호(VAL)이 래치 결과(RES_LAT)들 중 제1입력신호(INS1)가 제3클럭(CLK3)에 의해 래치된 경우에 해당하는 결과에 응답하여 제1전달부(410)는 제3래치부(330)의 출력(LAT3)을 제1출력라인(L1)으로 전달하고, 제2전달부(420)는 제4래치부(340)의 출력(LAT4)을 제2출력라인(L2)으로 전달하고, 제3전달부(430)는 제1래치부(310)의 출력(LAT1)을 제3출력라인(L3)으로 전달하고, 제4전달부(440)는 제2래치부(320)의 출력(LAT2)을 제4출력라인(L4)으로 전달한다.
도 5는 반도체 장치의 동작을 설명하기 위한 파형도이다.
도 5a 및 도 5b는 유효신호(VAL)가 제1입력신호(INS1)에 대응하고, 제1입력신호(INS1)보다 클럭신호(CLK)의 주기의 홀수배(1배)만큼 먼저 입력된 경우의 파형도이다.
도 5a에 도시된 바와 같이, 유효신호(VAL)가 제3클럭(CLK3)에 의해 래치된 경우 제1입력신호(INS1), 제2입력신호(INS2), 제3입력신호(INS3), 제4입력신호(INS4)가 각각 제1클럭(CLK1), 제2클럭(CLK2), 제3클럭(CLK3), 제4클럭(CLK4)에 의해 래치되어 제1래치라인(LAT1), 제2래치라인(LAT2), 제3래치라인(LAT3), 제4래치라인(LAT4)으로 전달된다. 다음으로 신호 전달부(230)는 래치 결과(RES_LAT)에 응답하여 제1래치라인(LAT1), 제2래치라인(LAT2), 제3래치라인(LAT3), 제4래치라인(LAT4) 의 입력신호를 각각 제1 출력라인(L1), 제2출력라인(L2), 제3출력라인(L3), 제4출력라인(L4)으로 전달한다.
도 5b에 도시된 바와 같이, 유효신호(VAL)가 제1클럭(CLK1)에 의해 래치된 경우 제1입력신호(INS1), 제2입력신호(INS2), 제3입력신호(INS3), 제4입력신호(INS4)가 각각 제3클럭(CLK3), 제4클럭(CLK4), 제1클럭(CLK1), 제2클럭(CLK2)에 의해 래치되어 제3래치라인(LAT3), 제4래치라인(LAT4), 제1래치라인(LAT1), 제2래치라인(LAT2)으로 전달된다. 다음으로 신호 전달부(230)는 래치 결과(RES_LAT)에 응답하여 제3래치라인(LAT3), 제4래치라인(LAT4), 제1래치라인(LAT1), 제2래치라인(LAT2) 의 입력신호를 각각 제1 출력라인(L1), 제2출력라인(L2), 제3출력라인(L3), 제4출력라인(L4)으로 전달한다.
도 5c 및 도 5d는 유효신호(VAL)가 제1입력신호(INS1)에 대응하고, 제1입력신호(INS1)보다 클럭신호(CLK)의 주기의 짝수배(2배)만큼 먼저 입력된 경우의 파형도이다.
도 5c에 도시된 바와 같이, 유효신호(VAL)가 제1클럭(CLK1)에 의해 래치된 경우 제1입력신호(INS1), 제2입력신호(INS2), 제3입력신호(INS3), 제4입력신호(INS4)가 각각 제1클럭(CLK1), 제2클럭(CLK2), 제3클럭(CLK3), 제4클럭(CLK4)에 의해 래치되어 제1래치라인(LAT1), 제2래치라인(LAT2), 제3래치라인(LAT3), 제4래치라인(LAT4)으로 전달된다. 다음으로 신호 전달부(230)는 래치 결과(RES_LAT)에 응답하여 제1래치라인(LAT1), 제2래치라인(LAT2), 제3래치라인(LAT3), 제4래치라인(LAT4) 의 입력신호를 각각 제1 출력라인(L1), 제2출력라인(L2), 제3출력라인(L3), 제4출력라인(L4)으로 전달한다.
도 5d에 도시된 바와 같이, 유효신호(VAL)가 제3클럭(CLK3)에 의해 래치된 경우 제1입력신호(INS1), 제2입력신호(INS2), 제3입력신호(INS3), 제4입력신호(INS4)가 각각 제3클럭(CLK3), 제4클럭(CLK4), 제1클럭(CLK1), 제2클럭(CLK2)에 의해 래치되어 제3래치라인(LAT3), 제4래치라인(LAT4), 제1래치라인(LAT1), 제2래치라인(LAT2)으로 전달된다. 다음으로 신호 전달부(230)는 래치 결과(RES_LAT)에 응답하여 제3래치라인(LAT3), 제4래치라인(LAT4), 제1래치라인(LAT1), 제2래치라인(LAT2) 의 입력신호를 각각 제1 출력라인(L1), 제2출력라인(L2), 제3출력라인(L3), 제4출력라인(L4)으로 전달한다.
도 6은 본 발명의 일 실시예에 따른 반도체 시스템의 구성도이다.
도 6에 도시된 바와 같이, 반도체 시스템은 반도체 장치(610) 및 컨트롤러(620)를 포함한다. 반도체 장치(610)는 클럭신호(CLK)를 입력받는 클럭신호 입력부(611), 하나 이상의 커맨드 패킷(CMD_PACKET, CMD_PACKET는 순차로 입력되는 CMD1 - CMD4를 포함함)을 입력받는 커맨드 입력부(612), 유효신호(VAL) 를 입력받는 유효신호 입력부(613) 및 커맨드 입력부(612)로 입력된 하나 이상의 커맨드 패킷(CMD_PACKET)이 유효한 경우 제1 내지 제4커맨드 라인(CMD_LINE1 - CMD_LINE4)을 통해 전달된 하나 이상의 커맨드 패킷(CMD_PACKET)을 디코딩하여 내부 커맨드(iCMD)를 생성하는 커맨드 디코더(614), 클럭신호(CLK)를 이용하여, 제1 내지 제4클럭(CLK1 - CLK4)을 생성하는 클럭 생성부(615), 제1 내지 제4클럭(CLK1 - CLK4)에 응답하여 제1 내지 제4커맨드 신호(CMD1 - CMD4)를 래치하는 커맨드 신호 래치부(616), 제1클럭(CLK1)에 응답하여 유효신호(VAL) 를 래치하는 유효신호 래치부(617) 및 유효신호 래치부(617)의 래치 결과(RES_LAT)에 의해 결정되는 대응관계에 따라 제1 내지 제4클럭(CLK1 - CLK4)에 의해 래치된 커맨드 신호를 제1 내지 제4커맨드 라인(CMD_LINE1 - CMD_LINE4)으로 전달하는 신호 전달부(618)을 포함한다. 유효신호(VAL)는 제1 내지 제4커맨드 신호(CMD1 - CMD4) 중 하나의 커맨드 신호에 대응하고, 대응하는 커맨드 신호가 유효한지 나타내다. 이하에서는 유효신호(VAL)가 제1커맨드 신호(CMD1)에 대응하고, 제1커맨드 신호(CMD1)가 유효한지 나타내는 경우에 대해 설명한다.
도 6을 참조하여 반도체 시스템에 대해 설명한다.
컨트롤러(620)는 반도체 장치(610)가 소정의 동작을 수행하도록 제어하기 위해 하나 이상의 커맨드 패킷(CMD_PACKET)을 반도체 장치(610)로 입력한다. 커맨드 패킷(CMD_PACKET)에 포함된 제1 내지 제4커맨드 신호(CMD1 - CMD4)는 차례로 반도체 장치(610)로 입력된다. 또한 컨트롤러(620)는 반도체 장치(610)가 동기하여 커맨드 패킷(CMD_PACKET)을 입력받도록 클럭신호(CLK)를 입력하고, 커맨드 패킷(CMD_PACKET)에 포함된 제1 내지 제4커맨드 신호(CMD1 - CMD4) 중 하나의 커맨드 신호(CMD1)가 유효한지 나타내는 유효신호(VAL)를 함께 반도체 장치(610)로 입력한다. 이때 컨트롤러는 유효신호(VAL)를 제1커맨드 신호(CMD1)보다 클럭신호(CLK)의 주기의 홀수배만큼 먼저 입력할 수도 있고, 유효신호(VAL)를 제1커맨드 신호(CMD1)보다 클럭신호(CLK)의 주기의 짝수배만큼 먼저 입력할 수도 있다.
클럭신호 입력부(611)는 컨트롤러(620)로부터 입력되는 클럭신호(CLK)를 수신한다. 클럭신호 입력부(611)는 컨트롤러(620)와 접속되기 위한 1개 이상의 클럭 핀(도 6에 미도시됨)을 포함할 수 있다. 커맨드 입력부(612)는 컨트롤러(620)로부터 입력되는 하나 이상의 커맨드 패킷(CMD_PACKET)를 수신한다. 커맨드 입력부(612)는 컨트롤러(620)와 접속되기 위한 1개 이상의 커맨드 핀(도 6에 미도시됨)을 포함할 수 있다. 유효신호 입력부(613)는 컨트롤러(620)로부터 입력되는 유효신호(VAL)를 수신한다. 유효신호 입력부(613)는 컨트롤러(620)와 접속되기 위한 1개 이상의 유효신호 핀(도 6에 미도시됨)을 포함할 수 있다. 이하에서는 클럭신호 입력부(611), 커맨드 입력부(612) 및 유효신호 입력부(613)가 1개의 핀을 포함하는 경우에 대해 설명한다. 각 입력부(611, 612, 613)에 포함된 핀의 개수는 설계에 따라 달라질 수 있다.
반도체 장치(610)가 반도체 메모리 장치인 경우 컨트롤러(620)는 어드레스(address) 및 데이터(data) 등을 반도체 장치(610)로 입력해줄 수 있다. 반도체 장치(610)는 어드레스 및 데이터 등을 입력받기 위해 그 외의 입력부들을 더 포함할 수 있다.
도 6의 클럭신호 생성부(615), 커맨드 신호 래치부(616), 유효신호 래치부(617) 및 신호 전달부(618)의 구성 및 동작은 도 2의 클럭신호 생성부(240), 입력신호 래치부(210), 유효신호 래치부(220) 및 신호 전달부(230)의 구성 및 동작과 같다. 도 6의 제1 내지 제4커맨드 신호(CMD1 - CMD4)는 도 2의 제1 내지 제4입력신호(INS1 - INS4)에 대응하고, 도 6의 제1 내지 제4커맨드 라인(CMD_LINE1 - CMD_LINE4)은 제1 내지 제4출력라인(L1 - L4)에 대응한다. 도 6의 클럭신호 생성부(615), 커맨드 신호 래치부(616), 유효신호 래치부(617) 및 신호 전달부(618)는 도 2의 설명에서 상술한 과정을 통해 제1 내지 제4커맨드 신호(CMD1 - CMD4)가 제1 내지 제4클럭(CLK1 - CLK4) 중 어떤 클럭에 래치되었는지 여부에 관계없이 입력된 순서대로 제1 내지 제4커맨드 라인(CMD_LINE1 - CMD_LINE4)으로 전달한다.
커맨드 디코더(614)는 유효신호(VAL)에 응답하여 제1커맨드 신호(CMD1)가 유효한 경우 제1 내지 제4커맨드 라인(CMD_LINE1 - CMD_LINE4)으로 전달된 제1 내지 제4커맨드 신호(CMD1 - CMD4)를 디코딩하여 내부 커맨드(iCMD)를 생성한다. 커맨드 디코더(614)는 유효신호(VAL)에 응답하여 커맨드 신호(CMD)가 유효하지 않은 경우 내부 커맨드(iCMD)를 생성하지 않는다.
내부 커맨드(iCMD)는 반도체 장치(610)의 내부에서 사용되는 커맨드로서 목표회로(619)가 소정의 동작을 하도록 지시를 내리는 역할을 수행하는 신호이다. 반도체 장치(610)가 반도체 메모리 장치인 경우 내부 커맨드(iCMD)는 액티브 커맨드(active command), 리드 커맨드(read command), 라이트 커맨드(write command), 프리차지 커맨드(precharge command), 리프레시 커맨드(refresh command), 동작모드 설정을 위한 모드 레지스터 셋 커맨드(Mode Register Set command), ZQ 캘리브레이션 커맨드(ZQ calibration command) 등이 될 수 있다. 내부 커맨드(iCMD)는 이외에도 반도체 장치(610) 내부적으로 소정의 동작을 수행하도록 하는 명령이 되는 신호가 될 수 있다.
목표회로(619)는 내부 커맨드(iCMD)에 응답하여 내부 커맨드(iCMD)가 지시하는 동작을 수행하는 회로를 나타낸다. 예를 들어, 내부 커맨드(iCMD)가 액티브 커맨드인 경우 목표회로(619)는 각각 다수의 메모리 셀(memory cell)과 연결된 다수의 워드라인(word line)의 활성화/비활성화를 제어하는 제어회로일 수 있다. 이때 목표회로(619)의 다수의 워드라인 중 그외 입력부로 입력된 어드레스에 의해 선택된 워드라인이 액티브될 수 있다.
내부 커맨드(iCMD)가 리드 커맨드인 경우 목표회로(619)는 다수의 메모리 셀을 포함하는 셀 어레이(cell array), 셀 어레이(cell array)로부터 출력된 데이터를 정렬하여 출력하는 데이터 출력회로(data output circuit) 등일 수 있다. 이때 목표회로(619)의 다수의 메모리 셀 중 그외 입력부로 입력된 어드레스에 의해 선택된 메모리 셀들의 데이터가 리드될 수 있다.
내부 커맨드(iCMD)가 라이트 커맨드인 경우 목표회로(619)는 외부로부터 입력된 데이터를 정렬 및 드라이빙하여 셀 어레이로 전달하는 데이터 입력회로(data input circuit) 및 셀 어레이 등일 수 있다. 이때 목표회로(619)의 다수의 메모리 셀 중 그외 입력부들로 입력된 어드레스에 의해 선택된 메모리 셀들에 그외 입력부들로 입력된 데이터가 라이트될 수 있다.
내부 커맨드(iCMD)가 모드 레지스터 셋 커맨드인 경우 목표회로(619)는 반도체 장치의 동작모드에 대해서 설정하는 설정회로 및 설정된 사항을 저장하는 모드 레지스터 셋일 수 있다. 이때 입력부들로 입력된 어드레스에 의해 설정회로에서 다양한 반도체 장치(610)의 동작모드에 대한 다양한 설정을 수행할 수 있다.
내부 커맨드(iCMD)가 ZQ 캘리브레이션 커맨드인 경우에는 목표회로(619)는 ZQ 캘리브레이션 동작을 수행하는 캘리브래이션 회로일 수 있다. 목표회로(619)는 이외에도 내부 커맨드(iCMD)의 종류에 따라 내부 커맨드(iCMD)가 지시하는 동작을 수행하는 다양한 회로가 될 수 있다.
본 발명에 따른 반도체 시스템에서 반도체 장치는 유효신호를 이용하여 차례로 입력된 커맨드 신호들이 위상이 서로 다른 다수의 클럭 중 어떤 클럭에 의해 래치되었는지에 상관없이 입력된 순서대로 정해진 커맨드 라인으로 전달한다. 따라서 반도체 장치 내부에서도 다수의 커맨드 신호가 입력된 순서를 정확히 알 수 있다. 커맨드 신호가 입력된 순서를 알 수 있다는 것은 특정 순서에 입력된 커맨드 신호가 어떤 역할을 하는지 정확히 판별할 수 있다는 의미이며, 따라서 패킷 형태로 입력된 커맨드 패킷을 정확하게 판별하여 사용할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 시스템의 구성도이다.
도 7의 반도체 시스템은 도 6의 반도체 시스템에 비해 반도체(610)가 클럭 선택부(710)를 더 포함한다.
클럭 선택부(710)는 유효신호(VAL)가 제1입력신호(INS1) 또는 제3입력신호(INS3)에 대응하는 경우 제1클럭(CLK1) 및 제3클럭(CLK3) 중 하나 이상의 클럭을 선택하여 유효신호 래치부(617)로 전달하고, 유효신호(VAL)가 제2입력신호(INS2) 또는 제4입력신호(INS4)에 대응하는 경우 제2클럭(CLK2) 및 제4클럭(CLK4) 중 하나 이상의 클럭을 선택하여 유효신호 래치부(617)로 전달한다.
유효신호 정보(VAL_INF)는 유효신호(VAL)가 제1 내지 제4입력신호(INS1 INS4) 중 어떤 입력신호에 대응하는지 나타내는 정보이며, 반도체 장치(610)의 내부에서 생성되거나, 컨트롤러(620)로부터 입력될 수 있다.
유효신호 래치부(617)는 클럭 선택부(710)에서 선택되어 전달된 클럭을 이용하여 유효신호(VAL)를 래치하고, 래치 결과(RES_LAT)를 출력한다. 그 외의 구성 및 동작의 설명은 도 2 및 도 6에 언급된 것과 동일하다.
도 8은 본 발명의 일실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8에 도시된 바와 같이, 반도체 장치의 동작 방법은 클럭신호(CLK), 제1 내지 제4입력신호(INS1 - INS4) 및 유효신호(VAL) 를 입력받는 단계(S810, 이하 신호 입력 단계(S810)라 함), 클럭신호(CLK)의 첫번째 제1엣지에 동기된 제1클럭(CLK1), 클럭신호(CLK)의 첫번째 제2엣지에 동기된 제2클럭(CLK2), 클럭신호(CLK)의 두번째 제1엣지에 동기된 제3클럭(CLK3) 및 클럭신호(CLK)의 두번째 제2엣지에 동기된 제4클럭(CLK4)을 생성하는 단계(S820, 이하 클럭 생성 단계(S820)라 함), 제1 내지 제4클럭(CLK1 - CLK4)에 응답하여 유효신호(VAL) 를 래치하고, 제3클럭(CLK3)에 응답하여 나머지 유효신호를 래치하는 단계(S830, 이하 유효신호 래치 단계(S830)라 함), 제1 내지 제4클럭(CLK1 - CLK4)에 응답하여 제1 내지 제4입력신호(INS1 - INS4)를 래치하는 단계(S840, 이하 입력신호 래치 단계(S840)라 함) 및 유효신호 래치 결과(RES_LAT)에 의해 결정되는 대응관계에 따라 제1 내지 제4클럭(CLK1 - CLK4)에 의해 래치된 입력신호를 제1 내지 제4출력신호로 전달하는 단계(S850, 이하 신호 전달 단계(S850)라 함)를 포함한다. 제1 내지 제4출력신호는 도 2에서 제1 내지 제4출력라인(L1 - L4)에 실린 신호를 나타낸다.
도 2 및 도 7을 참조하여 반도체 장치의 동작 방법에 대해 설명한다.
신호 입력 단계(S810)에서 반도체 장치는 클럭신호(CLK), 제1 내지 제4입력신호(INS1 - INS4), 유효신호(VAL)를 입력 받는다. 유효신호(VAL)는 제1 내지 제4입력신호(INS1 - INS4) 중 하나의 입력신호에 대응하고, 대응하는 입력신호가 유효한지 나타낸다. 유효신호(VAL)는 대응하는 입력신호보다 홀수배만큼 먼저 입력되거나, 짝수배만큼 먼저 입력될 수 있다.
클럭 생성 단계(S820)에서 반도체 장치는 입력받은 클럭신호(CLK)를 이용하여 제1 내지 제4클럭(CLK1 - CLK4)을 생성한다. 제1 내지 제4클럭(CLK1 - CLK4)의 주기는 클럭신호(CLK)의 주기의 2배일 수 있으며 제1클럭(CLK1)은 클럭신호(CLK)의 첫번째 제1엣지에 동기되고, 제2클럭(CLK2)은 클럭신호(CLK)의 첫번째 제2엣지에 동기되고, 제3클럭(CLK3)은 클럭신호(CLK)의 두번째 제1엣지에 동기되고, 제4클럭(CLK4)은 클럭신호(CLK)의 두번째 제2엣지에 동기될 수 있다. 또한 제1엣지는 라이징 엣지이고 제2엣지는 폴링 엣지이거나, 제1엣지는 폴링 엣지이고 제2엣지는 라이징 엣지일 수 있다.
유효신호 래치 단계(S830)에서는 제1 내지 제4클럭(CLK1 - CLK4)을 중 하나의 클럭으로 유효신호(VAL)를 래치하고, 래치 결과를 출력(RES_LAT)를 출력한다. 이때 래치 결과(RES_LAT)에 따라 신호 전달 단계(S850)에서 제1 내지 제4클럭(CLK1 - CLK4)에 의해 래치된 입력신호들과 제1 내지 제4출력신호의 대응관계가 달라질 수 있다. 여기서 제1 내지 제4출력신호는 각각 도 2의 제1 내지 제4출력라인(L1 L4)의 신호일 수 있다.
입력신호 래치 단계(S840)에서는 제1 내지 제4클럭(CLK1 - CLK4)를 이용하여 제1 내지 제4입력신호(INS1 - INS4)를 래치한다. 제1입력신호(INS1)는 제1클럭(CLK1) 또는 제3클럭(CLK3)에 의해 래치될 수 있다. 제1입력신호(INS1)가 제1클럭(CLK1)에 의해 래치된 경우 제2입력신호(INS2)는 제2클럭(CLK2)에 의해 래치되고, 제3입력신호(INS3)는 제3클럭(CLK3)에 의해 래치되고, 제4입력신호(INS4)는 제4클럭(CLK4)에 의해 래치된다. 제1입력신호(INS1)가 제3클럭(CLK3)에 의해 래치된 경우 제2입력신호(INS2)는 제4클럭(CLK4)에 의해 래치되고, 제3입력신호(INS3)는 제1클럭(CLK1)에 의해 래치되고, 제4입력신호(INS4)는 제2클럭(CLK2)에 의해 래치된다.
신호 전달 단계(S850)에서는 유효신호 래치 결과(RES_LAT)에 따라 결정되는 대응관계로 제1 내지 제4클럭(CLK1 - CLK4)에 의해 래치된 입력신호를 제1 내지 제4출력신호로 전달한다. 도 2의 설명을 참조하면 상술한 유효신호(VAL)의 래치 결과들 중 제1입력신호(INS1)가 제1클럭(CLK1)에 의해 래치된 경우에 해당하는 결과에 응답하여 제1클럭(CLK1)에 의해 래치된 입력신호를 제1출력신호로 전달하고, 제2클럭(CLK2)에 의해 래치된 입력신호를 제2출력신호로 전달하고, 제3클럭(CLK3)에 의해 래치된 입력신호를 제3출력신호로 전달하고, 제4클럭(CLK4)에 의해 래치된 입력신호를 제4출력신호로 전달한다. 상술한 유효신호(VAL)이 래치 결과 들 중 제1입력신호(INS1)가 제3클럭(CLK3)에 의해 래치된 경우에 해당하는 결과에 응답하여 제1클럭(CLK1)에 의해 래치된 입력신호를 제3출력신호로 전달하고, 제2클럭(CLK2)에 의해 래치된 입력신호를 제4출력신호로 전달하고, 제3클럭(CLK3)에 의해 래치된 입력신호를 제1출력신호로 전달하고, 제4클럭(CLK4)에 의해 래치된 입력신호를 제2출력신호로 전달한다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 동작 방법은 유효신호를 이용하여 차례로 입력된 입력신호들이 위상이 서로 다른 다수의 클럭 중 어떤 클럭에 의해 래치되었는지에 상관없이 입력된 순서대로 정해진 출력신호로 전달한다. 따라서 반도체 장치 내부에서도 다수의 입력신호가 입력된 순서를 정확히 알 수 있다. 입력신호가 입력된 순서를 알 수 있다는 것은 특정 순서에 입력된 입력신호가 어떤 역할을 하는지 정확히 판별할 수 있다는 의미이며, 따라서 패킷 형태로 입력된 다수의 입력신호를 정확하게 판별하여 사용할 수 있다.
상술한 설명에서는 제1엣지가 라이징 엣지이고, 제2엣지가 폴링 엣지인 경우에 대해서 설명하였으나, 설계에 따라서 제1엣지가 폴링 엣지이고, 제2엣지가 라이징 엣지일 수도 있다. 상술한 설명에서는 입력신호의 개수가 4개인 경우에 대해서 설명하였으나 설계에 따라서 입력신호가 4개보다 많은 경우에도 적용될 수 있다. 또한 입력신호의 개수로 인해 패킷으로 입력되는 입력신호의 총 길이가 입력신호와 함께 입력되는 클럭신호의 주기보다 긴 경우에 적용될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (28)

  1. 제1 내지 제4출력라인;
    순차적인 위상을 가지는 제1 내지 제4클럭 각각에 응답하여 순차로 입력되는 제1 내지 제4입력신호 각각을 래치하는 입력신호 래치부;
    상기 제1 내지 제4클럭 중 하나의 클럭에 응답하여 유효신호 - 상기 유효신호는 상기 제1 내지 제4입력신호 중 하나의 입력신호에 대응하고, 대응하는 입력신호가 유효한지 나타냄 - 를 래치하는 유효신호 래치부; 및
    상기 유효신호 래치부의 래치 결과에 의해 결정되는 대응관계에 따라 상기 제1 내지 제4클럭에 의해 래치된 입력신호를 상기 제1 내지 제4출력라인으로 전달하는 신호 전달부
    를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    클럭신호 - 상기 클럭신호의 주기는 상기 제1 내지 제4클럭의 주기의 1/2배임 - 의 첫번째 제1엣지에 동기하여 상기 제1클럭을 생성하고, 상기 클럭신호의 첫번째 제2엣지에 동기하여 상기 제2클럭을 생성하고, 두번째 제1엣지에 동기하여 상기 제3클럭을 생성하고, 상기 클럭신호의 두번째 제2엣지에 동기하여 상기 제4클럭을 생성하는 클럭 생성부
    를 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 신호 전달부는
    상기 유효신호가 상기 제1입력신호에 대응하고, 상기 유효신호가 상기 제1입력신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력라인, 상기 제4출력라인, 상기 제1출력라인 및 상기 제2출력라인으로 전달하고, 상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력라인, 상기 제2출력라인, 상기 제3출력라인 및 상기 제4출력라인으로 전달하고,
    상기 유효신호가 상기 제1입력신호에 대응하고, 상기 유효신호가 상기 제1입력신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력라인, 상기 제4출력라인, 상기 제1출력라인 및 상기 제2출력라인으로 전달하고, 상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력라인, 상기 제2출력라인, 상기 제3출력라인 및 상기 제4출력라인으로 전달하는 반도체 장치.
  4. 제 2항에 있어서,
    상기 신호 전달부는
    상기 유효신호가 상기 제2입력신호에 대응하고, 상기 유효신호가 상기 제2입력신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제2클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력라인, 상기 제4출력라인, 상기 제1출력라인 및 상기 제2출력라인으로 전달하고, 상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력라인, 상기 제2출력라인, 상기 제3출력라인 및 상기 제4출력라인으로 전달하고,
    상기 유효신호가 상기 제2입력신호에 대응하고, 상기 유효신호가 상기 제2입력신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력라인, 상기 제4출력라인, 상기 제1출력라인 및 상기 제2출력라인으로 전달하고, 상기 유효신호가 상기 제클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력라인, 상기 제2출력라인, 상기 제3출력라인 및 상기 제4출력라인으로 전달하는 반도체 장치.
  5. 제 2항에 있어서,
    상기 신호 전달부는
    상기 유효신호가 상기 제3입력신호에 대응하고, 상기 유효신호가 상기 제3입력신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력라인, 상기 제4출력라인, 상기 제1출력라인 및 상기 제2출력라인으로 전달하고, 상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력라인, 상기 제2출력라인, 상기 제3출력라인 및 상기 제4출력라인으로 전달하고,
    상기 유효신호가 상기 제3입력신호에 대응하고, 상기 유효신호가 상기 제3입력신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력라인, 상기 제4출력라인, 상기 제1출력라인 및 상기 제2출력라인으로 전달하고, 상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력라인, 상기 제2출력라인, 상기 제3출력라인 및 상기 제4출력라인으로 전달하는 반도체 장치.
  6. 제 2항에 있어서,
    상기 신호 전달부는
    상기 유효신호가 상기 제4입력신호에 대응하고, 상기 유효신호가 상기 제4입력신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력라인, 상기 제4출력라인, 상기 제1출력라인 및 상기 제2출력라인으로 전달하고, 상기 유효신호가 상기 제2클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력라인, 상기 제2출력라인, 상기 제3출력라인 및 상기 제4출력라인으로 전달하고,
    상기 유효신호가 상기 제4입력신호에 대응하고, 상기 유효신호가 상기 제4입력신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제2클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력라인, 상기 제4출력라인, 상기 제1출력라인 및 상기 제2출력라인으로 전달하고, 상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력라인, 상기 제2출력라인, 상기 제3출력라인 및 상기 제4출력라인으로 전달하는 반도체 장치.
  7. 제 2항에 있어서,
    상기 신호 전달부는
    상기 유효신호가 상기 유효신호에 대응하는 입력신호보다 상기 클럭신호의 홀수배만큼 먼저 입력된 경우
    상기 유효신호를 래치한 클럭과 상기 유효신호에 대응하는 입력신호를 래치한 클럭이 같으면, 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력라인, 상기 제4출력라인, 상기 제1출력라인 및 상기 제2출력라인으로 전달하고,
    상기 유효신호를 래치한 클럭과 상기 유효신호에 대응하는 입력신호를 래치한 클럭이 다르면, 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력라인, 상기 제2출력라인, 상기 제3출력라인 및 상기 제4출력라인으로 전달하는 반도체 장치.
  8. 제 2항에 있어서,
    상기 신호 전달부는
    상기 유효신호가 상기 유효신호에 대응하는 입력신호보다 상기 클럭신호의 짝수배만큼 먼저 입력된 경우
    상기 유효신호를 래치한 클럭과 상기 유효신호에 대응하는 입력신호를 래치한 클럭이 같으면, 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력라인, 상기 제2출력라인, 상기 제3출력라인 및 상기 제4출력라인으로 전달하고,
    상기 유효신호를 래치한 클럭과 상기 유효신호에 대응하는 입력신호를 래치한 클럭이 다르면, 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력라인, 상기 제4출력라인, 상기 제1출력라인 및 상기 제2출력라인으로 전달하는 반도체 장치.
  9. 제 2항에 있어서,
    상기 입력신호 래치부는
    상기 제1클럭에 응답하여 상기 제1 내지 제4입력신호 중 하나의 입력신호를 래치하는 제1래치부;
    상기 제2클럭에 응답하여 상기 제1 내지 제4입력신호 중 하나의 입력신호를 래치하는 제2래치부;
    상기 제3클럭에 응답하여 상기 제1 내지 제4입력신호 중 하나의 입력신호를 래치하는 제3래치부; 및
    상기 제4클럭에 응답하여 상기 제1 내지 제4입력신호 중 하나의 입력신호를 래치하는 제4래치부
    를 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 신호 전달부는
    상기 유효신호 래치부의 래치 결과에 응답하여 상기 제1래치부의 출력 및 상기 제3래치부의 출력 중 하나를 상기 제1출력라인으로 전달하는 제1전달부;
    상기 유효신호 래치부의 래치 결과에 응답하여 상기 제2래치부의 출력 및 상기 제4래치부의 출력 중 하나를 상기 제2출력라인으로 전달하는 제2전달부;
    상기 유효신호 래치부의 래치 결과에 응답하여 상기 제1래치부의 출력 및 상기 제3래치부의 출력 중 하나를 상기 제3출력라인으로 전달하는 제3전달부; 및
    상기 유효신호 래치부의 래치 결과에 응답하여 상기 제2래치부의 출력 및 상기 제4래치부의 출력 중 하나를 상기 제4출력라인으로 전달하는 제4전달부
    를 포함하는 반도체 장치.
  11. 제 2항에 있어서,
    상기 제1엣지는 라이징 엣지이고, 상기 제2엣지는 폴링 엣지인 반도체 장치.
  12. 제 2항에 있어서,
    상기 제1엣지는 폴링 엣지이고, 상기 제2엣지는 라이징 엣지인 반도체 장치.
  13. 클럭신호, 순차로 입력되는 제1 내지 제4커맨드 신호를 포함하는 하나 이상의 커맨드 패킷, 유효신호 - 상기 유효신호는 상기 제1 내지 제4커맨드 신호 중 하나의 커맨드 신호에 대응하고, 대응하는 커맨드 신호가 유효한지 나타냄 -를 입력받고, 상기 클럭신호의 첫번째 제1엣지에 제1클럭, 상기 클럭신호의 첫번째 제2엣지에 동기된 제2클럭, 상기 클럭신호의 두번째 상기 제1엣지에 동기된 제3클럭 및 상기 클럭신호의 두번째 상기 제2엣지에 동기된 제4클럭에 응답하여 상기 제1 내지 제4커맨드 신호, 상기 유효신호를 래치하되, 상기 유효신호가 래치된 결과에 결정되는 대응관계에 따라 상기 제1 내지 제4클럭에 의해 래치된 커맨드 신호를 제1 내지 제4커맨드 라인으로 전달하고 상기 하나 이상의 커맨드 패킷에 대응하는 소정의 동작을 수행하는 반도체 장치; 및
    상기 반도체 장치에 상기 클럭신호, 상기 하나 이상의 커맨드 패킷, 상기 유효신호를 입력하는 컨트롤러
    를 포함하는 반도체 시스템.
  14. 제 13항에 있어서,
    상기 반도체 장치는
    상기 클럭신호를 입력받는 클럭신호 입력부;
    상기 하나 이상의 커맨드 패킷을 입력받는 커맨드 입력부;
    상기 유효신호를 입력받는 유효신호 입력부; 및
    상기 커맨드 입력부로 입력된 상기 하나 이상의 커맨드 패킷이 유효한 경우 상기 제1 내지 제4커맨드 라인을 통해 전달된 상기 하나 이상의 커맨드 패킷을 디코딩하여 내부 커맨드를 생성하는 커맨드 디코더
    를 포함하는 반도체 시스템.
  15. 제 13항에 있어서,
    상기 반도체 장치는
    상기 클럭신호를 이용하여, 상기 제1 내지 제4클럭을 생성하는 클럭 생성부;
    상기 제1 내지 제4클럭에 응답하여 상기 제1 내지 제4커맨드 신호를 래치하는 커맨드 신호 래치부;
    상기 제1 내지 제4클럭 중 하나의 클럭에 응답하여 상기 유효신호를 래치하는 유효신호 래치부; 및
    상기 유효신호 래치부의 래치 결과에 의해 결정되는 대응관계에 따라 상기 제1 내지 제4클럭에 의해 래치된 커맨드 신호를 상기 제1 내지 제4커맨드 라인으로 전달하는 신호 전달부
    를 더 포함하는 반도체 시스템.
  16. 제 15항에 있어서,
    상기 제1 내지 제4클럭의 주기는 상기 클럭신호의 주기의 2배인 반도체 시스템.
  17. 제 13항에 있어서,
    상기 반도체 장치는
    상기 유효신호가 상기 제1커맨드 신호에 대응하고, 상기 유효신호가 상기 제1커맨드 신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제3커맨드 라인, 상기 제4커맨드 라인, 상기 제1커맨드 라인 및 상기 제2커맨드 라인으로 전달하고, 상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제1커맨드 라인, 상기 제2커맨드 라인, 상기 제3커맨드 라인 및 상기 제4커맨드 라인으로 전달하고,
    상기 유효신호가 상기 제1커맨드 신호에 대응하고, 상기 유효신호가 상기 제1커맨드 신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제3커맨드 라인, 상기 제4커맨드 라인, 상기 제1커맨드 라인 및 상기 제2커맨드 라인으로 전달하고, 상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제1커맨드 라인, 상기 제2커맨드 라인, 상기 제3커맨드 라인 및 상기 제4커맨드 라인으로 전달하는 반도체 시스템.
  18. 제 13항에 있어서,
    상기 반도체 장치는
    상기 유효신호가 상기 제2커맨드 신호에 대응하고, 상기 유효신호가 상기 제2커맨드 신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제2클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제3커맨드 라인, 상기 제4커맨드 라인, 상기 제1커맨드 라인 및 상기 제2커맨드 라인으로 전달하고, 상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제1커맨드 라인, 상기 제2커맨드 라인, 상기 제3커맨드 라인 및 상기 제4커맨드 라인으로 전달하고,
    상기 유효신호가 상기 제2커맨드 신호에 대응하고, 상기 유효신호가 상기 제2커맨드 신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제3커맨드 라인, 상기 제4커맨드 라인, 상기 제1커맨드 라인 및 상기 제2커맨드 라인으로 전달하고, 상기 유효신호가 상기 제클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제1커맨드 라인, 상기 제2커맨드 라인, 상기 제3커맨드 라인 및 상기 제4커맨드 라인으로 전달하는 반도체 시스템.
  19. 제 13항에 있어서,
    상기 반도체 장치는
    상기 유효신호가 상기 제3커맨드 신호에 대응하고, 상기 유효신호가 상기 제3커맨드 신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제3커맨드 라인, 상기 제4커맨드 라인, 상기 제1커맨드 라인 및 상기 제2커맨드 라인으로 전달하고, 상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제1커맨드 라인, 상기 제2커맨드 라인, 상기 제3커맨드 라인 및 상기 제4커맨드 라인으로 전달하고,
    상기 유효신호가 상기 제3커맨드 신호에 대응하고, 상기 유효신호가 상기 제3커맨드 신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제3커맨드 라인, 상기 제4커맨드 라인, 상기 제1커맨드 라인 및 상기 제2커맨드 라인으로 전달하고, 상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제1커맨드 라인, 상기 제2커맨드 라인, 상기 제3커맨드 라인 및 상기 제4커맨드 라인으로 전달하는 반도체 시스템.
  20. 제 13항에 있어서,
    상기 반도체 장치는
    상기 유효신호가 상기 제4커맨드 신호에 대응하고, 상기 유효신호가 상기 제4커맨드 신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제3커맨드 라인, 상기 제4커맨드 라인, 상기 제1커맨드 라인 및 상기 제2커맨드 라인으로 전달하고, 상기 유효신호가 상기 제2클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제1커맨드 라인, 상기 제2커맨드 라인, 상기 제3커맨드 라인 및 상기 제4커맨드 라인으로 전달하고,
    상기 유효신호가 상기 제4커맨드 신호에 대응하고, 상기 유효신호가 상기 제4커맨드 신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제2클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제3커맨드 라인, 상기 제4커맨드 라인, 상기 제1커맨드 라인 및 상기 제2커맨드 라인으로 전달하고, 상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 커맨드 신호 각각을 상기 제1커맨드 라인, 상기 제2커맨드 라인, 상기 제3커맨드 라인 및 상기 제4커맨드 라인으로 전달하는 반도체 시스템.
  21. 제 13항에 있어서,
    상기 반도체 장치는
    상기 유효신호가 상기 제1입력신호 또는 상기 제3입력신호에 대응하는 경우 상기 제1클럭 및 상기 제3클럭 중 하나 이상의 클럭을 선택하여 상기 유효신호 래치부로 전달하고, 상기 유효신호가 상기 제2입력신호 또는 상기 제4입력신호에 대응하는 경우 상기 제2클럭 및 상기 제4클럭 중 하나 이상의 클럭을 선택하여 상기 유효신호 래치부로 전달하는 클럭 선택부
    를 포함하는 반도체 장치.
  22. 클럭신호, 제1 내지 제4입력신호 및 유효신호 - 상기 유효신호는 상기 제1 내지 제4입력신호 중 하나의 입력신호에 대응하고, 대응하는 입력신호가 유효한지 나타냄 - 를 입력받는 단계;
    클럭신호의 첫번째 제1엣지에 동기된 제1클럭, 상기 클럭신호의 첫번째 제2엣지에 동기된 제2클럭, 상기 클럭신호의 두번째 상기 제1엣지에 동기된 제3클럭 및 상기 클럭신호의 두번째 상기 제2엣지에 동기된 제4클럭을 생성하는 단계;
    상기 제1 내지 제4클럭 중 하나의 클럭에 응답하여 상기 유효신호를 래치하는 단계;
    상기 제1 내지 제4클럭에 응답하여 상기 제1 내지 제4입력신호를 래치하는 단계; 및
    상기 유효신호 래치 결과에 의해 결정되는 대응관계에 따라 상기 제1 내지 제4클럭에 의해 래치된 입력신호를 제1 내지 제4출력신호로 전달하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  23. 제 22항에 있어서,
    상기 제1 내지 제4클럭의 주기는 상기 클럭신호의 주기의 2배인 반도체 장치의 동작 방법.
  24. 제 23항에 있어서,
    상기 제1 내지 제4클럭에 의해 래치된 입력신호를 상기 제1 내지 제4출력신호로 전달하는 단계는
    상기 유효신호가 상기 제1입력신호에 대응하고, 상기 유효신호가 상기 제1입력신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력신호, 상기 제4출력신호, 상기 제1출력신호 및 상기 제2출력신호로 전달하고, 상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력신호, 상기 제2출력신호, 상기 제3출력신호 및 상기 제4출력신호로 전달하고,
    상기 유효신호가 상기 제1입력신호에 대응하고, 상기 유효신호가 상기 제1입력신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력신호, 상기 제4출력신호, 상기 제1출력신호 및 상기 제2출력신호로 전달하고, 상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력신호, 상기 제2출력신호, 상기 제3출력신호 및 상기 제4출력신호로 전달하는 반도체 장치의 동작 방법.
  25. 제 23항에 있어서,
    상기 제1 내지 제4클럭에 의해 래치된 입력신호를 상기 제1 내지 제4출력신호로 전달하는 단계는
    상기 유효신호가 상기 제2입력신호에 대응하고, 상기 유효신호가 상기 제2입력신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제2클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력신호, 상기 제4출력신호, 상기 제1출력신호 및 상기 제2출력신호로 전달하고, 상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력신호, 상기 제2출력신호, 상기 제3출력신호 및 상기 제4출력신호로 전달하고,
    상기 유효신호가 상기 제2입력신호에 대응하고, 상기 유효신호가 상기 제2입력신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력신호, 상기 제4출력신호, 상기 제1출력신호 및 상기 제2출력신호로 전달하고, 상기 유효신호가 상기 제클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력신호, 상기 제2출력신호, 상기 제3출력신호 및 상기 제4출력신호로 전달하는 반도체 장치의 동작 방법.
  26. 제 23항에 있어서,
    상기 제1 내지 제4클럭에 의해 래치된 입력신호를 상기 제1 내지 제4출력신호로 전달하는 단계는
    상기 유효신호가 상기 제3입력신호에 대응하고, 상기 유효신호가 상기 제3입력신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력신호, 상기 제4출력신호, 상기 제1출력신호 및 상기 제2출력신호로 전달하고, 상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력신호, 상기 제2출력신호, 상기 제3출력신호 및 상기 제4출력신호로 전달하고,
    상기 유효신호가 상기 제3입력신호에 대응하고, 상기 유효신호가 상기 제3입력신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제1클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력신호, 상기 제4출력신호, 상기 제1출력신호 및 상기 제2출력신호로 전달하고, 상기 유효신호가 상기 제3클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력신호, 상기 제2출력신호, 상기 제3출력신호 및 상기 제4출력신호로 전달하는 반도체 장치의 동작 방법.
  27. 제 23항에 있어서,
    상기 제1 내지 제4클럭에 의해 래치된 입력신호를 상기 제1 내지 제4출력신호로 전달하는 단계는
    상기 유효신호가 상기 제4입력신호에 대응하고, 상기 유효신호가 상기 제4입력신호보다 상기 클럭신호의 주기의 홀수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력신호, 상기 제4출력신호, 상기 제1출력신호 및 상기 제2출력신호로 전달하고, 상기 유효신호가 상기 제2클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력신호, 상기 제2출력신호, 상기 제3출력신호 및 상기 제4출력신호로 전달하고,
    상기 유효신호가 상기 제4입력신호에 대응하고, 상기 유효신호가 상기 제4입력신호보다 상기 클럭신호의 주기의 짝수배만큼 먼저 입력되는 경우
    상기 유효신호가 상기 제2클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제3출력신호, 상기 제4출력신호, 상기 제1출력신호 및 상기 제2출력신호로 전달하고, 상기 유효신호가 상기 제4클럭에 의해 래치되면 상기 제1클럭, 상기 제2클럭, 상기 제3클럭 및 상기 제4클럭에 의해 래치된 입력신호 각각을 상기 제1출력신호, 상기 제2출력신호, 상기 제3출력신호 및 상기 제4출력신호로 전달하는 반도체 장치의 동작 방법.
  28. 다수의 출력라인;
    순차적인 위상을 가지는 다수의 클럭 각각에 응답하여 순차로 입력되는 다수의 입력신호 각각을 래치하는 입력신호 래치부;
    상기 다수의 클럭 중 하나의 클럭에 응답하여 유효신호 - 상기 유효신호는 상기 다수의 입력신호 중 하나의 입력신호에 대응하고, 대응하는 입력신호가 유효한지 나타내는 유효신호를 래치하는 유효신호 래치부; 및
    상기 유효신호 래치부의 래치 결과에 의해 결정되는 대응관계에 따라 상기 다수의 클럭에 의해 래치된 입력신호를 상기 다수의 출력라인으로 전달하는 신호 전달부
    를 포함하는 반도체 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8760945B2 (en) 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
US10892002B2 (en) * 2018-10-24 2021-01-12 Micron Technology, Inc. Selectively controlling clock transmission to a data (DQ) system
CN111785309B (zh) * 2020-07-01 2021-03-19 深圳市芯天下技术有限公司 非型闪存接口电路的实现方法、电路、存储介质和终端

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130015886A1 (en) * 2011-07-12 2013-01-17 Brant T. Johnson High Voltage, High temperature Semiconductor Driver for Switching Power semiconductor devices
US20130069704A1 (en) * 2011-09-15 2013-03-21 O2Micro Inc. One-wire communication circuit and one-wire communication method
US20130124134A1 (en) * 2011-11-16 2013-05-16 Teradyne, Inc. Fast single-ended to differential converter

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5524281A (en) * 1988-03-31 1996-06-04 Wiltron Company Apparatus and method for measuring the phase and magnitude of microwave signals
US6230063B1 (en) * 1995-07-07 2001-05-08 Samsung Electronics Co., Ltd. Factory mode free setting apparatus and method thereof
KR100591758B1 (ko) 2003-10-31 2006-06-22 삼성전자주식회사 패킷 방식을 이용한 메모리 및 그것을 포함한 메모리 시스템
JP3773941B2 (ja) * 2004-03-01 2006-05-10 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR100844985B1 (ko) * 2005-09-29 2008-07-10 주식회사 하이닉스반도체 반도체메모리소자의 데이터 입력장치
JP2007305609A (ja) * 2006-04-10 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置
US7863877B2 (en) * 2006-12-11 2011-01-04 International Rectifier Corporation Monolithically integrated III-nitride power converter
US8212541B2 (en) * 2008-05-08 2012-07-03 Massachusetts Institute Of Technology Power converter with capacitive energy transfer and fast dynamic response
JP5386943B2 (ja) * 2008-11-20 2014-01-15 富士通株式会社 波形制御装置，応答素子モジュール，光スイッチ装置および光スイッチ装置の制御方法
JP5271210B2 (ja) * 2009-03-19 2013-08-21 株式会社東芝 スイッチ回路
US8183905B2 (en) * 2009-07-27 2012-05-22 Broadcom Corporation Configurable clock signal generator
US9431974B2 (en) * 2010-04-19 2016-08-30 Qorvo Us, Inc. Pseudo-envelope following feedback delay compensation
US8675725B2 (en) * 2010-04-29 2014-03-18 Mediatek Singapore Pte. Ltd. Integrated circuit, communication unit and method for improved amplitude resolution of an RF-DAC
KR101212760B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 반도체 장치의 입출력 회로 및 방법 및 이를 포함하는 시스템
KR101187639B1 (ko) 2011-02-28 2012-10-10 에스케이하이닉스 주식회사 집적회로
JP5556726B2 (ja) * 2011-04-04 2014-07-23 サンケン電気株式会社 スイッチング回路
US8626083B2 (en) * 2011-05-16 2014-01-07 Blackberry Limited Method and apparatus for tuning a communication device
US9281744B2 (en) * 2012-04-30 2016-03-08 Infineon Technologies Ag System and method for a programmable voltage source

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130015886A1 (en) * 2011-07-12 2013-01-17 Brant T. Johnson High Voltage, High temperature Semiconductor Driver for Switching Power semiconductor devices
US20130069704A1 (en) * 2011-09-15 2013-03-21 O2Micro Inc. One-wire communication circuit and one-wire communication method
US20130124134A1 (en) * 2011-11-16 2013-05-16 Teradyne, Inc. Fast single-ended to differential converter

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