KR20080026226A - 멀티 포트 메모리 장치 및 그 테스트 방법 - Google Patents

멀티 포트 메모리 장치 및 그 테스트 방법 Download PDF

Info

Publication number
KR20080026226A
KR20080026226A KR1020060090859A KR20060090859A KR20080026226A KR 20080026226 A KR20080026226 A KR 20080026226A KR 1020060090859 A KR1020060090859 A KR 1020060090859A KR 20060090859 A KR20060090859 A KR 20060090859A KR 20080026226 A KR20080026226 A KR 20080026226A
Authority
KR
South Korea
Prior art keywords
port
signal
test
pattern
memory
Prior art date
Application number
KR1020060090859A
Other languages
English (en)
Inventor
김진국
이창호
남경우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060090859A priority Critical patent/KR20080026226A/ko
Publication of KR20080026226A publication Critical patent/KR20080026226A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

멀티 포트 메모리 장치 및 그 테스트 방법이 개시된다. 본 발명의 멀티 포트 메모리 장치는 외부 장치와 인터페이스하기 위한 제1 및 제2 포트, 각각이 상기 제1 및 제2 포트 중 적어도 어느 하나에 접속되는 다수의 메모리 뱅크들을 구비하는 메모리 코아, 상기 제1 포트를 통하여 입력되는 테스트 명령에 기초하여 패턴 인에이블 신호를 출력하는 제어회로, 및 상기 패턴 인에이블 신호에 응답하여 내부 테스트 패턴 신호를 생성하는 패턴 발생기를 구비한다. 상기 제1포트를 통하여 입력되는 외부 테스트 신호는 상기 제1 포트에 접속하는 메모리 뱅크로 제공되고, 상기 내부 테스트 패턴 신호는 상기 제2 포트에 접속하는 메모리 뱅크로 제공되어 상기 멀티포트 메모리 장치에 대한 테스트가 이루어진다. 따라서, 어느 한 포트를 통하여 테스트를 수행할 때 멀티 포트가 동작하는 것과 유사한 환경을 만들어 줌으로써, 정확한 테스트 결과를 얻을 수 있다.
Figure P1020060090859
멀티 포트, 멀티 포트 메모리, 멀티 포트 메모리 테스트 방법

Description

멀티 포트 메모리 장치 및 그 테스트 방법{Multi-port memory device and method for testing multi-port memory device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 멀티 포트 메모리 장치의 구조를 나타내는 블록도이다.
도 2는 본 발명의 실시예에 따른 멀티 포트 메모리 장치의 구성 블록도이다.
도 3은 본 발명의 실시예에 따른 멀티 포트 메모리 장치의 테스트 방법을 설명하기 위한 타이밍 도이다.
도 4는 본 발명의 실시예에 따른 메모리 장치의 테스트 방법을 나타내는 순서도이다.
본 발명은 메모리 장치의 테스트 방법에 관한 것으로, 보다 상세하게는 다수(2 이상)의 포트(port)를 구비하는 멀티 포트(multi-port) 메모리 장치 및 그 테스트 방법에 관한 것이다.
도 1은 일반적인 멀티 포트 메모리 장치의 구조를 나타내는 블록도이다.
도 1을 참조하면, 상기 멀티 포트 메모리 장치(100)는 다수의 메모리 뱅크들(뱅크A, 뱅크B, 뱅크C, 및 뱅크D)을 포함하는 메모리 코아(110), 클럭 신호(CLK_A, CLK_B), 커맨드 신호(CMD_A, CMD_B), 어드레스 신호들(ADD_A, ADD_B) 및 데이터 신호들(DQ_A, DQ_B)을 입/출력하기 위한 제1포트(120) 및 제2포트(130), 및 상기 포트들(120 및 130)로부터 입력되는 데이터 신호들(DQ_A, DQ_B)을 각각 접속되어 있는 상기 메모리 뱅크들(뱅크A, 뱅크B, 뱅크C, 및 뱅크D)로 전달하는 제1 데이터 패스 회로(140) 및 제2 데이터 패스 회로(150)를 구비한다.
종래의 하나의 포트만을 구비하는 메모리 장치의 구조와는 다르게 상기 멀티 포트 메모리 장치(100)의 메모리 뱅크들(뱅크 A, 뱅크 B, 뱅크 C, 및 뱅크 D) 각각은 적어도 하나의 포트(120, 또는 130)와 접속되어 있다.
상기 메모리 뱅크들(뱅크 A, 뱅크 B, 뱅크 C, 및 뱅크 D) 중 적어도 어느 하나는 상기 포트들(120, 또는 130)에 공통으로 접속될 수 있다. 예컨대, 메모리 뱅크 C는 상기 제1 포트(120)에 접속되어 동작할 수도 있고, 상기 제2 포트(130)에 접속되어 동작할 수는 공유 뱅크이다.
상기 포트들(120 및 130)은 서로 독립하여 동작하며, 상기 멀티 포트 메모리 장치(100) 내부적으로는 독립적으로 동작하는 회로, 즉 어느 하나의 포트에 대응하여 동작하는 회로와 둘 이상의 포트에 의해 공유되어 동작하는 공유 회로를 모두 구비하고 있다.
좀 더 구체적으로 설명하면, 멀티 포트 중 대응하는 포트가 동작하는 경우에만 동작하고 다른 포트가 동작하는 경우에는 동작하지 않는 독립적인 회로(예컨대, 데이터 라인)가 있는 반면, 여러 포트에 의해 공유되는 회로(예컨대, 파워 라인)도 있다.
따라서, 상기 다수의 포트들(120 및 130)이 동시에 동작할 때 상기 공유 회로를 통하여 상호 간에 영향을 미칠 가능성이 있다.
그러므로, 상기 멀티 포트 메모리 장치를 테스트하는데 있어서는 상기 다수의 포트들(120 및 130)이 동시에 동작할 때 상호 영향을 고려하여 테스트할 필요가 있다.
그러나, 각각의 독립적인 포트를 가진 멀티 포트 메모리 장치에서는 동시에 두 개 이상의 포트를 테스트하는 것은 많은 어려움이 있다. 이는 상기 멀티 포트 메모리 장치(100)에 구비되는 포트들(120 및 130)이 서로 다른 동작 주파수에서 동작 할 수 있기 때문이다. 예컨대, 하나의 포트는 SDR(single data rate)로 동작하고, 다른 한 포트는 DDR(double data rate)로 동작하는 경우 하나의 테스트 장치에서 2개의 포트에 동시에 서로 다른 동작 주파수를 갖는 신호를 인가하여 테스트하는데 어려움이 있었다.
따라서, 종래에는 어느 한 쪽 포트를 테스트할 경우 다른 쪽 포트는 오프 상태에서 테스트를 진행함으로써, 멀티 포트가 동시에 동작하는 경우의 상호 영향을 고려하여 테스트할 수 없다는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 다수의 포트들 중에서 어느 한 포트를 통하여 메모리를 테스트할 때에 다른 포트가 동작할 때의 환경을 만들어 다른 포트들로부터 입력되는 신호들의 영향을 고려한 테스트를 할 수 있는 멀티 포트 메모리 장치 및 그 테스트 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 본 발명의 일 면에 따른 멀티 포트 메모리 장치는 외부 장치와 인터페이스하기 위한 제1 및 제2 포트; 각각이 상기 제1 및 제2 포트 중 적어도 어느 하나에 접속되는 다수의 메모리 뱅크들을 구비하는 메모리 코아; 상기 제1 포트를 통하여 입력되는 테스트 명령에 기초하여 패턴 인에이블 신호를 출력하는 제어회로; 및 상기 패턴 인에이블 신호에 응답하여 내부 테스트 패턴 신호를 생성하는 패턴 발생기를 구비한다.
상기 제1포트를 통하여 입력되는 외부 테스트 신호는 상기 제1 포트에 접속하는 메모리 뱅크로 제공되고, 상기 내부 테스트 패턴 신호는 상기 제2 포트에 접속하는 메모리 뱅크로 제공된다.
상기 멀티 포트 메모리 장치는 상기 패턴 인에이블 신호에 응답하여, 외부로부터 수신되는 테스트 신호와 상기 내부 테스트 패턴 신호 발생기에서 발생되는 내부 테스트 패턴 신호 중 하나를 선택하여 출력하는 선택 블럭을 더 구비할 수 있다.
상기 내부 테스트 패턴 신호는, 상기 패턴 발생기에 의해 생성된 클럭 신호, 커맨드 신호, 어드레스 신호, 및 데이터 신호들을 포함할 수 있다.
상기 기술적 과제를 해결하기 본 발명의 다른 일면에 따른 멀티 포트 메모리 장치는 제1 테스트 명령 및 제1 외부 테스트 신호를 수신하기 위한 제1 포트; 제2 테스트 명령 및 제2 외부 테스트 신호를 수신하기 위한 제2 포트; 각각이 상기 제1 및 제2 포트 중 적어도 어느 하나에 접속되는 다수의 메모리 뱅크들을 구비하는 메모리 코아; 상기 제2 테스트 명령에 기초하여 제1 내부 테스트 패턴 신호를 발생하는 제1 패턴 발생기; 및 상기 제1 테스트 명령에 기초하여 제2 내부 테스트 패턴 신호를 발생하는 제2 패턴 발생기를 구비한다.
상기 제1 외부 테스트 신호가 상기 제1 포트를 통하여 상기 제1 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력되는 경우 상기 제2 내부 테스트 패턴 신호가 내부적으로 발생되어 상기 제2 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력되고, 상기 제2 외부 테스트 신호가 상기 제2 포트를 통하여 상기 제2 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력되는 경우에는 상기 제1 내부 테스트 패턴 신호가 발생되어 상기 제1 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력된다.
상기 제1 내부 테스트 패턴 신호 및 상기 제2 내부 테스트 패턴 신호는 클럭 신호, 커맨드 신호, 어드레스 신호, 및 데이터 신호들로 이루어질 수 있다.
상기 제1 포트 및 제2 포트는 SDR(single data rate) 또는 DDR(double data rate) 방식 중 어느 하나로 동작 가능하다. 상기 메모리 코아는 DRAM(dynamic random access memory)으로 구현 가능하다.
상기 기술적 과제를 해결하기 멀티 포트 메모리 테스트 방법은 적어도 제1 및 제2 포트를 구비하는 멀티 포트 메모리 장치의 테스트 방법에 관한 것으로, 상기 제1포트를 통하여 테스트 명령 및 외부 테스트 신호를 수신하는 단계; 상기 수 신된 테스트 명령에 기초하여 내부 테스트 패턴 신호들을 발생하는 단계; 및 상기 수신된 외부 테스트 신호들을 제1 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력하는 단계; 및 상기 내부 테스트 패턴 신호들을 상기 제2 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재번호를 나타낸다.
도 2는 본 발명의 실시예에 따른 멀티 포트 메모리 장치의 구성 블록도이다.
도 2를 참조하여 설명하면, 상기 멀티 포트 메모리 장치(200)는 제1 포트(210), 제2 포트(220), 메모리 코아(230), 제1 제어회로(240), 제2 제어회로(250), 제1 패턴 발생기(260), 제2 패턴 발생기(270), 제1 선택 블록(280), 및 제2 선택 블록(290)을 구비한다.
상기 제1 포트(210)는 외부장치(미도시)와 인터페이스하여 상기 외부 장치(미도시)로부터 상기 메모리 코아(230)를 동작시키기 위한 클럭 신호(CLK_A), 커맨드 신호(CMD_A), 어드레스 신호(ADD_A), 및 데이터 신호(DQ_A)를 수신하고, 상기 제1 포트(210)에 테스트 장치가 접속되어 테스트가 수행되는 경우에는 상기 테스트 장치로부터 제1 테스트 명령 및 제1 외부 테스트 신호를 수신한다.
상기 제2 포트(220)는 외부장치와 인터페이스하여 상기 외부 장치로부터 상기 메모리 코아(230)를 동작시키기 위한 클럭 신호(CLK_B), 커맨드 신호(CMD_B), 어드레스 신호(ADD_B), 및 데이터 신호(DQ_B)를 수신하고, 상기 제2 포트(220)에 테스트 장치가 접속되어 테스트가 수행되는 경우에는 상기 테스트 장치로부터 제2 테스트 명령 및 제2 외부 테스트 신호를 수신한다.
상기 메모리 코아(230)는 각각이 상기 제1 포트(210) 및 제2 포트(220) 중 적어도 어느 하나에 접속되는 메모리 뱅크들(뱅크A, 뱅크B, 뱅크C, 및 뱅크D)을 구비한다. 상기 메모리 뱅크들(뱅크A, 뱅크B, 뱅크C, 및 뱅크D) 중 적어도 어느 하나(여기서는, 뱅크 C)는 상기 제1 포트(210) 및 제2 포트(220)에 공통으로 접속되는 공유 뱅크일 수 있다.
상기 제1 제어회로(240)는 제1 명령 해석기(241), 제1 패턴 인에이블 신호 발생기(242), 및 제1 데이터 패스 회로(243)를 구비한다. 상기 제1 명령해석기(241)는 제1 포트(210)를 통해 수신되는 명령 또는 제1 패턴 발생기(260)에서 발생되는 명령을 수신하고, 이를 해석하여 상기 명령에 상응하는 내부 명령 신호 및/또는 제어 신호를 발생한다. 제1 포트(210)를 통해 수신되는 명령은 커맨드 신호들(CMD_A) 및 어드레스 신호들(ADD_A)의 조합으로 구성될 수 있고, 제1 패턴 발생기(260)에서 발생되는 명령은 커맨드/어드레스 발생기(263)에 의해 발생되는 커맨드 신호들(CMD_P1) 및 어드레스 신호들(ADD_P1)의 조합으로 구성될 수 있다. 제1 패턴 발생기(260)에 대해서는 상세히 후술하기로 한다.
또한, 상기 제1 명령해석기(241)는 상기 제1 포트(210)를 통하여 입력되는 명령이 제1 테스트 명령인 경우, 상기 제1 패턴 인에이블 신호 발생기(242)가 패턴 인에이블 신호(EN_B)를 발생(혹은 활성화)하도록 내부 명령 신호 혹은 제어 신호를 상기 제1 패턴 인에이블 신호 발생기(242)로 출력한다.
상기 제1 테스트 명령은, 제1 포트에 접속된 메모리 뱅크(뱅크 A, 뱅크 C)로는 제1 포트를 통하여 외부 테스트 신호를 인가함과 동시에 제2 포트에 접속되는 메모리 뱅크(뱅크 B, 뱅크 C, 뱅크 D)로는 내부적으로 발생된 내부 테스트 신호를 인가하여 테스트하기 위한 명령으로서, 상기 제1 포트(210)를 통하여 입력되는 커맨드 신호들(CMD_A) 및 어드레스 신호(ADD_A)들의 조합으로 구성될 수 있다.
상기 제1 패턴 인에이블 신호 발생기(242)는 상기 제1 명령 해석기(241)로부터 출력되는 신호에 응답하여 상기 제2 패턴 발생기(270)를 동작시키기 위한 패턴 인에이블 신호(EN_B)를 발생한다.
상기 제1 데이터 패스 회로(243)는 상기 제1 포트(210)와 상기 제1 포트에 접속된 메모리 뱅크(뱅크A 및 뱅크C) 간의 인터페이스 회로로서, 상기 제1 포트(210)를 통하여 입력되는 제1 외부 테스트 신호들 또는 상기 제1 패턴 발생기(260)에서 발생되는 제1 내부 테스트 패턴 신호들을 제1 포트(210)와 접속된 메모리 뱅크(뱅크A 및 뱅크C)로 출력한다.
상기 제2 제어회로(250)는 상기 제1 제어회로(240)와 마찬가지로, 제2 명령 해석기(251), 및 제2 인에이블 신호 발생기(252), 제2 데이터 패스 회로(253)를 구비한다. 제2 명령 해석기(251), 및 제2 인에이블 신호 발생기(252), 제2 데이터 패스 회로(253)는 각각 상기 제1 제어 회로(240)의 제1 명령 해석기(241), 제1 패턴 인에이블 신호 발생기(242), 및 제1 데이터 패스 회로(243)와 동일한 기능을 수행하므로, 이들 구성요소들(251, 252, 253)에 대해서는 간략히 기술한다.
상기 제2 명령해석기(251)는 상기 제2 포트(220)를 통하여 입력되는 명령을 해석하여 해석된 명령이 상기 제2 테스트 명령인 경우, 상기 제2 패턴 인에이블 신호 발생기(252)가 패턴 인에이블 신호(EN_A)를 발생(혹은 활성화)하도록 내부 명령 신호 혹은 제어 신호를 상기 제2 패턴 인에이블 신호 발생기(252)로 출력한다.
상기 제2 테스트 명령은, 제2 포트에 접속된 메모리 뱅크로는 제2 포트를 통하여 외부 테스트 신호를 인가함과 동시에 제1 포트에 접속되는 메모리 뱅크로는 내부적으로 발생된 내부 테스트 신호를 인가하여 테스트하기 위한 명령으로서, 상기 제2 포트(220)를 통하여 입력되는 커맨드 신호(CMD_B) 및 어드레스 신호(ADD_B)들의 조합으로 구성될 수 있다.
상기 제2 데이터 패스 회로(253)는 상기 제2 포트(220)와 상기 제2 포트(220)에 접속된 메모리 뱅크(뱅크B, 뱅크 C, 뱅크D) 간의 인터페이스 회로로서, 상기 제2 포트(220)를 통하여 입력되는 제2 외부 테스트 신호들 또는 상기 제2 패턴 발생기(270)에서 발생되는 제2 내부 테스트 패턴 신호들을 제2 포트(220)와 접속된 메모리 뱅크(뱅크 B, 뱅크 C, 및 뱅크 D)로 출력한다.
상기 제2 패턴 인에이블 신호 발생기(252)는 상기 제2 명령 해석기(251)의 출력 신호에 응답하여 상기 제1 패턴 발생기(260)를 동작시키기 위한 패턴 인에이블 신호(EN_A)를 발생한다.
상기 제1 패턴 발생기(260)는 상태 발생기(261), 클럭 발생기(262), 커맨드/ 어드레스 발생기(263), 및 데이터 발생기(264)를 구비한다. 상태 발생기(261)는 패턴 인에이블 신호(EN_A)에 응답하여 클럭 발생기(262), 커맨드/어드레스 발생기(263), 및 데이터 발생기(264)를 동작시키기 위한 신호를 출력한다.
상기 상태 발생기(261)의 출력신호에 응답하여 상기 클럭 발생기(262), 커맨드/어드레스 발생기(263), 및 데이터 발생기(264)는 제1 내부 테스트 패턴 신호들(CLK_P1, CMD_P1/ADD_P1, 및 DQ_P1)을 발생시키고, 발생된 제1 내부 테스트 패턴 신호들(CLK_P1, CMD_P1/ADD_P1, 및 DQ_P1)을 상기 제1 포트(210)와 접속되어 있는 메모리 뱅크들(뱅크A 및 뱅크 C)로 출력한다.
상기 제1 내부 테스트 패턴 신호들은 상기 제1 패턴 발생기(260)에 의해 발생되는 클럭 신호(CLK_P1), 커맨드 신호/어드레스 신호(CMD_P1/ADD_P1), 및 데이터 신호(DQ_P1)들로 이루어져 있고, 상기 제2 포트(220)에 접속된 메모리 뱅크들(뱅크 B, 뱅크 C, 및 뱅크 D)이 제2 외부 테스트 신호들(CLK_B, CMD_B, ADD_B, 및 DQ_B)을 수신하여 동작할 때 상기 제1 포트(210)에 접속된 메모리 뱅크들(뱅크 A 및 뱅크 C)을 동작시키기 위한 신호이다.
상기 제2 패턴 발생기(270) 역시 상태 발생기(271), 클럭 발생기(272), 커맨드/어드레스 발생기(273), 및 데이터 발생기(274)를 구비한다. 상태 발생기(271)는 패턴 인에이블 신호(EN_B)에 응답하여 클럭 발생기(272), 커맨드/어드레스 발생기(273), 및 데이터 발생기(274)를 동작시키기 위한 신호를 출력한다.
상기 상태 발생기(271)의 출력신호에 응답하여 상기 클럭 발생기(272), 커맨드/어드레스 발생기(273), 및 데이터 발생기(274)는 제2 내부 테스트 패턴 신호 들(CLK_P2, CMD_P2/ADD_P2, 및 DQ_P2)을 발생시키고, 발생된 제2 내부 테스트 패턴 신호들을 상기 제2 포트(220)와 접속되어 있는 메모리 뱅크들(뱅크A, 뱅크 B, 및 뱅크 D)로 출력한다.
상기 제2 내부 테스트 패턴 신호들은 상기 제2 패턴 발생기(270)에 의해 발생되는 클럭 신호(CLK_P2), 커맨드 신호/어드레스 신호((CMD_P2/ADD_P2), 및 데이터 신호(DQ_P2)들로 이루어져 있고, 상기 제1 포트(210)에 접속된 메모리 뱅크들(뱅크 A 또는 뱅크 C)이 제1 외부 테스트 신호들(CLK_A, CMD_A/ADD_A, 및 DQ_A)을 수신하여 동작할 때 상기 제2 포트(220)에 접속된 메모리 뱅크들(뱅크 B, 뱅크 B, 및 뱅크 D)을 동작시키기 위한 신호이다.
상기 제1 선택블록(280)은 다수의 선택기들(281, 282, 및 283)을 구비하고 상기 다수의 선택기들(291, 292, 및 293) 각각은 제1 외부 테스트 신호들(CLK_A, CMD_A/ADD_A, 및 DQ_A) 및 상기 제1 내부 테스트 패턴 신호들(CLK_P1, CMD_P1/ADD_P1, 및 DQ_P1) 중에서 각각 상응하는 신호를 수신한다.
상세히 설명하면, 제1 선택기(281)는 외부 클럭신호(CLK_A)와 내부 클럭신호(CLK_P1)을 수신하고, 제2 선택기(282)는 외부 커맨드 신호(CMD_A) 및 어드레스 신호(ADD_A)와 내부 커맨드 신호(CMD_P1) 및 어드레스 신호(ADD_P1)을 수신하며, 제3 선택기(283)는 외부 데이터 신호(DQ_A)와 내부 데이터 신호(DQ_P1)을 수신한다.
상기 다수의 선택기들(281, 282, 및 283) 각각은 상기 패턴 인에이블 신호(EN_A)에 응답하여 상기 제1 외부 테스트 신호들(CLK_A, CMD_A, ADD_A, 및 DQ_A) 또는 상기 제1 내부 테스트 패턴 신호들(CLK_P1, CMD_P1/ADD_P1, 및 DQ_P1) 중 어느 하나를 상기 제1 포트(210)에 접속된 메모리 뱅크(뱅크A 및 뱅크 C)로 출력한다. 예컨대, 상기 패턴 인에이블 신호(EN_A)가 활성화되면 상기 제1 내부 테스트 패턴 신호들(CLK_P1, CMD_P1/ADD_P1, 및 DQ_P1)을 출력하고, 상기 제1 패턴 인에이블 신호(EN_A)가 비활성화되면 상기 제1 외부 테스트 신호들(CLK_A, CMD_A/ADD_A, 및 DQ_A)을 출력한다.
상기 제1 외부 테스트 신호들(CLK_A, CMD_A/ADD_A, 및 DQ_A)은 상기 제1 포트(210)에 접속된 테스트 장치로부터 입력되어 상기 제1 포트(210)에 접속된 메모리 뱅크를 테스트하기 위한 신호이다.
상기 제2 선택블록(290)은 다수의 선택기들(291, 292, 및 293)을 구비하고 상기 다수의 선택기들(291, 292, 및 293) 각각은 제2 외부 테스트 신호들(CLK_B, CMD_B/ADD_B, 및 DQ_B) 및 상기 제2 내부 테스트 패턴 신호들(CLK_P2, CMD_P2/ADD_P2, 및 DQ_P2) 중에서 각각 상응하는 신호를 수신한다. 상세히 설명하면, 제4 선택기(291)는 외부 클럭신호(CLK_B)와 내부 클럭신호(CLK_P2)을 수신하고, 제5 선택기(292)는 외부 커맨드 신호(CMD_B) 및 어드레스 신호(ADD_B)와 내부 커맨드 신호(CMD_P2) 및 어드레스 신호(ADD_P2)를 수신하며, 제6 선택기(293)는 외부 데이터 신호(DQ_B)와 내부 데이터 신호(DQ_P2)을 수신한다.
상기 다수의 선택기들(291, 292, 및 293) 각각은 상기 패턴 인에이블 신호(EN_B)에 응답하여 상기 제2 외부 테스트 신호들(CLK_B, CMD_B/ADD_B, 및 DQ_B) 또는 상기 제2 내부 테스트 패턴 신호들(CLK_P2, CMD_P2/ADD_P2, 및 DQ_P2) 중 어 느 하나를 상기 제2 포트(220)에 접속된 메모리 뱅크(뱅크 B, 뱅크 C, 및 뱅크 D)로 출력한다. 예컨대, 상기 패턴 인에이블 신호(EN_B)가 활성화되면 상기 제2 내부 테스트 패턴 신호들(CLK_P2, CMD_P2/ADD_P2, 및 DQ_P2)을 출력하고, 상기 패턴 인에이블 신호(EN_B)가 비활성화되면 상기 제2 외부 테스트 신호들(CLK_B, CMD_B/ADD_B, 및 DQ_B)을 출력한다.
상기 제2 외부 테스트 신호들(CLK_B, CMD_B/ADD_B, 및 DQ_B)은 상기 제2 포트(220)에 테스트 장치가 접속되어 상기 제2 포트(220)를 통한 테스트 시에 상기 테스트 장치로부터 입력되어 상기 제2 포트(220)에 접속된 메모리 뱅크(뱅크 B, 뱅크 C, 및 뱅크 D)를 테스트하기 위한 신호이다.
좀 더 상세히 설명하면, 상기 제1 포트(210)를 통하여 테스트를 수행할 경우 패턴 인에이블 신호(EN_A)는 비활성화되고, 패턴 인에이블 신호(EN_B)는 활성화되므로, 상기 제1 포트(210)를 통하여 입력되는 제1 외부 테스트 신호들(CLK_A, CMD_A/ADD_A, 및 DQ_A)은 상기 제1 포트(210)에 접속된 메모리 뱅크(뱅크 A 및 뱅크 C)로 출력되고, 상기 제2 패턴 발생기(270)로부터 출력되는 제2 내부 테스트 패턴 신호들(CLK_P2, CMD_P2/ADD_P2, 및 DQ_P2)은 상기 제2 포트(220)에 접속된 메모리 뱅크(뱅크 B, 뱅크 C, 및 뱅크 D)로 출력된다.
요약하여 말하면, 상기 제1포트(210)를 통하여 테스트를 진행할 때, 상기 제2 패턴 발생기(270)를 동작시켜 제2 포트(220)에 접속된 메모리 뱅크(뱅크 B, 뱅크 C, 및 뱅크 D)로 내부 테스트 신호인 제2 내부 테스트 패턴 신호(CLK_P2, CMD_P2/ADD_P2, 및 DQ_P2)들을 출력하여 동작시킨다.
따라서, 상기 제2 포트(220)에 접속된 메모리 뱅크들(뱅크 B, 뱅크 C, 및 뱅크 D)이 동작함으로써 상기 제2 포트(220)로부터 신호들이 입력되는 것과 같은 환경을 조성하여 상기 제2 포트(220)로부터 데이터가 입/출력될 때의 영향을 고려한 테스트를 진행할 수 있다.
이상, 도 2를 참조하여 설명한 실시예에서는, 각 포트(즉, 제1 및 제2 포트)별로 패턴 발생기(260, 270)가 구비된다. 그러나, 본 발명의 다른 실시예에서는 패턴 발생기가 하나만 구비되고, 패턴 발생기에서 발생되는 내부 테스트 패턴 신호가 제1 포트에 접속된 메모리 뱅크 혹은 제2 포트에 접속되는 메모리 뱅크로 선택적으로 인가될 수 있음은 물론이다.
도 3은 본 발명의 실시예에 따른 멀티 포트 메모리 장치의 테스트 동작을 설명하기 위한 타이밍 도이고, 도 4는 본 발명의 실시예에 따른 메모리 장치의 테스트 방법을 나타내는 순서도이다.
본 발명의 용이한 설명을 위하여 제1 포트(210)에 테스트 장치를 접속하여 테스트를 수행하는 경우를 예로 들어 설명한다.
도 2 내지 도 4를 참조하면, 상기 제1 포트(210)를 통하여 멀티포트 메모리 장치로 테스트 명령이 인가된다(S420). 테스트 명령은 외부 테스트 장치(미도시)에서 발생될 수 있다. 테스트 명령은 도 4에 도시된 바와 같이, 일련의 제1 내지 제3 명령 신호(310, 320, 330)로 구성될 수 있다. 각 명령 신호(310, 320, 330)는 클럭 신호(CLK_A)의 복수(2 이상)의 싸이클 동안 입력될 수 있으며, 커맨드 신호들(CMD_A)과 어드레스 신호들(ADD_A)의 조합으로 구성될 수 있다.
제1 명령 신호(310)는 멀티 포트 메모리 장치를 테스트 모드로 동작시키기 위한 신호일 수 있다. 즉, 제1 명령 신호(310)는 테스트 모드의 시작을 알리는 신호일 수 있다. 상기 제2 명령 신호(320)는 상기 제2 포트(220)에 접속된 제2 패턴 발생기(270)를 동작시키기 위한 신호일 수 있다. 즉, 상기 제2 명령 신호(320)는 상기 제2 포트(220)에 접속된 메모리 뱅크를 테스트하기 위한 명령 신호일 수 있다.
그리고, 제3 명령 신호(330)는 제1 포트의 테스트 모드를 지정하기 위한 신호일 수 있다. 즉, 제3 명령 신호(330)는 제1 포트를 통한 테스트 모드의 구체적인 종류를 지정하기 위한 신호일 수 있다.
상기와 같은 일련의 명령 신호들로 구성되는 테스트 명령이 수신되면, 메모리 장치는 테스트 명령을 판독하고, 상기 판독된 테스트 명령이 상기 제2 포트(220)에 접속된 제2 패턴 발생기(270)를 동작시키기 위한 명령을 포함하고 있다면, 대응하는 패턴 인에이블 신호(EN_B)를 발생한다(S430).
따라서, 도 3에 도시된 바와 같이, 제2 명령 신호(320)가 수신된 직후 패턴 인에이블 신호(EN_B)가 소정의 로직 레벨(여기서는, 하이레벨)로 활성화될 수 있다.
상기 패턴 인에이블 신호(EN_B)에 응답하여 상기 제2 패턴 발생기(270)는 제2 포트(220)에 접속되는 메모리 뱅크(뱅크 B, 뱅크 C, 및 뱅크 D)로 내부 테스트 신호인 제2 내부 테스트 패턴 신호들(CLK_P2, CMD_P2/ ADD_P2, 및 DQ_P2)을 출력한다(S440).
상기 제2 내부 테스트 패턴 신호들(CLK_P2, CMD_P2/ADD_P2, 및 DQ_P2)은 상기 제1 포트(210)를 통한 테스트가 끝날 때까지 일정한 패턴을 가지고 계속하여 반복해서 발생될 수 있다(S440).
상기 제2 패턴 발생기(270)가 상기 제2 내부 테스트 패턴 신호들(CLK_P2, CMD_P2/ADD_P2, 및 DQ_P2)을 상기 메모리 뱅크(뱅크 B, 뱅크 C, 및 뱅크 D)로 출력하는 것과 병렬적으로 상기 제1 포트(210)로는 제1 외부 테스트 신호들(CLK_A, CMD_A, 및 ADD_A)이 수신된다(S450). 즉, 상기 제2 내부 테스트 패턴 신호들(CLK_P2, CMD_P2/ADD_P2, 및 DQ_P2)이 상기 메모리 뱅크(뱅크 B, 뱅크 C, 및 뱅크 D)로 입력되는 것과 동시에 혹은 병렬적으로, 제1 외부 테스트 신호들(CLK_A, CMD_A, 및 ADD_A)은 상기 제1 포트(210)와 접속된 메모리 뱅크들(뱅크 A 및 뱅크 C)로 입력됨으로써, 상기 멀티 포트 메모리 장치(200)에 대한 테스트가 이루어진다(S450). 도 4에서는 편의상, S440 단계 후에 S450 단계가 이루어지는 것으로 도시되나, 실질적으로 S440 단계 및 S450 단계는 병렬적으로 이루어지는 것이 바람직하다.
이상 상기 제1 포트(210)를 통하여 상기 멀티 포트 메모리 장치(200)를 테스트하는 방법을 설명하였으나, 상기 제2 포트(220)를 통한 상기 멀티 포트 메모리 장치(200)의 테스트도 동일한 방법으로 설명 가능하므로, 이에 대해서는 생략한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 멀티 포트 메모리 테스트 장치 및 그 테스트 방법은 다수의 포트들 중에서 어느 한 포트를 통하여 테스트를 수행할 때 멀티 포트가 동작하는 것과 유사한 환경을 만들어 줌으로써, 정확한 테스트 결과를 얻을 수 있다.

Claims (10)

  1. 외부 장치와 인터페이스하기 위한 제1 및 제2 포트;
    각각이 상기 제1 및 제2 포트 중 적어도 어느 하나에 접속되는 다수의 메모리 뱅크들을 구비하는 메모리 코아;
    상기 제1 포트를 통하여 입력되는 테스트 명령에 기초하여 패턴 인에이블 신호를 출력하는 제어회로; 및
    상기 패턴 인에이블 신호에 응답하여 내부 테스트 패턴 신호를 생성하는 패턴 발생기를 구비하며,
    상기 제1포트를 통하여 입력되는 외부 테스트 신호는 상기 제1 포트에 접속하는 메모리 뱅크로 제공되고, 상기 내부 테스트 패턴 신호는 상기 제2 포트에 접속하는 메모리 뱅크로 제공되는 멀티 포트 메모리 장치.
  2. 제1항에 있어서, 상기 멀티 포트 메모리 장치는,
    상기 패턴 인에이블 신호에 응답하여, 외부로부터 수신되는 테스트 신호와 상기 내부 테스트 패턴 신호 발생기에서 발생되는 내부 테스트 패턴 신호 중 하나를 선택하여 출력하는 선택 블럭을 더 구비하는 멀티 포트 메모리 장치.
  3. 제1항에 있어서, 상기 내부 테스트 패턴 신호는,
    상기 패턴 발생기에 의해 생성된 클럭 신호, 커맨드 신호, 어드레스 신호, 및 데이터 신호들을 포함하는 멀티 포트 메모리 장치.
  4. 제1 테스트 명령 및 제1 외부 테스트 신호를 수신하기 위한 제1 포트;
    제2 테스트 명령 및 제2 외부 테스트 신호를 수신하기 위한 제2 포트;
    각각이 상기 제1 및 제2 포트 중 적어도 어느 하나에 접속되는 다수의 메모리 뱅크들을 구비하는 메모리 코아;
    상기 제2 테스트 명령에 기초하여 제1 내부 테스트 패턴 신호를 발생하는 제1 패턴 발생기; 및
    상기 제1 테스트 명령에 기초하여 제2 내부 테스트 패턴 신호를 발생하는 제2 패턴 발생기를 구비하며,
    상기 제1 외부 테스트 신호가 상기 제1 포트를 통하여 상기 제1 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력되는 경우 상기 제2 내부 테스트 패턴 신호가 내부적으로 발생되어 상기 제2 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력되고,
    상기 제2 외부 테스트 신호가 상기 제2 포트를 통하여 상기 제2 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력되는 경우에는 상기 제1 내부 테스트 패턴 신호가 발생되어 상기 제1 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력되는 멀티 포트 메모리 장치.
  5. 제4항에 있어서, 상기 멀티 포트 메모리 장치는,
    상기 제1 테스트 명령을 수신하여 제1 패턴 인에이블 신호를 발생하는 제1 제어회로; 및
    상기 제2 테스트 명령을 수신하여 제2 패턴 인에이블 신호를 발생하는 제2 제어회로를 더 구비하며,
    상기 제1 및 제2 패턴 발생기는 각각 상기 제2 및 제1 패턴 인에이블 신호에 응답하여 상기 제1 및 제2 내부 테스트 신호를 발생하는 멀티 포트 메모리 장치.
  6. 제5항에 있어서, 상기 멀티 포트 메모리 장치는,
    상기 제2 패턴 인에이블 신호가 비활성화될 때 상기 제1 외부 테스트 신호를 상기 제1 포트와 접속되는 메모리 뱅크들로 출력하고, 상기 제2 패턴 인에이블 신호가 활성화될 때 상기 제1 내부 테스트 패턴 신호를 상기 제1 포트와 접속된 메모리 뱅크들로 출력하는 제1 선택 블록; 및
    상기 제2 패턴 인에이블 신호가 비활성화될 때 상기 제2 외부 테스트 신호를 상기 제2 포트와 접속되는 메모리 뱅크들로 출력하고, 상기 제2 패턴 인에이블 신호가 활성화 될때 상기 제2 내부 테스트 패턴 신호를 상기 제2 포트와 접속된 메모리 뱅크들로 출력하는 제2 선택블럭을 더 구비하는 멀티 포트 메모리 장치.
  7. 제4항에 있어서, 상기 제1 내부 테스트 패턴 신호 및 상기 제2 내부 테스트 패턴 신호는 각각,
    클럭 신호, 커맨드 신호, 어드레스 신호, 및 데이터 신호들을 포함하는 멀티 포트 메모리 장치.
  8. 제1항 또는 제4항에 있어서, 상기 제1 포트 및 제2 포트는 각각,
    SDR(single data rate) 및 DDR(double data rate) 방식 중 어느 하나로 동작 가능한 멀티 포트 메모리 장치.
  9. 제1항 또는 제4항에 있어서, 상기 메모리 코아는,
    DRAM(dynamic random access memory)인 멀티 포트 메모리 장치.
  10. 적어도 제1 및 제2 포트를 구비하는 멀티 포트 메모리 장치의 테스트 방법에 있어서,
    상기 제1포트를 통하여 테스트 명령 및 외부 테스트 신호를 수신하는 단계;
    상기 수신된 테스트 명령에 기초하여 내부 테스트 패턴 신호들을 발생하는 단계; 및
    상기 수신된 외부 테스트 신호들을 제1 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력하는 단계; 및
    상기 내부 테스트 패턴 신호들을 상기 제2 포트에 대응하는 적어도 하나의 메모리 뱅크로 입력하는 단계를 구비하는 멀티 포트 메모리 테스트 방법.
KR1020060090859A 2006-09-19 2006-09-19 멀티 포트 메모리 장치 및 그 테스트 방법 KR20080026226A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060090859A KR20080026226A (ko) 2006-09-19 2006-09-19 멀티 포트 메모리 장치 및 그 테스트 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060090859A KR20080026226A (ko) 2006-09-19 2006-09-19 멀티 포트 메모리 장치 및 그 테스트 방법

Publications (1)

Publication Number Publication Date
KR20080026226A true KR20080026226A (ko) 2008-03-25

Family

ID=39413678

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060090859A KR20080026226A (ko) 2006-09-19 2006-09-19 멀티 포트 메모리 장치 및 그 테스트 방법

Country Status (1)

Country Link
KR (1) KR20080026226A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010129127A2 (en) * 2009-04-28 2010-11-11 Synopsys, Inc. A runtime programmable bist for testing a multi-port memory device
KR20180089632A (ko) * 2017-02-01 2018-08-09 삼성전자주식회사 반도체 장치 및 반도체 장치의 테스트 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010129127A2 (en) * 2009-04-28 2010-11-11 Synopsys, Inc. A runtime programmable bist for testing a multi-port memory device
WO2010129127A3 (en) * 2009-04-28 2011-01-20 Synopsys, Inc. A runtime programmable bist for testing a multi-port memory device
KR20180089632A (ko) * 2017-02-01 2018-08-09 삼성전자주식회사 반도체 장치 및 반도체 장치의 테스트 방법

Similar Documents

Publication Publication Date Title
US6421291B1 (en) Semiconductor memory device having high data input/output frequency and capable of efficiently testing circuit associated with data input/output
KR100745374B1 (ko) 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력방법
KR20000062531A (ko) 반도체 메모리 장치
KR100890381B1 (ko) 반도체 메모리 소자
KR20150124520A (ko) 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR20120068620A (ko) 반도체 메모리 장치 및 그 테스트 방법
KR20020014563A (ko) 반도체 메모리 장치
CN101369465A (zh) 使用逻辑芯片的半导体器件
US6158036A (en) Merged memory and logic (MML) integrated circuits including built-in test circuits and methods
KR20100055036A (ko) 컴팩트 테스트 회로 및 그를 갖는 집적 회로
JP2013077342A (ja) 試験装置および試験方法
KR100310715B1 (ko) 동기형반도체기억장치
KR20080026226A (ko) 멀티 포트 메모리 장치 및 그 테스트 방법
US8994419B2 (en) Semiconductor device, semiconductor system including the same, and method for operating the same
US7782685B2 (en) Semiconductor device and operating method thereof
KR20040043994A (ko) 병렬비트 테스트시 데이터 입출력 포맷을 변환하는 회로및 방법
KR100673147B1 (ko) 반도체메모리소자의 입출력라인 공유장치
KR20220058872A (ko) 반도체 메모리 및 이를 이용한 메모리 시스템
US6158029A (en) Method of testing an integrated circuit having a memory and a test circuit
GB2311883A (en) A column address strobe signal generator for a synchronous DRAM
KR20010085537A (ko) 반도체 장치 및 그 테스트 방법
JP2014006951A (ja) 半導体装置、半導体装置のテスト方法及び半導体装置の製造方法
KR101907072B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR100933666B1 (ko) 반도체 메모리 소자
KR100213216B1 (ko) 동기식 반도체 메모리 장치(sdram)를 위한 병렬 비트 테스트(pbt) 제어 회로 및 그 제어 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination