CN116863979A - 数据读写电路、方法及设备 - Google Patents

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CN116863979A CN202210311931.8A CN202210311931A CN116863979A CN 116863979 A CN116863979 A CN 116863979A CN 202210311931 A CN202210311931 A CN 202210311931A CN 116863979 A CN116863979 A CN 116863979A
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Abstract

本申请提供一种数据读写电路、方法及设备，该电路包括控制器和存储器，存储器用于根据控制器发送的第一时钟信号解码指令，以及根据控制器发送的第二时钟信号采样数据；存储器中包括第一存储模组、第二存储模组和模式寄存器，模式寄存器存储有第二同步参数，第二存储模组设置有第二延迟电路；对第一存储模组进行读写时，控制器用于通过第一同步参数对第一时钟信号和第二时钟信号进行同步；对第二存储模组进行读写时，控制器用于通过第一同步参数，对第一时钟信号和第二时钟信号进行第一同步，以及，存储器用于通过第二延迟电路和第二同步参数，对第一时钟信号和第二时钟信号进行第二同步。本申请可以通过时钟同步的叠加降低时钟同步复杂度。

Description

数据读写电路、方法及设备
技术领域
本申请实施例涉及半导体技术领域，尤其涉及一种数据读写电路、方法及设备。
背景技术
在半导体领域中，通过存储器存储数据，可以向存储器中写入数据或从存储器中读取数据，数据的读写过程需要通过控制器进行控制，控制器通常为系统级芯片(SOC，system of chip)。控制器在进行读写时需要依赖于一个时钟信号WCK(write clock，写时钟信号)，相应地，存储器执行读写指令过程时，需要依赖于另一个时钟信号CK。而这两个时钟信号之间的时间偏差较大会导致读写错误。为了保证读写正确，需要对这两个时钟信号进行同步。
现有技术中，控制器通过一个同步参数实时的对两个时钟信号进行时钟同步，该同步参数可以是预先设置的，用于表示两个时钟信号之间的时间偏差。例如，如果时钟信号WCK比时钟信号CK快5纳秒，那么可以将5纳秒作为同步参数，以将WCK延迟5纳秒，或，将CK加快5纳秒。
发明内容
本申请实施例提供一种数据读写电路、方法及设备，以降低时钟同步复杂度。
第一方面，本申请实施例提供一种数据读写电路，包括相互连接的控制器和存储器，所述存储器用于接收所述控制器发送的第一时钟信号和第二时钟信号，所述存储器用于基于所述第一时钟信号解码指令，以及基于所述第二时钟信号采样数据；
所述控制器中存储有第一同步参数，所述存储器中包括第一存储模组、第二存储模组和模式寄存器，所述模式寄存器中存储有第二同步参数，所述第二存储模组设置有第二延迟电路，所述第二延迟电路与所述模式寄存器连接；
在对所述第一存储模组进行读写的过程中，所述控制器用于通过所述第一同步参数，对所述第一时钟信号和所述第二时钟信号进行同步；
在对所述第二存储模组进行读写的过程中，所述控制器用于通过所述第一同步参数，对所述第一时钟信号和所述第二时钟信号进行第一同步，以及，所述存储器用于通过所述第二延迟电路和所述第二同步参数，对所述控制器发送的所述第一时钟信号和所述第二时钟信号进行第二同步。
可选地，所述第一存储模组也设置有所述第二延迟电路，用于通过所述第一存储模组对应的第二同步参数，对所述控制器发送的所述第一时钟信号和所述第二时钟信号进行同步。
可选地，所述第二延迟电路位于所述第一时钟信号的传输路径上，用于接收所述控制器发送的第一时钟信号，并基于所述第二同步参数对接收到的所述第一时钟信号进行延迟处理。
可选地，所述存储器还包括：分别与所述第二延迟电路、所述模式寄存器连接的偏差测量电路，用于确定所述第一时钟信号和所述第二时钟信号之间的时间偏差，并根据所述时间偏差调整所述模式寄存器中的所述第二同步参数。
可选地，所述第二延迟电路位于所述第二时钟信号的传输路径上，用于接收所述控制器发送的第二时钟信号，并通过所述第二同步参数对接收到的所述第二时钟信号进行延迟处理。
可选地，所述存储器还包括：分别与所述第二延迟电路、所述模式寄存器连接的偏差测量电路，用于确定所述第一时钟信号和所述第二时钟信号之间的时间偏差，并根据所述时间偏差调整所述模式寄存器中的所述第二同步参数。
可选地，所述控制器还包括第一延迟电路，用于通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行同步，所述第一延迟电路位于所述第一时钟信号或所述第二时钟信号的传输路径上。
可选地，所述第二延迟电路包括：解码电路、延迟处理电路和输出电路，所述解码电路用于对所述第二同步参数进行解码得到N个延迟处理信号，其中一个所述延迟处理信号处于有效状态，所述延迟处理电路用于通过所述有效状态的延迟处理信号对输入到所述第二延迟处理电路中的目标时钟信号进行延迟处理，所述输出电路用于将延迟处理之后的目标时钟信号作为输出的目标时钟信号，所述目标时钟信号为所述第一时钟信号或所述第二时钟信号。
可选地，所述延迟处理电路包括：N个与门，每个所述与门对应一个所述延迟处理信号，所述与门的输入为所述目标时钟信号和对应的所述延迟处理信号，N-1个所述与门分别与不同延时的延迟器连接，所述延迟器用于对所述与门的输出信号进行延迟处理，所述有效状态的延迟处理信号对应目标与门，所述目标与门的输出信号或所述目标与门连接的延迟器的输出信号作为所述延迟处理电路输出的目标时钟信号。
第二方面，本申请实施例提供一种数据读写方法，应用于第一方面的数据读写电路中，所述方法包括：
在对所述第一存储模组进行读写的过程中，通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行同步；
在对所述第二存储模组进行读写的过程中，通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行同步之后，再通过所述第二同步参数，对所述第一时钟信号和所述第二时钟信号进行同步。
可选地，所述通过所述第二同步参数，对所述第一时钟信号和所述第二时钟信号进行同步，包括：
通过所述第二同步参数对所述第一时钟信号进行延迟，所述第二同步参数是所述第二存储模组对应的时间偏差和所述第一存储模组对应的时间偏差的差值，所述第一存储模组对应的时间偏差是指在对所述第一存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间的时间偏差；所述第二存储模组对应的时间偏差是指在对所述第二存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间的时间偏差。
可选地，所述通过所述第二同步参数，对所述第一时钟信号和所述第二时钟信号进行同步，包括：
通过所述第二同步参数对所述第二时钟信号进行延迟，所述第二同步参数是所述第二存储模组的所述时间偏差和所述第一存储模组对应的时间偏差之间的差值的相反数，所述第一存储模组对应的时间偏差是指在对所述第一存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间的时间偏差；所述第二存储模组对应的时间偏差是指在对所述第二存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间时间偏差。
可选地，所述通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行同步，包括：
通过所述第一同步参数对所述第一时钟信号进行延迟，所述第一同步参数是所述第一存储模组的所述时间偏差。
可选地，所述通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行同步，包括：
通过所述第一同步参数对所述第二时钟信号进行延迟，所述第一同步参数是所述第一存储模组的时间偏差的相反数。
第三方面，本申请实施例提供一种数据读写方法，应用于如第一方面的数据读写电路中，所述方法包括：
在对目标存储模组进行读写的过程中，通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行第一同步，所述目标存储模组是所述第一存储模组或所述第二存储模组；
在所述第一同步之后，通过所述目标存储模组对应的第二同步参数，对所述第一时钟信号和所述第二时钟信号进行第二同步。
可选地，所述通过所述目标存储模组对应的第二同步参数，对所述第一时钟信号和所述第二时钟信号进行第二同步，包括：
通过所述目标存储模组对应的第二同步参数，对所述第一时钟信号进行延迟；若所述目标存储模组是时间偏差最大的存储模组，则所述目标存储模组的第二同步参数是所述第一存储模组对应的所述时间偏差和所述第二存储模组的所述时间偏差之间的绝对差值；若所述目标存储模组是时间偏差最小的存储模组，则所述目标存储模组的第二同步参数是0；所述存储模组的时间偏差是对所述存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间的时间偏差。
可选地，所述通过所述目标存储模组对应的第二同步参数，对所述第一时钟信号和所述第二时钟信号进行第二同步，包括：
通过所述目标存储模组对应的第二同步参数，对所述第二时钟信号进行延迟，若所述目标存储模组是时间偏差最大的存储模组，则所述目标存储模组的第二同步参数是所述第一存储模组对应的所述时间偏差和所述第二存储模组的所述时间偏差之间的绝对差值的相反数；若所述目标存储模组是时间偏差最小的存储模组，则所述目标存储模组的第二同步参数是0；所述存储模组的时间偏差是对所述存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间的时间偏差。
可选地，所述通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行第一同步，包括：
通过所述第一同步参数对所述第一时钟信号进行延迟，所述第一同步参数是所述第一存储模组对应的所述时间偏差和所述第二存储模组对应的所述时间偏差中的最小值。
可选地，所述通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行第一同步，包括：
通过所述第一同步参数对所述第二时钟信号进行延迟，所述第一同步参数是所述第一存储模组对应的所述时间偏差和所述第二存储模组对应的所述时间偏差中的最小值的相反数。
第四方面，本申请实施例提供一种电子设备，包括第一方面的数据读写电路。
本申请实施例提供的数据读写电路、方法及设备，可以通过第一同步参数实现第一存储模组读写时的时钟同步，通过第一同步参数和第二同步参数的叠加实现第二存储模组读写时的时钟同步。也就是说，对第一存储模组读写时使用的同步参数为第一同步参数，对第二存储模组读写时使用的同步参数为第一同步参数和第二同步参数的叠加参数，如此，两个存储模组的同步参数不同。实现了通过不同大小的同步参数分别对第一存储模组和第二存储模组进行时钟同步。从而，在初始时按照第一存储模组和第二存储模组分别设置第一同步参数和第二同步参数之后，可以在切换读写的存储模组时，不需要修改同步参数，有助于降低时钟同步复杂度。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请实施例的实施例，并与说明书一起用于解释本申请实施例的原理。
图1是本申请实施例提供的两个存储模组下的连接时钟信号的边界金属丝示意图；
图2是本申请实施例提供的一种数据读写电路的结构示意图；
图3是本申请实施例提供的另一种数据读写电路的结构示意图；
图4是本申请实施例提供的一个第二延迟电路位于第一时钟信号的传输路径上时的数据读写电路结构示意图；
图5是本申请实施例提供的一个第二延迟电路位于第二时钟信号的传输路径上时的数据读写电路结构示意图；
图6是本申请实施例提供的两个第二延迟电路均位于第一时钟信号的传输路径上时的数据读写电路结构示意图；
图7和图8是本申请实施例提供的两个第二延迟电路位于不同时钟信号的传输路径上时的两种数据读写电路结构示意图；
图9是本申请实施例提供的两个第二延迟电路均位于第二时钟信号的传输路径上时的数据读写电路结构示意图；
图10是本申请实施例提供的一种第二延迟电路结构示意图；
图11是本申请实施例提供的一种延迟处理电路的结构示意图；
图12和图13是本申请实施例提供的两种控制器的内部结构示意图；
图14和图15是本申请实施例提供的两种数据读写方法的步骤流程图。
通过上述附图，已示出本申请实施例明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请实施例构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请实施例的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请实施例相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请实施例的一些方面相一致的装置和方法的例子。
本公开发明人发现，在存储器包括两个存储模组时，现有技术存在时钟同步复杂度较高的问题。发明人对现有技术进行分析之后发现，出现上述技术问题的原因之一在于，由于不同存储模组的bounding wire(边界金属丝)的长度不同，从而使得不同存储模组对应的两个时钟信号之间的时间偏差并不相同。这样，在对不同的存储模组进行时钟同步时，采用的同步参数不同。图1是本申请实施例提供的两个存储模组下的连接时钟信号的边界金属丝示意图。参照图1所示，存储模组R1通过边界金属丝W11获取第一时钟信号，存储模组R1通过边界金属丝W12获取第二时钟信号。存储模组R2通过边界金属丝W21获取第一时钟信号，存储模组R2通过边界金属丝W22获取第二时钟信号。从图1中可以看出，W11和W12之间的长度差与W21和W22之间的长度差不同，从而导致第一存储模组对应的两个时钟信号之间的时间偏差与第二存储模组对应的两个时钟信号之间的时间偏差并不相同，所以两个存储模组对应的同步参数也不相同。
在图1所示的时钟同步场景下，如果需要对其中一个存储模组进行读写，那么需要先针对该存储模组设置该同步参数，以对其进行时钟同步。在对另一个存储模组进行读写时，需要修改同步参数，以根据修改后的同步参数对另一个存储模组进行时钟同步。可以看出，如果数据读写过程不断的切换存储模组，那么需要频繁的修改同步参数，导致时钟同步复杂度较高。
为了解决上述问题，本申请实施例考虑需要为两个存储模组设置不同的同步过程，为了实现不同的同步过程，可以通过两个同步参数实现两个存储模组的时钟同步。具体地，通过第一同步参数在对第一存储模组进行读写的过程中，进行时钟同步，以及通过第一同步参数和第二同步参数在对第二存储模组进行读写的过程中，进行时钟同步。这样，第一存储模组的时钟同步和第二存储模组的时钟同步采用不同的同步参数，在初始时设置好第一同步参数和第二同步参数即可，从而在切换需要读写的存储模组时，不需要修改第一同步参数和第二同步参数，可以有效降低时钟同步复杂度。
图2是本申请实施例提供的一种数据读写电路的结构示意图。请参照图2，上述数据读写电路100包括相互连接的控制器101和存储器102。其中，存储器102用于接收控制器101发送的第一时钟信号和第二时钟信号，存储器102用于基于第一时钟信号解码指令，以及基于第二时钟信号采样数据。
其中，上述控制器101中存储有第一同步参数，该第一同步参数用于在对任意存储模组进行读写的过程中，对第一时钟信号和第二时钟信号进行时钟同步。可以理解的是，第一时钟信号和第二时钟信号是控制器101生成的，由于传输线路以及技术的问题，第一时钟信号和第二时钟信号通常是有时间偏差的，从而需要对第一时钟信号和第二时钟信号进行同步，以尽可能的减小该时间偏差，以使该时间偏差在一个可允许的范围内。
上述存储器102中包括第一存储模组1021、第二存储模组1022。其中，第二存储模组1022中包括第二延迟电路10221和模式寄存器10222，第二延迟电路10221与模式寄存器10222连接，模式寄存器10222中存储有第二同步参数。其中，第二延迟电路10221用于通过第二同步参数对第一时钟信号和第二时钟信号进行时钟同步。
基于上述图2所示的数据读写电路，在对第一存储模组1021进行读写的过程中，控制器101用于通过第一同步参数，对第一时钟信号和所述第二时钟信号进行同步。对第一存储模组1021的读写就是对第一存储模组1021的存储阵列10214读写。
在对第二存储模组1022进行读写的过程中，控制器101用于通过上述第一同步参数，对第一时钟信号和第二时钟信号进行第一同步，以及，存储器102用于通过第二延迟电路10221和第二同步参数，对控制器101发送的第一时钟信号和第二时钟信号进行第二同步。对第二存储模组1022的读写就是对第二存储模组1022的存储阵列10224读写。
可以看出，在对第一存储模组1021进行读写的过程中，仅控制器101进行一次时钟同步。在对第二存储模组1022进行读写的过程中，除控制器101进行一次时钟同步外，存储器102还需要第二延迟电路10221再进行一次时钟同步。在对第一存储模组1021或第二存储模组1022进行读写的过程中，控制器101进行同步所使用的第一同步参数相同。
可选地，参照图3所示，上述第一存储模组1021也可以设置有第二延迟电路10211和模式寄存器10212，第一存储模组1021与第二存储模组1022的结构相同，并且对应的第二延迟电路具有相同的结构。相应地，第一存储模组1021的模式寄存器10212用于存储第一存储模组1021的第二同步参数，第二存储模组1022的模式寄存器10222用于存储第二存储模组1022的第二同步参数。从而使得第一存储模组1021能够通过第一存储模组1021的第二同步参数对控制器101发送的第一时钟信号和第二时钟信号进行同步；或者，第二存储模组1022通过第二存储模组1022的第二同步参数，对控制器101发送的第一时钟信号和第二时钟信号进行同步。
可以看出，基于图3所示的数据读写电路，对于第一存储模组1021和第二存储模组1022，控制器101使用同一第一同步参数，但是第一存储模组1021和第二存储模组1022分别使用一个第二同步参数。当第一同步参数和第一存储模组1021对应的第二同步参数均存在且不为0时，在第一存储模组1021的读写过程中的时钟同步是控制器101进行的时钟同步和存储器102进行的时钟同步的叠加。当第一同步参数和第二存储模组1022对应的第二同步参数均存在且不为0时，在第二存储模组1022的读写过程中的时钟同步是控制器101进行的时钟同步和存储器102进行的时钟同步的叠加。
需要说明的是，由于图2和图3所示的电路结构不同，从而，图2的电路采用的第一同步参数和图3的电路采用的第一同步参数可以不同。相应地，图2的电路采用的第二同步参数和图3的电路采用的第二同步参数也可以不同。第一同步参数和第二同步参数的设置过程可以参照后面方法实施例的详细说明。
上述第一存储模组1021对应的第二延迟电路10211或第二存储模组1022对应的第二延迟电路10221，均用于对第一时钟信号和第二时钟信号进行时钟同步，两个延迟电路的延迟原理相同。
具体地，在对第一存储模组1021进行读写的过程中，第一存储模组1021对应的第二延迟电路10211可以用于对第一时钟信号或第二时钟信号进行延迟。当第一存储模组1021对应的第二延迟电路10211位于第一时钟信号的传输路径上时，第一存储模组1021对应的第二延迟电路10211用于接收控制器101发送的第一时钟信号，并基于第二同步参数对接收到的第一时钟信号进行延迟处理。当第一存储模组1021对应的第二延迟电路10211位于第二时钟信号的传输路径上时，第一存储模组1021对应的第二延迟电路10211用于接收控制器101发送的第二时钟信号，并基于第二同步参数对接收到的第二时钟信号进行延迟处理。
同理，在对第二存储模组1022进行读写的过程中，第二存储模组1022对应的第二延迟电路10221可以用于对第一时钟信号或第二时钟信号进行延迟。当第二存储模组1022对应的第二延迟电路10221位于第一时钟信号的传输路径上时，第二存储模组1022对应的第二延迟电路10221用于接收控制器101发送的第一时钟信号，并基于第二同步参数对接收到的第一时钟信号进行延迟处理。当第二存储模组1022对应的第二延迟电路10221位于第二时钟信号的传输路径上时，第二存储模组1022对应的第二延迟电路10221用于接收控制器101发送的第二时钟信号，并基于第二同步参数对接收到的第二时钟信号进行延迟处理。
可以看出，本公开实施例的第二延迟电路可以灵活设置，如此，可以根据实际应用场景，选取将第二延迟电路设置在第一时钟信号的传输路径中，或第二时钟信号的传输路径中。例如，第一存储模组1021对应的第二延迟电路10211可以设置在第一时钟信号的传输路径中，第二存储模组1022对应的第二延迟电路10221可以设置在第二时钟信号的传输路径中。
基于图2所示的数据读写电路，图4是本申请实施例提供的一个第二延迟电路位于第一时钟信号的传输路径上时的数据读写电路结构示意图。参照图4所示，第二延迟电路10221位于第一时钟信号的传输路径中，用于在对第二存储模组1022进行读写的过程中，对第一时钟信号进行延迟处理，以实现第一时钟信号和第二时钟信号的时钟同步。第一存储模组1021中还包括存储阵列10214和指令解码电路10215。相应地，第二存储模组1022中也包括存储阵列10224和指令解码电路10225，第二存储模组1022中的指令解码电路10225与第二延迟电路10221连接。其中，存储阵列用于通过第二时钟信号采样数据以及读写数据。指令解码电路用于通过第二时钟信号对指令进行解码。
基于图4所示的电路，在对第二存储模组1022进行读写的过程中，第一时钟信号的传输过程可以包括：首先，控制器101将第一时钟信号发送给第二延迟电路10221；然后，第二延迟电路10221通过第二同步参数对该第一时钟信号进行延迟处理；最后，第二延迟电路10221将延迟后的第一时钟信号发送给第二存储模组1022的指令解码电路10225，以使第二存储模组1022的指令解码电路10225根据该第一时钟信号解码指令。
基于图4所示的电路，在对第二存储模组1022进行读写的过程中，第二时钟信号的传输过程可以为：控制器101将第二时钟信号发送给第二存储模组1022的存储阵列10224，以使第二存储模组1022的存储阵列10224根据该第二时钟信号采样数据。
基于图2所示的数据读写电路，图5是本申请实施例提供的一个第二延迟电路位于第二时钟信号的传输路径上时的数据读写电路结构示意图。参照图5所示，第二延迟电路10221位于第二时钟信号的传输路径中，用于在对第二存储模组1022进行读写的过程中，对第二时钟信号进行延迟处理，以实现第一时钟信号和第二时钟信号的时钟同步。
基于图5所示的电路，在对第二存储模组1022进行读写的过程中，第一时钟信号的传输过程可以为：控制器101将第一时钟信号发送给存储器102的第二存储模组1022，以使第二存储模组1022根据该第一时钟信号接码指令。
基于图5所示的电路，在对第二存储模组1022进行读写的过程中，第二时钟信号的传输过程可以包括：首先，控制器101将第二时钟信号发送给第二延迟电路10221；然后，第二延迟电路10221通过第二同步参数对该第二时钟信号进行延迟处理；最后，第二延迟电路10221将延迟后的第二时钟信号发送给第二存储模组1022的存储阵列10224，以使第二存储模组1022的存储阵列10224根据该第二时钟信号采样数据。
此外，基于图4或图5所示的电路，在对第一存储模组1021进行读写的过程中，控制器101将第一时钟信号发送给第一存储模组1021的指令解码电路10215，以使其对第一时钟信号进行解码，控制器101将第二时钟信号发送给第一存储模组1021的存储阵列10214，以使其根据第二时钟信号采样数据。
基于图3所示的数据读写电路，图6是本申请实施例提供的两个第二延迟电路均位于第一时钟信号的传输路径上时的数据读写电路结构示意图。参照图6所示，第二延迟电路均位于第一时钟信号的传输路径中，用于在对第一存储模组1021或第二存储模组1022进行读写的过程中，对第一时钟信号进行延迟处理，以实现第一时钟信号和第二时钟信号的时钟同步。
基于图6所示的电路，在对第一存储模组1021进行读写的过程中，第一时钟信号的传输过程可以包括：首先，控制器101将第一时钟信号发送给第一存储模组1021对应的第二延迟电路10211；然后，第一存储模组1021的第二延迟电路10211通过第一存储模组1021对应的第二同步参数对该第一时钟信号进行延迟处理；最后，第一存储模组1021的第二延迟电路10211将延迟后的第一时钟信号发送给第一存储模组1021的指令解码电路10215，以使第一存储模组1021的指令解码电路10215根据该第一时钟信号解码指令。
基于图6所示的电路，在对第二存储模组1022进行读写的过程中，第一时钟信号的传输过程可以包括：首先，控制器101将第一时钟信号发送给第二存储模组1022对应的第二延迟电路10221；然后，第二存储模组1022对应的第二同步参数对该第一时钟信号进行延迟处理；最后，第二存储模组1022的第二延迟电路10221将延迟后的第一时钟信号发送给第二存储模组1022的指令解码电路10225，以使第二存储模组1022的指令解码电路10225根据该第一时钟信号解码指令。
基于图6所示的电路，在对第一存储模组1021进行读写的过程中，控制器101将第二时钟信号发送给第一存储模组1021的存储阵列10214，以使第一存储模组1021的存储阵列10214根据该第二时钟信号采样数据。
基于图6所示的电路，在对第二存储模组1022进行读写的过程中，控制器101将第二时钟信号发送给第二存储模组1022的存储阵列10224，以使第二存储模组1022的存储阵列10224根据该第二时钟信号采样数据。
基于图3所示的数据读写电路，图7是本申请实施例提供的两个第二延迟电路位于不同时钟信号的传输路径上时的一种数据读写电路结构示意图。参照图7所示，第一存储模组1021的第二延迟电路10211位于第一时钟信号的传输路径中，用于在对第一存储模组1021进行读写的过程中，对第一时钟信号进行延迟处理，以实现第一时钟信号和第二时钟信号的时钟同步。第二存储模组1022的第二延迟电路10221位于第二时钟信号的传输路径中，用于在对第二存储模组1022进行读写的过程中，对第二时钟信号进行延迟处理，以实现第一时钟信号和第二时钟信号的时钟同步。
基于图7所示的电路，在对第一存储模组1021进行读写的过程中，第一时钟信号的传输过程可以包括：首先，控制器101将第一时钟信号发送给第一存储模组1021对应的第二延迟电路10211；然后，第一存储模组1021的第二延迟电路10211通过第一存储模组1021对应的第二同步参数对该第一时钟信号进行延迟处理；最后，第一存储模组1021的第二延迟电路10211将延迟后的第一时钟信号发送给第一存储模组1021的指令解码电路10215，以使第一存储模组1021的指令解码电路10215根据该第一时钟信号解码指令。
基于图7所示的电路，在对第二存储模组1022进行读写的过程中，第二时钟信号的传输过程可以包括：首先，控制器101将第二时钟信号发送给第二存储模组1022对应的第二延迟电路10221；然后，第二存储模组1022对应的第二同步参数对该第二时钟信号进行延迟处理；最后，第二存储模组1022的第二延迟电路10221将延迟后的第二时钟信号发送给第二存储模组1022的存储阵列10224，以使第二存储模组1022的存储阵列10224根据该第二时钟信号采样数据。
基于图7所示的电路，在对第一存储模组1021进行读写的过程中，控制器101将第二时钟信号发送给第一存储模组1021的存储阵列10214，以使第一存储模组1021的存储阵列10214根据该第二时钟信号采样数据。
基于图7所示的电路，在对第二存储模组1022进行读写的过程中，控制器101将第一时钟信号发送给第二存储模组1022的指令解码电路10225，以使第二存储模组1022的指令解码电路10225根据该第一时钟信号解码指令。
基于图3所示的数据读写电路，图8是本申请实施例提供的两个第二延迟电路位于不同时钟信号的传输路径上时的另一种数据读写电路结构示意图。参照图8所示，第一存储模组1021的第二延迟电路10211位于第二时钟信号的传输路径中，用于在对第一存储模组1021进行读写的过程中，对第二时钟信号进行延迟处理，以实现第一时钟信号和第二时钟信号的时钟同步。第二存储模组1022的第二延迟电路10221位于第一时钟信号的传输路径中，用于在对第二存储模组1022进行读写的过程中，对第一时钟信号进行延迟处理，以实现第一时钟信号和第二时钟信号的时钟同步。
基于图8所示的电路，在对第一存储模组1021进行读写的过程中，第二时钟信号的传输过程可以包括：首先，控制器101将第二时钟信号发送给第一存储模组1021对应的第二延迟电路10211；然后，第一存储模组1021对应的第二同步参数对该第二时钟信号进行延迟处理；最后，第一存储模组1021的第二延迟电路10211将延迟后的第二时钟信号发送给第一存储模组1021的存储阵列10214，以使第一存储模组1021的存储阵列10214根据该第二时钟信号采样数据。
基于图8所示的电路，在对第二存储模组1022进行读写的过程中，第一时钟信号的传输过程可以包括：首先，控制器101将第一时钟信号发送给第二存储模组1022对应的第二延迟电路10221；然后，第二存储模组1022的第二延迟电路10221通过第二存储模组1022对应的第二同步参数对该第一时钟信号进行延迟处理；最后，第二存储模组1022的第二延迟电路10221将延迟后的第一时钟信号发送给第二存储模组1022的指令解码电路10225，以使第二存储模组1022的指令解码电路10225根据该第一时钟信号解码指令。
基于图8所示的电路，在对第一存储模组1021进行读写的过程中，控制器101将第一时钟信号发送给第一存储模组1021的指令解码电路10215，以使第一存储模组1021的指令解码电路10215根据该第一时钟信号解码指令。
基于图8所示的电路，在对第二存储模组1022进行读写的过程中，控制器101将第二时钟信号发送给第二存储模组1022的存储阵列10224，以使第二存储模组1022的存储阵列10224根据该第二时钟信号采样数据。
基于图3所示的数据读写电路，图9是本申请实施例提供的两个第二延迟电路均位于第二时钟信号的传输路径上时的数据读写电路结构示意图。参照图9所示，两个第二延迟电路均位于第二时钟信号的传输路径中，用于在对第一存储模组1021或第二存储模组1022进行读写的过程中，对第二时钟信号进行延迟处理，以实现第一时钟信号和第二时钟信号的时钟同步。
基于图9所示的电路，在对第一存储模组1021进行读写的过程中，第二时钟信号的传输过程可以包括：首先，控制器101将第二时钟信号发送给第一存储模组1021对应的第二延迟电路10211；然后，第一存储模组1021对应的第二同步参数对该第二时钟信号进行延迟处理；最后，第一存储模组1021的第二延迟电路10211将延迟后的第二时钟信号发送给第一存储模组1021的存储阵列10214，以使第一存储模组1021的存储阵列10214根据该第二时钟信号采样数据。
基于图9所示的电路，在对第二存储模组1022进行读写的过程中，第一时钟信号的传输过程可以包括：首先，控制器101将第二时钟信号发送给第二存储模组1022对应的第二延迟电路10221；然后，第二存储模组1022对应的第二同步参数对该第二时钟信号进行延迟处理；最后，第二存储模组1022的第二延迟电路10221将延迟后的第二时钟信号发送给第二存储模组1022的存储阵列10224，以使第二存储模组1022的存储阵列10224根据该第二时钟信号采样数据。
基于图9所示的电路，在对第一存储模组1021进行读写的过程中，控制器101将第一时钟信号发送给第一存储模组1021的指令解码电路10215，以使第一存储模组1021的指令解码电路10215根据该第一时钟信号解码指令。
基于图9所示的电路，在对第二存储模组1022进行读写的过程中，控制器101将第一时钟信号发送给第二存储模组1022的指令解码电路10225，以使第二存储模组1022的指令解码电路10225根据该第一时钟信号解码指令。
需要说明的是，在上述图2至图9所示的数据读写电路中，第一存储模组1021的第二同步参数或第二存储模组1022的第二同步参数可能为0，从而，在第二同步参数为0时，对应的存储模组的第二延迟电路可以通过该为0的第二同步参数确定对第一时钟信号不需要进行延迟。
当然，对应的模式寄存器还可以为空，也就是说不存在第二同步参数，此时，代表第二同步参数为0的场景。在这种场景下，对应的第二延迟电路默认不对第一时钟信号进行延迟。
在上述图2至图9所示的电路运行过程中，还需要测量第一时钟信号和第二时钟信号之间的时间偏差，以根据该时间偏差调整第一同步参数和第二同步参数。从而，上述图2至图9所示的电路中还可以设置有偏差测量电路，用于确定第一时钟信号和第二时钟信号之间的时间偏差，并根据时间偏差调整模式寄存器中的第二同步参数。如此，本公开实施例可以通过偏差测量电路动态的调整第二同步参数，以提高第二同步参数的准确度，进而提高时钟同步的准确度。
参照图2所示，第二存储模组1022中设置有偏差测量电路10223，与第二延迟电路10221连接。当然，第一存储模组1021中也可以设置偏差测量电路，为了简化图2并未在图2中示出。图4、图5可以按照图2的方式设置偏差测量电路。
参照图3所示，第一存储模组1021和第二存储模组1022中分别设置有偏差测量电路10213和偏差测量电路10223，分别与对应的第二延迟电路连接。图4、图5可以按照图2的方式设置偏差测量电路。图6至图9可以按照图3的方式设置偏差测量电路。
针对图2、图4或图5所示的电路，第一存储模组1021中的偏差测量电路10213可以与控制器101连接，用于在对第一存储模组1021进行读写的过程中，接收控制器101发送的第一时钟信号和第二时钟信号，并测量第一时钟信号和第二时钟信号之间的时间偏差。
针对图4所示的电路，第二存储模组1022中的偏差测量电路10223分别与第二延迟电路10221和控制器101分别连接，用于在对第二存储模组1022进行读写的过程中，接收第二延迟电路10221延迟后的第一时钟信号和控制器101发送的第二时钟信号，并测量第二延迟电路10221延迟后的第一时钟信号和控制器101发送的第二时钟信号之间的时间偏差。
针对图5所示的电路，第二存储模组1022中的偏差测量电路10223分别与第二延迟电路10221和控制器101分别连接，用于在对第二存储模组1022进行读写的过程中，接收第二延迟电路10221延迟后的第二时钟信号和控制器101发送的第一时钟信号，并测量第二延迟电路10221延迟后的第二时钟信号和控制器101发送的第一时钟信号之间的时间偏差。
针对图6所示的电路，在每个存储模组中，偏差测量电路均与控制器101和对应的第二延迟电路连接。在对第一存储模组1021或第二存储模组1022进行读写的过程中，对应的偏差测量电路用于接收第二延迟电路延迟后的第一时钟信号和控制器101发送的第二时钟信号，并测量第二延迟电路延迟后的第一时钟信号和控制器101发送的第二时钟信号之间的时间偏差。
针对图7所示的电路，在每个存储模组中，偏差测量电路均与控制器101和对应的第二延迟电路连接。第一存储模组1021的偏差测量电路10213用于在对第一存储模组1021进行读写的过程中，接收第二延迟电路10211延迟后的第一时钟信号和控制器101发送的第二时钟信号，并测量第二延迟电路10211延迟后的第一时钟信号和控制器101发送的第二时钟信号之间的时间偏差。而第二存储模组1022的偏差测量电路10223用于在对第二存储模组1022进行读写的过程中，接收第二延迟电路10221延迟后的第二时钟信号和控制器101发送的第一时钟信号，并测量第二延迟电路10221延迟后的第二时钟信号和控制器101发送的第一时钟信号之间的时间偏差。
针对图8所示的电路，在每个存储模组中，偏差测量电路均与控制器101和对应的第二延迟电路连接。第一存储模组1021的偏差测量电路10213用于在对第一存储模组1021进行读写的过程中，接收第二延迟电路10211延迟后的第二时钟信号和控制器101发送的第一时钟信号，并测量第二延迟电路10211延迟后的第二时钟信号和控制器101发送的第一时钟信号之间的时间偏差。而第二存储模组1022的偏差测量电路10223用于在对第二存储模组1022进行读写的过程中，接收第二延迟电路10221延迟后的第一时钟信号和控制器101发送的第二时钟信号，并测量第二延迟电路10221延迟后的第一时钟信号和控制器101发送的第二时钟信号之间的时间偏差。
针对图9所示的电路，在每个存储模组中，偏差测量电路均与控制器101和对应的第二延迟电路连接。在对第一存储模组1021或第二存储模组1022进行读写的过程中，对应的偏差测量电路用于接收第二延迟电路延迟后的第二时钟信号和控制器101发送的第一时钟信号，并测量第二延迟电路延迟后的第二时钟信号和控制器101发送的第一时钟信号之间的时间偏差。
此外，对于图2至9所示的任意一个电路，第一存储模组1021和第二存储模组1022中的偏差测量电路可以共用一个。这样，可以通过一个偏差测量电路即可测量两个时间偏差，有助于在保证时钟同步的准确度的同时，尽可能的减小电路尺寸。
可以看出，上述第二延迟电路用于对输入的目标时钟信号进行延迟处理，该目标时钟信号可以是前述第一时钟信号或前述第二时钟信号。
图10是本申请实施例提供的一种第二延迟电路结构示意图。参照图10所示，第二延迟电路可以包括：解码电路、延迟处理电路和输出电路。其中，解码电路用于对第二同步参数进行解码得到N个延迟处理信号，其中一个延迟处理信号处于有效状态。该延迟处理电路用于通过该有效状态的延迟处理信号对上述目标时钟信号进行延迟处理，输出延迟处理之后的目标时钟信号，以作为新的目标时钟信号。
图11是本申请实施例提供的一种延迟处理电路的结构示意图。当有效信号为高电平时，参照图11所示，前述延迟处理电路包括：N个与门，每个与门对应一个延迟处理信号。每个与门的输入为目标时钟信号和对应的延迟处理信号，N-1个与门分别与具有不同延时的延迟器连接。其中，每个延迟器用于对与门的输出信号进行延迟处理，有效状态的延迟处理信号对应目标与门，目标与门的输出信号或目标与门连接的延迟器的输出信号作为延迟处理电路输出的目标时钟信号。
其中，上述不同的延迟器对应不同的延迟程度，可以通过两种方式实现不同的延迟程度。
在第一种方式中，不同延迟器可以包括一个延迟单元，不同延迟器包括的该延迟单元对应不同的延迟时长。
在第二种方式中，不同延迟器可以包括不同数量的延迟单元，每个延迟单元的延迟时长相同，也就是说，不同延迟器通过延迟单元的数量不同实现不同程度的延迟。
可以看出，前述过程详细介绍了存储器102中的第二延迟电路与存储器102中其余电路之间的连接关系。而在实际应用中，控制器101中还可以存在第一延迟电路，用于通过前述第一同步参数对第一时钟信号和第二时钟信号进行同步。
图12是本申请实施例提供的一种控制器101的内部结构示意图。参照图12所示，上述第一延迟电路位于第一时钟信号的传输路径上。具体地，参照图12所示，振荡器生成时钟信号之后，通过锁相环进行锁相处理，锁相处理之后的时钟信号为第一时钟信号。第一延迟电路可以分别与锁相环和第三驱动电路连接，如此，第一延迟电路可以通过第一同步参数将锁相处理得到的第一时钟信号进行延迟，以使第三驱动电路将延迟之后的第一时钟信号发送给存储器102。
图13是本申请实施例提供的另一种控制器101的内部结构示意图。参照图13所示，上述第一延迟电路位于第二时钟信号的传输路径上。具体地，参照图13所示，振荡器生成时钟信号之后，通过锁相环进行锁相处理，锁相处理之后的时钟信号为第一时钟信号。分频器将第一时钟信号进行分频处理之后得到第二时钟信号。第一延迟电路可以串接分频器和第二驱动电路之间，如此，第一延迟电路可以通过第一同步参数将分频处理得到的第二时钟信号进行延迟，以使第二驱动电路将延迟之后的第二时钟信号发送给存储器102。
当然，第一延迟电路也可以设置在分频器之前，以在分频器之前先进行延迟处理再进行频分处理得到第二时钟信号。
此外，参照图12或13所示，控制器101中还包括有触发器和第一驱动电路，触发器用于暂存命令，并根据第二时钟信号将暂存的命令发送给第一驱动电路，以使第一驱动电路将命令发送给存储器102。
对应于上述电路实施例，图14是本申请实施例提供的一种数据读写方法的步骤流程图，图14所示的方法对应前述图2、图4和图5所示的电路，也就是针对一个第二延迟电路的方法。请参照图14，上述数据读写方法可以包括步骤S201和S202。
S201：在对第一存储模组进行读写的过程中，通过第一同步参数对第一时钟信号和第二时钟信号进行同步。
具体地，第一延迟电路可以通过第一同步参数对第一时钟信号和第二时钟信号进行同步。其中，对第一时钟信号和第二时钟信号进行同步可以包括两种：通过第一同步参数对第一时钟信号进行延迟处理、通过第一时钟信号对第二时钟信号进行延迟处理。
当然，对第一时钟信号进行延迟处理时的第一同步参数和对第二时钟信号进行延迟处理时的第一同步参数不同。
当对第一时钟信号进行延迟处理时，第一同步参数可以是第一存储模组对应的时间偏差。其中，第一存储模组对应的时间偏差是在对第一存储模组进行读写的过程中，第一时钟信号和第二时钟信号之间的时间偏差。当对第二时钟信号进行延迟处理时，第一同步参数可以是第一存储模组对应的时间偏差的相反数。
S202：在对第二存储模组进行读写的过程中，通过第一同步参数对第一时钟信号和第二时钟信号进行同步之后，再通过第二同步参数，对第一时钟信号和第二时钟信号进行同步。
具体地，在对第二存储模组进行读写的过程中，首先，控制器中的第一延迟电路采用与S201中的相同过程，对第一时钟信号或第二时钟信号进行延迟处理；然后，控制器将第一时钟信号和延迟后的第二时钟信号发送给存储器，或，将第二时钟信号和延迟后的第一时钟信号发送给存储器；最后，存储器中的第二延迟电路可以通过第二同步参数对第一时钟信号或第二时钟信号进行延迟。
当然，对第一时钟信号进行延迟处理时的第二同步参数和对第二时钟信号进行延迟处理时的第二同步参数也不同。
当通过第二同步参数对第一时钟信号进行延迟时，第二同步参数是第二存储模组对应的时间偏差和第一存储模组对应的时间偏差的差值。当通过第二同步参数对第二时钟信号进行延迟时，第二同步参数是第二存储模组的时间偏差和第一存储模组对应的时间偏差之间的差值的相反数。第二存储模组对应的时间偏差是指在对第二存储模组进行读写的过程中，第一时钟信号和第二时钟信号之间的时间偏差。这里的时间偏差可以是前述图2中的偏差测量电路测量得到的。
本申请实施例可以通过一个第一同步参数和一个第二同步参数实现时钟同步。下面举例说明，我们可以将第一时钟信号早于第二时钟信号的时间差定义为第一时钟信号和第二时钟信号之间的时间偏差。也就是说，如果第一时钟信号早于第二时钟信号，那么该时间偏差大于0。如果第一时钟信号晚于第二时钟信号，那么该时间偏差小于0。如果第一时钟信号和第二时钟信号同步，那么该时间偏差为0。
例如，当第一存储模组对应的时间偏差为4纳秒，第二存储模组对应的时间偏差为5纳秒时，可以将第一同步参数设置为4纳秒，并将第二同步参数设置为5-4＝1纳秒。
在对第一存储模组进行读写的过程中，第一延迟电路通过第一同步参数将第一时钟信号延迟4纳秒。由于进行时钟同步之前，第一时钟信号比第二时钟信号早4纳秒，所以同步之后，第一时钟信号和第二时钟信号处于同步状态。
在对第二存储模组进行读写的过程中，首先，第一延迟电路通过第一同步参数将第一时钟信号延迟4纳秒，然后，第二延迟电路通过第二同步参数将第一时钟信号再延迟1纳秒，也就是对第一时钟信号共延迟5纳秒。由于进行时钟同步之前，第一时钟信号比第二时钟信号早5纳秒，所以同步之后，第一时钟信号和第二时钟信号处于同步状态。
例如，当第一存储模组对应的时间偏差为5纳秒，第二存储模组对应的时间偏差为4纳秒时，可以将第一同步参数设置为-5纳秒，并将第二同步参数设置为4-5的相反数1纳秒。
在对第一存储模组进行读写的过程中，第一延迟电路通过第一同步参数将第二时钟信号提前5纳秒。由于进行时钟同步之前，第一时钟信号比第二时钟信号早5纳秒，所以同步之后，第一时钟信号和第二时钟信号处于同步状态。
在对第二存储模组进行读写的过程中，首先，第一延迟电路通过第一同步参数将第二时钟信号提前5纳秒，然后，第二延迟电路通过第二同步参数将第二时钟信号再延迟1纳秒，也就是先对第二时钟信号提前5纳秒，再延迟1纳秒，共提前4纳秒。由于进行时钟同步之前，第一时钟信号比第二时钟信号早4纳秒，所以同步之后，第一时钟信号和第二时钟信号处于同步状态。
综上所述，在对第一存储模组进行读写的过程中，通过第一同步参数和第一延迟电路消除了第一时钟信号和第二时钟信号之间的时间偏差，保证第一时钟信号和第二时钟信号处于同步状态，有助于提高对第一存储模组的读写准确度。在对第二存储模组进行读写的过程中，通过第一同步参数、第一延迟电路、第二同步参数和第二延迟电路消除了第一时钟信号和第二时钟信号之间的时间偏差，保证第一时钟信号和第二时钟信号处于同步状态，有助于提高对第二存储模组的读写准确度。
可以看出，通过上述过程，在设置好第一同步参数和第二同步参数之后，无论对第一存储模组还是对第二存储模组进行读写，均可以不修改第一同步参数和第二同步参数，降低了时钟同步复杂度。
对应于上述电路实施例，图15是本申请实施例提供的另一种数据读写方法的步骤流程图，图15所示的方法对应前述图3、图6至图9所示的电路，也就是针对两个第二延迟电路的方法。请参照图15，上述数据读写方法可以包括步骤S301和S302。
S301：在对目标存储模组进行读写的过程中，通过第一同步参数对第一时钟信号和第二时钟信号进行第一同步，目标存储模组是第一存储模组或第二存储模组。
S302：在第一同步之后，通过目标存储模组对应的第二同步参数，对第一时钟信号和第二时钟信号进行第二同步。
需要说明的是，在对第一存储模组或第二存储模组进行读写的过程中，控制器使用同一第一同步参数。第一存储模组对应有第二同步参数，以在对第一存储模组进行读写的过程中，通过该第二同步参数进行同步。第二存储模组对应有另一个第二同步参数，以在对第一存储模组进行读写的过程中，通过该另一个第二同步参数进行同步。可以看出，在本申请实施例中，当第一同步参数和第二同步参数均存在且不为0时，无论是对第一存储模组进行读写，还是对第二存储模组进行读写，均需要进行两次时钟同步。第一次同步是第一延迟电路通过第一同步参数进行第一同步，第二次同步是第二延迟电路通过第二同步参数进行第二同步。
其中，第一延迟电路通过第一同步参数进行第一同步包括两种：通过第一同步参数对第一时钟信号进行延迟处理、通过第一时钟信号对第二时钟信号进行延迟处理。同样地，第二延迟电路通过第二同步参数进行第二同步，包括：通过第二同步参数对第一时钟信号进行延迟处理、通过第二同步参数对第二时钟信号进行延迟处理。
当然，对第一时钟信号进行延迟处理时的第一同步参数和和对第二时钟信号进行延迟处理时的第一同步参数不同。同样地，对第一时钟信号进行延迟处理时的第二同步参数和和对第二时钟信号进行延迟处理时的第二同步参数也不同。
当通过第一同步参数对第一时钟信号进行延迟处理时，第一同步参数是第一存储模组对应的时间偏差和第二存储模组对应的时间偏差中的最小值。当通过第一同步参数对第二时钟信号进行延迟时，第一同步参数是第一存储模组对应的时间偏差和第二存储模组对应的时间偏差中的最小值的相反数。
当通过第二同步参数对第一时钟信号进行延迟处理时，需要根据两个存储模组对应的时间偏差大小，设置每个存储模组对应的第二同步参数。第一存储模组和第二存储模组中时间偏差最大的存储模组的第二同步参数是两者时间偏差之间的绝对差值，也就是说两者时间偏差的差值的绝对值。第一存储模组和第二存储模组中时间偏差最小的存储模组的第二同步参数是0。对于目标存储模组而言，如果该目标存储模组是时间偏差最大的存储模组，则目标存储模组的第二同步参数是第一存储模组对应的时间偏差和第二存储模组的时间偏差之间的绝对差值。若目标存储模组是时间偏差最小的存储模组，则目标存储模组的第二同步参数是0。
当通过第二同步参数对第二时钟信号进行延迟处理时，也需要根据两个存储模组对应的时间偏差大小，设置每个存储模组对应的第二同步参数。第一存储模组和第二存储模组中时间偏差最大的存储模组的第二同步参数是两者时间偏差之间的绝对差值的相反数。第一存储模组和第二存储模组中时间偏差最小的存储模组的第二同步参数是0。对于目标存储模组而言，如果该目标存储模组是时间偏差最大的存储模组，则目标存储模组的第二同步参数是第一存储模组对应的时间偏差和第二存储模组的时间偏差之间的绝对差值的相反数。若目标存储模组是时间偏差最小的存储模组，则目标存储模组的第二同步参数是0。这里的时间偏差可以是前述图3中的偏差测量电路测量得到的。
本申请实施例可以通过一个第一同步参数和两个第二同步参数实现时钟同步。下面举例说明，同样地，我们可以将第一时钟信号早于第二时钟信号的时间差定义为第一时钟信号和第二时钟信号之间的时间偏差。也就是说，如果第一时钟信号早于第二时钟信号，那么该时间偏差大于0。如果第一时钟信号晚于第二时钟信号，那么该时间偏差小于0。如果第一时钟信号和第二时钟信号同步，那么该时间偏差为0。
例如，当第一存储模组对应的时间偏差为4纳秒，第二存储模组对应的时间偏差为5纳秒时，可以将第一同步参数设置为4和5中的最小值4纳秒，并将时间偏差较大的第二存储模组的第二同步参数设置为4和5的绝对差值1纳秒，将时间偏差较小的第一存储模组的第二同步参数设置为0。
在对第一存储模组进行读写的过程中，第一延迟电路通过第一同步参数将第一时钟信号延迟4纳秒。由于第一存储模组的第二同步参数为0，从而第二延迟电路对其不再进行延迟，也可以理解为延迟0纳秒。从而，在该过程中，对第一时钟信号总共延迟4纳秒。由于进行时钟同步之前，第一时钟信号比第二时钟信号早4纳秒，所以同步之后，第一时钟信号和第二时钟信号处于同步状态。
在对第二存储模组进行读写的过程中，第一延迟电路通过第一同步参数将第一时钟信号延迟4纳秒，之后，第二延迟电路通过第二存储模组的第二同步参数将第一时钟信号延迟1纳秒。从而，对第一时钟信号共延迟5纳秒。由于进行时钟同步之前，第一时钟信号比第二时钟信号早5纳秒，所以同步之后，第一时钟信号和第二时钟信号处于同步状态。
又例如，当第一存储模组对应的时间偏差为5纳秒，第二存储模组对应的时间偏差为4纳秒时，可以将第一同步参数设置为4和5中的最小值4纳秒的相反数-4纳秒，并将时间偏差较大的第一存储模组的第二同步参数设置为4和5的绝对差值1纳秒的相反数-1纳秒，将时间偏差较小的第二存储模组的第二同步参数设置为0。
在对第一存储模组进行读写的过程中，第一延迟电路通过第一同步参数-4纳秒将第二时钟信号提前4纳秒，之后，第二延迟电路通过第二存储模组的第二同步参数-1纳秒将第二时钟信号提前1纳秒。从而，在该过程中，对第二时钟信号总共提前5纳秒。由于进行时钟同步之前，第一时钟信号比第二时钟信号早5纳秒，所以同步之后，第一时钟信号和第二时钟信号处于同步状态。
在对第二存储模组进行读写的过程中，第一延迟电路通过第一同步参数-4纳秒将第二时钟信号提前4纳秒。由于第二存储模组的第二同步参数为0，从而第二延迟电路对其不再进行延迟，也可以理解为延迟0纳秒。从而，在该过程中，对第二时钟信号总共提前4纳秒。由于进行时钟同步之前，第一时钟信号比第二时钟信号早4纳秒，所以同步之后，第一时钟信号和第二时钟信号处于同步状态。
需要说明的是，上述举例只是示例性的给出例子，在实际应用中，第一同步参数和第二同步参数可以均为正数，也可以均为负数，也可以一个正数一个负数，本申请实施例对其不加以限制。
上述两种方法实施例是与前述电路实施例对应的实施例，具有与电路实施例相同的技术效果。该装置实施例的详细说明可以参照前述方法实施例的详细说明，在此不再赘述。
本申请实施例还提供了一种电子设备，包括前述数据读写电路。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
以上仅为本申请实施例的优选实施例，并非因此限制本申请实施例的专利范围，凡是利用本申请实施例说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请实施例的专利保护范围内。

Claims (20)

1.一种数据读写电路，其特征在于，包括相互连接的控制器和存储器，所述存储器用于接收所述控制器发送的第一时钟信号和第二时钟信号，所述存储器用于基于所述第一时钟信号解码指令，以及基于所述第二时钟信号采样数据；
所述控制器中存储有第一同步参数，所述存储器中包括第一存储模组、第二存储模组和模式寄存器，所述模式寄存器中存储有第二同步参数，所述第二存储模组设置有第二延迟电路，所述第二延迟电路与所述模式寄存器连接；
在对所述第一存储模组进行读写的过程中，所述控制器用于通过所述第一同步参数，对所述第一时钟信号和所述第二时钟信号进行同步；
在对所述第二存储模组进行读写的过程中，所述控制器用于通过所述第一同步参数，对所述第一时钟信号和所述第二时钟信号进行第一同步，以及，所述存储器用于通过所述第二延迟电路和所述第二同步参数，对所述控制器发送的所述第一时钟信号和所述第二时钟信号进行第二同步。
2.根据权利要求1所述的数据读写电路，其特征在于，所述第一存储模组也设置有所述第二延迟电路，用于通过所述第一存储模组对应的第二同步参数，对所述控制器发送的所述第一时钟信号和所述第二时钟信号进行同步。
3.根据权利要求1或2所述的数据读写电路，其特征在于，所述第二延迟电路位于所述第一时钟信号的传输路径上，用于接收所述控制器发送的第一时钟信号，并基于所述第二同步参数对接收到的所述第一时钟信号进行延迟处理。
4.根据权利要求3所述的数据读写电路，其特征在于，所述存储器还包括：分别与所述第二延迟电路、所述模式寄存器连接的偏差测量电路，用于确定所述第一时钟信号和所述第二时钟信号之间的时间偏差，并根据所述时间偏差调整所述模式寄存器中的所述第二同步参数。
5.根据权利要求1或2所述的数据读写电路，其特征在于，所述第二延迟电路位于所述第二时钟信号的传输路径上，用于接收所述控制器发送的第二时钟信号，并通过所述第二同步参数对接收到的所述第二时钟信号进行延迟处理。
6.根据权利要求5所述的数据读写电路，其特征在于，所述存储器还包括：分别与所述第二延迟电路、所述模式寄存器连接的偏差测量电路，用于确定所述第一时钟信号和所述第二时钟信号之间的时间偏差，并根据所述时间偏差调整所述模式寄存器中的所述第二同步参数。
7.根据权利要求1或2所述的数据读写电路，其特征在于，所述控制器还包括第一延迟电路，用于通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行同步，所述第一延迟电路位于所述第一时钟信号的传输路径上或所述第二时钟信号的传输路径上。
8.根据权利要求1或2所述的数据读写电路，其特征在于，所述第二延迟电路包括：解码电路、延迟处理电路和输出电路，所述解码电路用于对所述第二同步参数进行解码得到N个延迟处理信号，其中一个所述延迟处理信号处于有效状态，所述延迟处理电路用于通过所述有效状态的延迟处理信号对输入到所述第二延迟处理电路中的目标时钟信号进行延迟处理，所述输出电路用于将延迟处理之后的目标时钟信号作为输出的目标时钟信号，所述目标时钟信号为所述第一时钟信号或所述第二时钟信号。
9.根据权利要求8所述的数据读写电路，其特征在于，所述延迟处理电路包括：N个与门，每个所述与门对应一个所述延迟处理信号，所述与门的输入为所述目标时钟信号和对应的所述延迟处理信号，N-1个所述与门分别与不同延时的延迟器连接，所述延迟器用于对所述与门的输出信号进行延迟处理，所述有效状态的延迟处理信号对应目标与门，所述目标与门的输出信号或所述目标与门连接的延迟器的输出信号作为所述延迟处理电路输出的目标时钟信号。
10.一种数据读写方法，其特征在于，应用于如权利要求1所述的数据读写电路中，所述方法包括：
在对所述第一存储模组进行读写的过程中，通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行同步；
在对所述第二存储模组进行读写的过程中，通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行同步之后，再通过所述第二同步参数，对所述第一时钟信号和所述第二时钟信号进行同步。
11.根据权利要求10所述的方法，其特征在于，所述通过所述第二同步参数，对所述第一时钟信号和所述第二时钟信号进行同步，包括：
通过所述第二同步参数对所述第一时钟信号进行延迟，所述第二同步参数是所述第二存储模组对应的时间偏差和所述第一存储模组对应的时间偏差的差值，所述第一存储模组对应的时间偏差是指在对所述第一存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间的时间偏差；所述第二存储模组对应的时间偏差是指在对所述第二存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间的时间偏差。
12.根据权利要求10所述的方法，其特征在于，所述通过所述第二同步参数，对所述第一时钟信号和所述第二时钟信号进行同步，包括：
通过所述第二同步参数对所述第二时钟信号进行延迟，所述第二同步参数是所述第二存储模组的时间偏差和所述第一存储模组对应的时间偏差之间的差值的相反数，所述第一存储模组对应的时间偏差是指在对所述第一存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间的时间偏差；所述第二存储模组对应的时间偏差是指在对所述第二存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间时间偏差。
13.根据权利要求11或12所述的方法，其特征在于，所述通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行同步，包括：
通过所述第一同步参数对所述第一时钟信号进行延迟，所述第一同步参数是所述第一存储模组的所述时间偏差。
14.根据权利要求11或12所述的方法，其特征在于，所述通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行同步，包括：
通过所述第一同步参数对所述第二时钟信号进行延迟，所述第一同步参数是所述第一存储模组的时间偏差的相反数。
15.一种数据读写方法，其特征在于，应用于如权利要求2所述的数据读写电路中，所述方法包括：
在对目标存储模组进行读写的过程中，通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行第一同步，所述目标存储模组是所述第一存储模组或所述第二存储模组；
在所述第一同步之后，通过所述目标存储模组对应的第二同步参数，对所述第一时钟信号和所述第二时钟信号进行第二同步。
16.根据权利要求15所述的方法，其特征在于，所述通过所述目标存储模组对应的第二同步参数，对所述第一时钟信号和所述第二时钟信号进行第二同步，包括：
通过所述目标存储模组对应的第二同步参数，对所述第一时钟信号进行延迟；若所述目标存储模组是时间偏差最大的存储模组，则所述目标存储模组的第二同步参数是所述第一存储模组对应的所述时间偏差和所述第二存储模组的所述时间偏差之间的绝对差值；若所述目标存储模组是时间偏差最小的存储模组，则所述目标存储模组的第二同步参数是0；所述存储模组的时间偏差是对所述存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间的时间偏差。
17.根据权利要求15所述的方法，其特征在于，所述通过所述目标存储模组对应的第二同步参数，对所述第一时钟信号和所述第二时钟信号进行第二同步，包括：
通过所述目标存储模组对应的第二同步参数，对所述第二时钟信号进行延迟，若所述目标存储模组是时间偏差最大的存储模组，则所述目标存储模组的第二同步参数是所述第一存储模组对应的所述时间偏差和所述第二存储模组的所述时间偏差之间的绝对差值的相反数；若所述目标存储模组是时间偏差最小的存储模组，则所述目标存储模组的第二同步参数是0；所述存储模组的时间偏差是对所述存储模组进行读写的过程中，所述第一时钟信号和所述第二时钟信号之间的时间偏差。
18.根据权利要求16或17所述的方法，其特征在于，所述通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行第一同步，包括：
通过所述第一同步参数对所述第一时钟信号进行延迟，所述第一同步参数是所述第一存储模组对应的所述时间偏差和所述第二存储模组对应的所述时间偏差中的最小值。
19.根据权利要求16或17所述的方法，其特征在于，所述通过所述第一同步参数对所述第一时钟信号和所述第二时钟信号进行第一同步，包括：
通过所述第一同步参数对所述第二时钟信号进行延迟，所述第一同步参数是所述第一存储模组对应的所述时间偏差和所述第二存储模组对应的所述时间偏差中的最小值的相反数。
20.一种电子设备，其特征在于，包括如权利要求1至9任一项所述的数据读写电路。
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