JP2010165422A - 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置 - Google Patents

半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置 Download PDF

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Abstract

【課題】ＤＬＬやＰＬＬなどの同期回路を用いなくとも高速なシステムクロックに同期して動作する半導体記憶装置を提供する。
【解決手段】システムクロックと位相の揃った出力信号を生成するための同期回路と、同期回路を用いてシステムクロックに対する内部クロックの位相のずれを調整してリードデータを出力する同期回路選択モードと、同期回路を用いないで内部クロックに同期してリードデータを出力する同期回路非選択モードと、を切り換える同期回路選択回路と、同期回路非選択モードにおいてリードデータ出力の基準となる内部クロックのエッジを指定する基準エッジ指定レジスタと、を備える。システムクロックに対する内部クロックの遅延を基準エッジ指定レジスタにより基準となる内部クロックのエッジを調整することにより同期回路を用いなくとも大きくタイミングがずれることがない。
【選択図】図５

Description

本発明は、半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置に関する。特に、システムクロックに同期して動作する半導体記憶装置や半導体装置において、ＰＬＬやＤＬＬ等の同期回路を用いない場合の動作に関する。
ダイナミックＲＡＭをはじめとする半導体記憶装置の大容量化、高速化には目覚しいものがある。特に、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）では、内部の動作をパイプライン化させ、外部からクロックに同期して与えられたコマンドを順次実行すると共に、クロック周波数の２倍のレートでデータ転送を行えるようにしてシステムの高速動作を実現している。上記ＤＤＲ ＳＤＲＡＭ等では、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が用いられ、外部から与えられるクロックに同期して内部回路を動作させ、高速なデータ転送を実現している。たとえば、特許文献１には、ＤＬＬを用いて外部から与えられたシステムクロックとデータストローブ端子（ＤＱＳ端子）やデータ端子（ＤＱ端子）間のスキューを最小化するメモリ装置が記載されている。
一方、電池で動作するノートＰＣ等の機器に限られず、サーバ等の分野においても、半導体記憶装置の消費電力削減が求められている。しかし、ＤＬＬは、常時クロックを高速に動作させなければならないため、消費電力増大の原因ともなる。これに対して、非特許文献１の３７ページには、上記ＤＤＲ ＳＤＲＡＭの最新の規格であるＤＤＲ３ ＳＤＲＡＭにおいて、ＤＬＬをオフするＤＬＬオフモードを設けることが一応決まっていることが記載されている。
この非特許文献１に記載されているＤＬＬオフモードについて説明する。図１は、ＤＤＲ３ ＳＤＲＡＭにおけるＤＤＬオンモードとＤＬＬオフモードのタイミング図である。図１において、「ＣＫ」はＤＤＲ３ ＳＤＲＡＭのＣＫ端子にメモリコントローラから与えられるシステムクロック信号、「／ＣＫ」は／ＣＫ端子の与えられるその反転信号である。図１では、ＣＫ信号を実線で、／ＣＫ信号を破線で示す。また、「Ｃｏｍｍａｎｄ」はＤＤＲ３ ＳＤＲＡＭにメモリコントーラから与えられるコマンド、「Ｂａｎｋ Ａｄｄ」と「Ｃｏｌ Ａｄｄ」はそのときのバンクアドレスとカラムアドレスである、また、リードコマンドが入力された場合にＤＤＲ３ ＳＤＲＡＭのＤＱ端子（データ端子）から出力されるデータと、ＤＱＳ端子（データストローブ端子）、／ＤＱＳ端子（反転データストローブ端子）から出力されるデータストローブ信号を「ＤＱ」と「ＤＱＳ、／ＤＱＳ」に示す。データストローブ信号は、ＤＱＳ信号を実線、／ＤＱＳ信号を破線で示す。また、リードコマンドが与えられたときにＤＤＲ３ ＳＤＲＡＭから出力されるＤＱ信号、ＤＱＳ信号は、ＤＤＲ３ ＳＤＲＡＭがＤＬＬモードに設定されている場合と、ＤＬＬオフモードに設定されている場合について示す。なお、ＣＡＳレイテンシはＣＬ＝６、アディティブレイテンシ（Ａｄｄｉｔｉｖｅ Ｌａｔｅｎｃｙ）はＡＬ＝０であるとする。
図１において、まず、タイミングＴ０の立ち上がりエッジにおいて、リードコマンドがＤＤＲ３ ＳＤＲＡＭに与えられる。ＤＬＬオンモードのときは、上記のとおり、ＣＡＳレイテンシが６で、アディティブレイテンシが０であるので、ＤＱＳ端子はあらかじめリードプリアンブルとしてローレベルを一定期間出力した後、６クロック目のＴ６のシステムクロックの立ち上がりに同期して立ち上がる。その後、バースト出力が完了するまでシステムクロックに同期してトグル動作を繰り返す。そのとき、ＤＱ端子からは、ＤＱＳ端子の立ち上がり及び立ち下がりに同期してデータが出力される。ＤＬＬオンモードの場合、ＤＤＲ ＳＤＲＡＭから出力されるＤＱＳ信号は、メモリコントローラ側から与えられるシステムクロック信号ＣＫ、／ＣＫとＤＬＬ回路によって同期が取られているので、位相のずれが少ない。
一方、ＤＬＬオフモードのときは、メモリコントローラから与えられるシステムクロックからＤＤＲ ＳＤＲＡＭの内部で生成した内部クロックは、システムクロック信号と位相の調整がされていないので、内部クロックから生成するＤＱＳ信号もシステムクロックから位相がずれている。ずれの大きさは、ＤＤＲ ＳＤＲＡＭ内部の回路の遅延時間の大きさに依存する。非特許文献１に記載されているＤＤＲ３ ＳＤＲＡＭの規格では、ＤＬＬオフモードでは、クロックレイテンシは６に固定し、ＤＱＳ信号は、ＤＬＬオンモードに対して１クロック前のＴ５の立ち上がりを基準に出力を開始することが規定されている。ただし、内部クロックは外部から与えられるシステムクロックに対して位相遅れがあるので、実際のＤＤＲ ＳＤＲＡＭでは、リードコマンドが与えられてからデータが出力を開始するまでの時間は、早くともＤＬＬオンモードとほぼ同じかやや遅い時間である。このＤＤＲオンモードのＣＡＳレイテンシで決まるＴ６から１クロックはやいタイミングであるＴ５のシステムクロックの立ち上がりからデータの出力を開始するまでの時間は、ｔＤＱＳＣＫ（ＤＬＬ ｏｆｆ）と呼ばれる。
ここで、ＤＬＬオンモードとＤＬＬオフモードのリードデータ読み出し時間について説明する。ＤＤＲ３では、コマンドとアドレスは同期して与えられるので、アドレスが確定してからリードデータの出力を開始するまでの時間ｔＡＡ（Ａｄｄｒｅｓｓ Ａｃｃｅｓｓ ｄｅｌａｙ ｔｉｍｅ）は、（１）式、（２）式で表される。
ＤＬＬ−ｏｎ ｔＡＡｍｉｎ＝ＣＬ＊ｔＣＫｍｉｎ＋ｔＤＱＳＣＫｍｉｎ（ＤＬＬ ｏｎ） （１）式
ＤＬＬ−ｏｆｆ ｔＡＡｍｉｎ＝（ＣＬ−１）＊ｔＣＫｍｉｎ＋ｔＤＱＳＣＫｍｉｎ（ＤＬＬ ｏｆｆ） （２）式
（１）式は、ＤＬＬオンモードでのｔＡＡの最小値である。ＣＬはＣＡＳレイテンシの値、ｔＣＫｍｉｎはシステムクロック１サイクルの最小値、ｔＤＱＳＣＫｍｉｎ（ＤＬＬ ｏｎ）はＤＬＬオンモードでのシステムクロック入力信号に対するＤＱＳ出力信号の位相誤差の最小値である。ＤＬＬオンモードでは、ＤＬＬ回路によりシステムクロック信号に対してＤＱＳ信号の同期が取られているので、ｔＤＱＳＣＫ（ＤＬＬ ｏｎ）はばらついたとしても、高々−４００〜４００ＰＳ程度の小さな値である。また、ｔＤＱＳＣＫ（ＤＬＬ ｏｎ）は０を中心としてマイナス方向にもブラス方向にもばらつく。したがって、その最小値ｔＤＱＳＣＫｍｉｎ（ＤＬＬ ｏｎ）は−４００〜−２００ｐｓ程度の値である。
（２）式は、ＤＬＬオフモードでのｔＡＡの最小値である。ここで、ｔＤＱＳＣＫｍｉｎ（ＤＬＬ ｏｆｆ）は、システムクロックに対するＤＱＳ出力信号遅れ時間の最小値である。ＤＬＬオフモードでは、ＤＱＳ出力信号は、システムクロックに対して位相が調整されず位相が遅れたまま出力される。したがって、ｔＤＱＳＣＫ（ＤＬＬ ｏｆｆ）は必ず正の値になりその最小値ｔＤＱＳＣＫｍｉｎ（ＤＬＬ ｏｆｆ）は２０００ｐｓ程度の大きな値になる。また、ｔＤＱＳＣＫ（ＤＬＬ ｏｆｆ）が必ず正の値になってＤＱＳ出力が遅延することから、上記（２）式のようにＤＬＬオンの基準となるクロックのエッジをＤＬＬオンの場合と比較して１サイクル前のＣＬ−１を基準にすることがＤＤＲ３の規格では決められている。
図１では、システムクロック（バスクロック）ＭＡＸ４００ＭＨＺであるＤＤＲ３−８００の規格を想定しているので、ｔＣＫｍｉｎ＝２５００ｐｓ、ｔＤＱＳＣＫｍｉｎ（ＤＬＬ ｏｎ）＝−４００ｐｓ、ｔＤＱＳＣＫｍｉｎ（ＤＬＬ ｏｆｆ）＝２０００ｐｓとすると、ＤＬＬ−ｏｎ ｔＡＡｍｉｎ＝１４．６ｎｓ、ＤＬＬ−ｏｆｆ ｔＡＡｍｉｎ＝１４．５ｎｓとなって、ＤＬＬオンのときと、ＤＬＬオフのときで、ｔＡＡｍｉｎの値は大きな差がでないことが確認できる。
特開２００５−３３２５４８号公報
ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ ＤＤＲ３ ＳＤＲＡＭ Ｓｐｅｃｉｆｉｃａｔｉｏｎ、ＪＥＳＤ７９−３Ｂ、２００８年４月、ＪＥＤＥＣ半導体技術協会（ＪＥＤＥＣ ＳＯＬＩＤ ＳＴＡＴＥ ＴＥＣＨＮＯＬＯＧＹ ＡＳＳＯＣＩＡＴＩＯＮ）、３７ページ
以下の分析は本発明において与えられる。上述したように、ＤＤＲ３ ＳＤＲＡＭでは、ＤＬＬオフモードを設けることが記載されている。しかし、ＤＬＬオフモードを実際に使用するには、以下に述べるような問題があるため、あまり使用されていないと考えられる。ＣＰＵの高性能化に伴い、ＤＤＲ３等の半導体記憶装置とメモリコントローラ間のデータの転送速度はますます高速度であることが要求される。そのためには、システムクロックの周波数をさらに高くすることが必要である。しかし、半導体記憶装置そのもののデータ読み出し速度はそれほど速くならないので、システムクロックの周波数を上げる分、ＣＡＳレイテンシを大きく取る必要がある。
図２は、ＤＤＲ３ ＳＤＲＡＭにおいて、システムクロック（バスクロック）周波数を９３３ＭＨＺとしてＣＡＳレイテンシを１２とした場合におけるＤＬＬオンモードと、ＤＬＬオフモードのタイミング図である。図１では、システムクロック周波数が４００ＭＨＺでありＣＡＳレイテンシが６であったのを、図２では、システムクロック周波数を９３３ＭＨＺに上げ、ＣＡＳレイテンシを１２にした以外は、図１と同じである。なお、非特許文献１に記載されているＤＤＲ３の規格では、ＣＡＳレイテンシ６以外はＤＬＬオフモードをサポートする必要がないことが記載されており、図２におけるＤＬＬオフモードのタイミング図は仮想的なものである。
図２において、図１と対比させると、システムクロックの周波数を高くした分、ＣＡＳレイテンシを大きくしているので、ＤＬＬオンモードでは、リードコマンドを入力してからデータの出力を開始するまでの遅延時間は大きく変わっていない。しかし、データの出力を開始してからのデータ転送時間は、システムクロックの周波数を上げた分、データ転送の速度が速くなっている。
一方、ＤＬＬオフモードでは、リードコマンドを入力してから１２クロック目のタイミングＴ１２より１サイクル早いＴ１１を基準にデータの出力動作を開始している。ＤＬＬオフモードでは、ＤＬＬオンモードより１サイクル早いタイミングを基準にリードデータの出力動作を開始する点は、図１に示したＣＡＳレイテンシが６の場合と同じである。しかし、ＤＬＬオフモードでは、内部クロックが外部から与えられるシステムクロックに対して位相が遅れている。半導体記憶装置内部での遅延時間は、システムクロックの周波数に依存せずほぼ同じである。したがって、システムクロックの周波数を上げるほど、システムクロックに対する内部クロックの位相遅れは大きくなる。
図２において、ｔＣＫｍｉｎ＝１０７２ｐｓ、ｔＤＱＳＣＫｍｉｎ（ＤＬＬ ｏｎ）＝−１９５ｐｓ、ｔＤＱＳＣＫｍｉｎ（ＤＬＬ ｏｆｆ）＝２０００ｐｓとすると、ＤＬＬ−ｏｎ ｔＡＡｍｉｎ＝１２．６５ｎｓ、ＤＬＬ−ｏｆｆ ｔＡＡｍｉｎ＝１３．７７ｎｓとなって、ＤＬＬオフのときは、ＤＬＬオンのときに比べて最高速に動作させたとしてもリードアクセスタイムｔＡＡの性能は低下することになる。言い方を変えるならば、半導体記憶装置自体のリードデータ読み出し時間の性能は、ｔＡＡｍｉｎ＝１２．６５ｎｓを保証する性能があったとしても、ＤＬＬオフモードでは、最高でもｔＡＡｍｉｎ＝１３．７７ｎｓでしか使用できないことになる。
本発明の１つの側面による半導体記憶装置は、外部から与えられたシステムクロックに同期して動作する半導体記憶装置であって、前記システムクロックと位相の揃った出力信号を生成するための同期回路と、前記同期回路を用いて前記外部から与えられたシステムクロックに対する内部クロックの位相のずれを調整してリードデータを出力する同期回路選択モードと、前記同期回路を用いないで前記内部クロックに同期してリードデータを出力する同期回路非選択モードと、を切り換える同期回路選択回路と、前記同期回路非選択モードにおいて前記リードデータ出力の基準となる内部クロックのエッジを指定する基準エッジ指定レジスタと、を備える。
また、本発明の他の側面による半導体記憶装置のリード待ち時間調整方法は、同期回路によってシステムクロックに対するリードデータの位相を調整して出力する同期回路選択モードと、前記同期回路の動作を停止し同期回路を用いないで前記リードデータを出力する同期回路非選択モードと、を選択する同期回路選択レジスタと、前記同期回路選択モードのときにリードコマンドが入力されてから前記リードデータの出力を開始するまでの前記システムクロックのクロック数を指定するＣＡＳレイテンシ指定レジスタと、前記同期回路非選択モードのときに前記リードデータ出力開始の基準となる内部クロックのエッジを指定する基準エッジ指定レジスタと、を備えた半導体記憶装置のリード待ち時間調整方法であって、前記同期回路非選択モードにおいて、前記システムクロックの周波数と、前記リードデータの前記システムクロックに対する位相遅れを考慮して、前記位相遅れを打ち消すように前記基準エッジ指定レジスタのエッジを指定する。
さらに、本発明の他の側面による半導体記憶装置のリード待ち時間調整方法は、外部からシステムクロックに同期して与えられたリードコマンドに応答してあらかじめ定められたＣＡＳレイテンシの後にリードデータ出力を開始する同期式半導体記憶装置において、前記システムクロックと位相の揃った出力信号を生成するための同期回路を用いないで、前記同期回路を用いてリードデータ出力タイミングを前記システムクロックに同期して出力する半導体記憶装置と互換性を持たせる方法であって、前記リードデータ出力の基準となる内部クロックのエッジを指定する基準エッジ指定レジスタを設け、前記ＣＡＳレイテンシで決まるエッジより前の任意のエッジを前記基準エッジ指定レジスタで指定することにより前記システムクロックに対する内部クロックの遅延を補償するようにする。
本発明のさらに別な側面によるメモリシステムは、外部から与えられたシステムクロックと位相の揃った出力信号を生成するための同期回路と、前記同期回路を用いて与えられたシステムクロックに対する位相を調整してリードデータを出力する同期回路選択モードと前記同期回路を用いないで前記システムクロックから生成した内部クロックを基準にしてリードデータを出力する同期回路非選択モードとを切り換える同期回路選択レジスタと、前記同期回路非選択モードにおいて前記基準となるシステムクロックのエッジを指定する基準エッジ指定レジスタと、を備えた半導体記憶装置と、前記同期回路選択レジスタと基準エッジ指定レジスタとを設定し、前記半導体記憶装置の動作を制御するメモリコントローラであって、前記同期回路選択レジスタを同期回路非選択モードに設定するときは、前記システムクロックの周波数に応じて前記基準エッジ指定レジスタを設定するメモリコントローラと、を有する。
本発明のさらに他の側面による半導体装置は、外部からシステムクロックに同期して与えられたコマンドに応答して伝送クロックと前記伝送クロックに同期してデータとを出力するソースシンクロナスデータ伝送回路と、前記システムクロックと位相の揃った出力信号を生成するための同期回路と、前記同期回路を用いて前記システムクロックに対する位相を調整して前記ソースシンクロナスデータ伝送回路を動作させる同期回路選択モードと、前記同期回路を用いないで内部クロックを基準にして前記ソースシンクロナスデータ伝送回路を動作させる同期回路非選択モードと、を切り換える同期回路選択回路と、前記基準となる内部クロックのエッジを指定する基準エッジ指定レジスタと、を備え、前記同期回路非選択モードにおいて、前記基準エッジ指定レジスタで指定される前記内部クロックのエッジを基準にして前記ソースシンクロナスデータ伝送回路を動作させる。
本発明によれば、外部から与えられたシステムクロックに同期して動作し、リードデータを出力する半導体記憶装置及びその半導体記憶装置を用いたメモリシステムにおいて、ＤＬＬやＰＬＬ等の同期回路を用いなくとも、同期回路を用いた場合に対して遜色ないアクセスタイムを確保できる。
また、本発明によれば、外部から与えられたシステムクロックに同期して動作し、データを出力する半導体装置において、ＤＬＬやＰＬＬ等の同期回路を用いなくとも、同期回路を用いた場合と同等なアクセスタイムを確保できる。
従来の半導体記憶装置におけるリードコマンド実行時のタイミング図である。 従来の半導体記憶装置において、クロック周波数を高くすると共にＣＡＳレイテンシを大きくした場合のタイミング図である。 本発明の一実施例によるメモリシステム全体の構成図である。 本発明の一実施例による半導体記憶装置全体の構成図である。 本発明の一実施例による半導体記憶装置におけるＤＱＳ出力制御回路に関連する部分の回路図である。 本発明の一実施例による半導体記憶装置におけるリードコマンド実行時のタイミング図である。
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
本発明の一実施形態の半導体記憶装置１は、例えば、図４に示すように、外部から与えられたシステムクロックＣＫに同期して動作する半導体記憶装置１であって、システムクロックＣＫと位相の揃った出力信号ＤＱＳ、ＤＱを生成するための同期回路２４と、同期回路２４を用いて外部から与えられたシステムクロックに対する内部クロックの位相のずれを調整してリードデータを出力する同期回路選択モードと、同期回路を用いないで内部クロックに同期してリードデータを出力する同期回路非選択モードと、を切り換える同期回路選択回路３１と、同期回路非選択モードにおいてリードデータ出力の基準となる内部クロックのエッジを指定する基準エッジ指定レジスタ６３と、を備える。上記構成によれば、同期回路非選択モードにおいて、リードデータ出力の基準となる内部クロックのエッジを指定する基準エッジ指定レジスタを設けたので、ＣＡＳレイテンシを大きく設定しシステムクロックの周波数を上げた場合に、システムクロックに対して内部クロックが例えば１周期以上位相が遅れる場合であっても、より先行するエッジを基準エッジ指定レジスタで指定することにより、同期回路選択モードに比べて、リードデータの出力タイミングが大きく遅れることがない。一方、ＣＡＳレイテンシに小さな値を設定し、システムクロックを低い周波数で用いる場合には、基準エッジ指定レジスタで指定するエッジをより後のエッジを指定することによりリードアクセスタイムエラーが生じることもない。
また、本発明の一実施形態の半導体記憶装置１は、例えば図４に示すように、同期回路がＤＬＬ回路又はＰＬＬ回路である。本発明における同期回路は、システムクロックと位相の揃った出力信号を生成するためのものである。この目的のための同期回路としては、ＤＬＬ回路が最もよく使用されるが、ＤＬＬ回路以外にも例えば、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いてもシステムクロックと位相の揃った出力信号を生成することができる。
また、本発明の一実施形態の半導体記憶装置１は、例えば図４に示すように、リードデータはリードデータストローブ信号ＤＱＳに同期して出力され、リードデータストローブ信号ＤＱＳが同期回路選択モードにおいてシステムクロックＣＫに同期して出力され、同期回路非選択モードにおいて内部クロックに同期して出力される。データストローブ信号に同期してデータを出力するソースシンクロナス回路を用いることにより高速なデータ転送を実現している。同期回路選択モードでは、データストローブ信号は、外部から与えられたシステムクロックに同期して出力される。
また、本発明の一実施形態の半導体記憶装置１は、同期回路非選択モードにおいて、同期回路を停止させる。ＤＬＬ回路やＰＬＬ回路等の同期回路は常時高速で動作させるため、消費電力が大きいが、同期回路非選択モードでは、同期回路を停止させて同期回路の消費電力を低減することができる。
また、本発明の一実施形態の半導体記憶装置１は、例えば図５に示すように、同期回路選択モード時にリードコマンドが入力されてから前記リードデータの出力を開始するまでの前記システムクロックのクロック数を指定するＣＡＳレイテンシ指定レジスタ６２をさらに備え、同期回路非選択モードにおいて、ＣＡＳレイテンシ指定レジスタ６２で指定するクロック数と基準エッジ指定レジスタ６３で指定する基準となる内部クロックのエッジとの組み合わせによって、リードコマンドが入力されてからリードデータの出力を開始するまでのタイミングを指定する。ＣＡＳレイテンシ指定レジスタのクロック数と基準エッジ指定レジスタで指定するエッジの組み合わせによってリードデータの出力タイミングを決定することにより、同期回路非選択モードにおいて、同期回路選択モードにできるたけ近い動作をすることができる。
また、本発明の一実施形態の半導体記憶装置１は、例えば図５に示すように、リードコマンドが入力された後のクロック数を計数するリードレイテンシカウンタ６１と、ＣＡＳレイテンシ指定レジスタ６２の出力信号と基準エッジ指定レジスタ６３の出力信号とをデコードしリードデータの出力を開始するまでの内部クロックのクロック数を指定するデコーダ回路６４と、リードレイテンシカウンタ６１の出力する計時信号のうち、デコーダ回路６４で指定するクロック数の計時信号をリードデータ出力開始信号（ＤＱＳ制御信号）として出力する選択回路６５と、を備える。
また、本発明の一実施形態の半導体記憶装置１のリード待ち時間調整方法は、同期回路２４によってシステムクロックＣＫに対するリードデータＤＱの位相を調整して出力する同期回路選択モードと、同期回路２４の動作を停止し同期回路２４を用いないで前記リードデータを出力する同期回路非選択モードと、を選択する同期回路選択レジスタ（モードレジスタ１７のレジスタの一つ）と、同期回路選択モードのときにリードコマンドが入力されてからリードデータの出力を開始するまでのシステムクロックのクロック数を指定するＣＡＳレイテンシ指定レジスタ６２と、同期回路非選択モードのときにリードデータ出力開始の基準となる内部クロックのエッジを指定する基準エッジ指定レジスタ６３と、を備えた半導体記憶装置１のリード待ち時間調整方法であって、同期回路非選択モードにおいて、システムクロックＣＫの周波数と、リードデータＤＱのシステムクロックＣＫに対する位相遅れを考慮して、位相遅れを打ち消すように基準エッジ指定レジスタ６３のエッジを指定する。基準エッジ指定レジスタでより先行するエッジを選択すれば、システムクロックに対する内部クロックの位相遅れを相殺できる。特に、１周期以上位相が遅れる場合に効果がある。
また、本発明の一実施形態による半導体記憶装置１のリード待ち時間調整方法は、リードデータが、リードデータストローブ信号ＤＱＳに同期して出力され、リードデータストローブ信号ＤＱＳのタイミングが位相遅れを打ち消すように調整して出力される。リードデータはリードストローブ信号に同期して出力されるので、リードデータストローブ信号の出力タイミングが適切なタイミングに調整できれば、データ出力タイミングもそれにつれて適切なタイミングに調整できる。
また、本発明の一実施形態による半導体記憶装置１のリード待ち時間調整方法は、外部からシステムクロックＣＫに同期して与えられたリードコマンドに応答してあらかじめ定められたＣＡＳレイテンシの後にリードデータ出力を開始する同期式半導体記憶装置１において、システムクロックＣＫと位相の揃った出力信号を生成するための同期回路２４を用いないで、同期回路２４を用いてリードデータ出力タイミングをシステムクロックＣＫに同期して出力する半導体記憶装置１と互換性を持たせる方法であって、リードデータ出力の基準となる内部クロックのエッジを指定する基準エッジ指定レジスタ６３を設け、前記ＣＡＳレイテンシで決まるエッジに先行する任意のエッジを基準エッジ指定レジスタ６３で指定することによりシステムクロックＣＫに対する内部クロックの遅延を補償するようにする。すなわち、上記実施形態の半導体記憶装置は、同期回路を持たない半導体記憶装置であってもよい。そのような半導体記憶装置であっても同期回路を備えた半導体記憶装置を置き換えることができる。すなわち、システムクロックに対する内部クロックの大きな位相遅れは、基準エッジ指定レジスタにより先行するエッジを指定することにより相殺できる。したがって、ＤＬＬ等の同期回路を備えた従来の半導体記憶装置を上記実施形態の同期回路を有しない半導体記憶装置に置き換えることができる。
また、本発明の一実施形態による半導体記憶装置１のリード待ち時間調整方法は、同期回路２４をＤＬＬ回路２４又はＰＬＬ回路とすることができる。
また、本発明の一実施形態によるメモリシステム５０は、例えば図３に示すように、外部から与えられたシステムクロックと位相の揃った出力信号を生成するための同期回路２４と、同期回路を用いて与えられたシステムクロックに対する位相を調整してリードデータを出力する同期回路選択モードと同期回路を用いないでシステムクロックから生成した内部クロックを基準にしてリードデータを出力する同期回路非選択モードとを切り換える同期回路選択レジスタ（モードレジスタ１７のレジスタの一つ）と、同期回路非選択モードにおいて基準となるシステムクロックＣＫのエッジを指定する基準エッジ指定レジスタ６３と、を備えた半導体記憶装置１と、同期回路選択レジスタと基準エッジ指定レジスタとを設定し、前記半導体記憶装置の動作を制御するメモリコントローラ２であって、同期回路選択レジスタを同期回路非選択モードに設定するときは、システムクロックの周波数に応じて基準エッジ指定レジスタを設定するメモリコントローラ２と、を有する。上記実施形態におけるメモリコントローラ２は、通常のＤＬＬを用いた半導体記憶装置を制御するＤＬＬ選択モード制御部４の他にＤＬＬ非選択モード制御部５を備えている。ＤＬＬ非選択モードでは、同期回路非選択モードになる半導体記憶装置１に対してシステムクロックの周波数に応じて、内部クロックの位相遅れを相殺するように半導体記憶装置１の基準エッジ指定レジスタに設定することで、半導体記憶装置１がＤＬＬを非選択の状態にあっても、高速にアクセスすることができる。
また、本発明の一実施形態によるメモリシステム５０において、半導体記憶装置１の同期回路２４がＤＬＬ回路２４又はＰＬＬ回路である。ＤＬＬ回路やＰＬＬ回路により外部から与えられたシステムクロックと位相の揃った出力信号を生成することができる。
また、本発明の一実施形態によるメモリシステム５０は、例えば図３に示すように、半導体記憶装置１が、同期回路選択モード時にリードコマンドが入力されてからリードデータの出力を開始するまでのシステムクロックＣＫのクロック数を指定するＣＡＳレイテンシ指定レジスタ６２をさらに備え、メモリコントローラ２が、ＣＡＳレイテンシ指定レジスタ６２に設定するクロック数が大きいほど基準エッジ指定レジスタにより先行するエッジを指定する。
また、本発明の一実施形態による半導体装置１は、例えば図４に示すように、外部からシステムクロックＣＫに同期して与えられたコマンドに応答して伝送クロックＤＱＳと伝送クロックＤＱＳに同期してデータとを出力するソースシンクロナスデータ伝送回路（２５、３２〜３４）と、システムクロックＣＫと位相の揃った出力信号を生成するための同期回路２４と、同期回路２４を用いてシステムクロックＣＫに対する位相を調整して前記ソースシンクロナスデータ伝送回路（２５、３２〜３４）を動作させる同期回路選択モードと、同期回路を用いないで内部クロックを基準にしてソースシンクロナスデータ伝送回路（２５、３２〜３４）を動作させる同期回路非選択モードと、を切り換える同期回路選択回路３１と、基準となる内部クロックのエッジを指定する基準エッジ指定レジスタ６３と、を備え、同期回路非選択モードにおいて、基準エッジ指定レジスタ６３で指定される内部クロックのエッジを基準にしてソースシンクロナスデータ伝送回路（２５、３２〜３４）を動作させる。本発明の半導体装置１は、メモリに限定されるものではなく、外部からのシステムクロックに同期して与えられたコマンドに応答して伝送クロックとデータとを出力するソースシンクロナス伝送回路を備え、同期回路を用いるか用いないかを選択できるものにも適用できる。ソースシンクロナス伝送方式は、送信側がデータと共に伝送クロックを出力するので、クロックとデータとの間で位相のずれがないので高速なデータの転送が可能な方式として、メモリシステム以外でも用いられている。上記実施形態によれば、外部からシステムクロックが与えられ、それに同期して伝送クロックとデータを伝送する場合において有効である。
また、本発明の一実施形態による半導体装置１は、例えば図４に示すように、同期回路２４がＤＬＬ回路２４又はＰＬＬ回路である。ＤＬＬ回路２４やＰＬＬ回路を用いれば、システムクロックＣＫと位相の揃った出力信号ＤＱＳ、ＤＱを生成することができる。
また、本発明の一実施形態による半導体装置１は、例えば図４に示すように、同期回路選択モードにおいて、コマンドが与えられてからソースシンクロナスデータ伝送回路がデータを出力するまでのシステムクロックＣＫのクロック数があらかじめ決められており、同期回路非選択モードにおいて、システムクロックＣＫに対する内部クロックの位相遅れを補償するように基準エッジ指定レジスタ６３によりエッジを指定できるように構成されている。すなわち、コマンドが与えられてからデータの出力を開始するまでの時間が、同期回路を用いなくともある程度の精度で確保できる。
また、本発明の一実施形態による半導体装置１は、例えば図５に示すように、同期回路選択モードにおいて、コマンドが与えられてからソースシンクロナスデータ伝送回路がデータを出力するまでのシステムクロックのクロック数を指定するレイテンシ指定レジスタ６２を更に備え、ソースシンクロナスデータ伝送回路（２５、３２〜３４）が、同期回路非選択モードにおいて、レイテンシ指定レジスタ６２で指定されたクロック数と基準エッジ指定レジスタ６３で指定されたエッジとの組み合わせによりソースシンクロナスデータ伝送回路（２５、３２〜３４）がデータ伝送を開始する。
また、本発明の一実施形態による半導体装置１は、例えば図５に示すように、コマンドが入力された後のクロック数を計数するレイテンシカウンタ６２と、レイテンシ指定レジスタ６２の出力信号と基準エッジ指定レジスタ６３の出力信号とをデコードしソースシンクロナス伝送回路（２５、３２〜３４）がデータ伝送を開始するまでの内部クロックのクロック数を指定するデコーダ回路６４と、レイテンシカウンタ６１の出力する計時信号のうち、デコーダ回路６４で指定するクロック数の計時信号をデータ伝送開始信号として出力する選択回路６５と、を備える。
また、本発明の一実施形態による半導体装置１は、同期回路非選択モードにおいて、同期回路を停止させる。同期回路非選択モードにおいて、同期回路を他に使用しなければ、ＤＬＬ回路を停止させ、消費電力を低減することができる。以下、実施例に即し、図面を参照して詳しく説明する。
図３は、本発明の一実施例によるメモリシステム全体の構成図である。図３は、６４ビット並列読み出し書き込みのメモリシステムである。半導体記憶装置１は、８ビット並列読み出し書き込みであり、８個の半導体記憶装置１を並列に接続して６４ビット並列読み出し書き込みを行っている。また、図３のメモリシステムでは、２個のＤＩＭＭ(Dual Inline Memory Module）にそれぞれ２ランクの半導体記憶装置１を実装した構成を想定している。すなわち、ＤＩＭＭ１ Ｒａｎｋ−１、ＤＩＭＭ１ Ｒａｎｋ−２、ＤＩＭＭ２ Ｒａｎｋ−１、ＤＩＭＭ２ Ｒａｎｋ−２の計４ランクの半導体記憶装置で構成され、各ランクは、さらに８個の半導体記憶装置１で構成されている。全部で４ランク＊８個＝３２個の半導体記憶装置１が実装されている。図３では、並列接続された８個の半導体記憶装置のうち、３個の半導体記憶装置１のみを図示している。これらの３２個の半導体記憶装置１を制御する信号がメモリコントローラ２から与えられ、メモリコントローラとの間でデータの入出力を行う。
なお、図３では、メモリコントローラ２は各半導体記憶装置１に直接接続されているが、メモリコントローラ２と半導体記憶装置１との間には、ＤＩＭＭ毎にＰＬＬやバッファレジスタが配置され、ＤＩＭＭ毎にメモリコントローラとの間のタイミングの同期化を図るいわゆるＲｅｇｉｓｔｅｒｅｄ ＤＩＭＭや、Ｆｕｌｌｙ Ｂｕｆｆｅｒｅｄ ＤＩＭＭ（ＦＢＤＩＭＭ）であってもよい。また、メモリコントローラ２は、メモリ制御専用の機能を持つＬＳＩでもよいし、ＣＰＵが直接メモリを制御するものであってもよい。また、メモリコントローラ２は、複数のＬＳＩで構成されてもよい。
図３において、ＡＤＲ、ＣＭＤはアドレス及びコマンド信号であり、メモリコントローラ２から各ランクの半導体記憶装置１に共通に接続される。なお、コマンド信号ＣＭＤには、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが含まれる。ＤＱ０〜ＤＱ６３信号は、メモリコントローラ２と半導体記憶装置１との間でリードライトデータの転送等に用いられる双方向のデータ入出力信号である。半導体記憶装置１は８ビット並列入出力であることを想定しているので、ＤＱ０〜ＤＱ６３の６４ビットをカバーするため、８個の半導体記憶装置１が並列に接続されている。このＤＱ０〜ＤＱ６３のデータ入出力信号も各ランクに共通に接続される。また、ＤＱＳ０〜７信号、／ＤＱＳ０〜７信号は、それぞれ、差動のデータストローブ信号で、ライト動作時にはメモリコントローラ２から半導体記憶装置１へ、リード時には半導体記憶装置１からメモリコントローラ２へ転送するデータのストローブ信号であり、双方向の入出力信号である。なお、リード動作時に、半導体記憶装置１が出力するデータストローブ信号ＤＳＱ、／ＤＱＳ信号は、リードデータの変化点と同期しているので、メモリコントローラ２側でストローブ信号として用いるときは、データ信号のラッチできるタイミングに位相をずらして使用される。このデータストローブ信号ＤＱＳ０〜７、／ＤＱＳ０〜７も各ランクの半導体記憶装置に共通に接続される。ただし、各ランクに並列接続される８個の半導体記憶装置１には、それぞれ、独立したＤＱＳ信号と／ＤＱＳ信号が接続される。
また、クロック信号ＣＫ０〜３、／ＣＫ０〜３、クロックイネーブル信号ＣＫＥ０〜３、チップセレクト信号／ＣＳ０〜３、内蔵終端抵抗制御信号ＯＤＴ０〜３は、メモリコントローラ２から半導体記憶装置１へ出力される信号で、ランク毎に独立した別々の信号が出力される。クロック信号ＣＫ０〜３、／ＣＫ０〜３は半導体記憶装置１に対してシステムクロックとして与えられる信号であり、メモリコントローラ２から半導体記憶装置２に与えられるリードライト等のコマンドもこのシステムクロックに同期して与えられる。クロックイネーブル信号ＣＫＥ０〜３は、クロックＣＫが有効か無効かを決定する信号である。クロックＣＫの立ち上がりエッジでＣＫＥがハイレベルの場合、次のＣＫの立ち上がりエッジは有効である。それ以外の場合は無効となる。チップセレクト信号／ＣＳ０〜３は、ローレベルの場合コマンドの入力が有効となる。／ＣＳ０〜３がハイレベルの場合、コマンドは無視される。ただし、動作は続行される。このチップセレクト信号を用いて複数のランクの半導体記憶装置１のうち、任意のランクの半導体記憶装置１に対してコマンドを与え、選択的にアクセスすることができる。さらに、内蔵終端抵抗制御信号ＯＤＴ０〜３は、各半導体記憶装置１に内蔵されている終端抵抗の値が無限大でないときに、その終端抵抗のオンオフを制御することができる。
図３において、各半導体記憶装置１は、基準エッジ指定レジスタ６３を備えている。後で詳しく説明するように、各半導体記憶装置１は、基準エッジ指定レジスタ６３を備えていることにより、ＤＬＬ回路を用いないＤＬＬ非選択モードにおいても、リードアクセスタイムｔＡＡを適切な値に設定することができる。
また、メモリコントローラ２は、ＤＬＬ選択モード制御部４とＤＬＬ非選択モード制御部５とを備えている。ここで、ＤＬＬ選択モード制御部４は、半導体記憶装置１がＤＬＬ回路を使用して、内部で自動的に、ＤＱＳ信号とＤＱ信号をシステムクロックと位相を揃えて出力することができる場合の制御を行う。半導体記憶装置１がＤＬＬ選択モードにあるときは、半導体記憶装置１が自立して位相を合わせることができるので、メモリコントローラ２は、半導体記憶装置１の位相遅れに対して特に制御を行う必要はない。このＤＬＬ選択モード制御部４の制御は、従来のメモリコントローラの制御と同一である。
一方、半導体記憶装置１をＤＬＬ非選択モードに設定するときは、半導体記憶装置１は自立して、システムクロックＣＫに対する内部クロックの遅れを補償するはできない。何も制御を行わなければ、システムクロックＣＫに対する半導体記憶装置１の内部クロックの位相遅れは、ＤＱＳ出力信号、ＤＱ信号の位相遅れてなり、リードアクセスタイムｔＡＡの特性を悪化させる。従って、半導体記憶装置１をＤＬＬ非選択モードに設定するときは、ＤＬＬ非選択モード制御部５が、半導体記憶装置１の内部クロックの位相遅れが、ＤＱＳ出力信号やＤＱ信号の位相遅れとなってリードアクセスタイムｔＡＡを悪化させないように、内部クロックの位相遅れを相殺するように、リードデータ出力の基準となるクロックのエッジをより先行するエッジとなるように基準エッジ指定レジスタを設定する。
なお、図３において、半導体記憶装置１をＤＬＬ非選択モードでしか使用しない場合は、メモリコントローラ２に、ＤＬＬ選択モード制御部４を設ける必要はない。この場合は、ＤＬＬ選択モード制御部４を設けず共、ＤＬＬ非選択モード制御部５により、半導体記憶装置１を制御することができる。
次に、図４は、半導体記憶装置１全体の構成図である。図４において、１０はメモリセルアレイ、１１はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、１２はセンスアンプ、１３はカラムアドレスをデコードし選択されたビット線を選択するカラムデコーダ、１４は、所定のアドレス信号と、コマンド信号（チップセレクト／ＣＳ、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥ）を入力し、コマンドをデコードするコマンドデコーダ、１５はコントロールロジック、１６はカラムアドレスバッファ・バーストカウンタ、１７はアドレスＡ０−Ａ１３とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力するモードレジスタ、１８はロウアドレスバッファ、１９はリフレッシュ制御信号ＲＥＦＣを入力してカウントアップしカウント出力をリフレッシュアドレスとして出力するリフレッシュカウンタ回路、２０はクロック生成器、２１はリードライトデータを外部と入出力するためのデータ入出力端子（ＤＱ端子）、２４はＤＬＬ、２５は、ＤＬＬから与えられたクロックに同期してＤＱ端子とメモリセルアレイ１０との間でデータの入出力を行うデータ入出力部である。
また、データリード時に出力するストローブ信号ＤＱＳの出力を制御するＤＱＳ出力制御回路３２とＤＱＳ出力バッファ３３が設けられており、リードコマンド実行時には、ＤＱＳ出力制御回路３２でタイミングが調整され、ＤＱＳ出力バッファ３３で増幅されたＤＱＳ信号がＤＱＳ端子２２から出力される。また、ＤＱＳ信号の出力に同期してＤＱ端子２１からデータが出力される。また、ライトコマンド実行時には、ＤＱＳ端子２２からデータストローブ信号が入力され、ＤＱＳ入力バッファ３４により整形されたＤＱＳ信号に同期してＤＱ端子からデータ入出力部２５にデータが取り込まれる。
また、モードレジスタ１７には、基準エッジ指定レジスタ６３の他に、図４では図示を省略しているＣＡＳレイテンシを指定するＣＡＳレイテンシ指定レジスタやＤＬＬ選択モードとＤＬＬ非選択モードとを切り換えるＤＬＬ選択レジスタが設けられている。このＤＬＬ選択レジスタの出力はＤＬＬ選択回路３１に入力され、ＤＱＳ出力制御回路に入力する内部クロックとして、ＤＬＬ２４により位相が調整されたクロックを用いるか、ＤＬＬ２４により位相が調整されていない位相が遅れた内部クロックをそのままＤＱＳ出力制御回路３２のクロックとして用いるか選択することができる。なお、ＤＬＬ非選択モードに設定されたときは、ＤＬＬ２４をオフし、ＤＬＬ２４が消費する消費電力を低減することができる。また、ＤＬＬ非選択モードに設定したときは、ＤＬＬの電源が自動的にオフするようにしてもよい。さらに、ＤＬＬ選択モードと非選択モードとを動的に切り換える場合は、ＤＬＬをオンしてからＤＬＬが安定したロック状態になるまで時間を要するので、ＤＬＬ非選択モードからＤＬＬ選択モードに切り換える場合は、まずＤＬＬオフからＤＬＬオンの状態に切り替え、ＤＬＬがロックするまで待って（例えば、ＣＫ信号が５１２クロック）自動的にＤＬＬ非選択モードからＤＬＬ選択モードに切り換えるようにしてもよい。
図５は、ＤＱＳ出力制御回路３２周辺の回路図である。ＤＱＳ出力制御回路３２は、リードレイテンシカウンタ６１と、デコーダ回路６４と、選択回路６５を備えている。リードレイテンシカウンタ６１は、ＤＬＬ選択回路３１が選択した内部クロックを受けて動作する。また、リードレイテンシカウンタ６１には、リードフラグやモードレジスタ１７に含ませるバースト長レジスタの出力信号が制御信号として入力されている。リードフラグは、リードコマンドが入力されるとセットされ、所定のバースト長のデータ出力が完了するとリセットさせるフラグである。リードレイテンシカウンタ６１の基本的な動作しては、リードコマンドが入力され、リードフラグがセットされると内部クロックのカウントを開始する。リードレイテンシカウンタ６１は、ＤＱＳ端子を制御する信号を生成するため、所定のクロックをカウントした後、リードブリアンブルの元になる信号を生成し、その後ＤＱＳ端子のトグル出力の元となる信号をバースト長の長さに従って生成し、最後にポストプリアンブル元となる信号を生成する。ＤＱＳバッファは、入出力バッファであるので、バッファを入力モードにするか出力モードにするかの制御と、出力モードにした場合、ハイレベルを出力するかローレベルを出力するかの２ビットの信号を用いて制御する。従って、リードレイテンシカウンタ６１も基本的に２ビットの制御信号を出力する。
また、リードレイテンシカウンタ６１は、ＣＡＳレイテンシの選択に合わせて複数種類の制御信号を出力する。各制御信号はそれぞれ、ＤＱＳバッファの入出力モードを制御するビットと、出力モード時にハイレベルを出力するかローレベルを出力するか制御するビットの２ビットの制御信号である。すなわち、リードレイテンシカウンタ６１からは、リードレイテンシの選択に備えて複数種類のタイミングの異なるＤＱＳ制御信号が出力される。
デコーダ回路６４は、モードレジスタ１７に含まれるＣＡＳレイテンシ指定レジスタ６２の出力信号と基準エッジ指定レジスタ６３の出力信号をデコードし、ＤＱＳ信号の出力タイミングを決定する。なお、ＤＬＬ選択モードのときは、基準エッジ指定レジスタ６３は使う必要がないので、基準エッジ指定レジスタ６３の出力値をマスクしてデコーダ回路に入力されるようにするか、デコーダ回路をスルーしてＣＡＳレイテンシ指定レジスタの出力信号をそのまま選択回路６５に入力してもよい。また、デコーダ回路６４は、ＣＡＳレイテンシ指定レジスタ６２の出力信号と基準エッジ指定レジスタ６３の出力信号との組み合わせによりＤＱＳ出力信号の出力タイミングが決定できればよいので、デコーダ回路をＣＡＳレイテンシ指定レジスタの指定値を基準エッジ指定レジスタの指定値で補正するような加減算回路等で構成してもよい。
選択回路６５は、デコーダ回路６４が出力する信号によりリードレイテンシカウンタが出力するそれぞれ出力タイミングが異なる複数組のＤＱＳ制御信号候補（２ビット構成）から一組の制御信号を選択し、ＤＱＳ制御信号（２ビット）として出力する。なお、ＤＱＳ出力信号は、ＤＱＳ出力バッファの他にデータ入出力部２５にも出力され、ＤＱ端子から出力するデータ信号の出力タイミングの制御に用いられる。
図６は、本発明の実施例による半導体記憶装置におけるリードコマンド実行時のタイミング図である。図６では、ＤＬＬ選択モードとＤＬＬ非選択モードの動作タイミングを示す。ＣＡＳレイテンシ指定レジスタ６２でＣＡＳレイテンシは１２クロックに設定している。従って、ＤＬＬ選択モードでの動作タイミングは、図２に示したＤＤＲ３ ＳＤＲＡＭのＤＬＬオンモードでＣＡＳレイテンシ１２に設定した場合のタイミング図と同一である。また、ＤＬＬ非選択モードでは、基準エッジ指定レジスタ６３により基準エッジとしてＤＬＬ選択モードでのリード動作開始エッジに対して−１サイクル及び−２サイクル先行するエッジを選択した場合を示す。基準エッジ指定レジスタにより−１サイクル先行するエッジを選択する場合は、図２に示すＤＤＲ３ ＳＤＲＡＭのＤＬＬオフモードにおいて仮にＣＡＳレイテンシを１２に設定した場合の動作と同一タイミングになる。この場合は、図２で説明したとおり、リードデータの出力タイミングは、ＤＬＬ選択モードでの出力開始タイミングに比べて遅延が最短の場合でも大きく遅れることになる。
一方、基準エッジ指定レジスタ６３により基準エッジとして−２サイクル先行するエッジを選択した場合は、最短でＤＬＬ選択モードに近いタイミングでデータ出力を開始することができる。
上述した実施例では、ＤＬＬ非選択モードにおいて、基準エッジ指定レジスタの設定によって１サイクル単位で先行するエッジを選択する例を示したが、１／２サイクル単位でエッジを選択できるようにすることも容易にできる。さらには、リードレイテンシカウンタ６１の構成を変えれば、１／４サイクル単位等でエッジを選択できるようにすることも可能である。しかし、上記実施例によれば、ＣＡＳレイテンシ指定レジスタそのものの値には、ＤＬＬ選択モードと非選択モードで何の変更も加えていないので、リードデータの出力中でなければ、ＤＬＬ選択モードとＤＬＬ非選択モードとを動的に切り換えることも可能である。たとえば、本発明のメモリシステムがノートＰＣ等に使用される場合は、電池で動作しているときはＤＬＬ非選択モードで動作し、ＡＣ電源に切り換えるときに動作を中断することなく、ＤＬＬ非選択モードからＤＬＬ選択モードへ切り換えることも可能である。さらに、ＤＬＬをオフ状態からオン状態に切り換えた場合、ＤＬＬがロックするまでは、ＤＬＬ非選択モードでリードコマンドを含めて動作を継続し、ＤＬＬがロックしてからＤＬＬ選択モードに切り換えることも可能である。
さらに、ＤＬＬ非選択モードの場合は、リードデータ出力開始タイミングのばらつきが半導体記憶装置のばらつきに大きく依存するが、メモリコンローラが、定期的に基準エッジ指定レジスタの設定値を変えて半導体記憶装置のリードテストを行い、基準エッジ指定レジスタの設定値を最適化すれば、ＤＬＬ非選択モードにおいても、温度、電源電圧、半導体記憶装置の製造はらつきに依存しないリードアクセスタイムｔＡＡを有するメモリシステムが構築できる。
なお、上記の実施例では、半導体記憶装置を実施例として説明したが、本発明は、半導体記憶装置に限られるものではなく、外部からシステムクロックに同期してコマンド（要求）を与えられ、そのコマンド（要求）に応答して伝送クロックを出力し、さらにその伝送クロックに同期してデータを出力するソースシンクロナス伝送回路を備えた半導体装置に広く適用することができることは、上記説明の通りである。
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１：半導体記憶装置
２：メモリコントローラ
４：ＤＬＬ選択モード制御部
５：ＤＬＬ非選択モード制御部
１０：メモリセルアレイ
１１：ロウデコーダ
１２：センスアンプ
１３：カラムデコーダ
１４：コマンドデコーダ
１５：コントロールロジック
１６：カラムアドレスバッファ・バーストカウンタ
１７：モードレジスタ
１８：ロウアドレスバッファ
１９：リフレッシュカウンタ回路
２０：クロック生成器
２１：データ入出力端子（ＤＱ端子）
２２：データストローブ端子（ＤＱＳ端子）
２４：ＤＬＬ
２５：データ入出力部
３１：ＤＬＬ選択回路
３２：ＤＱＳ出力制御回路
３３：ＤＱＳ出力バッファ
３４：ＤＱＳ入力バッファ
５０：メモリシステム
６１：リードレイテンシカウンタ
６２：ＣＡＳレイテンシ指定レジスタ
６３：基準エッジ指定レジスタ
６４：デコーダ回路
６５：選択回路

Claims (19)

  1. 外部から与えられたシステムクロックに同期して動作する半導体記憶装置であって、
    前記システムクロックと位相の揃った出力信号を生成するための同期回路と、
    前記同期回路を用いて前記外部から与えられたシステムクロックに対する内部クロックの位相のずれを調整してリードデータを出力する同期回路選択モードと、前記同期回路を用いないで前記内部クロックに同期してリードデータを出力する同期回路非選択モードと、を切り換える同期回路選択回路と、
    前記同期回路非選択モードにおいて前記リードデータ出力の基準となる内部クロックのエッジを指定する基準エッジ指定レジスタと、
    を備えたことを特徴とする半導体記憶装置。
  2. 前記同期回路がＤＬＬ回路又はＰＬＬ回路である請求項１記載の半導体記憶装置。
  3. 前記リードデータはリードデータストローブ信号に同期して出力され、前記リードデータストローブ信号が同期回路選択モードにおいて前記システムクロックに同期して出力され、前記同期回路非選択モードにおいて前記内部クロックに同期して出力されることを特徴とする請求項１又は２記載の半導体記憶装置。
  4. 前記同期回路非選択モードにおいて、前記同期回路を停止させることを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
  5. 前記同期回路選択モード時にリードコマンドが入力されてから前記リードデータの出力を開始するまでの前記システムクロックのクロック数を指定するＣＡＳレイテンシ指定レジスタをさらに備え、
    前記同期回路非選択モードにおいて、前記ＣＡＳレイテンシ指定レジスタで指定するクロック数と前記基準エッジ指定レジスタで指定する基準となる内部クロックのエッジとの組み合わせによって、リードコマンドが入力されてから前記リードデータの出力を開始するまでのタイミングを指定することを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
  6. 前記リードコマンドが入力された後のクロック数を計数するリードレイテンシカウンタと、
    前記ＣＡＳレイテンシ指定レジスタの出力信号と前記基準エッジ指定レジスタの出力信号とをデコードし前記リードデータの出力を開始するまでの内部クロックのクロック数を指定するデコーダ回路と、
    前記リードレイテンシカウンタの出力する計時信号のうち、前記デコーダ回路で指定するクロック数の計時信号をリードデータ出力開始信号として出力する選択回路と、
    を備えたことを特徴とする請求項５記載の半導体記憶装置。
  7. 同期回路によってシステムクロックに対するリードデータの位相を調整して出力する同期回路選択モードと、前記同期回路の動作を停止し同期回路を用いないで前記リードデータを出力する同期回路非選択モードと、を選択する同期回路選択レジスタと、
    前記同期回路選択モードのときにリードコマンドが入力されてから前記リードデータの出力を開始するまでの前記システムクロックのクロック数を指定するＣＡＳレイテンシ指定レジスタと、
    前記同期回路非選択モードのときに前記リードデータ出力開始の基準となる内部クロックのエッジを指定する基準エッジ指定レジスタと、
    を備えた半導体記憶装置のリード待ち時間調整方法であって、
    前記同期回路非選択モードにおいて、前記システムクロックの周波数と、前記リードデータの前記システムクロックに対する位相遅れを考慮して、前記位相遅れを打ち消すように前記基準エッジ指定レジスタのエッジを指定することを特徴とする半導体記憶装置のリード待ち時間調整方法。
  8. 前記リードデータは、リードデータストローブ信号に同期して出力され、前記リードデータストローブ信号のタイミングが前記位相遅れを打ち消すように調整して出力されることを特徴とする請求項７記載の半導体記憶装置のリード待ち時間調整方法。
  9. 外部からシステムクロックに同期して与えられたリードコマンドに応答してあらかじめ定められたＣＡＳレイテンシの後にリードデータ出力を開始する同期式半導体記憶装置において、前記システムクロックと位相の揃った出力信号を生成するための同期回路を用いないで、前記同期回路を用いてリードデータ出力タイミングを前記システムクロックに同期して出力する半導体記憶装置と互換性を持たせる方法であって、
    前記リードデータ出力の基準となる内部クロックのエッジを指定する基準エッジ指定レジスタを設け、前記ＣＡＳレイテンシで決まるエッジに先行する任意のエッジを前記基準エッジ指定レジスタで指定することにより前記システムクロックに対する内部クロックの遅延を補償するようにしたことを特徴とする半導体記憶装置のリード待ち時間調整方法。
  10. 前記同期回路がＤＬＬ回路又はＰＬＬ回路である請求項７乃至９いずれか１項記載の半導体記憶装置のリード待ち時間調整方法。
  11. 外部から与えられたシステムクロックと位相の揃った出力信号を生成するための同期回路と、前記同期回路を用いて与えられたシステムクロックに対する位相を調整してリードデータを出力する同期回路選択モードと前記同期回路を用いないで前記システムクロックから生成した内部クロックを基準にしてリードデータを出力する同期回路非選択モードとを切り換える同期回路選択レジスタと、前記同期回路非選択モードにおいて前記基準となるシステムクロックのエッジを指定する基準エッジ指定レジスタと、を備えた半導体記憶装置と、
    前記同期回路選択レジスタと基準エッジ指定レジスタとを設定し、前記半導体記憶装置の動作を制御するメモリコントローラであって、前記同期回路選択レジスタを同期回路非選択モードに設定するときは、前記システムクロックの周波数に応じて前記基準エッジ指定レジスタを設定するメモリコントローラと、
    を有することを特徴とするメモリシステム。
  12. 前記同期回路がＤＬＬ回路又はＰＬＬ回路である請求項１１記載のメモリシステム。
  13. 前記半導体記憶装置が、前記同期回路選択モード時にリードコマンドが入力されてから前記リードデータの出力を開始するまでの前記システムクロックのクロック数を指定するＣＡＳレイテンシ指定レジスタをさらに備え、
    前記メモリコントローラが、ＣＡＳレイテンシ指定レジスタに設定するクロック数が大きいほど前記基準エッジ指定レジスタにより先行するエッジを指定することを特徴とする請求項１１又は１２記載のメモリシステム。
  14. 外部からシステムクロックに同期して与えられたコマンドに応答して伝送クロックと前記伝送クロックに同期してデータとを出力するソースシンクロナスデータ伝送回路と、
    前記システムクロックと位相の揃った出力信号を生成するための同期回路と、
    前記同期回路を用いて前記システムクロックに対する位相を調整して前記ソースシンクロナスデータ伝送回路を動作させる同期回路選択モードと、前記同期回路を用いないで内部クロックを基準にして前記ソースシンクロナスデータ伝送回路を動作させる同期回路非選択モードと、を切り換える同期回路選択回路と、
    前記基準となる内部クロックのエッジを指定する基準エッジ指定レジスタと、
    を備え、
    前記同期回路非選択モードにおいて、前記基準エッジ指定レジスタで指定される前記内部クロックのエッジを基準にして前記ソースシンクロナスデータ伝送回路を動作させることを特徴とする半導体装置。
  15. 前記同期回路がＤＬＬ回路又はＰＬＬ回路である請求項１４記載の半導体装置。
  16. 前記同期回路選択モードにおいて、前記コマンドが与えられてから前記ソースシンクロナスデータ伝送回路がデータを出力するまでのシステムクロックのクロック数があらかじめ決められており、
    前記同期回路非選択モードにおいて、前記システムクロックに対する内部クロックの位相遅れを補償するように前記基準エッジ指定レジスタによりエッジを指定できるように構成されていることを特徴とする請求項１４又は１５記載の半導体装置。
  17. 前記同期回路選択モードにおいて、前記前記コマンドが与えられてから前記ソースシンクロナスデータ伝送回路がデータを出力するまでのシステムクロックのクロック数を指定するレイテンシ指定レジスタを更に備え、
    前記ソースシンクロナスデータ伝送回路が、前記同期回路非選択モードにおいて、前記レイテンシ指定レジスタで指定されたクロック数と前記基準エッジ指定レジスタで指定されたエッジとの組み合わせにより前記ソースシンクロナスデータ伝送回路がデータ伝送を開始することを特徴とする請求項１４乃至１６いずれか１項記載の半導体装置。
  18. 前記コマンドが入力された後のクロック数を計数するレイテンシカウンタと、
    前記レイテンシ指定レジスタの出力信号と前記基準エッジ指定レジスタの出力信号とをデコードし前記ソースシンクロナス伝送回路がデータ伝送を開始するまでの内部クロックのクロック数を指定するデコーダ回路と、
    前記レイテンシカウンタの出力する計時信号のうち、前記デコーダ回路で指定するクロック数の計時信号をデータ伝送開始信号として出力する選択回路と、
    を備えたことを特徴とする請求項１７記載の半導体装置。
  19. 前記同期回路非選択モードにおいて、前記同期回路を停止させることを特徴とする請求項１４乃至１８いずれか１項記載の半導体装置。
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