JP2019169779A - クロック・データ再生装置、メモリシステム及びデータ再生方法 - Google Patents

クロック・データ再生装置、メモリシステム及びデータ再生方法 Download PDF

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Abstract

【課題】縦列接続方式のメモリシステムに適用する場合に、正しいデータを受信できるＣＤＲ装置を提供することにある。【解決手段】本実施形態のクロック・データ再生装置は、複数のメモリのそれぞれに伝送する各データであって、振幅方向及び時間方向において各メモリに対応する領域に前記各データを多重化した多重化データを伝送するメモリシステムに適用し、クロックを生成する生成回路と、データ再生回路とを具備する。前記データ再生回路は、前記生成されたクロックを用いて、前記多重化データにおいて、時間方向に分割可能な単位周期に同期する位相同期を実行して、前記多重化データから前記各メモリに対応する領域のデータを再生する。【選択図】図１

Description

本発明の実施形態は、クロック・データ再生装置、メモリシステム及びデータ再生方法に関する。
近年、例えばメモリシステムでは、ホスト装置やメモリとの間で、データがシリアル伝送されることがある。このようなシリアル転送の方式として、パルス振幅変調（pulse-amplitude modulation : PAM）された多値（X値）のPAM-Xデータを用いる方式が提案されている。例えば、多値（X値）のPAM-Xデータとして２ビットのパルス振幅変調型（４値）のPAM-4データが使用される。
シリアル伝送されるPAM-4データを入力データとして入力する受信回路等では、伝送されるデータ信号に重畳されているクロック（同期信号）とデータとを分離して再生するクロック・データ再生装置（clock data recovery）が使用される。以下、当該装置をＣＤＲ装置と表記する場合がある。
縦列接続方式（up/down sampling daisy-chain）のメモリシステムでは、例えば時間方向でデータを分割し、４相のクロック信号で受信する場合、４相のクロックはそれぞれ、データ信号転移点１、データ１、データ信号転移点２、データ２に同期するよう動作する。しかし連続するデータに前後の区別はないため２つの位相同期状態が存在する。このためＣＤＲ装置において正しくデータを受信することが求められる。
特再２００４−０１０３１５号公報
目的は、縦列接続方式のメモリシステムに適用する場合に、正しいデータを受信できるＣＤＲ装置を提供することにある。
本実施形態のクロック・データ再生装置は、複数のメモリのそれぞれに伝送する各データであって、振幅方向及び時間方向において各メモリに対応する領域に前記各データを多重化した多重化データを伝送するメモリシステムに適用し、クロックを生成する生成回路と、データ再生回路とを具備する。前記データ再生回路は、前記生成されたクロックを用いて、前記多重化データにおいて、時間方向に分割可能な単位周期に同期する位相同期を実行して、前記多重化データから前記各メモリに対応する領域のデータを再生する。
実施形態に関する縦列接続方式のメモリシステムの一例を示すブロック図。 実施形態に関するＣＤＲ装置の一例を説明するためのブロック図。 実施形態に関するＣＤＲ装置の動作を説明するための図。 実施形態に関するメモリシステムでのダウンリンク伝送のデータ構造の一例を示す図。 実施形態に関するメモリシステムでのアップリンク伝送のデータ構造の一例を示す図。 第１の変形例に関するＣＤＲ装置の一例を説明するためのブロック図。 第１の変形例に関するＣＤＲ装置の動作を説明するための図。 第２の変形例に関するデータ構造の一例を示す図。
以下図面を参照して、実施形態を説明する。
［メモリシステムの構成］
図１は、本実施形態のＣＤＲ装置を適用する縦列接続方式のメモリシステムの一例を示すブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ１０及び複数（ここでは４個）のブリッジ回路ＢＲ-0〜ＢＲ-3を含む。各ブリッジ回路ＢＲ-0〜ＢＲ-3はそれぞれ、メモリコントローラ１０から伝送されるデータを格納するメモリ１１０〜メモリ１４０に接続される。各メモリ１１０〜メモリ１４０はそれぞれ、例えば、ＮＡＮＤ型のフラッシュメモリ又は３次元構造のフラッシュメモリ等の不揮発性メモリである。
メモリコントローラ１０は、例えばパーソナルコンピュータ等のホスト（図示しない）に対してデータの送受信を行う。メモリコントローラ１０は、多重化部（multiplexer: MUX）１００及び逆多重化部（de-multiplexer: DEMUX）１０１を備え、各ブリッジ回路ＢＲ-0〜ＢＲ-3との間でデータの送受信を実行する。
ブリッジ回路ＢＲ-0は、メモリ１１０に対してデータの読み出し及び書き込みを制御するための回路であって、受信回路（ＲＸ）１１１，１１４、ＣＤＲ装置１１２，１１５及び送信回路（ＴＸ）１１３，１１６を含む。
ブリッジ回路ＢＲ-1は、メモリ１２０に対してデータの読み出し及び書き込みを制御するための回路であって、受信回路（ＲＸ）１２１，１２４、ＣＤＲ装置１２２，１２５及び送信回路（ＴＸ）１２３，１２６を含む。
ブリッジ回路ＢＲ-2は、メモリ１３０に対してデータの読み出し及び書き込みを制御するための回路であって、受信回路（ＲＸ）１３１，１３４、ＣＤＲ装置１３２，１３５及び送信回路（ＴＸ）１３３，１３６を含む。
ブリッジ回路ＢＲ-3は、メモリ１４０に対してデータの読み出し及び書き込みを制御するための回路であって、受信回路（ＲＸ）１４１、ＣＤＲ装置１４２及び送信回路（ＴＸ）１４３を含む。
本実施形態に関する縦列接続方式のメモリシステム１では、メモリコントローラ１０は、
各ブリッジ回路ＢＲ-0〜ＢＲ-3のそれぞれに接続されるメモリ１１０〜１４０に対して、書き込み対象である、例えば１ビット単位のデータ（ライトデータＤ３〜Ｄ０）を多重化した多重化データ（ライトシンボルと表記する場合がある）を送信する。
即ち、メモリコントローラ１０の多重化部１００は、４ビットのライトデータＤ３〜Ｄ０をライトシンボル１５Ａとして多重化する。換言すれば、本実施形態の多重化部１００は、１タイムスロット（単位周期）に２ビットの情報を含む４値のPAM-4データを多重化データ（ライトシンボル）として生成して送信する。
なお、ライトシンボル１５Ａ〜１５Ｄは、データレート（ボーレート:baud rate）に対応し、メモリシステム１内で伝送されるライトシンボルの遷移を例示したものである。本実施形態では、多重化データに含まれるライトデータＤ３〜Ｄ０はそれぞれ、各メモリ１１０〜１４０に順次格納される。即ち、メモリコントローラ１０から伝送される多重化データは、ブリッジ回路ＢＲ-0から順次、ブリッジ回路ＢＲ-1、ＢＲ-2、ＢＲ-3に伝送される度に、そのデータ量が減少する。
ライトシンボル１５Ａは、振幅方向に２ビット、時間方向に２ビットのライトデータＤ３〜Ｄ０が割り当てられた領域を有する。４つの領域はそれぞれ、各メモリ１１０〜１４０に予め割り当てられる。換言すると、４つの領域はそれぞれ、各ブリッジ回路ＢＲ-0〜ＢＲ-3又各メモリ１１０〜１４０に対応する。
例えば、メモリシステム１の起動時に、メモリコントローラ１０は、各ブリッジ回路ＢＲ-0〜ＢＲ-3に対して、ブリッジ回路毎に識別可能なＩＤ（チップ／チャネルＩＤ）を送信する。各ブリッジ回路ＢＲ-0〜ＢＲ-3は、送信されたＩＤに従って、自ブリッジ回路に予め割り当てられたライトシンボルに含まれる、ライトデータの領域（データ位置）を識別できる。これにより、各ブリッジ回路ＢＲ-0〜ＢＲ-3は、それぞれに伝送されたライトシンボル１５Ａ〜１５Ｄから、それぞれに割り当てられた領域の１ビットのライトデータＤ３〜Ｄ０の何れかを取り出して、対応するメモリ１１０〜１４０に格納する。
以下、各ブリッジ回路ＢＲ-0〜ＢＲ-3の動作を説明する。まず、前述したように、メモリコントローラ１０は、多重化部１００により４ビットのライトデータＤ３〜Ｄ０をライトシンボル１５Ａとして多重化して伝送する。
ブリッジ回路ＢＲ-0では、受信回路１１１は、メモリコントローラ１０からのライトシンボル１５Ａを受信する。ここで、前述したように、ブリッジ回路ＢＲ-0は、本実施形態のＣＤＲ装置１１２を含む。ＣＤＲ装置１１２は、予めＩＤにより割り当てられた領域の１ビットのライトデータＤ３を取り出して、メモリ１１０に格納する。ＣＤＲ装置１１２は、ライトシンボル１５Ａに含まれる同期信号（クロック）を基準としてライトデータＤ３を抽出し、このライトデータＤ３を抽出したライトシンボル１５Ａ及び同期信号を送信回路１１３に受け渡す。
送信回路１１３は、受信した同期信号を基準に、ライトシンボル１５ＡからライトデータＤ３を除去し、ライトシンボル１５Ｂを生成する。即ち、ライトシンボル１５Ｂは、メモリ１１０を除き、メモリ１２０〜１４０に予め割り当てられた、ライトデータＤ２，Ｄ１，Ｄ０を含む。ここで、送信回路１１３は、ライトシンボル１５Ｂに、ＣＤＲ装置１１２から受信した同期信号を含めて、ブリッジ回路ＢＲ-1に送信する。
ブリッジ回路ＢＲ-1は、ブリッジ回路ＢＲ-0と同様の動作を実行する。即ち、受信回路１２１は、ブリッジ回路ＢＲ-0からのライトシンボル１５Ｂを受信する。ブリッジ回路ＢＲ-1は、本実施形態のＣＤＲ装置１１２と同様の構成であるＣＤＲ装置１２２を含む。ＣＤＲ装置１２２は、予めＩＤにより割り当てられた領域の１ビットのライトデータＤ２を取り出して、メモリ１２０に格納する。ＣＤＲ装置１２２は、ライトシンボル１５Ｂに含まれる同期信号（クロック）を基準としてライトデータＤ２を抽出し、このライトデータＤ２を抽出したライトシンボル１５Ｂ及び同期信号を送信回路１２３に受け渡す。
送信回路１２３は、受信した同期信号を基準に、ライトシンボル１５ＢからライトデータＤ２を除去し、ライトシンボル１５Ｃを生成する。即ち、ライトシンボル１５Ｃは、メモリ１３０〜１４０に予め割り当てられた、ライトデータＤ１，Ｄ０を含む。ここで、ライトシンボル１５Ｃは、ライトシンボル１５Ｂと比較して、時間方向にデータ量が低減されている。送信回路１２３は、ＣＤＲ装置１２２から受信した同期信号を含めた、ライトシンボル１５Ｃをブリッジ回路ＢＲ-2に送信する。
ブリッジ回路ＢＲ-2は、ブリッジ回路ＢＲ-0,ＢＲ-1と同様の動作を実行する。即ち、受信回路１３１は、ブリッジ回路ＢＲ-1からのライトシンボル１５Ｃを受信する。ブリッジ回路ＢＲ-2は、本実施形態のＣＤＲ装置１１２，１２２と同様の構成であるＣＤＲ装置１３２を含む。ＣＤＲ装置１３２は、予めＩＤにより割り当てられた領域の１ビットのライトデータＤ１を取り出して、メモリ１３０に格納する。ＣＤＲ装置１３２は、ライトシンボル１５Ｃに含まれる同期信号（クロック）を基準としてライトデータＤ１を抽出し、このライトデータＤ１を抽出したライトシンボル１５Ｃ及び同期信号を送信回路１３３に受け渡す。
送信回路１３３は、受信した同期信号を基準に、ライトシンボル１５ＣからライトデータＤ１を除去し、ライトシンボル１５Ｄを生成する。即ち、ライトシンボル１５Ｄは、メモリ１４０に予め割り当てられたライトデータＤ０を含む。ここで、ライトシンボル１５Ｄは、ライトシンボル１５Ｃと比較して、振幅方向にデータ量が低減されている。送信回路１３３は、ＣＤＲ装置１３２から受信した同期信号を含めた、ライトシンボル１５Ｄをブリッジ回路ＢＲ-3に送信する。
ブリッジ回路ＢＲ-3は、ブリッジ回路ＢＲ-0〜ＢＲ-2と同様の受信動作を実行する。即ち、受信回路１４１は、ブリッジ回路ＢＲ-2からのライトシンボル１５Ｄを受信する。ブリッジ回路ＢＲ-3は、本実施形態のＣＤＲ装置１１２，１２２，１３２と同様の構成であるＣＤＲ装置１４２を含む。ＣＤＲ装置１４２は、予めＩＤにより割り当てられた領域の１ビットのライトデータＤ０を取り出して、メモリ１４０に格納する。ＣＤＲ装置１４２は、ライトシンボル１５Ｄに含まれる同期信号（クロック）を基準としてライトデータＤ０を抽出する。なお、本実施形態では、ブリッジ回路ＢＲ-3は、ブリッジ回路ＢＲ-0〜ＢＲ-2それぞれの送信回路１１３，１２３，１３３に相当する送信回路を含まない構成である。
以上のように、本実施形態の縦列接続方式のメモリシステム１では、メモリコントローラ１０からダウンリンク（downlink）により、ライトシンボルが各ブリッジ回路ＢＲ-0〜ＢＲ-3に伝送される。各ブリッジ回路ＢＲ-0〜ＢＲ-3はそれぞれ、当該ライトシンボルとして多重化された各ライトデータから、割り当てられた領域（データ位置）のライトデータを抽出及び除去して各メモリ１１０〜１４０に格納する。なお、各ブリッジ回路ＢＲ-0〜ＢＲ-3からメモリコントローラ１０に対する、アップリンク（uplink）によるデータ伝送については、後述する。
［ＣＤＲ装置の構成］
図２は、本実施形態のＣＤＲ装置の構成を示す図である。本実施形態のＣＤＲ装置２００は、各ブリッジ回路ＢＲ-0〜ＢＲ-3のそれぞれに含まれるＣＤＲ装置１１２，１２２，１３２，１４２に適用される。なお、本実施形態は、ＣＤＲ装置２００に含まれる、主にはデータ／エッジサンプラ（data/edge sampler）２１０およびクロック生成器２１の構成に関するものであり、他の構成については説明を省略する。
図２に示すように、本実施形態のＣＤＲ装置２００は、コンパレータ２０（２０-1〜２０-4）及びデータ／エッジ検出回路２２を含むデータ／エッジサンプラ２１０と、クロック生成器２１とを有する。データ／エッジ検出回路２２は、コンパレータ２０の位相比較判定結果に基づいて、受信データＲＤからエッジ情報とデータ情報を検出する。受信データＲＤは、前述のように、同期信号を含み、ライトデータＤ３〜Ｄ０を多重化したライトシンボル１５Ａ〜１５Ｄに相当する。
コンパレータ２０は、各受信回路１１１，１２１，１３１，１４１により受信された受信データ（多重化データに相当）ＲＤを入力し、クロック生成器２１からの複数のクロックとの位相比較を実行して比較結果を出力する。クロック生成器２１は、位相差が０度のクロックCK_000を含み、このクロックCK_000を基準として位相差がそれぞれ９０度、１８０度、２７０度の４相のクロックCK_000〜CK_270を出力する。コンパレータ２０では、コンパレータ２０-1は、クロックCK_000に対して位相比較を行う。本実施形態では、後述するように、コンパレータ２０-３は、クロックCK_000に対して位相比較を実行しない。位相誤差が十分小さいとき、コンパレータ２０-2、２０-4はそれぞれ、クロックCK_090、CK_270に同期してデータを受信する。
前述したように、縦列接続方式のメモリシステム1では、各受信回路はそれぞれに伝送される多重化データ（ライトシンボル）を受信データＲＤとして受信する。ライトシンボルには、各ライトデータ（Ｄ３〜Ｄ０）を抽出するための同期信号が含まれている。ＣＤＲ装置２００は、当該同期信号に位相同期して各ライトデータを抽出する。この場合、ＣＤＲ装置２００は、予め決められたクロックのエッジに対して同期を取って、当該同期信号を抽出する。
ここで、一般的には、４相のクロックCK_000〜Ck_270を利用するデータ／エッジサンプラ２１０では、受信データＲＤのデータ信号遷移点の検出は、位相差が０度、１８０度のクロックCK_000、CK_180に対して位相比較が行われる。即ち、データ／エッジ検出回路２２は、コンパレータ２０-1の判定結果に基づいて、クロックCK_000のエッジに対応するOddエッジ情報を出力する。また、データ／エッジ検出回路２２は、コンパレータ２０-3の判定結果に基づいて、クロックCK_180のエッジに対応するEvenエッジ情報を出力する。
４相のクロックを利用するデータ／エッジサンプラ２１０では、２つのデータ信号遷移点を有する受信データＲＤに対して２つの同期状態が発生する。また、縦列接続方式のメモリシステム1では、各ブリッジ回路ＢＲ-0〜ＢＲ-3１に含まれるＣＤＲ装置１１２，１２２，１３２，１４２は、ライトシンボルとして多重化された各ライトデータから、割り当てられた領域（データ位置）のライトデータを抽出する。
しかし、本実施形態のＣＤＲ装置２００は、データの基点となるクロックCK_000のエッジに対応するOddエッジ情報のみを使用して、初期同期を実行する。即ち、本実施形態のＣＤＲ装置２００は、コンパレータ２０-3の機能を停止し、クロックCK_180のエッジに対応するEvenエッジ情報を生成しない構成である。図３に示すように、ＣＤＲ装置２００は、クロックCK_000のエッジに対して同期を取って同期信号を抽出する。
データ／エッジ検出回路２２は、コンパレータ２０-1の判定結果に基づいて、クロックCK_000のエッジに対応するOddエッジ情報を出力する。また、データ／エッジ検出回路２２は、コンパレータ２０-2の判定結果に基づいて、位相差が９０度のクロックCK_090のエッジに対応するOddデータを出力する。これにより、図３に示すように、例えば前述のブリッジ回路ＢＲ-0に含まれるＣＤＲ装置１１２は、ライトシンボル１５Ａ(受信データＲＤ)からライトデータＤ３を抽出できる。同様にして、ブリッジ回路ＢＲ-1に含まれるＣＤＲ装置１２２は、ライトシンボル１５Ｂ（受信データＲＤ）からライトデータＤ２を抽出できる。
また、ブリッジ回路ＢＲ-2に含まれるＣＤＲ装置１３２は、コンパレータ２０-4の判定結果に基づいて、位相差が２７０度のクロックCK_270のエッジに対応するEvenデータである、ライトデータＤ１をライトシンボル１５Ｃ（受信データＲＤ）から抽出できる。同様に、ブリッジ回路ＢＲ-3に含まれるＣＤＲ装置１４２は、ライトデータＤ０をライトシンボル１５Ｄ（受信データＲＤ）から抽出できる。
図４は、本実施形態の縦列接続方式のメモリシステム１において、メモリコントローラ１０がダウンリンク（downlink）により各ブリッジ回路ＢＲ-0〜ＢＲ-3に伝送する、ライトシンボルのデータ構造を示す図である。図４は同期時にコントローラが各ブリッジ回路ＢＲ-0〜ＢＲ-3へ送信するデータと各ブリッジ回路内の受信（RX）送信（TX）でのシンボルレートとを、ブリッジ回路ＢＲ-3のＴＸにおけるシンボルレートＦ０を基準として表したものである。例えばブリッジ回路ＢＲ-1ではシンボルレートの２倍（Ｆ０ｘ２）で受信して必要なデータを抜き出した後、シンボルレートを半分のＦ０として送信する、これは時間方向にダウンサンプリングが行われている事を表している。ライトデータＤ０、Ｄ２の「2’b10」は「１０１０…」のような繰り返しパターンのデータ信号である。ライトデータＤ１、Ｄ３の「2’b00」は任意パターンのデータ信号である。このようなデータ構造であれば、時間方向に分割された単位周期の交代パターンが存在するため、各ＣＤＲ装置は位相同期を確実に実行できる。ここで、交代パターンとは、時間方向に分割された単位周期ごとに、１ビット又は２ビット分のデータが交互に発生するデータパターンである。
図１に戻って、本実施形態の縦列接続方式のメモリシステム１において、各ブリッジ回路ＢＲ-0〜ＢＲ-3からメモリコントローラ１０に対する、アップリンク（uplink）によるデータ伝送について説明する。
アップリンクによるデータ伝送により、メモリコントローラ１０は、ブリッジ回路ＢＲ-0から伝送されたリードシンボルを受信する。リードシンボルは、各メモリ１１０〜１４０から読み出された１ビットの各リードデータが多重化された多重化データであり、４ビットのライトデータＤ３〜Ｄ０を含むライトシンボル１５Ａを含む。
メモリコントローラ１０は、逆多重化部１０１により、受信したリードシンボルから、各メモリ１１０〜１４０毎に予め割り当てられた領域から１ビット単位のリードデータＤ３〜Ｄ０を取り出す。メモリコントローラ１０は、リードデータＤ３〜Ｄ０をホスト（図示しない）に送信する。以下、リードシンボルがメモリコントローラ１０に伝送されるプロセスを説明する。
まず、ブリッジ回路ＢＲ-3において、送信回路１４３は、同期信号を基準に、メモリ１４０から読み出したリードデータＤ０を格納したリードシンボル（１５Ｄに相当）を生成する。同期信号は、前述したように、送信回路１３３から送信されてきた同期信号を用いて良いし、個別に生成しても良い。送信回路１４３は、リードデータＤ０及び同期信号を含むリードシンボルをブリッジ回路ＢＲ-2に送信する。
ブリッジ回路ＢＲ-2において、受信回路１３４は、ブリッジ回路ＢＲ-3からのリードシンボルを受信する。ＣＤＲ装置１３５は、リードシンボルに含まれるリードデータＤ０に基づいて同期信号を抽出し、この同期信号及びリードデータＤ０を、送信回路１３６に送信する。送信回路１３６は、受信した同期信号を基準に、メモリ１３０から読み出したリードデータＤ１及びリードデータＤ０を格納したリードシンボル（１５Ｃに相当）を生成する。送信回路１３６は、同期信号を含むリードシンボルをブリッジ回路１２に送信する。
ブリッジ回路ＢＲ-1において、受信回路１２４は、ブリッジ回路１３からのリードシンボルを受信する。ＣＤＲ装置１２５は、リードシンボルに含まれるリードデータＤ０，Ｄ１に基づいて同期信号を抽出し、この同期信号及びリードデータＤ０，Ｄ１を、送信回路１２６に送信する。送信回路１２６は、受信した同期信号を基準に、受信したリードデータＤ０，Ｄ１のハーフレートで、メモリ１２０から読み出したリードデータＤ２及びリードデータＤ０，Ｄ１を格納したリードシンボル（１５Ｂに相当）を生成する。送信回路１２６は、同期信号を含むリードシンボルをブリッジ回路ＢＲ-0に送信する。ここで、ＣＤＲ装置１２５は、２倍の周波数で発振して、ＲＸ側を１／２の周波数で、ＴＸを発振周波数で動作させることになる。但し、各ＲＸ／ＴＸは必要となるシンボルレートで動作する構成でも良い。
ブリッジ回路ＢＲ-0において、受信回路１１４は、ブリッジ回路ＢＲ-1からのリードシンボルを受信する。ＣＤＲ装置１１５は、リードシンボルに含まれるリードデータＤ０，Ｄ１，Ｄ２に基づいて同期信号を抽出し、この同期信号及びリードデータＤ０，Ｄ１，Ｄ２を、送信回路１１６に送信する。送信回路１１６は、受信した同期信号を基準に、メモリ１１０から読み出したリードデータＤ３及びリードデータＤ０，Ｄ１，Ｄ２を格納したリードシンボル（１５Ａに相当）を生成する。送信回路１１６は、同期信号を含むリードシンボルをメモリコントローラ１０に送信する。
なお、図２に示す本実施形態のＣＤＲ装置２００は、各ブリッジ回路ＢＲ-0〜ＢＲ-3に含まれるＣＤＲ装置１１５，１２５，１３５にも適用される。
図５は、各ブリッジ回路ＢＲ-0〜ＢＲ-3からメモリコントローラ１０に対して、アップリンク（uplink）により伝送する、リードシンボルのデータ構造を示す図である。アップリンクによるデータ伝送では、ブリッジ回路ＢＲ-1において、受信回路１２４（ＲＸ）に対する送信回路１２６（ＴＸ）のシンボルレートが２倍となる。ブリッジ回路ＢＲ-1において、メモリコントローラ１０が同期可能な送信信号を生成するために、ブリッジ回路ＢＲ-2からの送信信号に位相同期する。次に、ブリッジ回路ＢＲ-1で、データＤ２の信号を所定のデータ位置に格納する事で、送信回路１２６においてメモリコントローラ１０が同期可能な同期信号が生成される。これにより、ブリッジ回路ＢＲ-1において、メモリ１２０から読み出したリードデータＤ２が正しい位置に配置されたリードシンボル（１５Ｂに相当）が生成される。即ち、図５は、図１に示すメモリシステム１において、全ての接続されたブリッジ回路ＢＲ-0〜ＢＲ-3が正しい位相位置で同期することを目的としているとして、全てのブリッジ回路ＢＲ-0〜ＢＲ-3が同期可能な同期信号を生成するときのデータ構造である。
以上のようにして本実施形態によれば、縦列接続方式のメモリシステム１において、メモリコントローラ１０から、各ライトデータが多重化されたライトシンボルが各ブリッジ回路に伝送される場合に、本実施形態のＣＤＲ装置を使用することにより、各ブリッジ回路において対応するライトデータを確実に抽出できる。
本実施形態では、ライトシンボル及びリードシンボルは、２タイムスロットで１シンボルを構成し、１タイムスロット（単位周期）に最大２ビットの情報を伝達するPAM-4データを適用する。すなわち、PAM-4データは、振幅方向に２ビット、時間方向に２ビットの各ライトデータ及びリードデータの領域を有する。各ブリッジ回路はそれぞれ、本実施形態のＣＤＲ装置を使用することにより、ライトシンボルの割り当てられた領域（データ位置）のライトデータを確実に抽出して、各メモリに格納できる。また、各ブリッジ回路からメモリコントローラに、各リードデータが多重化されたリードシンボルが伝送される場合にも、本実施形態のＣＤＲ装置を適用できる。
なお、本実施形態は、１タイムスロットに２ビットの情報を伝達するPAM-4を利用するライトシンボル（リードシンボル）において、振幅方向及び時間方向に各ライトデータ（各リードデータ）を格納する領域を有する構成について説明したが、これに限定されない。即ち、他の多値（X値）のPAM-Xを利用する場合でも適用できる。また、ライトシンボル（リードシンボル）の振幅方向及び時間方向のうち、いずれかの方向の領域のみにデータを格納する構成でも良い。さらに、ブリッジ回路毎の単位データとして１ビットのデータを、ライトシンボル（リードシンボル）の領域に格納する例について説明したが、１ビットに限定されるものではなく、例えば２ビットのデータを格納しても良い。
［第１の変形例］
図６は、本実施形態の第１の変形例に関するＣＤＲ装置６００の一例を説明するためのブロック図である。本変形例のＣＤＲ装置６００の構成は、コンパレータ２０-3が機能している以外は、図２に示すＣＤＲ装置２００の構成と同様であるため、同一符号を付して説明を省略する。第１の変形例は、ブリッジ回路ＢＲ-0におけるダウンリンクの例として、説明する。
本変形例のＣＤＲ装置６００において、コンパレータ２０は、ブリッジ回路ＢＲ-0の受信回路１１１により受信された受信データ（多重化データに相当）ＲＤを入力し、クロック生成器２１からの複数のクロックとの位相比較を実行して比較結果を出力する。クロック生成器２１は、位相差が０度のクロックCK_000を含み、このクロックCK_000を基準として位相差がそれぞれ９０度、１８０度、２７０度の４相のクロックCK_000〜CK_270を出力する。コンパレータ２０では、コンパレータ２０-1、２０-３はそれぞれ、クロックCK_000、CK_180に対して位相比較を行う。位相誤差が十分小さいとき、コンパレータ２０-2、２０-4はそれぞれ、クロックCK_090、CK_270に同期してデータを受信する。
ここで、図７に示すように、受信データは、前述したように、メモリコントローラ１０から伝送されるライトシンボル（多重化データ）である。ライトシンボルには、多重化データから各ライトデータＤ３〜Ｄ０を抽出するための同期信号が含まれている。ＣＤＲ装置６００は、当該同期信号に位相同期して各ライトデータを抽出する。この場合、ＣＤＲ装置６００は、予め決められたクロックのエッジに対して同期を取って、当該同期信号を抽出する。なお、クロックCK_000は理想的な同期状態の場合である。
データ／エッジ検出回路２２は、コンパレータ２０-1の判定結果に基づいて、クロックCK_000のエッジに対応するOddエッジ情報を出力する。データ／エッジ検出回路２２は、コンパレータ２０-2の判定結果に基づいて、９０度のクロックCK_090のエッジに対応するOddデータを出力する。ここでOddデータはデータＤ２，Ｄ３である。また、データ／エッジ検出回路２２は、コンパレータ２０-3の判定結果に基づいて、１８０度のクロックCK_180のエッジに対応するEvenエッジ情報を出力する。さらに、データ／エッジ検出回路２２は、コンパレータ２０-4の判定結果に基づいて、２７０度のクロックCK_270のエッジに対応するEvenデータを出力する。ここでEvenデータはデータＤ０，Ｄ１である。
ここで、本変形例のＣＤＲ装置は、データ／エッジ検出回路２２から、Oddエッジ情報及びEvenエッジ情報の有無を確認する。ＣＤＲ装置は、初期同期時に、受信データの先頭のデータ信号遷移のみを検出するためのOddエッジ情報及びEvenエッジ情報を確認できる場合には、対応するクロックの位相を調整するための位相誤差情報（early/late）を生成し、確認できない場合にはエッジ情報無し（none）として処理する。ここで、２シンボルを１つのデータ構造として考えた時に、図７の同期信号を準備すると、データの変化があるところがデータの先頭となる。図７に示すような同期信号に対して同期をとるとき、クロックCK_000の立ち上がりでOddエッジ情報を取得し、立下りでEvenエッジ情報を取得する場合、図７のような同期信号（受信データ（同期用））を用いた場合、どちらかのエッジはデータの信号遷移が発生しないためエッジ情報が出力されない。即ち、図７に示すクロックCK_000に対して、その反転波形のいずれかで同期しているかはエッジの出力情報、もしくはデータの出力を比較する事で判断できる。これにより、ＣＤＲ装置６００は、Oddエッジ情報／Evenエッジ情報、もしくはOddデータ／Evenデータの比較によって、データの位置を特定する。従って、ＣＤＲ装置６００は、確認できたOddエッジ情報及びEvenエッジ情報に基づいて、受信データ（多重化データ）ＲＤから取り出すデータ位置を特定する。
また、ＣＤＲ装置６００は、初期同期時に、データ／エッジ検出回路２２から出力された交代データであるOddデータ及びEvenデータの比較に基づいて、出力データ位置（前述の割り当てられた領域）を特定して出力する。ここで、交代データとは、時間方向に分割された単位周期ごとに、１ビット又は２ビット分のデータが交互に発生するデータである。なお、ここでは、OddデータはデータＤ２，Ｄ３であり、EvenデータはデータＤ０，Ｄ１である。
この場合、Oddデータ及びEvenデータが、各メモリ１１０〜１４０に予め割り当てられた領域のデータ（例えば、OddデータであるデータＤ２，Ｄ３）と一致するのであれば、受信データをそのまま受信する。一方、異なる場合には、出力データ位置を入れ替えて、例えば、EvenデータであるデータＤ０，Ｄ１の領域であるデータ位置の確定を行う。ここで、データＤ２およびデータＤ０を極性データとして、また、データＤ３及びデータＤ１を振幅データとして扱うことが可能である。この時、単位周期データにたいして、極性データの遷移のみを見る事で、位相同期を取ることが可能となる。
以上のようにして、本変形例のＣＤＲ装置６００を適用する場合でも、ブリッジ回路ＢＲ-0に含まれるＣＤＲ装置１１２は、受信データからライトデータＤ３を抽出できる。同様にして、ブリッジ回路ＢＲ-1に含まれるＣＤＲ装置１２２は、受信データからライトデータＤ２を抽出できる。また、ブリッジ回路ＢＲ-2に含まれるＣＤＲ装置１３２は、ライトデータＤ１を抽出できる。同様に、ブリッジ回路ＢＲ-3に含まれるＣＤＲ装置１４２は、ライトデータＤ０を抽出できる。
［第２の変形例］
図８は、本実施形態の第２の変形例に関するデータ構造、及びＣＤＲ装置の同期検出方法を説明するための図である。本変形例は、図１に示すメモリシステム１を、Ｎ×Ｍ個のブリッジ回路が縦列接続された構成のメモリシステムに適用する。なお、ＮとＭは１以上の任意の整数である。
本変形例では、メモリコントローラが各ブリッジ回路に伝送する多重化データ（ライトシンボル／リードシンボル）は、図８に示すように、Ｎ値パルス振幅変調であるＰＡＭ-Nを利用したＭ個のシンボルである。Ｍ×Ｎ個のデータは接続されたＭ×Ｎ段の各ブリッジ回路に対して伝送される単位データとして、ビット単位のデータ位置で表されている。Ｎ値のデータは１ビットの極性データとＮ−１ビットの振幅データで構成されており、各単位データはＭ個の極性データPOL_1〜POL_MのＮ−１ビットデータAMP_1〜AMP_Mで構成されている。
このようなデータ構造のＭ個のシンボルが各ブリッジ回路に伝送された場合に、各ブリッジ回路に含まれるＣＤＲ装置は、対応する単位データを抽出するためのデータ位置を確定するための初期同期時に、同期クロック（エッジクロック）に同期する先頭のデータ信号遷移を検出する。この初期同期時に、ＣＤＲ装置は、振幅データ（AMP_0〜AMP_M）を０として、極性データ（POL_0〜POL_M）が同じデータ（パターン）となるように、同期クロックの位相を揃える位相調整を実行する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、１０…メモリコントローラ、ＢＲ-0〜ＢＲ-3…ブリッジ回路、
１００…多重化部（ＭＵＸ）、１０１…逆多重化部（ＤＥＭＵＸ）、
１１０、１２０、１３０、１４０…メモリ、
１１１、１１４、１２１、１２４、１３１、１３４、１４１…受信回路（ＲＸ）、
１１２、１１５、１２２、１２５、１３２、１３５、１４２…ＣＤＲ装置、
１１３、１１６、１２３、１２６、１３３、１３６、１４３…送信回路（ＴＸ）。

Claims (20)

  1. 複数のメモリのそれぞれに伝送する各データであって、振幅方向及び時間方向において各メモリに対応する領域に前記各データを多重化した多重化データを伝送するメモリシステムに適用するクロック・データ再生装置であって、
    クロックを生成する生成回路と、
    前記生成されたクロックを用いて、前記多重化データにおいて、時間方向に分割可能な単位周期に同期する位相同期を実行して、前記多重化データから前記各メモリに対応する領域のデータを再生するデータ再生回路と、
    を具備するクロック・データ再生装置。
  2. 前記データ再生回路は、
    前記位相同期を実行するための再生クロックを生成し、当該再生クロックの位相を調整するためのエッジ情報を検出する回路を含み、
    前記多重化データの基点となるエッジ情報を使用して他のエッジ情報は使用せず位相同期を実行する、請求項１に記載のクロック・データ再生装置。
  3. 前記データ再生回路は、
    前記多重化データに含まれて、前記位相同期に関する同期信号に対するエッジ情報を検出する回路を含み、
    前記エッジ情報に基づいて、前記多重化データの時間方向のデータ位置を確定する、請求項１に記載のクロック・データ再生装置。
  4. 前記データ再生回路は、
    前記多重化データの先頭でデータ信号遷移を検出する同期信号を使用して、前記単位周期に同期するデータ位置を確定して、当該データ位置に基づいて前記各メモリに対応する領域から該当するデータを再生する、請求項１に記載のクロック・データ再生装置。
  5. 前記データ再生回路は、
    同期信号を使用して、前記単位周期の先頭位置に同期するデータ位置から出力される交代データが前記各メモリに対応する領域のデータと一致した場合には当該データ位置に基づいてデータを再生し、不一致の場合には当該データ位置を入れ替えて前記データ位置を確定する、請求項４に記載のクロック・データ再生装置。
  6. 前記生成回路は、互いに位相が異なる４相クロックを生成し、
    前記データ再生回路は、
    前記多重化データの単位周期に同期する位相同期時に、前記４相クロックの位相を用いて、前記位相同期に関するエッジ情報を検出する回路と、
    前記エッジ情報に基づいて、前記多重化データから前記各メモリに対応する領域のデータを再生するためのデータ位置を確定する回路と、
    を含む、請求項１に記載のクロック・データ再生装置。
  7. 縦列接続された構成を有する複数のメモリ回路と、
    前記各メモリ回路のそれぞれに伝送する各データであって、振幅方向及び時間方向において各メモリ回路に対応する領域に前記各データを多重化した多重化データを伝送するコントローラ回路と、
    前記各メモリ回路のそれぞれに対応するクロック・データ再生装置と、
    を具備し、
    前記クロック・データ再生装置のそれぞれは、
    クロックを生成する生成回路と、
    前記生成されたクロックを用いて、前記多重化データにおいて、時間方向に分割可能な単位周期に同期する位相同期を実行して、前記多重化データから前記各メモリに対応する領域のデータを再生するデータ再生回路と、
    を含む、メモリシステム。
  8. 前記データ再生回路は、
    前記位相同期を実行するための再生クロックを生成し、当該再生クロックの位相を調整するためのエッジ情報を検出する回路を含み、
    前記多重化データの基点となるエッジ情報を使用して他のエッジ情報は使用せず位相同期を実行する、請求項７に記載のメモリシステム。
  9. 前記データ再生回路は、
    前記多重化データに含まれて、前記位相同期に関する同期信号に対するエッジ情報を検出する回路を含み、
    前記エッジ情報に基づいて、前記多重化データの時間方向のデータ位置を確定する、請求項７に記載のメモリシステム。
  10. 前記データ再生回路は、
    前記多重化データの先頭でデータ信号遷移を検出する同期信号を使用して、前記単位周期に同期するデータ位置を確定して、当該データ位置に基づいて前記各メモリに対応する領域から該当するデータを再生する、請求項７に記載のメモリシステム。
  11. 前記データ再生回路は、
    同期信号を使用して、前記単位周期の先頭位置に同期するデータ位置から出力される交代データが前記各メモリに対応する領域のデータと一致した場合には当該データ位置に基づいてデータを再生し、不一致の場合には当該データ位置を入れ替えて前記データ位置を確定する、請求項１０に記載のメモリシステム。
  12. 前記生成回路は、互いに位相が異なる４相クロックを生成し、
    前記データ再生回路は、
    前記多重化データの単位周期に同期する位相同期時に、前記４相クロックの位相を用いて、前記位相同期に関するエッジ情報を検出する回路と、
    前記エッジ情報に基づいて、前記多重化データから前記各メモリに対応する領域のデータを再生するためのデータ位置を確定する回路と、
    を含む、請求項７に記載のメモリシステム。
  13. 前記各メモリ回路はそれぞれ、伝送されるデータを格納する複数のメモリを含み、
    前記各メモリ回路に対する単位データがビット単位のデータ位置で設定されているデータ列であって、Ｎ値パルス振幅変調を利用したＭ個のシンボルを各ブリッジ回路に伝送する構成であり、前記Ｍ個のシンボルは、前記単位データを極性データと振幅データとして設定されているデータ構造を有する、請求項７に記載のメモリシステム。
  14. 前記クロック・データ再生装置のそれぞれは、
    単位データを抽出するためのデータ位置を確定するための初期同期時に、同期クロック振幅データを０として、極性データが同じデータになるように、同期クロックの位相を揃えるように位相同期を実行する、請求項１３に記載のメモリシステム。
  15. 複数のメモリのそれぞれに伝送する各データであって、振幅方向及び時間方向において各メモリに割り当てられた領域に設定された前記各データを多重化した多重化データを伝送するメモリシステムに適用するデータ再生方法であって、
    クロックを生成し、
    前記生成されたクロックを用いて、前記多重化データにおいて、時間方向に分割可能な単位周期に同期する位相同期を実行して、前記多重化データから前記各メモリに対応する領域のデータを再生する、データ再生方法。
  16. 前記位相同期を実行するための再生クロックを生成し、当該再生クロックの位相を調整するためのエッジ情報を検出する処理を含み、
    前記多重化データの基点となるエッジ情報を使用して他のエッジ情報は使用せず位相同期を実行する、請求項１５に記載のデータ再生方法。
  17. 前記多重化データに含まれて、前記位相同期に関する同期信号に対するエッジ情報を検出する処理を含み、
    前記エッジ情報に基づいて、前記多重化データの時間方向のデータ位置を確定する、請求項１５に記載のデータ再生方法。
  18. 前記多重化データの先頭でデータ信号遷移を検出する同期信号を使用して、前記単位周期に同期するデータ位置を確定して、当該データ位置に基づいて前記各メモリに対応する領域から該当するデータを再生する、請求項１５に記載のデータ再生方法。
  19. 互いに位相が異なる４相クロックを生成する処理と、
    前記多重化データの単位周期に同期する位相同期時に、前記４相クロックの位相を用いて、前記位相同期に関するエッジ情報を検出する処理と、
    前記エッジ情報に基づいて、前記多重化データから前記各メモリに対応する領域のデータを再生するためのデータ位置を確定する処理と、
    を含む、請求項１５に記載のデータ再生方法。
  20. 前記メモリシステムは、
    Ｎ×Ｍ個の各ブリッジ回路が縦列接続されて、各ブリッジ回路はそれぞれ、伝送されるデータを格納する複数のメモリを含み、
    前記各ブリッジ回路に対する単位データがビット単位のデータ位置で設定されているデータ列であって、Ｎ値パルス振幅変調を利用したＭ個のシンボルを各ブリッジ回路に伝送する構成であり、
    前記Ｍ個のシンボルは、前記単位データを極性データと振幅データとして設定されているデータ構造を有し、
    単位データを抽出するためのデータ位置を確定するための初期同期時に、同期クロック振幅データを０として、極性データが同じデータになるように、同期クロックの位相を揃えるように位相同期を実行する、請求項１５に記載のデータ再生方法。
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