JP4972580B2 - クロック再生回路 - Google Patents

Description

本発明は、クロック再生回路に関し、特に、受信データ信号からクロック信号を再生するクロック再生に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、クロック再生回路においては、以下の技術が考えられる。

図７は、本発明の背景にあるＰＯＮ（Passive Optical Network）システムを示す図である。ＰＯＮシステムは通信事業者の局舎に設置されるＯＬＴ（Optical Line Terminal）７０１と、多数のユーザサイトに設置される加入者装置ＯＮＵ（Optical Network Unit）７０２−ｎとの間を、光ファイバ７０３及び光ファイバを分岐するカプラ７０４で結合した構成をしている。なお、ｎは自然数である。

各ＯＮＵ７０２−ｎからＯＬＴ７０１へのデータ信号は、一連のバーストデータ信号としてＯＬＴ７０１へ送信される。図８にＰＯＮシステムにおける上りデータ送信の概念図を示す。各ＯＮＵ７０２−ｎは、時分割されたタイムスロットにおいて、バーストデータ信号８０１−ｎを送信する。バーストデータ信号８０１−ｎは、ＯＬＴ７０１がバーストデータ信号の先頭を検出してクロック再生するためのプリアンブル８０２−ｎと、ユーザの通信データを格納するペイロード８０３−ｎから構成される。ＯＬＴ７０１及び各ＯＮＵ７０２−ｎはそれぞれ独自の内部クロック発生源をもっており、各ＯＮＵ７０２−ｎは自分の内部クロックに同期した位相でバースト信号を送信する。このため、ＯＬＴ７０１は、ＯＮＵ７０２−ｎからのバーストデータ信号８０１−ｎを受信する毎に、プリアンブル８０２−ｎ領域でデータ信号と位相の一致するクロックを再生するクロック再生回路を備えている。クロック再生回路がバーストデータの開始を検知してから、バーストデータ信号と位相の一致するクロックを再生するまでにかかる時間をビット同期時間と呼ぶ。

ビット同期時間が長いＯＬＴではプリアンブル領域を長くとる必要がある。プリアンブル領域が長くなると、ＯＮＵ毎にバーストデータ信号を送信するＰＯＮシステムでは全通信量に占めるペイロードの割合が低下し、データ転送効率が低下する。このため、クロック再生回路は、短時間でビット同期が可能であることが要求される。

また、クロック再生回路は、送信側にあるＯＮＵの内部クロック発生源が不可避的に持つクロック周波数のゆっくりとしたゆらぎ、すなわちクロックワンダーに起因するバーストデータ信号の位相のゆらぎに追随して、再生クロック信号の位相を変化させる必要がある。

ところで、ＯＮＵの内部クロック発生源が不可避的にもつ高周波ジッタ、および、光ファイバ７０３及びカプラ７０４の信号周波数に依存する減衰特性による送信符号系列に依存する波形歪みが原因で、ＯＬＴ７０１に入力される受信波形の立ち上がりエッジ時刻、および、立ち下がりエッジ時刻にはゆらぎ、すなわち高周波ジッタが存在する。クロック再生回路は、入力波形に存在する高周波ジッタをキャンセルして、ジッタの少ないクロックを再生すること、すなわち高い高周波ジッタ耐性を持つことが要求される。

以上のように、ＰＯＮシステム等のバースト伝送向けのクロック再生回路は、短いビット同期時間、クロックワンダー追随性能、高い高周波ジッタ耐性、という３つの要求を同時に満たす必要がある。

図９は、特許文献１で開示されているクロック再生回路の構成図を簡略化したものである。位相差検出回路９０１は、入力データ信号１０１と再生クロック（内部クロック）１０２の位相差を検出し、再生クロック１０２の位相が入力データ信号１０１の位相よりも早い場合にはＥＡＲＬＹ信号９０２を、遅い場合にはＬＡＴＥ信号９０３を出力する。平均化回路９０４は、入力されるＥＡＲＬＹ信号９０２およびＬＡＴＥ信号９０３をカウントし、ＥＡＲＬＹ信号のカウント数がＬＡＴＥ信号のカウント数よりも多い場合にはＤＯＷＮ信号９０６を、少ない場合にはＵＰ信号９０５を出力する。クロック位相調整回路９０７は、外部から入力されたリファレンスクロック９０８の位相を変化させて再生クロック１０２として出力する。クロック位相調整回路９０７は、ＵＰ信号９０５が入力された場合には内部クロックの位相を早め、ＤＯＷＮ信号９０６が入力された場合には、内部クロックの位相を遅らせる。

特許文献１で開示されているクロック再生回路は、位相差検出回路９０１で検出した入力データ信号１０１と再生クロック１０２の位相差を、平均化回路９０４で平均化した値に基づいて内部クロックの位相を調整する。このため、入力データ信号１０１に含まれる高周波ジッタは平均化されることでキャンセルされて再生クロック１０２には現れない。一方で、入力データ信号１０１に含まれる周波数の低いクロックワンダーは、平均化によって強調されるため、再生クロック１０２は、入力データ信号１０１のクロックワンダーに追随することができる。また、特許文献１で開示されているクロック再生回路は、クロック信号発生回路を内蔵することなく、外部から入力されたリファレンスクロック９０８の位相をクロック位相調整回路９０７で調整することで、再生クロック１０２の位相を調整している。このため、低ジッタのリファレンスクロック９０８を用いることで、再生クロックのジッタを減少させることが可能である。したがって、特許文献１で開示されているクロック再生回路は、バースト伝送向けクロック再生回路に求められる前記３つの要求のうち、クロックワンダー追随性能および高い高周波ジッタ耐性を満たす。

ところが、特許文献１で開示されているクロック再生回路は、入力データ信号１０１と再生クロック１０２の位相差を一定期間、平均化した結果に基づいて、クロック位相を調整するため、入力データ信号１０１の位相と、再生クロック１０２の位相が同期するまでに長い時間が必要である。このため、特許文献１で開示されているクロック再生回路は、ビット同期時間が長いという問題がある。

図１０は、非特許文献１で開示されているクロック再生回路の構成図を簡略化したものである。内部クロック発生回路１００１は、内部クロック周波数制御回路１００２からの制御信号１００３にしたがって、発生するクロックの周波数を調整する。このとき、内部クロック周波数制御回路１００２は、入力データ信号１０１の符号周期と再生クロック１０２の周期を同期させるように制御信号１００３を適切に調整する。一方、エッジ検出回路１００４は、入力データ信号１０１の立ち上がりエッジ及び立ち下りエッジを検出し、そのタイミングで内部クロック位相リセット信号１００５を出力する。内部クロック発生回路１００１は、内部クロック位相リセット信号１００５に同期して、発生するクロックの位相をリセットする。内部クロック発生回路１００１は、典型的には、偶数個の可変遅延論理反転回路、および１つの否定論理積回路をリング状に接続した構造をしている。可変遅延論理反転回路の遅延時間を調整することで発生するクロック周波数の調整が可能である。また、内部クロック位相リセット信号１００５を、否定論理積回路に入力することで、位相のリセット動作が可能である。

非特許文献１で開示されているクロック再生回路によれば、入力データ信号１０１のエッジのタイミングで再生クロック１０２の位相がリセットされるため、バースト伝送が開始してから最初の立ち上がりエッジで、入力されたバースト信号の位相に再生クロック１０２の位相を同期させることが可能である。また、再生クロックの位相が入力信号のエッジのタイミングでリセットされるため、入力データ信号１０１にクロックワンダーが存在している場合でも、再生クロックの位相は入力データ信号１０１の位相に追随することが可能である。したがって、非特許文献１で開示されているクロック再生回路は、バースト伝送向けクロック再生回路に求められる上記の３つの要求のうち、短いビット同期時間、クロックワンダー追随性能を満たす。

ところが、非特許文献１で開示されているクロック再生回路は、入力データ信号１０１のエッジのタイミングで直接内部クロック発生回路１００１の位相をリセットするため、入力データ信号１０１に含まれる高周波ジッタが再生クロックにそのまま乗ってしまう。また、内部クロック発生回路１００１をクロック再生回路に内蔵する必要があるため、回路規模や電力消費の制約から、ジッタの少ないクロック発生回路を構成することが難しい。このため、非特許文献１で開示されているクロックデータ発生回路は、高周波ジッタ耐性が低いという問題点がある。
特開２００４−１８０１８８号公報 マサフミ・ノガワ、外７名、「ア・１０キガビット／秒・バーストモード・シーディーアール・アイシー・イン・０．１３ミクロン・シーモス（A 10Gb/s Burst-Mode CDR IC in 0.13μm CMOS）」、２００５・アイトリプルイー・インターナショナル・ソリッドステート・サーキッツ・コンファレンス・ダイジェスト・オブ・テクニカル・ペーパーズ（2005 IEEE International Solid-State Circuits Conference Digest of Technical Papers）、２００５年２月、ｐ．２２８−２２９

前記のように、バースト伝送向けのクロック再生回路は、短いビット同期時間、クロックワンダー追随性能、高い高周波ジッタ耐性、という３つの要求を同時に満たす必要がある。しかしながら、特許文献１によるクロック再生回路は、クロックワンダー追随性能、および、高い高周波ジッタ耐性を備えるものの、ビット同期時間が長いという問題がある。一方で、非特許文献１によるクロック再生回路は、短いビット同期時間およびクロックワンダー追随性能を備えるものの、高周波ジッタ耐性は低いという問題がある。

前記のような従来技術の問題点に鑑みて、本発明の目的のひとつは、バースト伝送向けのクロック再生回路に要求される、短いビット同期時間、クロックワンダー追随性能、高い高周波ジッタ耐性、を同時に満たすクロック再生回路を提供することにある。

なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、代表的な実施例によるクロック再生回路は、主に通常の伝送時に使用する入力データ信号と再生クロックの位相差を平均化してクロック位相を調整する第１のフィードバックパスに加えて、バースト伝送開始時のみ動作して再生クロックの位相をすばやく変化させる第２のフィードバックパスを備えている。これにより、バースト伝送向けのクロック再生回路に要求される、短いビット同期時間、クロックワンダー追随性能、高い高周波ジッタ耐性、を同時に満たす。

また、前記代表的な実施例によるクロック再生回路において、バースト伝送開始時に再生クロック位相を高速に変化させる第２のフィードバックパスが、通常動作にゆっくりとリセットされることを特徴とする。これにより、内部クロックの位相を高速に変化させる第２のフィードバックパスをリセットする必要がないため、バースト伝送とバースト伝送の間の時間間隔を短くすることが可能である。

代表的な実施例によれば、短時間でビット同期ができ、かつ、クロックワンダー追随性能と、高いジッタ耐性をもつクロック再生回路が可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態によりこの発明が限定されるものではない。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

（実施の形態１）
図１は、本発明の実施の形態１によるクロック再生回路において、その構成の一例を示すブロック図である。本実施の形態１によるクロック再生回路は、入力データ信号１０１を受けて、再生クロック１０２を出力する回路であり、位相差検出回路１０３（第１回路）と、平均化回路１０４（第２回路）と、リセット付サンプル／ホールド回路１０５（第３回路）と、再生クロック生成回路１０６（第４回路）と、を備えている。また、再生クロック生成回路１０６は、可変位相クロック生成回路１１３（第６回路）と、クロック位相調整回路（１）１１４（第７回路）と、を備えている。

本実施の形態１のクロック再生回路は、例えば半導体集積回路とされ、周知の半導体製造技術によって１個の半導体チップ上に形成される。

位相差検出回路１０３は、入力データ信号１０１と、再生クロック１０２との位相差を検出し、低速用位相差信号１０７と、高速用位相差信号１０８を出力する。典型的には低速用位相差信号１０７と、高速用位相差信号１０８は同じ信号であるが、後述するように、低速用位相差信号１０７と高速用位相差信号１０８を異なる信号とする構成も可能である。

平均化回路１０４は、低速用位相差信号１０７をある一定期間毎に平均化処理を行って低速クロック位相制御信号１０９として出力する。平均化回路１０４は、典型的にはアナログあるいはデジタル処理によるローパスフィルタとして実装される。

リセット付サンプル／ホールド回路１０５は、外部からバースト伝送の開始のタイミングで入力されるバースト伝送開始信号１１０に同期して、高速用位相差信号１０８をサンプリング／ホールドして、高速クロック位相調整信号１１２として出力する。リセット付サンプル／ホールド回路１０５は、外部からバースト伝送終了のタイミングで入力されるバースト伝送終了信号１１１に同期して、高速クロック位相調整信号１１２をゼロにリセットする。

再生クロック生成回路１０６は、低速クロック位相制御信号１０９の積分値と高速クロック位相調整信号１１２の和に相当する位相のクロックを生成する回路であり、典型的には、今回生成するクロックの位相を、前回生成したクロックの位相から、低速クロック位相制御信号１０９に指定された値だけ変化させたものとすることが可能な可変位相クロック生成回路１１３と、入力されたクロックの位相を高速クロック位相調整信号１１２で指定された値だけ変化させて出力するクロック位相調整回路（１）１１４と、の従続接続により実現されている。

ここで、位相が周波数の積分値であることを考えると、可変位相クロック生成回路１１３は、低速クロック位相制御信号１０９に指定された値を周波数とするクロックを生成する回路とする構成が可能である。

また、高速クロック位相調整信号１１２は、常に、入力データ信号１０１の符合周期以下の値である。したがって、クロック位相調整回路（１）１１４は、位相可変範囲に限りがない一方で回路構成が複雑になることが多い位相補間方式のクロック位相調整回路のみならず、位相可変範囲に制限がある一方で回路構成が簡単な可変遅延回路による構成とすることが可能である。

本発明の実施の形態１によるクロック再生回路では、バースト伝送開始時には、サンプル／ホールド回路が動作して高速クロック位相調整信号１１２が大きく変化することで、再生クロック１０２の位相を短時間で入力データ信号１０１の位相に同期させることが可能である。バースト伝送中の再生クロック１０２の位相は、高速クロック位相調整信号１１２がリセット付サンプル／ホールド回路１０５によって一定に保たれるため入力データ信号１０１の高周波ジッタの影響を受けない一方で、平均化回路１０４によって平均化された低速クロック位相制御信号１０９にしたがって変化することで、入力データ信号１０１に存在するするクロックワンダーに追随する。その後、バースト伝送終了のタイミングで高速クロック位相調整信号１１２がリセットされ、次のバースト伝送開始に備えて再生クロック１０２の位相をリセットする。

以上のように、本発明の実施の形態１によるクロック再生回路は、ＰＯＮシステム等のバースト伝送向けのクロック再生回路に求められる、短いビット同期時間、クロックワンダー追随性能、高い高周波ジッタ耐性、という３つの要求を同時に満たす。

ここで、バースト伝送開始信号１１０は、外部から入力されるとしたが、バースト伝送開始のタイミングで入力データ信号１０１に特徴的に現れるパタンを検出する、あるいは、位相差検出回路１０３が出力する入力データ信号１０１と再生クロック１０２の位相差がある閾値以上になった瞬間をバースト伝送開始とする、などの手段によって内部で生成する構成も可能である。

また、ここでは、バースト伝送終了信号１１１は、外部から入力されるとしたが、バースト伝送終了のタイミングで入力データ信号１０１に特徴的に現れるパタンを検出する、などの手段によって内部で生成する構成も可能である。

また、クロック位相調整回路（１）１１４をクロック系に挿入するかわりに、高速クロック位相調整信号１１２にしたがって入力データ信号１０１を変化させる構成も可能である。

図２に、再生クロック生成回路１０６の図１とは異なる構成の例を示した。図２に示した再生クロック生成回路１０６は、外部から入力されるリファレンスクロック２０３の位相を、低速クロック位相制御信号１０９、および、高速クロック位相調整信号１１２にしたがって変化させて、再生クロック１０２として出力する回路である。この再生クロック生成回路１０６は、低速クロック位相制御信号１０９の積分値を計算して低速クロック位相調整信号２０２として出力する積分回路２０１と、外部から入力されたリファレンスクロック２０３の位相を低速クロック位相調整信号２０２で指定された値だけ変化させて出力するクロック位相調整回路（２）２０４と、入力されたクロックの位相を高速クロック位相調整信号１１２で指定された値だけ変化させて出力するクロック位相調整回路（１）１１４と、を備えている。外部から入力されたリファレンスクロック２０３は、クロック位相調整回路（２）２０４およびクロック位相調整回路（１）１１４を通ることで位相が変化して、再生クロック１０２として出力される。図２に示した再生クロック生成回路１０６によれば、内部にクロック生成回路を備える必要がないので、低ジッタのリファレンスクロックを用いることで、低ジッタの再生クロックを得ることができ、クロック再生回路の高周波ジッタ耐性の向上が見込まれる。

ここで、３６０°ごとに位相が１回転することから、積分回路２０１は、積分値が３６０°ごとにリセットされる飽和リセット付の積分回路とする構成も可能である。

また、クロック位相調整回路（１）１１４とクロック位相調整回路（２）２０４の接続順序は任意であり、リファレンスクロック２０３をクロック位相調整回路（１）１１４に入力して位相を変化させた後、クロック位相調整回路（２）２０４に入力してさらに位相を変化させて再生クロック１０２とする、あるいは、リファレンスクロック２０３をクロック位相調整回路（２）２０４に入力して位相を変化させた後、クロック位相調整回路（１）１１４に入力してさらに位相を変化させて再生クロック１０２とする、のいずれの構成も可能である。

また、高速クロック位相調整信号１１２は、常に、入力データ信号１０１の符合周期以下の値であるため、クロック位相調整回路（１）１１４は、位相可変範囲に限りがない一方で回路構成が複雑になることが多い位相補間方式のクロック位相調整回路のみならず、位相可変範囲に制限がある一方で回路構成が簡単な可変遅延回路による構成とすることが可能である。

図３に位相差検出回路１０３の構成の一例を示した。図３に示した位相差検出回路１０３は、デジタル出力位相比較器３０１と、アナログ出力位相比較器３０２と、を備えている。デジタル出力位相比較器３０１は、典型的には、入力データ信号１０１と再生クロック１０２の位相を比較し、再生クロック１０２の位相が早すぎる場合には＋１を、遅すぎる場合には−１を、低速用位相差信号１０７として出力するバングバング出力の位相比較器である。デジタル出力位相比較器３０１は、一般的なアレキサンダー方式位相比較回路、あるいは、特許文献１で開示されているアイトラッキング方式位相比較回路などの公知な手段によって構成可能である。低速用位相差信号１０７は、平均化回路１０４で平均化された後に、再生クロック生成回路１０６に入力されるため、バングバング出力にともなう量子化誤差の影響は小さい。図３に示した位相差検出回路１０３における構成のように、低速用位相差信号１０７がデジタル信号である場合には、図１の平均化回路１０４はデジタル処理によって平均化処理を行う回路とする構成が可能である。

アナログ出力位相比較器３０２は、入力データ信号１０１と再生クロック１０２との位相差をアナログ値として出力する位相比較器である。アナログ出力位相比較器３０２は、一般的なホッジ方式位相比較回路などといった公知な手段によって構成可能である。

図４に位相差検出回路１０３の別の構成の一例を示した。図４に示した位相差検出回路１０３は、アナログ出力位相比較器３０２の出力を、低速用位相差信号１０７および高速用位相差信号１０８の両方に出力している。図４に示した位相差検出回路１０３の構成のように、低速用位相差信号１０７がアナログ信号である場合には、図１の平均化回路１０４はアナログのローパスフィルタ回路とする構成が可能である。

（実施の形態２）
図５は、本発明の実施の形態２によるクロック再生回路において、その構成の一例を示すブロック図である。本実施の形態２によるクロック再生回路は、実施の形態１におけるリセット付サンプル／ホールド回路１０５をリーク付サンプル／ホールド回路５０１（第５回路）に置き換えた構成をしている。

リーク付サンプル／ホールド回路５０１は、外部からバースト伝送の開始のタイミングで入力されるバースト伝送開始信号１１０に同期して、高速用位相差信号１０８をサンプリング／ホールドして、高速クロック位相調整信号１１２として出力する。ただし、ホールド動作にはリークがあり、高速クロック位相調整信号１１２はゆっくりと初期値であるゼロに向かって変化する。このリークによる高速クロック位相調整信号１１２の変化の速度は、平均化回路１０４が出力する低速クロック位相制御信号１０９の変化（平均化回路１０４の動作速度）に比べて十分に遅い一方で、入力データ信号１０１の各バースト時間幅よりは短いものとする。

本発明の実施の形態２によるクロック再生回路では、バースト伝送開始時には、リーク付サンプル／ホールド回路５０１がサンプル／ホールド動作して高速クロック位相調整信号１１２が大きく変化することで、再生クロック１０２の位相を短時間で入力データ信号１０１の位相に同期させることが可能である。

バースト伝送中の再生クロック１０２の位相は、高速クロック位相調整信号１１２がリーク付サンプル／ホールド回路５０１によってほぼ一定に保たれるため入力データ信号１０１の高周波ジッタの影響を受けない。一方で、再生クロック１０２の位相が、平均化回路１０４によって平均化された低速クロック位相制御信号１０９にしたがって変化することで、入力データ信号１０１に存在するするクロックワンダーに追随する。

このとき、リーク付サンプル／ホールド回路５０１のリーク動作による高速クロック位相調整信号１１２のゆっくりとした変化による再生クロック１０２の位相変化は、位相差検出回路１０３によって入力データ信号１０１と再生クロック１０２の位相差として検出され、平均化回路１０４が出力する低速クロック位相制御信号１０９が変化することによって吸収される。

以上のように、本発明の実施の形態２によるクロック再生回路は、ＰＯＮシステム等のバースト伝送向けのクロック再生回路に求められる、短いビット同期時間、クロックワンダー追随性能、高い高周波ジッタ耐性、という３つの要求を同時に満たす。

また、本発明の実施の形態２によるクロック再生回路では、高速クロック位相調整信号１１２は、リーク付サンプル／ホールド回路５０１によって、各バースト伝送の伝送終了時にはすでにゼロにリセットされているため、バースト伝送終了時に、高速クロック位相調整信号１１２をリセットして、再生クロック１０２の位相を動かすために必要なリセット時間をとる必要がない。このため、バースト伝送と次のバースト伝送との間の休止時間を減らして、実効的な伝送効率を向上させる、あるいは、休止時間をなくしてバースト伝送を連続的に行う、といった伝送が可能である。

図６にリーク付サンプル／ホールド回路５０１の構成の一例を示す回路図を示した。図６に示したリーク付サンプル／ホールド回路５０１は、高速用位相差信号１０８が電圧値として入力されて、高速クロック位相調整信号１１２を電圧値として出力する回路であり、スイッチ６０１と、容量６０２、抵抗６０３と、を備えている。スイッチ６０１は、高速用位相差信号１０８と出力との間を開閉するスイッチである。容量６０２と抵抗６０３は、出力とグランドとの間に並列に接続されている。

スイッチ６０１は、短時間幅のパルス信号として入力されるバースト伝送開始信号１１０がオンである期間に閉じて導通し、容量６０２の両端電圧、すなわち高速クロック位相調整信号１１２は、高速用位相差信号１０８に等しくなる。その後、バースト伝送開始信号１１０がオフになるのと同時にスイッチ６０１が切断されるが、容量６０２によって高速クロック位相調整信号１１２の電圧は保存される。その後、容量６０２にチャージされている電荷が、抵抗６０３を通って抜けていくため、高速クロック位相調整信号１１２の電圧は、ゆっくりとゼロに向かって変化することになる。

図６に示したリーク付サンプル／ホールド回路５０１によれば、容量６０２と抵抗６０３の大きさを適切に調整することで、高速クロック位相調整信号１１２の変化速度を、平均化回路１０４が出力する低速クロック位相制御信号１０９の変化に比べて十分に遅い一方で、各バースト伝送の伝送時間よりは早くなるように設定することが可能である。

なお、図６に示したリーク付サンプル／ホールド回路５０１では、容量６０２と抵抗６０３を回路図上に描いたが、回路素子が不可避的にもつ寄生容量および寄生抵抗を利用することで、一般的なサンプル／ホールド回路の構成を用いて、リーク付サンプル／ホールド回路を構成することも可能である。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は通信インタフェースおよび高速シリアルインタフェースを用いたデータ伝送回路に属し、特にバースト伝送される入力データに重畳されているクロックを再生する必要がある伝送システム全てに対して広く適用可能である。

本発明の実施の形態１によるクロック再生回路において、その構成の一例を示すブロック図である。 本発明の実施の形態１によるクロック再生回路において、再生クロック生成回路の別な構成の一例を示すブロック図である。 本発明の実施の形態１によるクロック再生回路において、位相差検出回路の詳細な構成の一例を示すブロック図である。 本発明の実施の形態１によるクロック再生回路において、位相差検出回路の別な構成の一例を示すブロック図である。 本発明の実施の形態２によるクロック再生回路において、その構成の一例を示すブロック図である。 本発明の実施の形態２によるクロック再生回路において、リーク付サンプル／ホールド回路の詳細な構成の一例を示す回路図である。 本発明の背景であるＰＯＮシステムにおいて、ネットワーク構成の一例を示す図である。 本発明の背景であるＰＯＮシステムにおいて、上りデータ送信の概念を示す図である。 本発明の前提として検討したクロック再生回路において、その一例を示すブロック図である。 本発明の前提として検討したクロック再生回路において、その別の一例を示すブロック図である。

符号の説明

１０１ 入力データ信号
１０２ 再生クロック
１０３ 位相差検出回路
１０４ 平均化回路
１０５ リセット付サンプル／ホールド回路
１０６ 再生クロック生成回路
１０７ 低速用位相差信号
１０８ 高速用位相差信号
１０９ 低速クロック位相制御信号
１１０ バースト伝送開始信号
１１１ バースト伝送終了信号
１１２ 高速クロック位相調整信号
１１３ 可変位相クロック生成回路
１１４ クロック位相調整回路（１）
２０１ 積分回路
２０２ 低速クロック位相調整信号
２０３ リファレンスクロック
２０４ クロック位相調整回路（２）
３０１ デジタル出力位相比較器
３０２ アナログ出力位相比較器
５０１ リーク付サンプル／ホールド回路
６０１ スイッチ
６０２ 容量
６０３ 抵抗
７０１ ＯＬＴ（Optical Line Terminal）
７０２ ＯＮＵ（Optical Network Unit）
７０３ 光ファイバ
７０４ カプラ
８０１ バーストデータ信号
８０２ プリアンブル
８０３ ペイロード
９０１ 位相差検出回路
９０２ ＥＡＲＬＹ信号
９０３ ＬＡＴＥ信号
９０４ 平均化回路
９０５ ＵＰ信号
９０６ ＤＯＷＮ信号
９０７ クロック位相調整回路
９０８ リファレンスクロック
１００１ 内部クロック発生回路
１００２ 内部クロック周波数制御回路
１００３ 制御信号
１００４ エッジ検出回路
１００５ 内部クロック位相リセット信号

Claims (8)

1. 入力データ信号から再生クロックを生成するクロック再生回路であって、
   前記入力データ信号と前記再生クロックとの位相差を検出して出力する第１回路と、
   前記第１回路の出力を平均化して出力する第２回路と、
   前記第１回路の出力をサンプル／ホールドして出力する第３回路と、
   前記第２回路の出力の積分値と前記第３回路の出力値との和に相当する位相のクロックを生成して前記再生クロックとして出力する第４回路と、を備え、
   前記第３回路は、バースト伝送開始信号を受けて前記第１回路の出力をサンプル／ホールドして出力し、バースト伝送終了信号を受けてホールドしている値を初期値にリセットすることを特徴とするクロック再生回路。
2. 入力データ信号から再生クロックを生成するクロック再生回路であって、
   前記入力データ信号と前記再生クロックとの位相差を検出して出力する第１回路と、
   前記第１回路の出力を平均化して出力する第２回路と、
   前記第１回路の出力をサンプル／ホールドして出力する第５回路と、
   前記第２回路の出力の積分値と前記第５回路の出力値との和に相当する位相のクロックを生成して前記再生クロックとして出力する第４回路と、を備え、
   前記第５回路は、バースト伝送開始信号を受けて前記第１回路の出力をサンプル／ホールドして出力し、その後、ホールドしている値が初期値に向かって変化することを特徴とするクロック再生回路。
3. 請求項２記載のクロック再生回路において、
   前記第５回路は、
   前記第１回路の出力と前記第５回路の出力との間を開閉するスイッチと、
   前記第５回路の出力とグランドとの間に並列に接続された容量と抵抗と、を備え、
   前記スイッチは、前記バースト伝送開始信号を受けて閉じることを特徴とするクロック再生回路。
4. 請求項２または３記載のクロック再生回路において、
   前記第５回路がホールドしている値が初期値に向かって変化する速度は、前記第２回路の動作速度に比べて遅く、かつ、前記入力データ信号の各バースト時間幅よりは短いことを特徴とするクロック再生回路。
5. 請求項１〜４のいずれか１項に記載のクロック再生回路において、
   前記第４回路は、
   前記第２回路の積分値に相当する位相のクロックを発生する第６回路と、
   前記第３回路または前記第５回路の出力に相当するだけ、入力されたクロックの位相を変化させる第７回路と、を備え、
   前記第６回路と前記第７回路とが従続接続されていることを特徴とするクロック再生回路。
6. 請求項５記載のクロック再生回路において、
   前記第６回路は、前記第２回路の出力に相当する周波数のクロックを発生させることを特徴とするクロック再生回路。
7. 請求項５記載のクロック再生回路において、
   前記第６回路は、外部から供給されたクロックの位相を、前記第２回路の積分値に相当する値だけ変化させて出力することを特徴とするクロック再生回路。
8. 請求項５記載のクロック再生回路において、
   前記第７回路は、入力されたクロックを、前記第３回路または前記第５回路の出力に相当する値だけ遅延させる可変遅延回路であることを特徴とするクロック再生回路。

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