JP2003018229A

JP2003018229A - クロック再生回路

Info

Publication number: JP2003018229A
Application number: JP2001202120A
Authority: JP
Inventors: Shiyouji Kakihara; 将児柿原
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2001-07-03
Filing date: 2001-07-03
Publication date: 2003-01-17

Abstract

(57)【要約】【課題】移動通信等のブロッキングが多発する通信路で
も、高速なクロック再引き込みを実現するクロック再生
回路を提供する。【解決手段】位相比較器１４、ループフィルタ１５およ
びＶＣＯ１８を含む典型的なクロック再生回路に、メモ
リ４３を備えるループフィルタ出力保持器１３および加
算器１７を設け、ブロッキング発生後に受信信号が復帰
すると、ブロッキング発生直前のループフィルタ１５の
出力値をループフィルタ出力保持器１３から読み出し、
ループフィルタ１５の出力と加算器１７で加算した値に
よりＶＣＯ１８を制御して、高速クロック引き込みを実
現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＳＫ（位相シフト
キーング）復調器のクロック再生回路に関し、特に伝搬
路上でブロッキングが生じる移動体通信において、ブロ
ッキング検出に基づきクロック再生回路の動作を制御
し、ブロッキング解除検出後に高速のクロック再引き込
みを可能とするクロック再生回路に関する。

【０００２】

【従来の技術】移動体通信においては、送信機から発射
された電波がビルやトンネル等の遮蔽物又は障害物で遮
られることにより、復調器入力レベルが遮断される（以
下、ブロッキングという）ことが知られている。また、
ブロッキングは遮蔽物の大きさによりその発生時間が変
化し、長時間発生した場合には、ＰＳＫ復調器の各ＰＬ
Ｌ（位相ロックループ）が同期外れを起こす。

【０００３】ＰＳＫ復調を行うには、送信機側のクロッ
クおよびキャリアを復調器で再生して同期させることが
必要であり、それぞれ「クロック再生」および「キャリ
ア再生」と呼ばれている。クロック再生回路の１例とし
ては、復調データの符号変化点からクロック位相情報を
抽出して送信側クロックに同期する方式がある。

【０００４】斯かる技術分野における又は関連する従来
技術は、例えば特開平６−２３７２７４号公報の「受信
判定器」、特開平２−３０５０２４号公報の「位相同期
回路」、特開平２−１４９０１８号公報の「自動周波数
制御回路」、特開平１１−１６８４５５号公報の「デジ
タルＰＬＬ回路および信号再生方法」、特開平１０−１
３５９２２号公報の「シンボルクロック再生装置」、特
開平７−２０２９６６号公報の「シンボルクロック再生
回路およびそれを用いたデジタル移動通信端末」、特開
平６−２６８６９９号公報の「クロック位相制御装
置」、特開平５−４１７０３号公報の「クロック再生回
路」および特開昭６１−１４２８３４号公報の「多チャ
ネル分離装置のチャネル同期回路」等に開示されてい
る。

【０００５】図６は、従来の典型的なクロック再生回路
の構成を示すブロック図である。図６に示すクロック同
期回路は、位相比較器１００、ループフィルタ１０１お
よび電圧制御発振器（ＶＣＯ）１０２により構成され
る。受信信号から復調された復調データ１１０が位相比
較器１００に入力され、受信信号の符号変化情報とＶＣ
Ｏ１０２の出力の符号変化情報とを比較し、位相ズレに
応じた電圧を出力する。位相比較器１００の出力は、ル
ープフィルタ１０１に入力され平滑化されてＶＣＯ１０
２を制御する。これにより、ＶＣＯ１０２から再生クロ
ック（ＣＬＫ）１２０を発生する。クロック再生回路の
構成方法の例としては、種々の技術文献に記載されてい
る（例えば、山本平一他著、「ＴＤＭＡ通信」電気情報
通信学会、１９８９年や、DAVID HACCOUN他著「DIGITA
L COMMUNICATIONS BY SATELLITE」、John Wiley &
Sons,Inc、１９８１年参照）。

【０００６】ここで、「初期引き込み」とは、送信デー
タに付加された後述するプリアンブルを利用し、受信信
号の有無を判別した後に、キャリアおよびクロック同期
する過程を意味する。「再引き込み」とは、データ受信
途中でブロッキング等による受信信号断によりキャリア
又はクロックが非同期になった場合に、再びキャリアお
よびクロック同期する過程を意味する。

【０００７】次に、図７は、プリアンブルの１例を示
す。このプリアンブルは、搬送波（ＣＷ）、ビットタイ
ミングリカバリ（ＢＴＲ）、ユニークワード（ＵＷ）か
ら構成される。ＣＷは、キャリア再生を容易にすると共
に受信信号の有無を検出し易いように送信データを
「０」又は「１」固定にしたものが多く使用される。ビ
ットタイミングリカバリは、クロック再生を容易に引き
込めるよう「０」および「１」の繰り返しパターンが多
く使用される。また、ＵＷは、バースト信号の先頭にあ
るプリアンブル内又はフレーム内に周期的に配置されて
いる既知の固定パターンである。このＵＷを照合するこ
とにより、位相不確定性の除去およびフレーム同期が確
立される。また、ＥＯＤ（END OF DATA）は、データ
の終わりを示す既知の固定パタンである。

【０００８】以上より、引き込みに有利なプリアンブル
を利用できない再引き込みは、初期引き込みに比べ引き
込み時間が著しく増大する問題がある。再引き込みにお
ける引き込み時間短縮の従来例としては、例えば上述し
た特開平２−３０５０２４号公報に開示されているよう
に、位相同期回路の入力信号から振幅レベルを検出し、
振幅レベルが所定レベル以上のときには、位相比較器か
らの出力に応じた電圧がＶＣＯ１０２の周波数制御電圧
になる。一方、振幅レベルが所要閾値未満のときには、
自走発振周波数に対応した電圧がＶＣＯの周波数制御電
圧となる回路が提案されている。但し、斯かる回路構成
では、ＶＣＯ周波数制御電圧に加わる電圧は、自走周波
数に対応した固定値なので、自走周波数と引き込むべき
周波数との差が大きくなるにつれて、引き込み時間が増
大する問題が残っている。

【０００９】また、短時間に受信信号断を検出する従来
例としては、例えばＢＰＳＫに関しては上述した特開平
６−２３７２７４号公報に開示されている如く、復調信
号のＩ軸とＱ軸の電力比をモニタ（監視）する。そし
て、ＵＷや誤り訂正によらず受信信号断を検出すること
が提案されている。

【００１０】

【発明が解決しようとする課題】自動車、電車又は歩行
等の移動体を対象とする移動体通信では、移動により絶
えず伝送路特性が変化し、ブロッキングが頻繁に起こり
得る。クロック再引き込みは、クロック再生に有利なプ
リアンブルを使用できないので、復調データの符号変化
点を検出するため同期時間がかる。このため頻繁にブロ
ッキングが生じる移動体通信では、大きな回線品質の劣
化を招くという問題がある。

【００１１】

【発明の目的】本発明は従来のクロック再生回路の上述
した課題に鑑みなされたものであり、ブロッキング解除
時に高速にクロックを再引き込み可能なクロック再生回
路を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明のクロック再生回
路は、復調データが入力される位相比較器と、この位相
比較器の出力信号を平滑化するループフィルタと、この
ループフィルタの出力電圧により発振周波数が制御され
た再生クロックを出力すると共に位相比較器に入力する
電圧制御発振器（ＶＣＯ）とを含むものであって、ルー
プフィルタの出力電圧を記憶保持するループフィルタ出
力保持器と、受信信号断後の再引き込み時に、ループフ
ィルタ出力電圧保持器から読み出されたループフィルタ
の過去の出力電圧を、初期値ゼロに設定されたループフ
ィルタの出力電圧に加算する加算器とを設け、この加算
器の出力電圧を電圧制御発振器に入力する。

【００１３】また、本発明によるクロック再生回路の好
適実施形態によると、受信信号断は、復調データおよび
再生クロックを入力とする同期判定器により検出する。
この同期判定器は、受信信号断を検出する受信断検出器
と共にフレームフォ−マットのＥＯＤ（END OF DAT
A）およびＵＷ（ユニークワード）を検出するＥＯＤ検
出器およびＵＷ検出器を含んでいる。受信データを入力
とする準同期検波器の実部および虚部を入力としてフレ
ームフォーマットのＣＷ（搬送波）検出／不検出信号を
出力するＣＷ検出器を更に備えている。ループフィルタ
を、同期判定器からのブロッキング検出モニタおよびＣ
Ｗ検出器のＣＷ検出／不検出信号によりリセットする論
理回路を備えている。ループフィルタ出力保持器は、カ
ウンタ、加算器およびメモリにより構成される。

【００１４】

【発明の実施の形態】以下、本発明によるクロック再生
回路の好適実施形態の構成および動作を、添付図面を参
照して詳細に説明する。

【００１５】先ず、図１は、本発明によるクロック再生
回路の好適実施形態の構成を関連回路と共に示すブロッ
ク図である。このクロック再生回路１０は、ＣＷ検出器
１１、同期判定器１２、ループフィルタ出力保持器１
３、位相比較器１４、ループフィルタ１５、論理回路１
６、加算器１７および電圧制御発振器（ＶＣＯ）１８に
より構成される。図１には、このクロック再生回路１０
の関連回路として、受信ＩＦデータを入力として実部お
よび虚部を出力する準同期検波器２１、復調データを出
力する復素乗算器２２およびキャリア再生回路２３を含
んでいる。

【００１６】ここで、準同期検波器２１は、受信信号
（受信ＩＦデータ）を準同期検波する。ＣＷ検出器１１
は、準同期検波器２１の出力信号から電力を求め、予め
定められた閾値との比較を行うことにより復調器の同期
が取れる前に受信信号の到来を検出すると共にデータ終
了時に外部よりＣＷ検出フラグをリセットする。復素乗
算器２２は、キャリア再生回路２３の出力信号と準同期
検波器２１の出力信号とを復素乗算する。同期判定器１
２は、復素乗算器２２の復調データからキャリア再生
し、ＵＷにより初期引き込みを検出し且つＥＯＤにより
フレーム終了を検出すると共に初期引き込み完了後の復
調信号から受信信号断を周期的に再計算してブロッキン
グを検出する。

【００１７】また、ループフィルタ出力保持器１３は、
同期判定器１２の初期引き込み完了後におけるループフ
ィルタ１５の出力値を一定時間毎に記憶回路に保持する
と共にブロッキング検出時に、過去のループフィルタ出
力値を出力する。加算器１７は、ループフィルタ１５の
出力値とループフィルタ出力保持器１３の出力値とを加
算する。位相比較器１４は、復調信号の符号変化とクロ
ックの符号変化とから位相ズレ情報を出力する。ループ
フィルタ１５は、例えばラグリードフィルタ等で構成さ
れ、リセット信号で初期値をゼロに設定できる機能を有
する。ＶＣＯ１８は、外部電圧により発振出力周波数を
制御可能な発振器である。

【００１８】次に、図3は、図1に示すクロック再生回路
１０の動作を示すフローチャートである。先ず、初期引
き込みは、準同期検波器２１の出力値の電力を求め、予
め定められた閾値との比較を行いＣＷ信号を検出するこ
とにより開始される（ステップＳ１）。ＣＷ検出しない
場合には、ＣＷ検出を待つ。ＣＷ信号を検出後に、クロ
ック再生回路内のループフィルタ１５をリセット解除
し、ゼロにリセットする（ステップＳ２）。これにより
初期引き込みを開始し（ステップＳ３）、初期引き込み
時間を待つ（ステップＳ４）。復号データが同期判定器
１２に入力され、ＵＷを検出することにより初期引き込
み完了か否かを検出する（ステップＳ５）。初期引き込
み完了を検出後、同期判定器１２では受信断（ブロッキ
ング）検出器が動作を開始すると共にループフィルタ出
力保持器１３も動作を開始する。受信断（ブロッキン
グ）判定器とループフィルタ出力保持器１３の動作は同
期しており、処理タイミングの制御は同期判定器１２に
より司られる。尚、ステップＳ５でＵＷ検出に失敗する
と、ループフィルタ１５をリセットし（ステップＳ
６）、上述したステップＳ１へ戻る。

【００１９】ブロッキングの検出には、上述した特開平
６−２３７２７４号公報に開示されている如く、復調信
号のＳ／Ｎを向上させるために積分時間が必要である。
この積分時間は、目標とする信号断検出器の精度と復調
器の使用Ｓ／Ｎから決定される。従って、ブロッキング
判定は一定間隔以上でしか行えない。本発明において
は、判定間隔を使用Ｓ／Ｎから鑑みて最小の積分回数に
設定し、その都度同期判定器２２内の積分器をリセット
し、繰り返し受信信号断を検出することによりブロッキ
ング検出の高速化を図る。

【００２０】次に、再引き込みを説明する。ループフィ
ルタ積分値保持器が動作を開始する（ステップＳ７）。
ＥＯＤ検出したか否か判定する（ステップＳ８）。ＥＯ
Ｄ検出すると（ステップＳ８:ＹＥＳ）、ループフィル
タ１５をリセットして（ステップＳ９）、上述したステ
ップＳ１へ戻る。ＥＯＤ検出しないときは（ステップＳ
８:ＮＯ）、ブロッキング検出処理中か否か判定する
（ステップＳ１０）。ブロッキング処理中であれば（ス
テップＳ１０:ＹＥＳ）、その完了を待ち、処理中でな
ければ（ステップＳ１０:ＮＯ）、ブロッキング検出し
たか否か判定する（ステップＳ１１）。ブロッキング検
出しないときは（ステップＳ１１：ＮＯ）、ループフィ
ルタ１５の出力値を保持し（ステップＳ１３）、上述し
たステップＳ８へ戻る。ブロッキング検出すると（ステ
ップＳ１１:ＹＥＳ）、ブロッキング検出前の最も新し
いループフィルタ１５の出力値を加算器１７に出力する
（ステップＳ１２）。そして、受信信号の検出を待つ
（ステップＳ１４）。受信信号を検出すると（ステップ
Ｓ１４：ＹＥＳ）、ループフィルタ１５をリセット後に
再書き込みを実施し（ステップＳ１５）、上述したステ
ップＳ８へ戻る。

【００２１】即ち、初期引き込み完了後にブロッキング
が発生していない場合には、ループフィルタ出力保持器
１３は、現在出力されているループフィルタ１５の出力
値と加算器１７に出力されている値とを加算したものを
ループフィルタ出力保持器１３にあるメモリ（記憶装
置）に保持すると共に加算器１７へゼロを出力する。ブ
ロッキング発生時には、必ずブロッキングを検出できた
であろう過去のループフィルタ１５の出力値をループフ
ィルタ出力保持器１３にある記憶装置から読み出す。そ
して、その値をループフィルタ１５の出力と加算すると
共に論理回路（ＯＲゲート）１６によるＣＷ検出器１１
の出力と同期判定器１２から出力されるブロッキング検
出モニタの論理和によりループフィルタ１５がリセット
される。

【００２２】再度受信信号が入力したとき、受信信号検
出器は、ループフィルタ１５のリセットを解除し、必ず
ブロッキングを検出できたであろう過去のループフィル
タ出力値から再引き込みを開始する。この操作を行うこ
とにより、再引き込み時にＶＣＯ１８の制御電圧におお
よそ正しい制御電圧が供給されるため、引き込み時間の
短縮化を図ることができる。復調終了は、同期判定器１
２がＥＯＤから判断し、復調終了検出時には初期引き込
み動作へ戻る。ここで、図１の準同期検波器２１、復素
乗算器２２、加算器１７、位相比較器１４、ループフィ
ルタ１５およびＶＣＯ１８等は、当業者に周知であり、
また本発明とは直接関係しないので、その詳細構成は省
略する。

【００２３】以下、本発明をＢＰＳＫで実施した場合の
動作について説明する。初期引き込みの動作について図
１のブロック図および図２のタイミングチャートを参照
して説明する。図２において、（ａ）はブロッキング発
生区間を含むフレームフォーマット、（ｂ）はＣＷ検出
器１１のＣＷ検出／不検出信号、（ｃ）は初期引き込み
完／復調終了モニタ、（ｄ）はＥＯＤ検出フラグ、
（ｅ）はイネーブルフラグ、（ｆ）は同期判定器１２の
ブロッキング検出モニタ、（ｇ）はループフィルタ１５
のリセット入力、（ｈ）はアドレスカウンタ出力値、
（ｉ）は減算器４２からメモリ４３へのアドレス入力、
（ｊ）はメモリ４３のリード／ライト切替信号、（ｋ）
はメモリ４３のライト（書き込み）データおよび（ｌ）
はメモリ４３のリード（読み出し）データである。

【００２４】先ず、ＣＷ検出器１１は、プリアンブルに
含まれるＣＷ区間の信号レベルを検出し、バースト信号
の到来を判定する。ＣＷ検出器１１は、図２のタイミン
グチャートに示す如く復調器の同期／非同期に関係なく
動作し、例えばＣＷ信号をＦＦＴ（高速フーリエ変換）
し、その最大電力と予め定めた閾値とを比較することに
より受信バーストの有無を検出する。また、ＣＷ検出信
号は、後述するブロッキング検出モニタと論理回路（Ｏ
Ｒゲート）１６で論理和を取り、ループフィルタ１５を
ゼロにリセットするためにも使用される。ＣＷ検出器１
１が信号を検出すると、初期引き込み動作に移る。

【００２５】次に、図４は、図1中に示す同期判定器１
２の詳細構成を示すブロック図である。同期判定器１２
は、ＥＯＤ検出器３１、ＵＷ検出器３２、受信断検出器
３３、ＳＥＴ／ＲＥＳＥＴ回路３５、Ｎ進カウンタ３
４、インバータ（位相反転器）３６、ＡＮＤゲート３８
およびＯＲゲート３７により構成される。Ｎ進カウンタ
３４は、再生クロックを分周して、同期判定器１２およ
びループフィルタ出力保持器１３の動作タイミングを司
る。また、Ｎ進カウンタ３４は、０、１・・Ｎ、０、１
・・の如きサイクリックな動作をするカウンタであり、
初期引き込み完了／復調終了に拘らず動作を続ける。Ｎ
進カウンタ３４の出力信号である動作タイミングパルス
の間隔は、使用する復調器の信号対雑音比（Ｓ／Ｎ比）
により決定される。

【００２６】ＵＷ検出器３２は、初期引き込み完了まで
ＵＷを検出し続ける。ＵＷ検出後に、ＳＥＴ／ＲＥＳＥ
Ｔ回路３５に「ＲＥＳＥＴ」を設定するパルスを出力す
る。この結果、ＳＥＴ／ＲＥＳＥＴ回路３５の出力信号
は、「Ｌ」、即ち初期引き込み完了に設定される。これ
により、ブロッキング検出モニタ、イネーブルフラグの
マスクが解除され、再引き込みモードへ移行する。再引
き込みモードでは、受信断検出器の判定結果と初期引き
込み完／復調終了モニタの論理和および論理積により図
２に示す如きイネーブルフラグ、ブロッキング検出モニ
タが出力される。

【００２７】次に、図５に示す如く、ループフィルタ出
力保持器１３は、復調終了時のカウント値が「０」にリ
セットされると共に同期判定器１２内のＮ進カウンタ３
４と同様に０、１、・・Ｍ、０、１・・とカウントする
イネーブル付きＭ進カウンタ４１と、例えばＭ進カウン
タが４進カウンタであれば、３−１＝２、２−１＝１、
１−１＝０、０−１＝３の如く動作するイネーブル付き
減算器４２と、復調終了時メモリデータが「０」にリセ
ットされる双方向メモリ４３とから構成される。

【００２８】イネーブル付きＭ進カウンタ４１には、動
作タイミングパルス、ＥＯＤ検出フラグおよびイネーブ
ルフラグが入力される。イネーブル付き減算器４２に
は、イネーブル付きＭ進カウンタ４１の出力信号、動作
タイミングパルスおよびイネーブルフラグが入力され
る。双方向メモリ４３には、イネーブル減算器４２の出
力信号、動作タイミングパルス、ＥＯＤ検出フラグ、イ
ネーブルフラグおよび加算器１７の出力が入力される。
加算器１７には、ループフィルタ１５の出力値と双方向
メモリ４３の出力が入力される。

【００２９】図５に示すブロック図および図２に示すタ
イミングチャートを参照してクロック再生回路１０の動
作を説明する。初期引き込みでは、同期判定器１２が復
調終了を出力しているので、イネーブル付きＭ進カウン
タ４１および双方向メモリ４３は「０」にリセットされ
る。初期引き込みを完了して再引き込みモードへ移行す
ると、初期引き込み完了が通達されると共にイネーブル
フラグがイネーブルになるので、回路が動作を開始す
る。

【００３０】先ず、初期引き込みを完了しブロッキング
が検出されていない状態の回路動作を説明する。イネー
ブル付きＭ進カウンタ４１は、同期判定器１２の出力で
ある動作タイミングパルスをカウントする。イネーブル
付き減算器４２は、減算を行わず入力された値をそのま
ま出力し双方向メモリ４３のアドレスとする。双方向メ
モリ４３は、ライトモードに設定されていて、双方向メ
モリ４３のリードデータは初期値、即ちゼロである。Ｖ
ＣＯ１８の周波数制御電圧は、ループフィルタ出力保持
器１３とループフィルタ１５の出力値との和により動作
しているので、現在双方向メモリ４３のリードデータに
ラッチされている値とループフィルタ１５の出力値を加
算器１７で加算して得られた値を、動作タイミングパル
スの周期毎に双方向メモリ４３へ書き込む。

【００３１】次に、ブロッキングが検出された状態の回
路動作を説明する。先ず、信号断が検出されると、ルー
プフィルタ１５がゼロにリセットされる。また、ループ
フィルタ出力保持器１３では、イネーブル付きＭ進カウ
ンタ４１が、タイミングチャートに示す如くイネーブル
フラグがディスエーブルになるので、カウント動作を停
止する。イネーブル付き減算器４２は、予め定めた定数
Ｋをイネーブル付きＭ進カウンタ４１の出力から減算す
る。この定数Ｋは、同期判定器１２内の受信断検出器３
３が必ずブロッキングを検出可能な時間を表すものであ
る。

【００３２】例えば上述した特開平６−２３７２７４号
公報に開示された回路を利用する場合には、１アドレス
前ではブロッキング計算時間、即ち動作タイミングパル
ス間隔のどの位置からブロッキングが発生するかにより
ブロッキングを検出できない場合がある。よって、確実
にブロッキングが発生していないのは２アドレス前とな
る。イネーブル付き減算器４２の出力は、リードモード
に設定された双方向メモリ４３のアドレスとなり、ブロ
ッキング発生以前で最新のＶＣＯ制御電圧をＶＣＯ１８
へ出力する。その後に、ブロッキングが解除され受信信
号が入力されると、受信断検出器３３は、信号を検出し
ループフィルタ１５へのリセットを解除する。このと
き、ループフィルタ出力保持器１３から最新のＶＣＯ周
波数制御電圧がオフセットとして加えられているので、
高速にクロックを再引き込みすることができる。

【００３３】受信データの終了は、フレーム内にあるＥ
ＯＤを同期判定器１２内のＥＯＤ検出器３１にて検出
し、その結果でＳＥＴ／ＲＥＳＥＴ回路３５を「ＳＥ
Ｔ」側、即ち「Ｈ」にすることにより同期判定器１２か
ら出力されるイネーブルフラグが「Ｌ」、即ち「不許
可」に設定され、その結果ループフィルタ出力保持器１
３が初期化される。

【００３４】尚、以上の説明は、ＰＳＫ変調方式の場合
である。受信断検出器３３を各種変調方式に応じて開発
することにより、例えば受信信号がＱＰＳＫ方式やＱＡ
Ｍ方式等の他のデジタル位相変調された信号にも本発明
を適用可能である。

【００３５】以上、本発明によるクロック再生回路の好
適実施形態の構成および動作を詳述した。しかし、斯か
る実施形態は、本発明の単なる例示に過ぎず、何ら本発
明を限定するものではない。本発明の要旨を逸脱するこ
となく、特定用途に応じて種々の変形変更が可能である
こと、当業者には容易に理解できよう。

【００３６】

【発明の効果】以上の説明から理解される如く、本発明
のクロック再生回路によると、次の如き実用上の顕著な
効果が得られる。即ち、初期引き込み完了後に、クロッ
ク再生回路のループフィルタ出力電圧をメモリに保持
し、ブロッキング解除後に、メモリから読み出した過去
（ブロッキング発生直前）のループフィルタ出力値から
再引き込みを行うという基本構成に基づき、データ区間
での高速なクロック引き込みを実現したクロック再生回
路が提供される。

【図面の簡単な説明】

【図１】本発明によるクロック再生回路の好適実施形態
の構成を示すブロック図である。

【図２】図1に示すクロック再生回路の動作を説明する
タイミングチャートである。

【図３】図1に示すクロック再生回路の動作を説明する
フローチャートである。

【図４】図1中の同期判定器の詳細構成を示すブロック
図である。

【図５】図1中のループフィルタ出力保持器の詳細構成
を示すブロック図である。

【図６】従来の典型的なクロック再生回路の構成を示す
ブロック図である。

【図７】フレームフォーマットの1例である。

【符号の説明】

１０クロック再生回路１１ＣＷ検出器１２同期判定器１３ループフィルタ出力保持器１４位相比較器１５ループフィルタ１６論理回路（ＯＲゲート）１７加算器１８電圧制御発振器（ＶＣＯ）２１準同期検波器２２復素乗算器３１ＥＯＤ検出器３２ＵＷ検出器３３受信断検出器３４、４１カウンタ４２減算器４３メモリ（記憶装置）

Claims

【特許請求の範囲】

【請求項１】復調データが入力される位相比較器と、該
位相比較器の出力信号を平滑化するループフィルタと、
該ループフィルタの出力電圧により発振周波数が制御さ
れた再生クロックを出力すると共に前記位相比較器に入
力する電圧制御発振器とを含むクロック再生回路におい
て、前記ループフィルタの出力電圧を記憶保持するループフ
ィルタ出力保持器と、受信信号断後の再引き込み時に、
前記ループフィルタ出力保持器から読み出された前記ル
ープフィルタの過去の出力電圧を、初期値ゼロに設定さ
れた前記ループフィルタの出力電圧に加算する加算器と
を設け、該加算器の出力電圧を前記電圧制御発振器に入
力することを特徴とするクロック再生回路。
【請求項２】前記受信信号断は、前記復調データおよび
前記再生クロックを入力とする同期判定器により検出す
ることを特徴とする請求項１に記載のクロック再生回
路。
【請求項３】前記同期判定器は、前記受信信号断を検出
する受信断検出器と共にフレームフォーマットのＥＯＤ
およびＵＷを検出するＥＯＤ検出器およびＵＷ検出器を
含むことを特徴とする請求項２に記載のクロック再生回
路。
【請求項４】受信データを入力とする準同期検波器の実
部および虚部を入力として前記フレームフォーマットの
ＣＷ検出／不検出信号を出力するＣＷ検出器を更に備え
ることを特徴とする請求項１、２又は３に記載のクロッ
ク再生回路。
【請求項５】前記ループフィルタを、前記同期判定器か
らのブロッキング検出モニタおよび前記ＣＷ検出器のＣ
Ｗ検出／不検出信号によりリセットする論理回路を備え
ることを特徴とする請求項３又は４に記載のクロック再
生回路。
【請求項６】前記ループフィルタ出力保持器は、カウン
タ、減算器およびメモリにより構成されることを特徴と
する請求項１乃至５の何れかに記載のクロック再生回
路。