KR20220087752A - 데이터 구동 회로 및 그의 클럭 복원 방법과 디스플레이 장치 - Google Patents

데이터 구동 회로 및 그의 클럭 복원 방법과 디스플레이 장치 Download PDF

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Abstract

본 발명은 입력 데이터와 동기된 클럭을 생성함으로써 클럭 및 데이터 복원 안정성을 높일 수 있는 데이터 구동 회로 및 그의 클럭 복원 방법과 디스플레이 장치에 관한 것으로, 일 측면에 따른 데이터 구동 회로는 입력 데이터로부터 내부 클럭을 이용하여 테스트 데이터 패턴을 복원하는 클럭 데이터 복원부; 및 복원된 테스트 데이터 패턴과 미리 설정된 기준 데이터 패턴을 비교하여 복원된 테스트 데이터 패턴과 기준 데이터 패턴 간의 비동기 정도에 따른 제어 신호를 생성하는 데이터 비교부를 포함하는 수신부를 구비하고, 클럭 데이터 복원부는 상기 제어 신호에 따라 입력 데이터와 동기하는 클럭을 복원하고, 복원된 클럭을 이용하여 입력 데이터로부터 제어 정보 및 영상 데이터를 복원할 수 있다.

Description

데이터 구동 회로 및 그의 클럭 복원 방법과 디스플레이 장치{DATA DRIVER CIRCUIT, CLOCK RECOVERY METHOD IN THE SAME, AND DISPLAY DEVICE}
본 발명은 입력 데이터와 동기된 클럭을 생성함으로써 클럭 및 데이터 복원 안정성을 높일 수 있는 데이터 구동 회로 및 그의 클럭 복원 방법과 디스플레이 장치에 관한 것이다.
디스플레이 장치는 픽셀 매트릭스를 통해 영상을 표시하는 패널, 패널의 게이트 라인들을 구동하는 게이트 드라이버, 패널의 데이터 라인들로 데이터 신호를 공급하는 데이터 드라이버, 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러 등을 구비한다. 데이터 드라이버는 데이터 라인들을 분할 구동하는 복수의 데이터 구동 IC(Integrated Circuit)를 포함한다.
타이밍 컨트롤러는 병렬 데이터를 직렬화하여 복수의 데이터 구동 IC로 전송하고, 복수의 데이터 구동 IC 각각은 전송 신호로부터 클럭 및 데이터 정보를 복원하여 이용할 수 있다.
타이밍 컨트롤러 및 데이터 구동 IC가 N비트열의 데이터를 송수신하는 시스템인 경우 복수의 데이터 구동 IC는 N개 위상의 클럭들을 생성할 수 있고, 서로 다른 수신부에서 N개의 다른 딜레이(Delay)를 갖는 신호들이 생성될 수 있다. 이 경우, 시스템 관점에서는 N개의 다른 비동기 신호들을 제어해야 하는 어려움이 있고, 입력 데이터와 클럭이 비동기하게 되면 수신부에서 수신 정보를 정확하게 복원하기 어려운 문제점이 있다.
본 발명은 입력 데이터와 동기된 클럭을 생성함으로써 클럭 및 데이터 복원 안정성을 높일 수 있는 데이터 구동 회로 및 그의 클럭 복원 방법과 디스플레이 장치를 제공한다.
일 측면에 따른 데이터 구동 회로는 입력 데이터로부터 내부 클럭을 이용하여 테스트 데이터 패턴을 복원하는 클럭 데이터 복원부; 및 복원된 테스트 데이터 패턴과 미리 설정된 기준 데이터 패턴을 비교하여 복원된 테스트 데이터 패턴과 기준 데이터 패턴 간의 비동기 정도에 따른 제어 신호를 생성하는 데이터 비교부를 포함하는 수신부를 구비하고, 클럭 데이터 복원부는 상기 제어 신호에 따라 입력 데이터와 동기하는 클럭을 복원하고, 복원된 클럭을 이용하여 입력 데이터로부터 제어 정보 및 영상 데이터를 복원할 수 있다.
일 측면에 따른 데이터 구동 회로의 클럭 복원 방법은 입력 데이터로부터 내부 클럭을 이용하여 테스트 데이터 패턴을 복원하는 단계; 복원된 테스트 데이터 패턴과 미리 설정된 기준 데이터 패턴을 비교하여 복원된 테스트 데이터 패턴과 기준 데이터 패턴 간의 쉬프트 양에 따른 제어 신호를 생성하는 단계; 내부 클럭에 포함되는 위상이 서로 다른 복수의 클럭들 중 제어 신호에 따른 어느 하나의 클럭을 선택하여 입력 데이터와 동기하는 클럭을 복원하는 단계를 포함할 수 있다.
테스트 데이터 패턴을 복원하는 단계 이전에 제1 클럭 및 제2 클럭을 포함하는 내부 클럭을 생성하는 단계를 더 포함하고, 내부 클럭을 생성하는 단계는 타이밍 컨트롤러로부터 전송된 클럭 트레이닝 패턴과 동기하여 위상이 락킹된 상기 제1 클럭을 생성하고, 제1 클럭을 N비트열의 영상 데이터와 같은 주기를 갖도록 분주하고 서로 다른 위상을 갖는 N개의 분주 클럭들을 생성하고, 분주 클럭들 중 어느 하나를 제2 클럭으로 출력할 수 있다.
테스트 데이터 패턴을 복원하는 단계는 입력 데이터로 공급되는 직렬 형태의 입력 테스트 데이터 패턴을 제1 클럭에 따라 쉬프트시키는 단계; 및 쉬프트된 테스트 데이터 패턴을 제2 클럭에 따라 래치하여 병렬 형태로 출력함으로써 테스트 데이터 패턴을 복원하는 단계를 포함할 수 있다.
제어 신호를 생성하는 단계는 복원된 테스트 데이터 패턴과 기준 데이터 패턴을 비교하여, 복원된 테스트 데이터 패턴이 기준 데이터 패턴 대비하여 쉬프트된 비트수를 쉬프트 양으로 검출하는 단계; 및 검출된 쉬프트 양에 따라 N개의 분주 클럭들 중 제2 클럭을 선택하기 위한 제어 신호를 생성하는 단계를 포함할 수 있다.
일 측면에 따른 디스플레이 장치는 송신부를 포함하는 타이밍 컨트롤러; 및 타이밍 컨트롤러의 송신부와 각 전송 채널을 통해 연결된 수신부를 각각 포함하는 복수의 데이터 구동 회로를 포함하고, 수신부는 송신부로부터 전송된 입력 데이터로부터 내부 클럭을 이용하여 테스트 데이터 패턴을 복원하는 클럭 데이터 복원부; 및 복원된 테스트 데이터 패턴과 미리 설정된 기준 데이터 패턴을 비교하여 복원된 테스트 데이터 패턴과 기준 데이터 패턴 간의 쉬프트 양에 따른 제어 신호를 생성하는 데이터 비교부를 포함하고, 클럭 데이터 복원부는 제어 신호에 따라 입력 데이터와 동기하는 클럭을 복원하고, 복원된 클럭을 이용하여 입력 데이터로부터 제어 정보 및 영상 데이터를 복원할 수 있다.
클럭 데이터 복원부는 송신부로부터 전송된 클럭 트레이닝 패턴과 동기하여 위상이 락킹된 제1 클럭을 생성하여 출력하고, 제1 클럭을 N비트열(N은 2 이상의 정수)의 영상 데이터와 같은 주기를 갖도록 분주하고 서로 다른 위상을 갖는 N개의 분주 클럭들을 생성하고, 분주 클럭들 중 데이터 비교부의 제어 신호에 따라 제2 클럭을 선택하여 출력하는 클럭 생성부; 및 제1 클럭 및 제2 클럭을 이용하여 직렬 형태의 입력 데이터를 병렬 데이터로 변환하여 출력하는 직렬-병렬 변환부를 포함할 수 있다.
직렬-병렬 변환부는 입력 데이터로 공급되는 직렬 형태의 입력 테스트 데이터 패턴을 제1 클럭에 따라 쉬프트시키고, 쉬프트된 테스트 데이터 패턴을 제2 클럭에 따라 래치하여 병렬 형태로 출력함으로써 테스트 데이터 패턴을 복원할 수 있다.
직렬-병렬 변환부는 데이터 입력 라인에 직렬 접속된 N개의 제1 플립플립을 구비하고, N비트열 단위로 입력되는 입력 테스트 데이터 패턴을 제1 클럭에 따라 쉬프트시키는 제1 레지스터; N개의 제1 플립플롭과 병렬 접속된 N개의 제2 플립플롭을 구비하고, 제2 클럭에 따라 제1 레지스터로부터 N비트의 상기 테스트 데이터 패턴을 래치하여 병렬 형태로 출력하는 제2 레지스터를 포함할 수 있다.
데이터 비교부는 복원된 테스트 데이터 패턴과 기준 데이터 패턴을 비교하여, 복원된 테스트 데이터 패턴이 기준 데이터 패턴 대비하여 쉬프트된 비트수를 비동기 정도(쉬프트 양)로 검출하고, 검출된 비동기 정도(쉬프트 양)에 따라 N개의 분주 클럭들 중 제2 클럭을 선택하기 위한 제어 신호를 생성하여 클럭 생성부로 출력할 수 있다.
수신부는 제1 기간 동안 송신부로부터 전송된 직렬 형태의 클럭 트레이닝 패턴을 이용하여 내부 클럭을 생성하고, 제2 기간 동안 송신부로부터 클럭없이 전송된 직렬 형태의 테스트 데이터 패턴을 내부 클럭을 이용하여 병렬 형태로 복원하고 복원된 테스트 데이터 패턴을 이용하여 입력 데이터와 동기된 클럭을 복원하고, 제3 기간 동안 송신부로부터 클럭없이 전송된 직렬 형태의 제어 정보를 복원된 클럭을 이용하여 병렬 형태의 제어 정보로 복원하고, 제4 기간 동안 송신부로부터 클럭없이 전송된 직렬 형태의 영상 데이터를 상기 복원된 클럭을 이용하여 병렬 형태의 영상 데이터로 복원할 수 있다.
제1 기간과 제2 기간은 각 프레임의 영상 데이터가 공급되기 이전의 구동 초기 기간에 포함되고, 제3 기간은 각 프레임의 블랭크 기간에 포함되고, 제4 기간은 각 프레임의 액티브 기간에 포함되고, 제1 및 제2 기간은 각 프레임의 블랭크 기간 중 제3 기간 이전에 더 포함될 수 있다.
수신부는 차동 신호 형태의 전송 신호를 공급받아 입력 데이터로 변환하여 클럭 데이터 복원부로 출력하는 수신 버퍼를 더 포함할 수 있다.
일 측면에 따른 데이터 구동 회로 및 그의 클럭 복원 방법과 디스플레이 장치는 입력 데이터로부터 PLL의 클럭을 이용하여 복원된 데이터 패턴과 미리 설정된 기준 데이터 패턴을 비교하여 얻은 비동기 정도(쉬프트 양)에 따라 PLL에서 출력 클럭을 선택함으로써 입력 데이터와 정확하게 동기된 클럭을 복원할 수 있고 복원된 클럭을 이용하여 입력 데이터를 정확하게 복원할 수 있으므로 시스템의 내부 안정성을 높일 수 있다.
도 1은 일 실시예에 따른 디스플레이 장치의 구성을 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 복수의 데이트 드라이브 IC와 타이밍 컨트롤러를 나타낸 블록도이다.
도 3은 일 실시예에 따른 각 데이터 구동 IC의 내부 구성을 나타낸 블록도이다.
도 4는 일 실시예에 따른 타이밍 컨트롤러 및 데이터 구동 IC의 송수신부의 구성을 나타낸 블록도이다.
도 5는 일 실시예에 따른 데이터 구동 IC의 수신부 구성을 나타낸 블록도이다.
도 6은 일 실시예에 따른 데이터 구동 IC의 클럭 복원 방법을 나타낸 흐름도이다.
도 7은 일 실시예에 따른 데이터 구동 IC 수신부의 클럭 복원 동작을 나타내는 구동 파형도이다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
명세서에서 사용되는"부"라는 용어는 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, "부"는 어떤 역할들을 수행한다. 그렇지만 "부"는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. "부"는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 "부"는 소프트웨어 구성요소들, 프로세스들, 함수들, 드라이버들, 펌웨어, 회로, 데이터, 데이터베이스, 테이블들을 포함한다.
이하, 본 발명의 각 실시예에 대하여 도면을 참조하여 구체적으로 설명한다.
도 1은 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 블록도이고, 도 2는 일 실시예에 따른 복수의 데이터 구동 IC와 타이밍 컨트롤러를 나타낸 블록도이다.
일 실시예에 따른 디스플레이 장치는 액정 디스플레이 장치, 전계발광 디스플레이 장치(Electroluminescent Display), 마이크로(Micro) LED(Light Emitting Diode) 디스플레이 장치 등을 포함하는 다양한 디스플레이 장치 중 어느 하나일 수 있다. 전계발광 디스플레이 장치는 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 디스플레이 장치, 퀀텀닷 발광 다이오드(Quantum-dot Light Emitting Diode) 디스플레이 장치, 또는 무기 발광 다이오드(Inorganic Light Emitting Diode) 디스플레이 장치일 수 있다.
도 1을 참조하면, 디스플레이 장치는 디스플레이 패널(100), 게이트 드라이버(200), 데이터 드라이버(300), 감마 전압 생성부(500), 타이밍 컨트롤러(400) 등을 포함할 수 있다. 게이트 드라이버(200)와 데이터 드라이버(300)는 패널 드라이버로 정의될 수 있다. 게이트 드라이버(200), 데이터 드라이버(300), 타이밍 컨트롤러(400)는 디스플레이 드라이버로 정의될 수 있다.
디스플레이 패널(100)은 서브픽셀들(P)이 매트릭스 형태로 배열된 디스플레이 영역(DA)을 통해 영상을 표시한다. 각 서브픽셀(P)은 적색광을 방출하는 적색 서브픽셀, 녹색광을 방출하는 녹색 서브픽셀, 청색광을 방출하는 청색 서브픽셀, 백색광을 방출하는 백색 서브픽셀 중 어느 하나이고, 적어도 1개의 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동될 수 있다. 단위 픽셀은 색이 다른 2개, 3개, 4개 서브픽셀의 조합으로 구성될 수 있다.
각 서브픽셀(P)에 속하는 TFT의 게이트 전극은 디스플레이 패널(100)에 배치된 게이트 라인을 통해 게이트 드라이버(200)와 연결되고, 각 TFT의 소스 전극 및 드레인 전극 중 어느 하나의 입력 전극은 디스플레이 패널(100)에 배치된 데이터 라인을 통해 데이터 드라이버(300)와 연결된다.
다시 말하여, 각 서브픽셀(P)은 게이트 드라이버(200)로부터 해당 게이트 라인을 통해 공급되는 게이트 온 전압의 스캔 펄스에 응답하여 TFT가 턴-온되는 동안, 데이터 드라이버(300)로부터 해당 데이터 라인을 통해 공급되는 데이터 신호를 턴-온된 TFT를 통해 공급받아 데이터 신호에 대응하는 픽셀 전압(구동 전압)을 충전하고, 충전된 전압에 대응하는 빛을 방출함으로써 데이터 신호에 대응하는 계조를 표현할 수 있다.
디스플레이 패널(100)은 디스플레이 영역과 전체적으로 오버랩하여 사용자의 터치를 센싱하는 터치 센서 스크린을 더 포함할 수 있고, 터치 센서 스크린은 패널(100)에 내장되거나 패널(100)의 디스플레이 영역 상에 배치될 수 있다.
타이밍 컨트롤러(400)는 호스트 시스템(미도시)으로부터 영상 데이터 및 동기신호들을 공급받을 수 있다. 예를 들면, 호스트 시스템은 컴퓨터, TV 시스템, 셋탑 박스, 태플릿이나 휴대폰 등과 같은 휴대 단말기의 시스템 중 어느 하나일 수 있다. 동기 신호는 도트 클럭, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다.
타이밍 컨트롤러(400)는 공급받은 동기 신호들과 내부 레지스터에 저장된 타이밍 설정 정보(스타트 타이밍, 펄스폭 등)를 이용하여, 복수의 데이터 제어 신호를 생성하여 데이터 드라이버(300)로 공급할 수 있고, 복수의 게이트 제어 신호를 생성하여 게이트 드라이버(200)로 공급할 수 있다.
타이밍 컨트롤러(400)는 공급받은 영상 데이터를 소비 전력 감소를 위한 휘도 보정이나, 화질 보정 등과 같은 다양한 영상 처리를 수행할 수 있고, 영상 처리된 데이터를 데이터 드라이버(300)로 공급할 수 있다.
감마 전압 생성부(500)는 전압 레벨이 서로 다른 복수의 기준 감마 전압들을 포함하는 기준 감마 전압 세트를 생성하여 데이터 드라이버(300)로 공급할 수 있다. 감마 전압 생성부(500)는 타이밍 컨트롤러(400)의 제어에 따라 디스플레이 장치의 감마 특성에 대응하는 복수의 기준 감마 전압들을 생성하여 데이터 드라이버(300)로 공급할 수 있다. 감마 전압 생성부(500)는 프로그래머블 감마(Programmable Gamma) IC로 구성될 수 있고, 타이밍 컨트롤러(400)로부터 감마 데이터를 공급받고 감마 데이터에 따라 기준 감마 전압 레벨을 생성하거나 조정하여 데이터 드라이버(300)로 출력할 수 있다.
게이트 드라이버(200)는 타이밍 컨트롤러(400)로부터 공급받은 복수의 게이트 제어 신호에 따라 제어되어, 디스플레이 패널(100)의 게이트 라인들을 개별적으로 구동할 수 있다. 게이트 드라이버(200)는 복수의 게이트 라인들을 순차적으로 구동할 수 있다. 게이트 드라이버(200)는 각 게이트 라인의 구동 기간에는 해당 게이트 라인에 게이트 온 전압의 스캔 신호를 공급할 수 있고, 각 게이트 라인 비구동 기간에는 해당 게이트 라인에 게이트 오프 전압을 공급할 수 있다.
게이트 드라이버(200)는 적어도 하나의 게이트 구동 IC(Integrated Circuit)로 구성되고 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 디스플레이 패널(100)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 디스플레이 패널(100) 상에 실장될 수 있다. 이와 달리, 게이트 드라이버(200)는 디스플레이 패널(100)의 각 서브픽셀(P)에 속하는 TFT와 함께 TFT 기판에 형성되어 디스플레이 패널(100)의 베젤 영역 내에 내장될 수 있다.
데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 공급받은 데이터 제어 신호에 따라 제어되고, 타이밍 컨트롤러(400)로부터 공급받은 디지털 영상 데이터를 아날로그 데이터 신호로 변환하여, 디스플레이 패널(100)의 데이터 라인들에 각각 데이터 신호를 공급할 수 있다. 데이터 드라이버(300)는 감마 전압 생성부(500)로부터 공급된 복수의 기준 감마 전압들이 세분화된 계조 전압들을 이용하여 디지털 영상 데이터를 아날로그 데이터 신호로 변환할 수 있다.
데이터 드라이버(300)는 적어도 하나의 데이터 구동 IC로 구성되어 TCP, COF, FPC 등과 같은 회로 필름에 실장되어 디스플레이 패널(100)에 TAB 방식으로 부착되거나, COG 방식으로 디스플레이 패널(100)의 베젤 영역 상에 실장될 수 있다.
도 2를 참조하면, 데이터 드라이버(300)는 타이밍 컨트롤러(TCON, 400)와 패널(100) 사이에 접속되고 표시 패널(50)의 다수의 데이터 라인을 분할 구동하는 복수의 데이터 구동 IC(D-IC1~D-ICn)를 구비할 수 있다.
타이밍 컨트롤러(400)와 복수의 데이터 구동 IC(D-IC1~D-ICn)는 전송 라인 수 및 EMI(Electromagnetic Interference)를 저감하기 위하여, 병렬 데이터를 직렬 데이터로 변환하여 포인트-투-포인트(Point-to-Point) 방식으로 전송하는 고속 직렬 인터페이스 방식을 통해 데이터를 송수신할 수 있다.
고속 직렬 인터페이스를 위하여, 타이밍 컨트롤러(400)는 송신부(TX)를 구비하고, 복수의 데이터 구동 IC(D-IC1~D-ICn) 각각은 수신부(RX)를 구비하며, 송신부(TX)와 복수의 수신부(RX)는 복수의 전송 채널(TL1~TLn)을 통해 포인트-투-포인트(Point-to-Point) 방식으로 연결될 수 있다.
타이밍 컨트롤러(400)의 송신부(TX)는 직렬 데이터를 LVDS(Low Voltage Differential Signal) 또는 미니-LVDS 등의 차동 신호로 변환하여, 복수의 전송 채널(TL1~TLn) 각각을 통해 복수의 데이터 구동 IC(D-IC1~D-ICn) 각각의 수신부(RX)로 전송할 수 있다. 전송 채널(TL1~TLn) 각각은 차동 신호를 전송하는 하나의 배선쌍을 포함하거나 복수의 배선쌍, 예를 들면 2개 또는 4개의 배선쌍을 포함할 수 있다. 송신부(TX)는 클럭없이 직렬 전송 데이터만 전송하거나, 클럭이 임베딩된(Embedded) 직렬 전송 데이터를 전송할 수 있다.
직렬 전송 데이터는 각 서브픽셀에 대응하는 N비트열(N은 양의 정수) 영상 데이터를 포함할 수 있고, 복수의 데이터 제어 신호를 포함할 수 있다. 또한, 직렬 전송 데이터는 복수의 데이터 구동 IC(D-IC1~D-ICn) 각각의 수신부(RX)에서 클럭 생성부의 락킹(locking)을 위한 클럭 트레이닝 패턴을 포함할 수 있고, 각 수신부(RX)에서 생성되는 클럭을 입력 데이터와 정확하게 동기시키기 위한 테스트 데이터 패턴을 포함할 수 있다.
예를 들면, 송신부(TX)는 제1 기간 동안 클럭 트레이닝 패턴을 데이터 구동 IC(D-IC1~D-ICn) 각각의 수신부(RX)로 직렬 전송하고, 각 수신부(RX)는 입력 클럭 트레이닝 패턴을 이용하여 클럭 생성부가 락킹되면 락(Lock) 신호를 발생하고 복수의 클럭을 생성할 수 있다. 락 신호는 복수의 데이터 구동 IC(D-IC1~D-ICn) 각각의 수신부(RX)에서 순차적으로 발생되고 마지막 데이터 구동 IC(D-ICn)의 수신부(RX)로부터 발생된 락 신호가 타이밍 컨트롤러(400)의 송신부(TX)로 전송될 수 있다.
송신부(TX)는 제2 기간 동안 테스트 데이터 패턴을 데이터 구동 IC(D-IC1~D-ICn) 각각의 수신부(RX)로 직렬 전송하고, 각 수신부(RX)는 클럭 생성부의 출력 클럭을 이용하여 입력 데이터로부터 테스트 데이터 패턴을 복원할 수 있다. 각 수신부(RX)는 복원된 테스트 데이터 패턴과 미리 설정된 기준 데이터 패턴을 비교함으로써 클럭과 입력 데이터 간의 비동기 정도(쉬프트 양)를 검출할 수 있다. 각 수신부(RX)는 검출된 비동기 정도(쉬프트 양)에 따라 클럭 생성부의 출력을 제어함으로써 입력 데이터와 정확하게 동기된 클럭을 복원할 수 있다.
송신부(TX)는 제3 기간 동안 데이터 구동 IC(D-IC1~D-ICn) 각각의 수신부(RX)로 제어 정보를 전송하고, 제4 기간 동안 각 수신부(RX)로 영상 데이터를 전송할 수 있다. 각 수신부(RX)는 입력 데이터와 동기화된 클럭을 이용하여 입력 데이터로부터 데이터 제어 신호들을 정확하게 샘플링하여 복원할 수 있고 영상 데이터를 정확하게 샘플링하여 복원할 수 있다.
클럭 트레이닝 패턴을 송수신하는 제1 기간과, 테스트 데이터 패턴을 송수신하는 제2 기간은 디스플레이 장치의 전원이 턴-온되고 각 프레임의 영상이 표시되기 이전의 구동 초기 기간에 포함될 수 있다. 데이터 제어 신호들이 송수신되는 제3 기간은 각 프레임의 블랭크 기간(수직 블랭크 기간, 수평 블랭크 기간)에 포함되고, 영상 데이터가 송수신되는 제4 기간은 각 프레임의 액티브 기간에 포함될 수 있다. 한편, 상기 제1 및 제2 기간은 각 프레임의 블랭크 기간 중 상기 제3 기간 이전에도 포함될 수 있다.
도 3은 일 실시예에 따른 각 데이터 구동 IC의 내부 구성을 나타낸 블록도이다.
도 3을 참조하면, 각 데이터 구동 IC(D-ICn)는 수신부인 RX(310), 쉬프트 레지스터(362), 래치부(364, 366), 계조 전압 생성부(367), 디지털/아날로그 컨버터(Digital-to-Analog Converter; DAC)부(368), 출력 버퍼부(370)를 포함할 수 있다.
각 데이터 구동 IC(D-ICn)는 복수(m개)의 출력 채널들(CH1~CHm)을 통해 디스플레이 패널(100)에 배치된 데이터 라인들 중 m개의 데이터 라인들에 해당 데이터 신호를 각각 공급할 수 있다.
각 데이터 구동 IC(D-ICn)의 수신부 RX(310)는 타이밍 컨트롤러(400)로부터 고속 직렬 인터페이스 방식으로 전송된 차동 신호 형태의 전송 신호들을 입력하고, 입력된 전송 신호로부터 클럭, 영상 데이터, 제어 신호들을 복원하여 로직 제어부(350)로 출력할 수 있다.
특히, 수신부 RX(310)는 타이밍 컨트롤러(400)로부터 전송된 테스트 데이터 패턴과 미리 설정된 기준 데이터 패턴과의 비교 결과에 따라 입력 데이터와 정확하게 동기된 클럭을 복원할 수 있고, 복원된 클럭을 이용하여 영상 데이터 및 제어 신호들을 정확하게 샘플링하여 복원할 수 있다. 수신부 RX(310)의 구체적인 클럭 복원 방법은 후술하기로 한다.
로직 제어부(350)는 수신부 RX(310)로부터 공급된 각 서브픽셀 단위의 영상 데이터를 동작 옵션에 따라 재배열하여 제1 래치부(364)로 출력할 수 있다. 로직 제어부(350)는 수신부(310)로부터 공급된 클럭과 데이터 제어 신호들을 이용하여 쉬프트 레지스터(362)에 스타트 펄스, 쉬프트 클럭을 출력할 수 있고, 제2 래치부(366) 및 출력 버퍼부(370) 등에 로드 신호를 출력할 수 있고, 다른 구성들의 동작에 필요한 제어 신호들을 더 생성하여 출력할 수 있다.
쉬프트 레지스터(362)는 스타트 펄스를 쉬프트 클럭에 따라 순차적으로 쉬프트시키면서 제1 래치부(364)에 복수의 샘플링 신호를 순차적으로 출력할 수 있다. 쉬프트 레지스터(362)는 복수 채널의 스테이지로 구성되고 클럭 신호에 따라 스타트 펄스를 순차적으로 쉬프트시키는 쉬프트 동작을 수행하면서 제1 래치부(364)에 복수 채널의 샘플링 신호를 순차적으로 출력할 수 있다. 쉬프트 레지스터(362)는 출력 채널(CH1~CHm)의 수와 동일한 m개 채널의 스테이지들을 포함할 수 있고, m개 보다 작은 스테이지들을 포함할 수 있다.
제1 래치부(364)는 쉬프트 레지스터(362)로부터 순차 입력되는 복수 채널의 샘플링 신호에 응답하여, 수신부(630)로부터 데이터 버스를 통해 순차 전송되는 복수 채널의 데이터를 각 서브픽셀 단위의 채널별로 순차 래치하여 모든 채널의 데이터가 래치되면, 래치된 각 채널의 데이터를 제2 래치부(366)로 동시에 출력할 수 있다. 제1 래치부(364)는 출력 채널(CH1~CHm)의 수와 동일한 m개 채널의 제1 래치들을 포함할 수 있다.
제2 래치부(366)는 제1 래치부(364)로부터 공급받은 각 채널(서브픽셀)의 데이터를 로직 제어부(640)로부터 공급받은 로드 신호에 응답하여 DAC부(368)로 동시에 출력할 수 있다. 제2 래치부(366)는 출력 채널(CH1~CHm)의 수와 동일한 m개 채널의 제2 래치들을 포함할 수 있다.
계조 전압 생성부(367)는 감마 전압 생성부(500)로부터 공급받은 기준 감마 전압들을 저항 스트링을 통해 분압하여, 영상 데이터의 계조값에 각각 대응하는 복수의 계조 전압들로 세분화한 다음, 세분화된 계조 전압들을 DAC부(368)로 출력할 수 있다.
DAC부(368)는 계조 전압 생성부(367)로부터 공급된 계조 전압들을 이용하여, 제2 래치부(366)로부터 공급되는 각 서브픽셀의 데이터를 채널별로 아날로그 데이터 신호로 변환하여 출력 버퍼부(370)로 출력할 수 있다. DAC부(368)는 채널(CH1~CHm)의 수와 동일한 m개 채널의 DAC들을 포함할 수 있다.
출력 버퍼부(370)는 DAC부(368)로부터 공급되는 각 서브픽셀의 데이터 신호를 채널별로 버퍼링하여 복수의 출력 채널(CH1~CHm)에 각각 출력할 수 있다. 출력 버퍼부(370)는 출력 채널(CH1~CHm)의 수와 동일한 m개 채널의 출력 버퍼들을 포함할 수 있다.
도 4는 일 실시예에 따른 타이밍 컨트롤러 및 데이터 구동 IC의 송수신부 구성을 나타낸 블록도이다.
도 4를 참조하면, 각 데이터 구동 IC(D-ICn)의 수신부 RX(310)는 수신 버퍼인 LVDS RX(320)와, 클럭 데이터 복원부(Clock and Data Recovery; CDR)(330)와, 데이터 비교부(340)를 포함할 수 있다.
타이밍 컨트롤러(400)의 송신부 TX(410)는 직렬 전송 데이터를 LVDS 형태의 차동 신호로 변환하여 각 전송 채널(TLn)을 통해 각 데이터 구동 IC(D-ICn)의 수신부인 RX(310)로 전송할 수 있다. 직렬 전송 데이터는 클럭 트레이닝 패턴, 테스트 데이터 패턴, 제어 정보, 영상 데이터 등을 포함할 수 있다.
수신 버퍼인 LVDS RX(320)는 타이밍 컨트롤러(400)의 송신부 TX(410)로부터 각 전송 채널(TLn)을 통해 전송된 LVDS 형태의 차동 신호를 수신하고, 수신된 차동 신호를 직렬 데이터로 변환하여 출력할 수 있다.
클럭 데이터 복원부 CDR(330)은 제1 기간 동안 입력 클럭 트레이닝 패턴을 이용하여 위상이 락킹된 제1 클럭을 생성하여 출력하고, 제1 클럭을 1/N로 분주시키고 위상이 서로 다른 N상의 제2 클럭들을 생성하며 N상의 제2 클럭들 중 어느 하나의 제2 클럭을 출력할 수 있다. CDR(330)은 클럭 생성부로 PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop)를 이용하여 제1 클럭과 복수의 제2 클럭을 포함하는 복수의 클럭을 생성할 수 있다.
클럭 데이터 복원부 CDR(330)은 제2 기간 동안 입력 데이터 패턴으로부터 제1 클럭 및 제2 클럭을 이용하여 테스트 데이터 패턴을 복원하여 데이터 비교부(340)로 출력할 수 있다.
데이터 비교부(340)는 CDR(330)로부터 복원된 테스트 데이터 패턴과 미리 설정된 기준 데이터 패턴과의 비동기 정도(쉬프트 양)를 비교하고 그 비교 결과에 따라 제어 신호를 생성하여 CDR(330)로 출력할 수 있다.
CDR(330)은 데이터 비교부(340)로부터 공급된 제어 신호에 따라 N상의 제2 클럭들 중 입력 데이터와 동기된 어느 하나의 제2 클럭을 선택하여 출력함으로써 입력 데이터와 정확하게 동기된 제2 클럭을 복원할 수 있다.
CDR(330)은 제1 클럭 및 복원된 제2 클럭을 이용하여, 제3 기간 동안 입력 데이터로부터 데이터 제어 신호들을 정확하게 샘플링하여 복원할 수 있고, 제4 기간 동안 입력 데이터로부터 영상 데이터를 정확하게 샘플링하여 복원할 수 있다.
도 5는 일 실시예에 따른 데이터 구동 IC의 수신부 구성을 클럭 데이터 복원부의 위주로 나타낸 블록도이다.
도 5를 참조하면, 클럭 데이터 복원부(330)는 복수의 클럭을 생성하는 클럭 생성부인 PLL(332), N비트열의 직렬 데이터를 병렬 데이터로 변환하는 직렬-병렬 변환부(Deserializer)(334)를 포함할 수 있다.
PLL(332)은 제1 기간 동안 LVDS RX(320)를 통해 클럭 트레이닝 패턴을 공급받고, 클럭 트레이닝 패턴과 동기하여 위상이 락킹된 제1 클럭(x MHz)을 생성하여 출력할 수 있다. 동시에, PLL(332)은 제1 클럭(x MHz)을 1/N로 분주시켜서 N비트열 데이터와 같은 주기를 갖고, 각 비트(제1 클럭의 주기) 단위로 위상이 순차 지연된 N상의 분주 클럭들을 생성하고, N상의 분주 클럭들 중 어느 하나의 제2 클럭을 선택하여 출력할 수 있다. PLL(332)은 제1 클럭(x MHz)을 직렬-병렬 변환부(334)로 출력할 수 있고, 제2 클럭(x/N MHz)을 직렬-병렬 변환부(334) 및 데이터 비교부(340)로 출력할 수 있다.
직렬-병렬 변환부(334)는 LVDS RX(320)를 통해 입력되는 N비트열의 직렬 데이터를 PLL(332)의 출력 클럭(x MHz, x/N MHz)을 이용하여 N비트의 병렬 데이터로 변환하여 출력할 수 있다. 직렬-병렬 변환부(334)는 제2 기간 동안 입력되는 테스트 데이터 패턴을 병렬 형태로 변환함으로써 복원된 테스트 데이터 패턴을 데이터 비교부(340)로 출력할 수 있다.
이를 위하여, 직렬-병렬 변환부(334)는 데이터 입력에 직렬 접속된 N개의 제1 D 플립플롭(D-FF)들을 구비하는 제1 레지스터(336)와, 제1 레지스터(336)의 N비트 출력과 병렬 접속된 N개의 제2 D 플립플롭(D-FF)들을 구비하는 제2 레지스터(338)를 포함할 수 있다.
제1 레지스터(336)에서 직렬 접속된 제1 D 플립플롭(D-FF)들은 N비트열의 직렬 데이터를 PLL(332)로부터 출력된 제1 클럭(x MHz)에 따라 순차적으로 쉬프트시키고 쉬프트가 완료된 N비트 데이터를 병렬 형태로 제2 레지스터(338)에 출력할 수 있다.
제2 레지스터(338)에서 병렬 접속된 제2 D 플립플롭(D-FF)들은 제1 레지스터(336)로부터 병렬 출력되는 N비트 데이터를 PLL(332)로부터 출력된 제2 클럭(x/N MHz)에 따라 동시에 샘플링하여 래치하고, 래치된 N비트의 병렬 데이터를 출력할 수 있다.
데이터 비교부(340)는 제2 기간 동안 직렬-병렬 변환부(334)를 통해 복원된 테스트 데이터 패턴을 미리 설정된 기준 데이터 패턴과 비교하여, 복원된 테스트 데이터 패턴과 기준 데이터 패턴 간의 비동기 정도(쉬프트 양)를 검출함으로써 PLL(332)로부터 출력된 제2 클럭과 입력 데이터 간의 비동기 정도(쉬프트 양)를 검출할 수 있다. 데이터 비교부(340)는 검출된 비동기 정도에 따라 제어 신호인 Mux 선택 신호를 생성하여 PLL(332)로 출력할 수 있다.
PLL(332)은 데이터 비교부(340)로부터 공급받은 Mux 선택 신호에 따라 N상의 분주 클럭들 중 입력 기준 데이터 패턴과 동기하는 제2 클럭을 선택하여 출력함으로써 입력 데이터와 동기하는 제2 클럭(x/N MHz)을 복원할 수 있다.
직렬-병렬 변환부(334)는 제3 기간 동안 직렬 데이터로 입력되는 데이터 제어 신호들을 PLL(332)로부터 출력되는 제1 클럭(x MHz) 및 복원된 제2 클럭(x/N MHz)을 이용하여 정확하게 샘플링하여 병렬 형태로 변환함으로써 복원할 수 있고, 복원된 데이터 제어 신호들을 도 3에서 설명한 로직 제어부(350)로 출력할 수 있다.
직렬-병렬 변환부(334)는 제4 기간 동안 직렬 데이터로 입력되는 영상 데이터를 PLL(332)로부터 출력되는 제1 클럭(x MHz) 및 복원된 제2 클럭(x/N MHz)을 이용하여 정확하게 샘플링하여 병렬 형태로 변환함으로써 복원할 수 있고, 복원된 영상 데이터를 도 3에서 설명한 로직 제어부(350)로 출력할 수 있다.
도 6은 일 실시예에 따른 데이터 구동 IC의 클럭 복원 방법을 나타낸 흐름도이고, 도 7은 일 실시예에 따른 데이터 구동 IC 수신부의 클럭 복원 동작을 나타내는 구동 파형도이다.
도 6에 도시된 클럭 복원 방법과 도 7에 도시된 구동 파형들은 도 5에 도시된 데이터 구동 IC의 수신부 RX에 의해 동작될 수 있므로, 도 5 내지 도 7을 결부하여 설명하기로 한다.
도 5 내지 도 7을 참조하면, 클럭 데이터 복원부(330)는 타이밍 컨트롤러(400)로부터 LVDS RX(320)를 통해 제1 기간 동안 직렬 데이터로 입력되는 클럭 트레이닝 패턴을 공급받고, 제2 기간 동안 직렬 데이터로 입력되는 복수의 테스트 데이터 패턴(A0~A1, B0~B3, C0~C3, D0~D3)을 공급받을 수 있다. 타이밍 컨트롤러(400)로부터 전송된 테스트 데이터 패턴(A0~A1, B0~B3, C0~C3, D0~D3) 각각은 영상 데이터와 동일한 N개 비트로 구성된 N비트열을 갖고, 데이터 비교부에 미리 설정된 기준 데이터 패턴과 동일한 데이터 패턴을 갖는다.
PLL(332)은 입력 주파수에 따라 생성되는 클럭이, 제1 기간에 입력되는 클럭 트레이닝 패턴과 동기하여 위상이 락킹되면 액티브 상태(하이 논리 상태)의 PLL 락 신호를 출력할 수 있다(S602).
PLL(332)은 제1 기간 중 제1 타이밍(t10)에서 클럭 트레이닝 패턴과 동기하는 제1 클럭(x MHz)을 생성하여 출력할 수 있다(S604). 아울러, PLL(332)은 제1 클럭(x MHz)을 1/N로 분주시켜서 N비트열과 같은 주기를 갖고, 각 비트(제1 클럭의 주기) 단위로 위상이 다른 N상의 분주 클럭들(x/N MHz_P0, x/N MHz_P1, x/N MHz_P2, x/N MHz_P3)을 생성하고, 초기의 Mux 선택 신호(0)에 따라 첫번째 분주 클럭(x/N MHz_P0)를 선택하여 제2 클럭(x/N MHz)으로 출력할 수 있다(S604). PLL(332)은 제1 클럭(x MHz)을 직렬-병렬 변환부(334)로 출력할 수 있고, 제2 클럭(x/N MHz = x/N MHz_P0)을 직렬-병렬 변환부(334) 및 데이터 비교부(340)로 출력할 수 있다.
직렬-병렬 변환부(334)는 제2 타이밍(t20)으로부터 제2 기간 동안 N비트열 단위의 직렬 데이터로 순차 입력되는 테스트 데이터 패턴(A0~A1, B0~B3, C0~C3, D0~D3) 각각을 PLL(332)로부터 출력된 제1 클럭(x MHz) 및 제2 클럭(x/N MHz = x/N MHz_P0)에 따라 샘플링하여 N비트의 병렬 데이터로 변환함으로써 테스트 데이터 패턴을 복원할 수 있고, 복원된 테스트 데이터 패턴을 데이터 비교부(340)로 출력할 수 있다.
데이터 비교부(340)는 PLL(332)로부터 출력되는 제2 클럭(x/N MHz = x/N MHz_P0)의 주기마다 직렬-병렬 변환부(334)로부터 복원된 테스트 데이터 패턴을 공급받아, 미리 설정된 기준 데이터 패턴과 비교할 수 있다(S606). 기준 데이터 패턴은 타이밍 컨트롤러에서 전송하는 테스트 데이터 패턴과 동일하게 미리 설정되어 데이터 비교부(340)의 내부에 저장될 수 있다. 도 7에서 기준 Data는 데이터 비교부(340) 내에 미리 설정된 기준 데이터 패턴을 의미하고, x/N D-FF 출력 Data는 직렬-병렬 변환부(334)에서 복원되어 출력되는 테스트 데이터 패턴을 의미한다.
데이터 비교부(340)는 복원된 테스트 데이터 패턴과, 미리 설정된 기준 데이터 패턴과의 비교를 통해, 제2 클럭에 따라 복원된 테스트 데이터 패턴이 기준 데이터 패턴과 비교하여 비동기된 정도(쉬프트 양)을 검출하고, PLL(332)로부터 출력되는 제2 클럭(x/N MHz)과 테스트 데이터 패턴 간의 동기 여부를 판단할 수 있다(S606).
데이터 비교부(340)는 PLL(332)의 제2 클럭(x/N MHz = x/N MHz_P0)과 테스트 데이터 패턴이 비동기하는 것으로 판단되면(S606, N), 테스트 데이터 패턴과 기준 데이터 패턴 간의 비동기된 정도(쉬프트 양)에 따른 Mux 선택 신호를 생성하여 PLL(332)로 출력할 수 있다(S608).
예를 들면, 데이터 비교부(340)는 PLL(332)의 제2 클럭(x/N MHz = x/N MHz_P0)의 주기마다 직렬-병렬 변환부(334)에서 복원된 테스트 데이터 패턴(X~A2, A3~B2, B3~C2)과 미리 설정된 기준 데이터 패턴(A0~A3, B0~B3, C0~C3)을 서로 비교한 결과, 복원된 테스트 데이터 패턴(X~A2, A3~B2, B3~C2)은 기준 데이터 패턴(A0~A3, B0~B3, C0~C3)과 대비하여 1개의 비트가 쉬프트된 것으로 검출할 수 있고, 검출된 쉬프트 양(쉬프트된 비트수)에 대응하는 Mux 선택 신호(1)를 생성하여 PLL(332)로 출력할 수 있다(S608). 도 7에서 Select Data는 데이터 비교부(340)에서 출력되는 Mux 선택 신호를 의미한다.
PLL(332)은 제3 타이밍(t30)에서 데이터 비교부(340)로부터 공급된 Mux 선택 신호(1)에 따라 제2 클럭(x/N MHz)의 위상을 변환하는 동작을 수행하고, 제4 타이밍(t40)에서 N상의 분주 클럭들(x/N MHz_P0, x/N MHz_P1, x/N MHz_P2, x/N MHz_P3) 중 Mux 선택 신호(1)에 따라 1비트 만큼 위상 지연된 두번째 분주 클럭(x/N MHz_P1)를 선택하여 제2 클럭(x/N MHz)으로 출력할 수 있다(S604).
직렬-병렬 변환부(334)는 N비트열의 직렬 데이터로 입력되는 테스트 데이터 패턴(A0~A1, B0~B3, C0~C3, D0~D3)을 PLL(332)로부터 출력된 제1 클럭(x MHz) 및 제2 클럭(x/N MHz = x/N MHz_P1)을 이용하여 병렬 형태로 변환하고 데이터 비교부(340)에 복원된 테스트 데이터 패턴으로 출력할 수 있다.
데이터 비교부(340)는 PLL(332)로부터 출력되는 제2 클럭(x/N MHz = x/N MHz_P1)의 주기마다 직렬-병렬 변환부(334)로부터 출력된 테스트 데이터 패턴을 공급받아, 미리 설정된 기준 데이터 패턴과의 비교를 통해, PLL(332)의 제2 클럭(x/N MHz = x/N MHz_P1)과 테스트 데이터 패턴이 동기하는 것으로 판단되면(S606, Y), 이전 주기의 Mux 선택 신호(1)를 유지할 수 있다.
이에 따라, PLL(332)은 유지되는 Mux 선택 신호(1)에 따라 이전 주기와 같은 분주 클럭(x/N MHz_P1)를 선택하여 출력함으로써 제2 클럭(x/N MHz = x/N MHz_P1)의 출력을 유지할 수 있다. 이 결과, PLL(332)은 후속 기간에서 입력 데이터와 정확하게 동기하는 제2 클럭(x/N MHz = x/N MHz_P1)을 고정적으로 출력할 수 있다(S610).
따라서, 제2 기간 다음의 제3 기간 및 제4 기간 동안 직렬-병렬 변환부(334)는 직렬 데이터로 입력되는 데이터 제어 신호들 및 영상 데이터를, PLL(332)로부터 출력되는 제1 및 제2 클럭들(x MHz, x/N MHz)을 이용하여 병렬 데이터로 변환하여 출력할 수 있다.
이와 같이, 일 측면에 따른 데이터 구동 회로 및 그의 클럭 복원 방법과 그를 갖는 디스플레이 장치는 입력 데이터로부터 PLL의 클럭을 이용하여 복원된 데이터 패턴과 미리 설정된 기준 데이터 패턴을 비교하여 얻은 비동기 정도(쉬프트 양)에 따라 PLL에서 출력 클럭을 선택함으로써 입력 데이터와 정확하게 동기된 클럭을 복원할 수 있고 복원된 클럭을 이용하여 입력 데이터를 정확하게 복원할 수 있으므로 시스템의 내부 안정성을 높일 수 있다.
일 실시예에 따른 데이터 구동 회로 및 그를 갖는 디스플레이 장치는 다양한 전자 기기에 적용될 수 있다. 예를 들어, 일 실시예에 따른 데이터 구동 회로 및 그를 갖는 디스플레이 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 타이밍 컨트롤러(TCON)
500: 감마 전압 생성부 D-IC1~D-ICn: 데이터 구동 IC
TX, 410: 수신부 RX, 310: 수신부
TL1~TLn: 전송 채널 350: 로직 제어부
362: 쉬프트 레지스터 364: 제1 래치부
366: 제2 래치부 368: 디지털-아날로그 변환(DAC)부
367: 계조 전압 생성부 370: 출력 버퍼부
320: 수신 버퍼(LVDS RX) 330: 클럭 데이터 복원부(CDR)
340: 데이터 비교부 332: PLL
336: 제1 레지스터 338: 제2 레지스터

Claims (20)

  1. 입력 데이터로부터 내부 클럭을 이용하여 테스트 데이터 패턴을 복원하는 클럭 데이터 복원부; 및
    상기 복원된 테스트 데이터 패턴과 미리 설정된 기준 데이터 패턴을 비교하여 상기 복원된 테스트 데이터 패턴과 상기 기준 데이터 패턴 간의 비동기 정도에 따른 제어 신호를 생성하는 데이터 비교부를 포함하는 수신부를 구비하고,
    상기 클럭 데이터 복원부는 상기 제어 신호에 따라 상기 입력 데이터와 동기하는 클럭을 복원하고, 상기 복원된 클럭을 이용하여 상기 입력 데이터로부터 제어 정보 및 영상 데이터를 복원하는 데이터 구동 회로.
  2. 청구항 1에 있어서,
    상기 클럭 데이터 복원부는
    입력 주파수에 따른 제1 클럭과, 그 제1 클럭으로부터 분주되고 위상이 서로 다른 복수의 분주 클럭들 중 상기 데이터 비교부의 제어 신호에 따라 선택된 제2 클럭을 출력하는 클럭 생성부; 및
    상기 제1 클럭 및 제2 클럭을 이용하여 직렬 형태의 상기 입력 데이터를 병렬 데이터로 변환하여 출력하는 직렬-병렬 변환부를 포함하는 데이터 구동 회로.
  3. 청구항 2에 있어서,
    상기 클럭 생성부는
    상기 입력 데이터로 공급되는 클럭 트레이닝 패턴과 동기하여 위상이 락킹된 상기 제1 클럭을 생성하여 출력하고,
    상기 제1 클럭을 N비트열(N은 2 이상의 정수)의 상기 영상 데이터와 같은 주기를 갖도록 분주하고 서로 다른 위상을 갖는 N개의 분주 클럭들을 생성하고, 상기 분주 클럭들 중 상기 데이터 비교부의 제어 신호에 따라 제2 클럭을 선택하여 출력하는 데이터 구동 회로.
  4. 청구항 3에 있어서,
    상기 직렬-병렬 변환부는
    상기 입력 데이터로 공급되는 직렬 형태의 입력 테스트 데이터 패턴을 상기 제1 클럭에 따라 쉬프트시키고, 쉬프트된 테스트 데이터 패턴을 상기 제2 클럭에 따라 래치하여 병렬 형태로 출력함으로써 상기 테스트 데이터 패턴을 복원하는 데이터 구동 회로.
  5. 청구항 3에 있어서,
    상기 직렬-병렬 변환부는
    데이터 입력 라인에 직렬 접속된 N개의 제1 플립플립을 구비하고, N비트열 단위로 입력되는 상기 입력 테스트 데이터 패턴을 상기 제1 클럭에 따라 쉬프트시키는 제1 레지스터;
    상기 N개의 제1 플립플롭과 병렬 접속된 N개의 제2 플립플롭을 구비하고, 상기 제2 클럭에 따라 상기 제1 레지스터로부터 N비트의 상기 테스트 데이터 패턴을 래치하여 상기 병렬 형태로 출력하는 제2 레지스터를 포함하는 데이터 구동 회로.
  6. 청구항 1에 있어서,
    상기 데이터 비교부는
    상기 복원된 테스트 데이터 패턴과 상기 기준 데이터 패턴을 비교하여, 상기 복원된 테스트 데이터 패턴이 상기 기준 데이터 패턴 대비하여 쉬프트된 비트수를 상기 비동기 정도로 검출하고, 상기 검출된 비동기 정도에 따라 상기 N개의 분주 클럭들 중 하나를 선택하기 위한 상기 제어 신호를 생성하여 상기 클럭 생성부로 출력하는 데이터 구동 회로.
  7. 청구항 1에 있어서,
    상기 수신부는
    제1 기간 동안 타이밍 컨트롤러로부터 전송된 직렬 형태의 클럭 트레이닝 패턴을 이용하여 상기 내부 클럭을 생성하고,
    제2 기간 동안 상기 타이밍 컨트롤러로부터 클럭없이 전송된 직렬 형태의 테스트 데이터 패턴을 상기 내부 클럭을 이용하여 병렬 형태로 복원하고 상기 복원된 테스트 데이터 패턴을 이용하여 상기 입력 데이터와 동기된 클럭을 복원하고.
    제3 기간 동안 상기 타이밍 컨트롤러로부터 클럭없이 전송된 직렬 형태의 제어 정보를 상기 복원된 클럭을 이용하여 병렬 형태의 상기 제어 정보로 복원하고,
    제4 기간 동안 상기 타이밍 컨트롤러로부터 클럭없이 전송된 직렬 형태의 영상 데이터를 상기 복원된 클럭을 이용하여 병렬 형태의 상기 영상 데이터로 복원하는 데이터 구동 회로.
  8. 청구항 7에 있어서,
    상기 제1 기간과 상기 제2 기간은 각 프레임의 영상 데이터가 공급되기 이전의 구동 초기 기간에 포함되고,
    상기 제3 기간은 상기 각 프레임의 블랭크 기간에 포함되고,
    상기 제4 기간은 상기 각 프레임의 액티브 기간에 포함되는 데이터 구동 회로.
  9. 청구항 8에 있어서,
    상기 제1 및 제2 기간은 상기 각 프레임의 블랭크 기간 중 상기 제3 기간 이전에 더 포함되는 데이터 구동 회로.
  10. 청구항 1에 있어서,
    상기 수신부는
    타이밍 컨트롤러의 송신부로부터 전송 채널을 통해 차동 신호 형태의 전송 신호를 공급받아 상기 입력 데이터로 변환하여 상기 클럭 데이터 복원부로 출력하는 수신 버퍼를 더 포함하는 데이터 구동 회로.
  11. 입력 데이터로부터 내부 클럭을 이용하여 테스트 데이터 패턴을 복원하는 단계;
    상기 복원된 테스트 데이터 패턴과 미리 설정된 기준 데이터 패턴을 비교하여 상기 복원된 테스트 데이터 패턴과 상기 기준 데이터 패턴 간의 쉬프트 양에 따른 제어 신호를 생성하는 단계;
    상기 내부 클럭에 포함되는 위상이 서로 다른 복수의 클럭들 중 상기 제어 신호에 따른 어느 하나의 클럭을 선택하여 상기 입력 데이터와 동기하는 클럭을 복원하는 단계를 포함하는 데이터 구동 회로의 클럭 복원 방법.
  12. 청구항 11에 있어서,
    상기 테스트 데이터 패턴을 복원하는 단계 이전에 제1 클럭 및 제2 클럭을 포함하는 상기 내부 클럭을 생성하는 단계를 더 포함하고,
    상기 내부 클럭을 생성하는 단계는
    타이밍 컨트롤러로부터 전송된 클럭 트레이닝 패턴과 동기하여 위상이 락킹된 상기 제1 클럭을 생성하고,
    상기 제1 클럭을 N비트열(N은 2 이상의 정수)의 상기 영상 데이터와 같은 주기를 갖도록 분주하고 서로 다른 위상을 갖는 N개의 분주 클럭들을 생성하고, 상기 분주 클럭들 중 어느 하나를 상기 제2 클럭으로 출력하는 데이터 구동 회로의 클럭 복원 방법.
  13. 청구항 12에 있어서,
    상기 테스트 데이터 패턴을 복원하는 단계는
    상기 입력 데이터로 공급되는 직렬 형태의 입력 테스트 데이터 패턴을 상기 제1 클럭에 따라 쉬프트시키는 단계; 및
    상기 쉬프트된 테스트 데이터 패턴을 상기 제2 클럭에 따라 래치하여 병렬 형태로 출력함으로써 상기 테스트 데이터 패턴을 복원하는 단계를 포함하는 클럭 복원 방법.
  14. 청구항 12에 있어서,
    상기 제어 신호를 생성하는 단계는
    상기 복원된 테스트 데이터 패턴과 상기 기준 데이터 패턴을 비교하여, 상기 복원된 테스트 데이터 패턴이 상기 기준 데이터 패턴 대비하여 쉬프트된 비트수를 상기 쉬프트 양으로 검출하는 단계; 및
    상기 검출된 쉬프트 양에 따라 상기 N개의 분주 클럭들 중 상기 제2 클럭을선택하기 위한 상기 제어 신호를 생성하는 단계를 포함하는 데이터 구동 회로의 클럭 복원 방법.
  15. 송신부를 포함하는 타이밍 컨트롤러; 및
    상기 타이밍 컨트롤러의 송신부와 각 전송 채널을 통해 연결된 수신부를 각각 포함하는 복수의 데이터 구동 회로를 포함하고,
    상기 수신부는
    상기 송신부로부터 전송된 입력 데이터로부터 내부 클럭을 이용하여 테스트 데이터 패턴을 복원하는 클럭 데이터 복원부; 및
    상기 복원된 테스트 데이터 패턴과 미리 설정된 기준 데이터 패턴을 비교하여 상기 복원된 테스트 데이터 패턴과 상기 기준 데이터 패턴 간의 쉬프트 양에 따른 제어 신호를 생성하는 데이터 비교부를 포함하고,
    상기 클럭 데이터 복원부는 상기 제어 신호에 따라 상기 입력 데이터와 동기하는 클럭을 복원하고, 상기 복원된 클럭을 이용하여 상기 입력 데이터로부터 제어 정보 및 영상 데이터를 복원하는 디스플레이 장치.
  16. 청구항 15에 있어서,
    상기 클럭 데이터 복원부는
    상기 송신부로부터 전송된 클럭 트레이닝 패턴과 동기하여 위상이 락킹된 상기 제1 클럭을 생성하여 출력하고, 상기 제1 클럭을 N비트열(N은 2 이상의 정수)의 상기 영상 데이터와 같은 주기를 갖도록 분주하고 서로 다른 위상을 갖는 N개의 분주 클럭들을 생성하고, 상기 분주 클럭들 중 상기 데이터 비교부의 제어 신호에 따라 상기 제2 클럭을 선택하여 출력하는 클럭 생성부; 및
    상기 제1 클럭 및 제2 클럭을 이용하여 직렬 형태의 상기 입력 데이터를 병렬 데이터로 변환하여 출력하는 직렬-병렬 변환부를 포함하고,
    상기 직렬-병렬 변환부는
    상기 입력 데이터로 공급되는 직렬 형태의 입력 테스트 데이터 패턴을 상기 제1 클럭에 따라 쉬프트시키고, 쉬프트된 테스트 데이터 패턴을 상기 제2 클럭에 따라 래치하여 병렬 형태로 출력함으로써 상기 테스트 데이터 패턴을 복원하는 디스플레이 장치.
  17. 청구항 15에 있어서,
    상기 데이터 비교부는
    상기 복원된 테스트 데이터 패턴과 상기 기준 데이터 패턴을 비교하여, 상기 복원된 테스트 데이터 패턴이 상기 기준 데이터 패턴 대비하여 쉬프트된 비트수를 상기 쉬프트 양으로 검출하고, 상기 검출된 쉬프트 양에 따라 상기 N개의 분주 클럭들 중 상기 제2 클럭을 선택하기 위한 상기 제어 신호를 생성하여 상기 클럭 생성부로 출력하는 디스플레이 장치.
  18. 청구항 15에 있어서,
    상기 수신부는
    제1 기간 동안 상기 송신부로부터 전송된 직렬 형태의 클럭 트레이닝 패턴을 이용하여 상기 내부 클럭을 생성하고,
    제2 기간 동안 상기 송신부로부터 클럭없이 전송된 직렬 형태의 테스트 데이터 패턴을 상기 내부 클럭을 이용하여 병렬 형태로 복원하고 상기 복원된 테스트 데이터 패턴을 이용하여 상기 입력 데이터와 동기된 클럭을 복원하고.
    제3 기간 동안 상기 송신부로부터 클럭없이 전송된 직렬 형태의 제어 정보를 상기 복원된 클럭을 이용하여 병렬 형태의 상기 제어 정보로 복원하고,
    제4 기간 동안 상기 송신부로부터 클럭없이 전송된 직렬 형태의 영상 데이터를 상기 복원된 클럭을 이용하여 병렬 형태의 상기 영상 데이터로 복원하는 디스플레이 장치.
  19. 청구항 18에 있어서,
    상기 제1 기간과 상기 제2 기간은 각 프레임의 영상 데이터가 공급되기 이전의 구동 초기 기간에 포함되고,
    상기 제3 기간은 상기 각 프레임의 블랭크 기간에 포함되고,
    상기 제4 기간은 상기 각 프레임의 액티브 기간에 포함되고,
    상기 제1 및 제2 기간은 상기 각 프레임의 블랭크 기간 중 상기 제3 기간 이전에 더 포함되는 디스플레이 장치.
  20. 청구항 15에 있어서,
    상기 타이밍 컨트롤러의 송신부는 차동 신호 형태의 전송 신호를 상기 각 전송 채널을 통해 전송하고,
    상기 수신부는 차동 신호 형태의 전송 신호를 공급받아 상기 입력 데이터로 변환하여 상기 클럭 데이터 복원부로 출력하는 수신 버퍼를 더 포함하는 디스플레이 장치.
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