KR20150026361A - 클럭 데이터 회복 장치 및 이를 포함하는 디스플레이 장치 - Google Patents

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KR20150026361A
KR20150026361A KR20130105094A KR20130105094A KR20150026361A KR 20150026361 A KR20150026361 A KR 20150026361A KR 20130105094 A KR20130105094 A KR 20130105094A KR 20130105094 A KR20130105094 A KR 20130105094A KR 20150026361 A KR20150026361 A KR 20150026361A
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삼성전자주식회사
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Abstract

본 발명의 일 실시예에 따른 클럭 데이터 회복 장치는 입력 신호로부터 회복 클럭 신호와 데이터 신호를 분리하고, 상기 입력 신호의 노이즈에 대응하여 클럭 오류 신호를 생성하는 클럭 회복기; 제어 전압을 수신하여 하나 이상의 지연 클럭 신호들을 생성하되, 제1 모드에서, 상기 회복 클럭 신호를 지연시켜서 상기 지연 클럭 신호들을 생성하고, 제2 모드에서, 이미 생성된 지연 클럭 신호를 지연시켜서, 상기 지연 클럭 신호를 생성하고, 상기 클럭 오류 신호에 대응하여, 상기 제1 모드에서 상기 제2 모드로 변경되는 클럭 생성기; 상기 지연 클럭 신호들 중 적어도 하나의 지연 클럭 신호와 상기 회복 클럭 신호를 비교하여, 전압 조절 신호를 생성하는 위상차 검출기; 및 상기 전압 조절 신호를 수신하여 상기 제어 전압을 생성하는 제어 전압 생성기를 포함한다.

Description

클럭 데이터 회복 장치 및 이를 포함하는 디스플레이 장치 {Clock Data Recovery Circuit and Display Device Thereof}
본 발명은 클럭 데이터 회복 장치 및 시스템에 관한 것으로, 특히 노이즈에 무관하게 클럭 신호를 생성하는 클럭 생성기를 포함하는 클럭 데이터 회복 장치 에 관한 것이다.
시스템들의 집적화 및 고속화 등의 이유로, 송신 장치는 기존의 병렬 전송방식보다 고속 직렬 통신방식을 요구한다. 일반적으로 고속 직렬 통신방식에 사용되는 표준들은 수백에서 수 기가(Giga) bps의 데이터 전송속도를 가지고 있으며, 별도의 클럭 신호를 전송하지 않고 데이터만이 전송되거나, 데이터에 클럭 신호에 대한 신호를 포함시켜 전송하게 된다.
ESD(Electro Static Discharge)와 같은 순간적인 노이즈(Instant Noise)가 발생하게 되면 수신 장치로 수신되는 클럭 데이터 회복 동작에 오류가 발생한다. 이러한 오류를 정정하기 위해서는 다양한 대안들이 고려되고 있다.
본 발명이 이루고자하는 기술적 과제는 순간적으로 발생하는 노이즈에 무관하게 클럭 신호를 생성하는 클럭 생성기를 포함하는 클럭 데이터 회복 장치을 제공하는 데 있다.
본 발명의 일 실시예에 따른 클럭 데이터 회복 장치는 입력 신호로부터 회복 클럭 신호와 데이터 신호를 분리하고, 상기 입력 신호의 노이즈에 대응하여 클럭 오류 신호를 생성하는 클럭 회복기; 제어 전압을 수신하여 하나 이상의 지연 클럭 신호들을 생성하되, 제1 모드에서, 상기 회복 클럭 신호를 지연시켜서 상기 지연 클럭 신호들을 생성하고, 제2 모드에서, 이미 생성된 지연 클럭 신호를 지연시켜서, 상기 지연 클럭 신호를 생성하고, 상기 클럭 오류 신호에 대응하여, 상기 제1 모드에서 상기 제2 모드로 변경되는 클럭 생성기; 상기 지연 클럭 신호들 중 적어도 하나의 지연 클럭 신호와 상기 회복 클럭 신호를 비교하여, 전압 조절 신호를 생성하는 위상차 검출기; 및 상기 전압 조절 신호를 수신하여 상기 제어 전압을 생성하는 제어 전압 생성기를 포함한다.
바람직하게는, 상기 클럭 생성기는, 상기 회복 클럭 신호를 지연 시켜서 기준 지연 클럭 신호를 생성하는 딜레이부; 상기 클럭 오류 신호에 따라서, 상기 지연 클럭 신호들 중 하나의 값 또는 상기 기준 지연 클럭 신호를 기준 클럭 신호로 출력하는 멀티플렉서; 및 상기 기준 클럭 신호를 기초로 상기 지연 클럭 신호들을 출력하는 딜레이 라인을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 클럭 생성기는, 상기 회복 클럭 신호를 지연 시켜서 기준 지연 클럭 신호를 생성하는 딜레이부; 상기 기준 지연 클럭 신호를 지연시켜서, 제1 예비 지연 클럭 신호들을 출력하는 제1 딜레이 라인; 및 상기 제1 예비 지연 클럭 신호들 중 하나의 값을 지연시켜서, 제2 예비 지연 클럭 신호들을 출력하는 제2 딜레이 라인를 포함하고, 상기 클럭 오류 신호에 따라서, 상기 제1 예비 지연 클럭 신호들 또는 제2 예비 지연 클럭 신호들을 출력하는 멀티플렉서를 포함한다.
바람직하게는, 상기 클럭 회복기는 상기 클럭 생성기에서 생성되는 상기 클럭 윈도우 신호를 참조하여 상기 클럭 오류 신호를 생성한다.
바람직하게는, 상기 클럭 생성기는 상기 클럭 오류 신호를 수신한 후 일정시간이 지난 후에, 클럭 폴 신호를 생성하고, 상기 클럭 회복기는 상기 클럭 폴 신호를 수신하여, 상기 클럭 오류 신호를 토글링 하는 것을 특징으로 한다.
바람직하게는, 상기 딜레이부, 상기 멀티플렉서, 상기 지연 라인 중 적어도 하나는 낸드 게이트를 포함하는 딜레이 셀을 적어도 하나 이상 포함한다.
바람직하게는, 상기 클럭 생성기는 낸드 게이트를 포함하는 복수의 딜레이 셀을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 복수의 딜레이 셀 중 일부에서만 상기 지연 클럭 신호들을 출력하는 것을 특징으로 한다.
바람직하게는, 상기 복수의 딜레이 셀 중 어느 하나의 딜레이 셀에 포함된 낸드 게이트의 입력은 상기 클럭 오류 신호를 반전 시킨 신호인 것을 특징으로 한다.
바람직하게는, 상기 복수의 딜레이 셀 중 마지막 딜레이 셀에 포함된 낸드 게이트의 입력 단자 중 하나를 통해 상기 클럭 오류 신호를 수신하는 것을 특징으로 한다.
바람직하게는, 상기 복수의 딜레이 셀 중 마지막 딜레이 셀에 포함된 낸드 게이트의 출력 단자는 상기 복수의 딜레이 셀 중 어느 하나의 딜레이 셀에 포함된 낸드 게이트의 입력 단자와 연결되는 것을 특징으로 한다.
바람직하게는, 상기 제어 전압 생성기는 상기 전압 조절 신호를 수신하여 상기 적어도 하나의 지연 클럭 신호와 상기 회복 클럭 신호를 비교하는 차지펌프 및 차지 펌프에서 비교된 차이값을 통하여 상기 제어 전압을 생성하는 루프 필터를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 디스플레이 장치에 있어서, 디스플레이되는 컬러 데이터 신호 및 클럭 신호를 통합하여 입력 신호를 생성하는 타이밍 컨트롤러; 상기 타이밍 컨트롤러로부터, 입력 신호를 수신하여 클럭 데이터 회복 장치를 통하여 분리된 상기 컬러 데이터 신호 및 클럭 신호을 기초하여, 계조 전압을 발생시키는 데이터 드라이버; 상기 데이터 드라이버로부터 계조 전압을 수신하여 화상 이미지를 출력하는 디스플레이 패널을 포함하고, 상기 클럭 데이터 회복 장치는, 입력 신호로부터 회복 클럭 신호와 데이터 신호를 분리하고, 상기 입력 신호의 노이즈에 대응하여 클럭 오류 신호를 생성하는 클럭 회복기; 제어 전압을 수신하여 하나 이상의 지연 클럭 신호들을 생성하되, 제1 모드에서, 상기 회복 클럭 신호를 지연시켜서 상기 지연 클럭 신호들을 생성하고, 제2 모드에서, 이미 생성된 상기 지연 클럭 신호를 지연시켜서, 상기 지연 클럭 신호를 생성하고, 상기 클럭 오류 신호에 대응하여, 상기 제1 모드에서 상기 제2 모드로 변경되는 클럭 생성기; 상기 지연 클럭 신호들 중 적어도 하나의 지연 클럭 신호와 상기 회복 클럭 신호를 비교하여, 전압 조절 신호를 생성하는 위상차 검출기; 및 상기 전압 조절 신호를 수신하여 상기 제어 전압을 생성하는 제어 전압 생성기를 포함한다.
바람직하게는, 상기 클럭 생성기는,상기 회복 클럭 신호를 지연 시켜서 기준 지연 클럭 신호를 생성하는 딜레이부; 상기 클럭 오류 신호에 따라서, 상기 지연 클럭 신호들 중 하나의 값 또는 상기 기준 지연 클럭 신호를 기준 클럭 신호로 출력하는 멀티플렉서; 및 상기 기준 클럭 신호을 기초로 상기 지연 클럭 신호들을 출력하는 딜레이 라인을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 클럭 생성기는 낸드 게이트를 포함하는 복수의 딜레이 셀을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 클럭 데이터 회복 장치는 제1 모드에서, 일반적인 VCDL(Voltage Controlled Data Line) 구조의 클럭 데이터 회복 장치의 장점인 안정성(Stability)을 도모하고, 한편, 노이즈가 삽입된 제2 모드에서, 내부 루프를 통하여 지연 클럭 신호들(CK<0:N-1>)을 생성하여, 노이즈에도 취약하지 않는 클럭 데이터 회복 장치를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(Display Device, 10)의 블록도를 도시하는 도면이다.
도 2는 본 발명의 일 실시예에 따른 클럭 데이터 회복 장치(100)의 블록도를 도시하는 도면이다.
도 3은 도 2의 클럭 데이터 회복 장치(100)의 예시적인 동작에 대한 흐름도(S100)이다.
도 4은 도 2의 클럭 데이터 회복 장치(100)의 블록도를 보다 구체적으로 도시하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 클럭 생성기(140)의 예시적인 회로도를 도시하는 도면이다.
도 6은 본 발명의 일 실시예에 따른 클럭 생성기(140)에 포함된 단위 딜레이(Unit Delay, 144_1)를 도시하는 도면이다.
도 7(a) 및 도 7(b)는 도 5의 딜레이부(144)에서 생성되는 신호들을 설명하기 위한 도면이다.
도 8은 도 5의 딜레이부(144)에 포함된 단위 딜레이들(Unit Delay 3, Unit Delay 4, Unit Delay 17)의 모드 전환 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 클럭 데이터 회복 장치(100)의 동작을 설명하기 위한 타이밍도이다.
도 10는 본 발명의 일 실시예에 따른 클럭 데이터 회복 장치(200)의 블록도를 도시하는 도면이다.
도 11은 본 발명의 일 실시예에 따른 클럭 데이터 회복 장치(300)의 블록도를 도시하는 도면이다.
도 12은 본 발명의 실시예에 따른 디스플레이 모듈을 나타낸 도면이다.
도 13는 본 발명의 실시 예에 따른 디스플레이 시스템을 나타낸 도면이다.
도 14은 본 발명의 실시 예에 따른 디스플레이 장치가 탑재되는 다양한 전자 제품의 응용 예를 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(Display Device, 10)의 블록도를 도시하는 도면이다.
도 1을 참조하면, 디스플레이 장치(10)는 디스플레이 패널(DISPLAY PANNEL, 14), 타이밍 콘트롤러(Time controller, 11), 데이터 드라이버(data driver, 12) 및 게이트 드라이버(gate driver, 13)를 포함 할 수 있다.
디스플레이 패널(14)에는 다수의 데이터라인들(data line, DL)과 다수의 게이트라인들(gate line, GL)이 서로 교차되고, 교차되는 디스플레이 영역에 각각의 픽셀이 배치된다.
데이터 드라이버(12)는 클럭 데이터 회복 장치(Clock Data Recovery Circuit, 100)을 포함한다. 클럭 데이터 회복 장치(100)는 데이터 입력 신호(DIN)에 기초하여, 복수의 지연클럭 신호들(도 2의 CK<0:N-1>) 및 이미지 데이터(도 2의 DATA)를 생성한다. 데이터 드라이버(12)는 각각의 지연클럭 신호와 동기화하여 이미지 데이터를 전압의 형태로 디스플레이 패널(14)에 공급한다.
게이트 드라이버(13)는 타이밍 콘트롤러(11)의 제어하에 스캔펄스를 발생하여 게이트라인들(GL)에 순차적으로 공급함으로써, 데이터전압이 인가될 수평 라인을 선택한다.
타이밍 콘트롤러(11)는 외부로부터 컬러 데이터(Color Data)를 수신할 수 있다. 타이밍 콘트롤러(11)는 예를 들어, 내부 저장장치(Internal Storage), 버퍼(Buffer)로부터 컬러 데이터(Color Data)를 수신할 수 있다.
타이밍 콘트롤러(11)는 컬러 데이터(Color Data), 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭신호(CLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 드라이버(12)의 동작 타이밍을 제어하기 위한 데이터 입력 신호(DIN)와, 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성한다.
본 발명의 일실시예에 따른, 데이터 드라이버(12)에 포함된 클럭 데이터 회복 장치(100)는 외부에서 ESD(Electro Static Discharge)와 같은 순간적인 노이즈(Instant Noise)가 유입되는 경우에도, 이전에 생성된 클럭 신호를 기초로 내부적인 루프(Internal Loop)를 이용해서 클럭 데이터 회복(Clock Data Recovery) 동작을 계속하여 정상적으로 생성할 수 있다. 구체적인 구성 및 동작에 대한 설명은 후술한다.
도 2는 본 발명의 일 실시예에 따른 클럭 데이터 회복 장치(100)의 블록도를 도시하는 도면이다.
도 2를 참조하면, 클럭 데이터 회복 장치(100)는 클럭 회복기(Clock Recovery, 110), 위상차 검출기(Phase Frequency Detector, 120), 제어 전압 생성기(Control Voltage Generator, 130), 클럭 생성기(Clock Generator, 140)를 포함할 수 있다.
클럭 회복기(110)는 입력 신호(input signal, DIN)을 수신하여, 회복 클럭 신호(Recovery Clock Signal, RCLK)와 데이터 신호(Data Signal, DATA)를 분리한다. 도 2에서는 입력 신호(DIN)를 싱글(Single) 신호로 도시하였으나, 본 발명의 다른 실시예에서 입력 신호(DIN)는 차동(Differential) 신호일 수 있다.
클럭 회복기(110)는 입력 신호(DIN)에 ESD(Electro Static Discharge)와 같은 순간적인 노이즈(Instant Noise)가 삽입되면, 클럭 오류 신호(Clock Fail Siganl, CKFAIL)를 생성할 수 있다. 예를 들어, 클럭 회복기(110)는 입력 신호(DIN)의 활성 데이터 기간(Active Data Period) 중 클럭 윈도우 신호가 하이(High)일 때 입력신호(DIN)로부터 생성된 엣지 신호(EDGE, 도 9 참조)가 토글(toggle)하지 않으면 순간적인 노이즈(Instant Noise)가 발생된 것으로 판단할 수 있다.
클럭 생성기(140)는 회복 클럭 신호(RCLK)를 수신하여, 지연 클럭 신호들(CK<0:N-1>)을 생성할 수 있다.
클럭 생성기(140)는 클럭 오류 신호(CKFAIL)를 수신하고 일정시간이 지난 후에, 클럭 폴 신호(Clock Fall Signal, CKFALL)를 생성할 수 있다. 클럭 폴 신호(CKFALL)를 수신한 클럭 회복기(110)는 다시 회복 클럭 신호(RCLK)를 생성할 수 있다. 클럭 생성기(140)는 클럭 오류 신호(CKFAIL)를 수신하고 일정시간이 지난 후에, 제2 모드에서 제1 모드로 전환 할 수 있다. 구체적인 클럭 생성기(140)의 구성 및 동작을 후술한다.
위상차 검출기(120)는 회복 클럭 신호(RCLK)를 어느 하나의 지연 클럭 신호(예를 들어, 도 7(a)의 D<13>)와 비교 할 수 있다. 위상차 검출기(120)는 회복 클럭 신호(RCLK)와 어느 하나의 지연 클럭 신호(예를 들어, 도 7(a)의 D<13>)의 위상차에 따라서, 전압 조절 신호(UP, DN)를 생성할 수 있다.
제어 전압 생성기(Control Voltage Generator, 130)는 전압 조절 신호(UP, DN)를 수신하여, 차지펌프(Charge Pump) 및 루프 필터(Loop Filter)를 통해서 제어 전압(VCTRL)을 생성할 수 있다. 제어 전압 생성기(130)는 전압 조절 신호(UP, DN)을 수신하여, 클럭 생성기(140)에 포함된 지연라인에서의 지연정도를 조절하는 제어 전압(VCTRL)을 생성할 수 있다.
본 발명의 일 실시예에 따른, 클럭 생성기(140)는 노이즈가 삽입되지 않는 정상적인 모드(이하, 제1 모드)에서, 회복 클럭 신호(RCLK)를 지연시켜서, 지연 클럭 신호들(CK<0:N-1>)을 생성할 수 있다. 클럭 생성기(140)는 노이즈가 삽입된 비정상적인 모드(이하, 제2 모드)에서, 내부 루프를 통하여, 지연 클럭 신호들(CK<0:N-1>)을 생성할 수 있다.
즉, 클럭 생성기(140)는 제2 모드에서, 이미 생성된 지연 클럭 신호를 지연시켜서 지연 클럭 신호를 생성할 수 있다. 구체적으로, 제2 모드에서 동작하는 클럭 생성기(140)는 제1 모드에서 이미 생성된 지연 클럭 신호 중 하나의 지연 클럭 신호를 다시 지연시키거나, 제2 모드에서 이미 생성된 지연 클럭 신호 중 하나의 지연 클럭 신호를 다시 지연시켜서 지연 클럭 신호를 생성할 수 있다.
클럭 생성기(140)는 클럭 오류 신호(CKFAIL)에 반응하여, 제1 모드에서 제2 모드로 전환 할 수 있다.
따라서, 본 발명의 일 실시예에 따른 클럭 데이터 회복 장치(100)는 제1 모드에서, 회복 클럭 신호(RCLK)를 지연시켜서 지연 클럭 신호들(CK<0:N-1>)을 생성하여, 일반적인 VCDL(Voltage Controlled Data Line) 구조의 클럭 데이터 회복 장치의 장점인 안정성(Stability)을 도모하고, 한편, 노이즈가 삽입된 제2 모드에서, 내부 루프를 통하여 지연 클럭 신호들(CK<0:N-1>)을 생성하여, 노이즈에도 취약하지 않는 클럭 데이터 회복 장치를 구현할 수 있다. 보다 구체적인 설명은 도 4 내지 도 10을 참조한다.
도 3은 도 2의 클럭 데이터 회복 장치(100)의 예시적인 동작에 대한 흐름도(S100)이다.
도 3을 참조하면, 클럭 회복기(110)는 입력 신호(DIN)을 수신하여, 입력 신호(DIN)에 직렬적으로 포함된 회복 클럭 신호(RCLK)와 데이터 신호(DATA)를 분리한다(S110). 제1 모드에서, 클럭 생성기(140)는 회복 클럭 신호(RCLK)를 수신하여, 지연 클럭 신호들(CK<0:N-1>)을 생성할 수 있다(S120). 클럭 회복기(110)는 입력 신호(DIN)에 순간적인 노이즈(Instant Noise)가 삽입되면, 클럭 오류 신호(CKFAIL)를 생성할 수 있다(S130, S140). 클럭 생성기(140)는 클럭 오류 신호(CKFAIL)를 수신하여, 제1 모드에서 제2 모드로 전환할 수 있다. 제2 모드에서, 클럭 생성기(140)는 내부 루프를 통하여, 지연 클럭 신호들(CK<0:N-1>)을 생성할 수 있다(S150). 클럭 생성기(140)는 클럭 오류 신호(CKFAIL)를 수신하고 일정시간이 지난 후에, 클럭 폴 신호(CKFALL)를 생성(S160)할 수 있다. 클럭 폴 신호(CKFALL)를 수신한 클럭 회복기(110)는 다시 회복 클럭 신호(RCLK)를 생성할 수 있다. 클럭 생성기(140)는 제2 모드에서 제1 모드로 전환 할 수 있다.
도 4은 도 2의 클럭 데이터 회복 장치(100)의 블록도를 보다 구체적으로 도시하는 도면이다.
도 4을 참조하면, 클럭 데이터 회복 장치(100)에 포함된 클럭 생성기(140)는 딜레이부(Delay Unit, 141), 멀티플렉서(Multiplexer, 143), 딜레이 라인(Delay Line, 145)을 포함할 수 있다.
딜레이부(141)는 회복 클럭 신호(RCLK)를 일정 시간 지연시켜서 기준 지연 클럭 신호(RCLKd)를 생성할 수 있다. 딜레이부(141)가 회복 클럭 신호(RCLK)를 지연시키는 시간은 실시예에 따라서 달라질 수 있다. 본 발명의 일 실시예에 따른 딜레이부(141)는 하나 이상의 커런트 스타브드 낸드 게이트(Current Starved NAND gate)로 구성될 수 있다. 딜레이부(141)는 복수의 커런트 스타브드 낸드 게이트(Current Starved NAND gate)로 구현될 수 있다.
멀티플렉서(143)는 클럭 오류 신호(CKFAIL)에 따라서, 기준 지연 클럭 신호(RCLKd) 및 지연 클럭 신호(D<17>, 도 7(a) 참조) 중 하나를 기준 클럭 신호로 출력할 수 있다. 딜레이부(141)가 복수의 커런트 스타브드 낸드 게이트(Current Starved NAND gate)로 구현되는 경우, 멀티플렉서(143)는 배열의 마지막 낸드 게이트에 포함될 수 있다.
딜레이 라인(145)은 멀티플렉서에서 출력된 값을 기초로 지연 클럭 신호들을 출력할 수 있다.
예를 들어, 멀티플렉서에서 출력된 값이 기준 지연 클럭 신호(RCLKd)인 경우, 즉, 클럭 생성기(140)가 정상적인 모드(제1 모드)에서 동작하는 경우, 딜레이 라인(145)은 기준 지연 클럭 신호(RCLKd)를 지연 시켜서 지연 클럭 신호들(CK<0:N-1)을 생성할 수 있다.
예를 들어, 멀티플렉서에서 출력된 값이 지연 클럭 신호(D<17>)인 경우, 즉, 클럭 생성기(140)가 노이즈가 삽입된 비정상적인 모드(이하, 제2 모드)에서 동작하는 경우, 딜레이 라인(145)는 지연 클럭 신호(D<17>)를 다시 지연 시켜서 지연 클럭 신호들(CK<0:N-1)을 생성할 수 있다.
딜레이 라인(145)은 복수의 커런트 스타브드 낸드 게이트(Current Starved NAND Gate)로 구현될 수 있다.
도 5는 본 발명의 일 실시예에 따른 클럭 생성기(140)의 예시적인 회로도를 도시하는 도면이다.
도 5를 참조하면, 클럭 생성기(140)는 딜레이 제어기(Delay Controller, 142) 및 딜레이부(Delay Unit, 144)를 포함할 수 있다.
딜레이 제어기(142)는 제어 전압(VCTRL)를 수신하여, 제어 전압(VCTRL)에 비례하는 조절 전류(PB, NB)를 생성한다. 도 5의 딜레이 제어기(142)는 커런트 미러(Current Mirror) 구조에 의하여 두 개의 조절 전류(PB, NB)를 생성하도록 회로도가 구현되어 있으나, 다른 실시예에서는 하나의 조절 신호를 생성하도록 구현될 수 있고, 제어기(142)의 회로 구조는 본 발명의 권리범위를 제한하지 않는다.
딜레이부(144)는 복수개의 단위 딜레이(Unit Delay 0 내지 Unit Delay 17)를 포함할 수 있다. 도 5에서는 18개의 단위 딜레이를 포함하도록 도시하였으나, 단위 딜레이의 개수는 본 발명의 권리범위를 제한하지 않는다. 또한, 도 5에서 14개의 단위 딜레이를 거친 지연 클럭 신호가 한 싸이클 이후의 기준 지연 클럭 신호의 위상과 동일한 것으로 도시되었으나, 이러한 단위 딜레이의 개수는 본 발명의 권리범위를 제한하지 않는다.
도 6은 본 발명의 일 실시예에 따른 클럭 생성기(140)에 포함된 단위 딜레이(Unit Delay, 144_1)를 도시하는 도면이다.
도 6을 참조하면, 딜레이부(144)에 포함된 단위 딜레이(144_1)는 복수의 서브 딜레이(Sub Delay)를 포함할 수 있다. 도 6에서는 하나의 단위 딜레이가 4개의 서브 딜레이를 포함하도록 도시하였으나, 하나의 단위 딜레이가 포함하는 서브 딜레이의 개수는 본 발명의 권리범위를 제한하지 않는다.
서브 딜레이(Sub Delay)는 각각, 두 개의 트랜지스터 및 하나의 커런트 스타브드 낸드 게이트(Current Starved NAND Gate)를 포함할 수 있다. 두 개의 트랜지스터는 각각 전원 전압(Vpp) 및 그라운드 전압(GND)에 연결될 수 있다. 서브 딜레이(Sub Delay)는 조절 전류(PB, NB)를 입력으로 받아서, 커런트 스타브드 낸드 게이트(CSN)에 의하여 딜레이되는 딜레이 시간을 조절할 수 있다.
커런트 스타브드 낸드 게이트(CSN)는 두 개의 신호(A, B)를 입력 받을 수 있다. 예를 들어, 커런트 스타브드 낸드 게이트(CSN)는 회복 클럭 신호(RCLK, A)를 하나의 입력으로 받고, 전원 전압(Vpp, B)을 다른 입력으로 받아, 회복 클럭 신호(RCLK)를 지연시키는, 예를 들어, 커런트 스타브드 인버터(Current Starved Inverter)와 같이 동작할 수 있다. 이러한 경우, 커런트 스타브드 낸드 게이트(CSN)는 회복 클럭 신호(RCLK)를 지연시켜서 출력신호(OUT)를 생성할 수 있다.
한편, 다른 서브 딜레이(Unit Delay)의 낸드 게이트는 전원 전압(Vpp) 대신 제어 신호를 입력받아서, 출력신호(OUT)를 조절 할 수 있다. 이에 대한 구체적인 설명은 후술한다.
다시, 도 5를 참조하면, 딜레이부(144)는 회복 클럭 신호(RCLK)를 입력 받아서, 각각의 단위 딜레이(Unit Delay)를 통과하면서, 단위 지연 시간(1 UI)만큼 지연된 신호를 생성한다. 예를 들어, 제4 단위 딜레이(Unit Delay 3)을 통과한 신호는 회복 클럭 신호(RCLK)가 4UI 만큼 지연된 신호일 수 있다. 또한, 예를 들어, 제17 단위 딜레이(Unit Delay 16)을 통과한 신호는 회복 클럭 신호(RCLK)가 17UI 만큼 지연된 신호일 수 있다.
제1 모드에서, 딜레이부(144)는 회복 클럭 신호(RCLK)를 순차적으로 지연시켜서, 단위 딜레이(Unit Delay 4 내지 Unit Delay 17)의 출력으로, 복수의 지연 클럭 신호(CK<0:N-1>)를 생성할 수 있다.
구체적으로, 회복 클럭 신호(RCLK)가 제1 딜레이(Unit Delay 0)을 통과하여, 지연 클럭 신호(CK<0>)를 생성할 수 있다. 회복 클럭 신호(RCLK)가 제1 딜레이(Unit Delay 0) 및 제2 딜레이(Unit Delay 1)을 통과하여, 지연 클럭 신호(CK<1>)를 생성할 수 있다. 회복 클럭 신호(RCLK)가 단위 딜레이(Unit Delay 0) 내지 단위 딜레이(Unit Delay 2)을 통과하여, 지연 클럭 신호(CK<2>)를 생성할 수 있다.
계속하여, 회복 클럭 신호(RCLK)가 단위 딜레이(Unit Delay 0) 내지 단위 딜레이(Unit Delay 3)을 통과하여, 지연 클럭 신호(CK<3>)를 생성할 수 있다. 최종적으로, 회복 클럭 신호(RCLK)가 단위 딜레이(Unit Delay 0) 내지 단위 딜레이(Unit Delay 13)을 통과하여, 지연 클럭 신호(CK<13>)를 생성할 수 있다.
노이즈가 삽입되지 않은 제1 모드에서는 이러한 방식으로 계속적으로 지연 클럭 신호(CK<0:N-1>)를 생성할 수 있다. 제1 모드에서 노이즈가 삽입되는 순간에 해당하는 주기까지는 지연 클럭 신호(CK<13>)를 제1 모드에서 생성한다. 예를 들어, 제1 모드의 지연 클럭 신호(CK<9>)에서 노이즈가 생성되었다면, 지연 클럭 신호(CK<13>)까지는 제1 모드에서 생성한다.
한편, 노이즈가 감지된 제2 모드에서, 딜레이부(144)는 제18 단위 딜레이(Unit Delay 17)의 출력을 단위 딜레이(Unit Delay 4)의 입력으로 피드백 한 후, 제18 단위 딜레이(Unit Delay 17)의 출력을 다시 지연시켜서 복수의 지연 클럭 신호(CK<0:N-1>)를 생성할 수 있다.
구체적으로, 제1 모드에서 노이즈가 삽입되는 순간에 해당하는 주기에 지연 클럭 신호(CK<13>)가 생성되었다면, 그 후, 제2 모드로 전환하여, 회복 클럭 신호(RCLK)가 단위 딜레이(Unit Delay 0) 내지 단위 딜레이(Unit Delay 14)을 통과한 신호를 지연 클럭 신호(CK<0>)로 생성할 수 있다. 또한, 회복 클럭 신호(RCLK)가 단위 딜레이(Unit Delay 0) 내지 단위 딜레이(Unit Delay 15)을 통과한 신호를 지연 클럭 신호(CK<1>)로 생성할 수 있다. 동일한 방식으로, 또한, 회복 클럭 신호(RCLK)가 단위 딜레이(Unit Delay 0) 내지 단위 딜레이(Unit Delay 17)을 통과한 신호를 지연 클럭 신호(CK<3>)로 생성할 수 있다.
그 후, 제18 단위 딜레이(Unit Delay 17)의 출력을 다시 지연시켜서 복수의 지연 클럭 신호(CK<0:N-1>)를 생성할 수 있다. 예를 들어, 제18 단위 딜레이(Unit Delay 17)의 출력이 제5 딜레이(Unit Delay 4)를 다시 통과하여 지연 클럭 신호(CK<4>)이 생성될 수 있다. 또한, 제18 단위 딜레이(Unit Delay 17)의 출력이 제5 딜레이(Unit Delay 4) 및 제6 딜레이(Unit Delay 5)를 다시 통과하여 지연 클럭 신호(CK<5>)이 생성될 수 있다. 또한, 제18 단위 딜레이(Unit Delay 17)의 출력이 제5 딜레이(Unit Delay 4) 내지 제7 딜레이(Unit Delay 6)를 다시 통과하여 지연 클럭 신호(CK<6>)이 생성될 수 있다.
이러한 방식으로, 제2 모드에서는 노이즈가 없을 때까지 순차적으로 지연 클럭 신호들을 생성할 수 있다.
본 실시예에서 회복 클럭 신호(RCLK)를 통하여 기준 클럭 신호(CLK<ref>)를 생성하는데 사용되는 단위 딜레이의 개수는 본 발명의 권리범위를 제한하지 않는다. 또한, 기준 클럭 신호(CLK<ref>)를 통하여 지연 클럭 신호들(CK<0:N-1)를 생성하는데 사용되는 단위 딜레이의 개수는 본 발명의 권리범위를 제한하지 않는다.
따라서, 본 발명의 일 실시예에 따른 클럭 데이터 회복 장치(100)는 제1 모드에서, 일반적인 VCDL(Voltage Controlled Data Line) 구조의 클럭 데이터 회복 장치의 장점인 안정성(Stability)을 도모하고, 한편, 노이즈가 삽입된 제2 모드에서, 내부 루프를 통하여 계속적으로 지연 클럭 신호들(CK<0:N-1>)을 생성하여, 노이즈에도 취약하지 않는 클럭 데이터 회복 장치를 구현할 수 있다. 즉, 노이즈가 삽입되는 경우, 노이즈가 삽입되었는지 여부를 판단하는 시간을 확보하고, 노이즈가 삽입된 경우에는 클럭 생성기는 제1 모드에서 제2 모드로 전환하여 클럭 신호를 생성할 수 있다.
도 7(a) 및 도 7(b)는 도 5의 딜레이부(144)에서 생성되는 신호들을 설명하기 위한 도면이다.
도 7(a)를 참조하면, 딜레이부(도 5의 144)에 회복 클럭 신호(RCLK)가 입력되면, 단위 딜레이들(Unit Delay 0 내지 Unit Delay 17)을 거치면서 지연 신호들(D<0> 내지 D<17>)을 생성하고, 이들 중에 지연 신호들(D<4> 내지 D<17>)은 지연 클럭 신호(CK<4> 내지 CK<13> 및 CK<0> 내지 CK<3>)로 출력된다.
회복 클럭 신호(RCLK) 및 지연 클럭 신호(CK<13>)는 위상차 검출기(120)로 입력되어, 비교될 수 있다. 다만, 단위 딜레이에서의 딜레이 시간을 조절하기 위하여, 회복 클럭 신호(RCLK)와 비교되는 지연 클럭 신호는 지연 클럭 신호(CK<13>)에 한정되는 것이 아니고, 실시예에 따라서 다르게 구현될 수 있다.
도 7(b)를 참조하면, 회복 클럭 신호(RCLK)를 통하여 생성된 지연 신호들(D<0> 내지 D<2>)을 확인할 수 있다.
본 발명의 일 실시예에 따른, 딜레이부(144)는 지연 신호들(D<0> 내지 D<3>)을 생성하되, 지연 클럭 신호로 사용하지 않을 수 있다. 따라서, 순간적인 노이즈가 삽입되는 경우에, 순간적인 노이즈를 감지하는 시간을 확보할 수 있다. 즉, 노이즈가 삽입되는 경우, 노이즈가 삽입되었는지 여부를 판단하는 시간을 확보하고, 노이즈가 삽입된 경우에는 클럭 생성기는 제1 모드에서 제2 모드로 전환하여 클럭 신호를 생성할 수 있다.
도 8은 도 5의 딜레이부(144)에 포함된 단위 딜레이들(Unit Delay 3, Unit Delay 4, Unit Delay 17)의 모드 전환 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 단위 딜레이(Unit Delay 3)는 낸드 게이트(N34)에 입력 단자를 통하여 반전 클럭 오류 신호(CKFAILb)를 수신한다. 단위 딜레이(Unit Delay 4)는 낸드 게이트(N41)에 입력 단자를 통하여 낸드 게이트(N174)의 출력 신호를 피드백 받는다. 단위 딜레이(Unit Delay 17)는 낸드 게이트(N174)에 입력 단자를 통하여 클럭 오류 신호(CKFAIL)를 수신한다.
제1 모드에서, 반전 클럭 오류 신호(CKFAILb)는 논리 하이(high)이므로, 낸드 게이트(N34)는 제3 지연 신호(D<2>)가 단위 지연 시간(UI)만큼 지연된 제4 지연 신호(D<3>)을 출력한다. 또한, 클럭 오류 신호(CKFAIL)는 논리 로우(low)이므로, 낸드 게이트(N174)는 다른 입력 신호에 무관하게, 논리 하이(high)를 출력한다.
따라서, 낸드 게이트(N174)의 출력을 피드백 받은 낸드 게이트(N41)는 제4 지연 신호(D<3>)의 논리 레벨에 따른 출력 신호를 생성힌다. 따라서, 딜레이부(144)는 결과적으로 회복 클럭 신호(RCLK) 순차적으로 지연시키 지연 클럭 신호들을 생성할 수 있다.
제2 모드에서, 반전 클럭 오류 신호(CKFAILb)는 논리 로우(low)이므로, 낸드 게이트(N34)는 다른 입력 신호에 무관하게, 논리 하이(high)를 출력한다. 또한, 클럭 오류 신호(CKFAIL)는 논리 하이(high)이므로, 낸드 게이트(N174)는 제17 지연 신호(D<16>)가 단위 지연 시간(UI)만큼 지연된 제18 지연 신호(D<17>)을 출력한다.
따라서, 낸드 게이트(N174)의 출력을 피드백 받은 낸드 게이트(N41)는 제4 지연 신호(D<3>)는 논리 하이(high)이므로, 낸드 게이트(N174)의 출력을 지연 시켜서, 출력 신호를 생성힌다. 따라서, 딜레이부(144)는 결과적으로 내부적인 루프를 통해서, 낸드 게이트(N174)의 출력을 다시 딜레이 시켜서, 지연 클럭 신호들을 생성할 수 있다.
도 9는 본 발명의 일 실시예에 따른 클럭 데이터 회복 장치(100)의 동작을 설명하기 위한 타이밍도이다.
도 7 및 도 9를 참조하면, 클럭 회복기(도 2의110)는 입력 신호(DIN)을 직렬적(serial)으로 수신한다. 입력 신호(DIN) 중에서 클럭 신호 부분에 대응하여, 엣지 신호(EDGE)는 토글링(toggling)된다. 엣지 신호(EDGE)가 하이(high)인 구간이, 클럭 윈도우(CKWIN) 신호가 하이(high)인 구간에 포함된다면, 회복 클럭 신호(RCLK)를 발생시킨다. 회복 클럭 신호(RCLK)가 순차적으로 딜레이 되어, 지연 신호들(D<0> 내지 D<17>)을 생성한다. 또한, 위상차 검출기(도 2의 120)는 회복 클럭 신호(RCLK) 및 어느 하나의 지연 클럭 신호(예를 들어, D<13>)를 수신하여, 전압 조절 신호(UP, DN)를 생성한다. 이러한 동작은 클럭 데이터 회복 장치(100)가 제1 모드에서 동작하는 동안 반복적으로 계속된다.
한편, 클럭 데이터 회복 장치(100)에 순간적인 노이즈(Instant Noise)가 삽입되는 경우, 엣지 신호(EDGE)는 토글링(toggling)되지 않는다. 클럭 윈도우(CKWIN) 신호가 하이(high)인 구간에 엣지 신호(EDGE)가 하이(high)가 되지 않는다면, 회복 클럭 신호는 발생하지 않는다. 또한, 클럭 윈도우(CKWIN) 신호가 하이(high)인 구간에 엣지 신호(EDGE)가 하이(high)가 되지 않는다면, 클럭 오류 신호(CKFAIL)의 논리 레벨이 로우(Low)에서 하이(high)로 변경된다.
즉, 클럭 데이터 회복 장치(100)는 순간적인 노이즈(Instant Noise)에 대응하여, 제1 모드에서 제2 모드로 전환된다. 따라서, 지연 신호들(D<0> 내지 D<3>)은 제1 모드에서와 같이 토글링 되지 않는다. 반면, 지연 신호들(D<4> 내지 D<16>)은 순간적인 노이즈(Instant Noise)에도 불구하고, 계속적으로 발생한다. 또한, 회복 클럭 신호(RCLK)가 토글링 되지 않아서, 전압 조절 신호(UP, DN)도 토글링 되지 않는다.
도 10는 본 발명의 일 실시예에 따른 클럭 데이터 회복 장치(200)의 블록도를 도시하는 도면이다.
도 10를 참조하면, 클럭 데이터 회복 장치(200)는 클럭 회복기(Clock Recovery, 210), 위상차 검출기(Phase Frequency Detector, 220), 제어 전압 생성기(Control Voltage Generator, 230), 클럭 생성기(Clock Generator, 240)를 포함할 수 있다. 클럭 회복기(210), 위상차 검출기(220), 제어 전압 생성기(230)는 도 2의 클럭 회복기(110), 위상차 검출기(120), 제어 전압 생성기(130)와 유사하게 동작한다.
클럭 생성기(240)는 딜레이부(Delay Unit, 241), 제1 멀티플렉서부(Multiplexer_1, 243), 제2 멀티플렉서부(Multiplexer_2, 245), 제1 딜레이 라인(Delay Line_1, 247), 제2 딜레이 라인(Delay Line_2, 249)을 포함할 수 있다.
클럭 생성기(240)는 회복 클럭 신호(RCLK)를 수신하여, 지연 클럭 신호들(CK<0:N-1>)을 생성할 수 있다.
클럭 생성기(240)는 제어 전압을 수신하여, 클럭 윈도우 신호를 생성하여, 지연 클럭 신호들(CK<0:N-1>)의 위상을 조절할 수 있다. 클럭 생성기(240)는 클럭 오류 신호(CKFAIL)를 수신하고 일정시간이 지난 후에, 클럭 폴 신호(Clock Fall Signal, CKFALL)를 생성할 수 있다. 클럭 생성기(140)는 클럭 오류 신호(CKFAIL)를 수신하고 일정시간이 지난 후에, 제2 모드에서 제1 모드로 전환 할 수 있다.
딜레이부(241)는 회복 클럭 신호(RCLK)를 일정 시간 지연시켜서 기준 지연 클럭 신호(RCLKd)를 생성할 수 있다. 딜레이부(241)가 회복 클럭 신호(RCLK)를 지연시키는 시간은 실시예에 따라서 달라질 수 있다. 본 발명의 일 실시예에 따른 딜레이부(241)는 커런트 스타브드 낸드 게이트(Current Starved NAND gate)로 구성될 수 있다.
제1 멀티플렉서들(243)은 클럭 오류 신호(CKFAIL)에 따라서, 복수의 입력 신호들 중 하나를 출력할 수 있다. 예를 들어, 제1 멀티플렉서들(243) 중 하나의 멀티플렉서는 제1 클럭 폴 신호(CKFALL_1) 및 제2 클럭 폴 신호(CKFALL_2) 중 하나의 신호를 출력할 수 있다. 또한, 제1 멀티플렉서들(243) 중 하나의 멀티플렉서는 제1 클럭 윈도우 신호(CKWIN_1) 및 제2 클럭 윈도우 신호(CKWIN_2) 중 하나의 신호를 출력할 수 있다.
제2 멀티플렉서들(245)은 클럭 오류 신호(CKFAIL)에 따라서, 제1 딜레이라인(247) 및 제2 딜레이라인(249)에서 출력되는 신호를 선택할 수 있다. 예를 들어, 제1 모드에서는 기준 지연 클럭 신호(RCLKd)를 지연시켜 클럭 신호를 생성하는 제1 딜레이 라인에서 생성되는 지연 클럭 신호들(CK<0:N-1>)를 출력할 수 있다. 예를 들어, 제2 모드에서는 내부적인 루프(Internal Loop) 통하여 제2 딜레이 라인에서 생성되는 지연 클럭 신호들(CK<0:N-1>)을 출력할 수 있다.
제1 딜레이 라인(247)은 기준 지연 클럭 신호(RCLKd)를 지연시켜 클럭 신호를 생성할 수 있다. 제2 딜레이 라인(249)는 제1 딜레이 라인으로부터 지연 클럭 신호(예를 들어, CK<N-1>)을 지속적으로 공급받아서, 이를 다시 지연 시켜서 지연 클럭 신호들(CK<0:N-1)을 생성할 수 있다. 제1 딜레이 라인(247) 및 제2 딜레이 라인(249)은 복수의 커런트 스타브드 낸드 게이트(Current Starved NAND Gate)로 구현될 수 있다.
본 발명의 일 실시예에 따른, 클럭 생성기(240)는 노이즈가 삽입되지 않는 정상적인 모드(이하, 제1 모드)에서, 회복 클럭 신호(RCLK)를 지연시켜서, 지연 클럭 신호들(CK<0:N-1>)을 생성할 수 있다. 클럭 생성기(240)는 노이즈가 삽입된 비정상적인 모드(이하, 제2 모드)에서, 내부 루프를 통하여, 지연 클럭 신호들(CK<0:N-1>)을 생성할 수 있다. 클럭 생성기(140)는 클럭 오류 신호(CKFAIL)에 반응하여, 제1 모드에서 제2 모드로 전환 할 수 있다.
따라서, 본 발명의 일 실시예에 따른 클럭 데이터 회복 장치(200)는 제1 모드에서, 회복 클럭 신호(RCLK)를 지연시켜서 지연 클럭 신호들(CK<0:N-1>)을 생성하여, 일반적인 VCDL(Voltage Controlled Data Line) 구조의 클럭 데이터 회복 장치의 장점인 안정성(Stability)을 도모하고, 한편, 노이즈가 삽입된 제2 모드에서, 내부 루프를 통하여 지연 클럭 신호들(CK<0:N-1>)을 생성하여, 노이즈에도 취약하지 않는 클럭 데이터 회복 장치를 구현할 수 있다.
도 11은 본 발명의 일 실시예에 따른 클럭 데이터 회복 장치(300)의 블록도를 도시하는 도면이다.
도 11을 참조하면, 클럭 데이터 회복 장치(300)는 클럭 회복기(Clock Recovery, 310), 위상차 검출기(Phase Frequency Detector, 320), 제어 전압 생성기(Control Voltage Generator, 330), 클럭 생성기(Clock Generator, 340)를 포함할 수 있다.
클럭 생성기(340)는 딜레이부(Delay Unit, 341), 멀티플렉서(Multiplexer, 343), 딜레이 라인(Delay Line, 345)을 포함할 수 있다. 멀티플렉서(343), 딜레이 라인(345)는 도 4의 멀티플렉서(143), 딜레이 라인(145)와 유사하게 동작할 수 있다. 이하, 중복된 설명은 생략한다.
딜레이부(341)는 회복 클럭 신호(RCLK)를 일정 시간 지연시켜서 기준 지연 클럭 신호(RCLKd)를 생성할 수 있다. 위상차 검출기(320)는 기준 지연 클럭 신호(RCLKd)를 어느 하나의 지연 클럭 신호(예를 들어, 도 7(a)의 D<17>)와 비교 할 수 있다. 위상차 검출기(120)는 지연 기준 클럭 신호(RCLKd)와 어느 하나의 지연 클럭 신호(예를 들어, 도 7(a)의 D<13>)의 위상차에 따라서, 전압 조절 신호(UP, DN)를 생성할 수 있다. 즉, 위상차 검출기(320)는 도 4의 위상차 검출기(120)와 달리, 지연 기준 클럭 신호(RCLKd)를 전압 조절 신호(UP, DN)을 생성하는데 사용할 수 있다.
도 12은 본 발명의 실시예에 따른 디스플레이 모듈을 나타낸 도면이다.
도 12을 참조하면, 디스플레이 모듈(2000)은 디스플레이 장치(2100), 편광판(2200) 및 윈도우 글라스(2300)를 구비할 수 있다. 디스플레이 장치(2100)는 디스플레이 패널(2110), 인쇄 기판(2120) 및 디스플레이 구동 칩(2130)을 구비한다.
윈도우 글라스(2300)는 일반적으로 아크릴이나 강화유리 등의 소재로 제작되어, 외부 충격이나 반복적인 터치에 의한 긁힘으로부터 디스플레이 모듈(2000)을 보호한다. 편광판(2200)은 디스플레이 패널(2110)의 광학적 특성을 좋게 하기 위하여 구비될 수 있다. 디스플레이 패널(2110)은 인쇄 기판(2120) 상에 투명 전극으로 패터닝되어 형성된다. 디스플레이 패널(2110)은 프레임을 표시하기 위한 복수의 화소 셀들을 포함한다. 일 실시예에 따르면 디스플레이 패널(2110)은 유기발광 다이오드 패널일 수 있다. 각 화소 셀에는 전류의 흐름에 대응하여 빛을 발광하는 유기발광 다이오드를 포함한다. 그러나 이에 제한되는 것은 아니고, 디스플레이 패널(2110)은 다양한 종류 디스플레이 소자들을 포함할 수 있다. 예컨대, 디스플레이 패널(2110)은 LCD(Liquid Crystal Display), ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Value), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), LED(Light Emitting Diode) 디스플레이, VFD(Vacuum Fluorescent Display) 중 하나 일 수 있다.
디스플레이 구동 칩(2130)은 도 1의 타이밍 콘트롤러(11), 데이터 드라이버(12), 게이트 드라이버(13)를 포함할 수 있다. 본 실시예에서는 하나의 칩으로 도시되었으나, 이에 제한되는 것은 아니다. 복수의 구동 칩이 장착될 수 있다. 또한, 유리 소재의 인쇄 기판(2120) 상에 COG(Chip On Glass) 형태로 실장될 수 있다. 그러나, 이는 일 실시 예일 뿐, 디스플레이 구동 칩(213O)은 COF(Chip on Film), COB(chip on board) 등과 같이 다양한 형태로 실장될 수 있다.
디스플레이 모듈(2000)은 터치 패널(2300) 및 터치 컨트롤러(2400)을 더 포함할 수 있다. 터치 패널(2300)은 유리기판이나 PET(Polyethylene Terephthlate) 필름 위에 ITO(Indium Tin Oxide)와 같은 투명 전극을 으로 패터닝되어 형성된다. 터치 컨트롤러(2400)는 터치 패널(2300)상의 터치 발생을 감지하여 터치 좌표를 계산하여 호스트(미도시)로 전달한다. 터치 컨트롤러(2400)는 디스플레이 구동 칩(2130)과 하나의 반도체 칩에 집적될 수도 있다.
도 13는 본 발명의 실시 예에 따른 디스플레이 시스템을 나타낸 도면이다.
도 13를 참조하면, 디스플레이 시스템(3000)은 시스템 버스(3500)에 전기적으로 연결되는 프로세서(3100), 디스플레이 장치(3200), 주변 장치(3300) 및 메모리(3400)를 포함할 수 있다.
프로세서(3100)는 주변 장치(3300), 메모리(3400) 및 디스플레이 장치(3200)의 데이터의 입출력을 제어하며, 상기 장치들간에 전송되는 영상 데이터 의 이미지 처리를 수행할 수 있다.
디스플레이 장치(3200)는 패널(3210) 및 구동 회로(3220)를 포함하며, 시스템 버스(3500)를 통해 인가된 영상 데이터들을 구동 회로(3220) 내부에 포함된 프레임 메모리에 저장하였다가 패널(3210)에 디스플레이한다. 디스플레이 장치(3200)는 도 1의 디스플레이 장치(10)일 수 있다.
주변 장치(3300)는 카메라, 스캐너, 웹캠 등 동영상 또는 정지 영상등을 전기적 신호로 변환하는 장치일 수 있다. 상기 주변 장치(3300)를 통하여 획득된 영상 데이터는 상기 메모리(3400)에 저장될 수 있고, 또는 실시간으로 상기 디스플레이 장치(3200)의 패널에 디스플레이 될 수 있다.
메모리(3400)는 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(3400)는 DRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다. 메모리(3400)는 주변 장치(3300)로부터 획득된 영상 데이터를 저장하거나 또는 프로세서(3100)에서 처리된 영상 신호를 저장할 수 있다.
본 발명의 실시예에 따른 디스플레이 시스템(3000)은 스마트폰과 같은 모바일 전자 제품에 구비될 수 있다. 그러나 이에 제한되는 것은 아니다. 디스플레이 시스템(3000)은 영상을 표시하는 다양한 종류의 전자 제품에 구비될 수 있다.
도 14은 본 발명의 실시 예에 따른 디스플레이 장치가 탑재되는 다양한 전자 제품의 응용 예를 나타내는 도면이다.
본 발명에 따른 디스플레이 장치(4000)는 다양한 전자 제품에 채용될 수 있다. 휴대폰(4100)에 채용될 수 있음을 물론이고, TV(4200), 은행의 현금 입출납을 자동적으로 대행하는 ATM기(4300), 엘리베이터(4400), 지하철 등에서 사용되는 티켓 발급기(4500), PMP(4600), e-book(4700), 네비게이션(4800) 등에 폭넓게 사용될 수 있다. 본 발명에 따른 디스플레이 장치(4000)는 시스템의 프로세서와 비동기적으로 동작할 수 있다. 따라서, 프로세서의 구동 부담을 줄여 프로세서가 저전력 고속으로 동작할 수 있도록 함으로써 전자 제품의 기능을 향상 시킬 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 입력 신호로부터 회복 클럭 신호와 데이터 신호를 분리하고, 상기 입력 신호의 노이즈에 대응하여 클럭 오류 신호를 생성하는 클럭 회복기;
    제어 전압을 수신하여 하나 이상의 지연 클럭 신호들을 생성하되, 제1 모드에서, 상기 회복 클럭 신호를 지연시켜서 상기 지연 클럭 신호들을 생성하고, 제2 모드에서, 이미 생성된 지연 클럭 신호를 지연시켜서, 상기 지연 클럭 신호를 생성하고, 상기 클럭 오류 신호에 대응하여, 상기 제1 모드에서 상기 제2 모드로 변경되는 클럭 생성기;
    상기 지연 클럭 신호들 중 적어도 하나의 지연 클럭 신호와 상기 회복 클럭 신호를 비교하여, 전압 조절 신호를 생성하는 위상차 검출기; 및
    상기 전압 조절 신호를 수신하여 상기 제어 전압을 생성하는 제어 전압 생성기를 포함하는 클럭 데이터 회복 장치.
  2. 제1항에 있어서, 상기 클럭 생성기는,
    상기 회복 클럭 신호를 지연 시켜서 기준 지연 클럭 신호를 생성하는 딜레이부;
    상기 클럭 오류 신호에 따라서, 상기 지연 클럭 신호들 중 하나의 값 또는 상기 기준 지연 클럭 신호를 기준 클럭 신호로 출력하는 멀티플렉서; 및
    상기 기준 클럭 신호를 기초로 상기 지연 클럭 신호들을 출력하는 딜레이 라인을 포함하는 것을 특징으로 하는 클럭 데이터 회복 장치.
  3. 제1항에 있어서, 상기 클럭 생성기는,
    상기 회복 클럭 신호를 지연 시켜서 기준 지연 클럭 신호를 생성하는 딜레이부;
    상기 기준 지연 클럭 신호를 지연시켜서, 제1 예비 지연 클럭 신호들을 출력하는 제1 딜레이 라인; 및
    상기 제1 예비 지연 클럭 신호들 중 하나의 값을 지연시켜서, 제2 예비 지연 클럭 신호들을 출력하는 제2 딜레이 라인를 포함하고,
    상기 클럭 오류 신호에 따라서, 상기 제1 예비 지연 클럭 신호들 또는 제2 예비 지연 클럭 신호들을 출력하는 멀티플렉서를 포함하는 클럭 데이터 회복 장치.
  4. 제1항에 있어서, 상기 클럭 회복기는 상기 클럭 생성기에서 생성되는 상기 클럭 윈도우 신호를 참조하여 상기 클럭 오류 신호를 생성하는 것을 특징으로 하는 클럭 데이터 회복 장치.
  5. 제1항에 있어서, 상기 클럭 생성기는 상기 클럭 오류 신호를 수신한 후 일정시간이 지난 후에, 클럭 폴 신호를 생성하고, 상기 클럭 회복기는 상기 클럭 폴 신호를 수신하여, 상기 클럭 오류 신호를 토글링 하는 것을 특징으로 하는 클럭 데이터 회복 장치.
  6. 제5항에 있어서, 상기 딜레이부, 상기 멀티플렉서, 상기 지연 라인 중 적어도 하나는 낸드 게이트를 포함하는 딜레이 셀을 적어도 하나 이상 포함하는 클럭 데이터 회복 장치.
  7. 제1항에 있어서, 상기 클럭 생성기는 낸드 게이트를 포함하는 복수의 딜레이 셀을 포함하는 것을 특징으로 하는 클럭 데이터 회복 장치.
  8. 제7항에 있어서, 상기 복수의 딜레이 셀 중 일부에서만 상기 지연 클럭 신호들을 출력하는 것을 특징으로 하는 클럭 데이터 회복 장치.
  9. 제7항에 있어서, 상기 복수의 딜레이 셀 중 어느 하나의 딜레이 셀에 포함된 낸드 게이트의 입력은 상기 클럭 오류 신호를 반전 시킨 신호인 것을 특징으로 하는 클럭 데이터 회복 장치.
  10. 디스플레이 장치에 있어서,
    디스플레이되는 컬러 데이터 신호 및 클럭 신호를 통합하여 입력 신호를 생성하는 타이밍 컨트롤러;
    상기 타이밍 컨트롤러로부터, 입력 신호를 수신하여 클럭 데이터 회복 장치를 통하여 분리된 상기 컬러 데이터 신호 및 클럭 신호을 기초하여, 계조 전압을 발생시키는 데이터 드라이버;
    상기 데이터 드라이버로부터 계조 전압을 수신하여 화상 이미지를 출력하는 디스플레이 패널을 포함하고,
    상기 클럭 데이터 회복 장치는,
    입력 신호로부터 회복 클럭 신호와 데이터 신호를 분리하고, 상기 입력 신호의 노이즈에 대응하여 클럭 오류 신호를 생성하는 클럭 회복기;
    제어 전압을 수신하여 하나 이상의 지연 클럭 신호들을 생성하되, 제1 모드에서, 상기 회복 클럭 신호를 지연시켜서 상기 지연 클럭 신호들을 생성하고, 제2 모드에서, 이미 생성된 상기 지연 클럭 신호를 지연시켜서, 상기 지연 클럭 신호를 생성하고, 상기 클럭 오류 신호에 대응하여, 상기 제1 모드에서 상기 제2 모드로 변경되는 클럭 생성기;
    상기 지연 클럭 신호들 중 적어도 하나의 지연 클럭 신호와 상기 회복 클럭 신호를 비교하여, 전압 조절 신호를 생성하는 위상차 검출기; 및
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