KR20130051182A - 디스플레이 데이터 전송 방법 - Google Patents

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KR20130051182A
KR20130051182A KR1020110116387A KR20110116387A KR20130051182A KR 20130051182 A KR20130051182 A KR 20130051182A KR 1020110116387 A KR1020110116387 A KR 1020110116387A KR 20110116387 A KR20110116387 A KR 20110116387A KR 20130051182 A KR20130051182 A KR 20130051182A
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KR1020110116387A
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백동훈
이재열
이동명
배한수
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삼성전자주식회사
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Abstract

디스플레이 데이터 전송 방법에서는 소스 드라이버에 포함되는 클럭 복원부가 초기화 구간의 제1 구간에서 락 상태인 경우 상기 초기화 구간의 제2 구간 동안 상기 소스 드라이버에 포함된 수신기에서 상기 소스 드라이버를 제어하기 위한 구성 데이터의 레벨을 조절하기 위하여 타이밍 컨트롤러로부터 상기 소스 드라이버가 상기 구성 데이터와 관련된 테스트 패턴을 수신한다. 상기 소스 드라이버에 포함된 에러 체크부에서 상기 전송된 테스트 패턴을 기초로 테스트를 수행하여 상기 소스 드라이버에 포함되는 수신기의 수신 레벨을 선택적으로 조절한다. 데이터 전송 구간 동안 상기 타이밍 컨트롤러로부터 상기 소스 드라이버가 변경된 수신 레벨에서, 상기 구성 데이터를 포함하며 이미지 프레임의 라인들에 각각 상응하는 데이터를 수신한다.

Description

디스플레이 데이터 전송 방법{METHOD OF TRANSFERRING DISPLAY DATA}
본 발명은 데이터 전송 방법에 관한 것으로서, 더욱 상세하게는 인트라 패널 인터페이스(intra-panel interface)에 관한 것이다.
인트라 패널 인터페이스(intra-panel interface)는 타이밍 컨트롤러에서 소스 드라이버로 디스플레이 데이터를 전송하기 위한 인터페이스이다. 상기 인트라 패널 인터페이스로 멀티 드롭(multi-drop) 방식을 채용한 RSDS(Reduced Swing Differential Signaling) 인터페이스, mini-LVDS(Low Voltage Differential Signaling), 포인트-투-포인트(point-to-point) 방식을 채용한 PPDS(Point-to-Point Differential Signaling) 인터페이스 등이 사용되고 있다.
본 발명의 일 목적은 전력 소모를 감소시킬 수 있는 인트라 패널 인터페이스(intra-panel interface)에 적합한 디스플레이 데이터 전송 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 디스플레이 데이터 전송 방법에서는 소스 드라이버에 포함되는 클럭 복원부가 초기화 구간의 제1 구간에서 락 상태인 경우 상기 초기화 구간의 제2 구간 동안 상기 소스 드라이버에 포함된 수신기에서 상기 소스 드라이버를 제어하기 위한 구성 데이터의 레벨을 조절하기 위하여 타이밍 컨트롤러로부터 상기 소스 드라이버가 상기 구성 데이터와 관련된 테스트 패턴을 수신한다. 상기 소스 드라이버에 포함된 에러 체크부에서 상기 전송된 테스트 패턴을 기초로 테스트를 수행하여 상기 소스 드라이버에 포함되는 수신기의 수신 레벨을 선택적으로 조절한다. 데이터 전송 구간 동안 상기 타이밍 컨트롤러로부터 상기 소스 드라이버가 변경된 수신 레벨에서, 상기 구성 데이터를 포함하며 이미지 프레임의 라인들에 각각 상응하는 데이터를 수신한다.
실시예에 있어서, 상기 수신기의 수신 레벨을 선택적으로 조절하기 위하여 상기 에러 체크부에서 상기 테스트 패턴에 따른 테스트에서 기준 시간 동안 에러가 발생하는지 여부를 체크할 수 있다. 상기 기준 시간 동안 에러가 발생하는 경우 상기 수신기의 수신 레벨을 조절하여 상기 테스트 패턴의 레벨을 변경할 수 있다. 상기 에러 체크부에서 상기 변경된 레벨의 테스트 패턴에서 에러가 발생하는지 여부를 체크할 수 있다.
상기 에러 체크부에서 상기 테스트 패턴의 에러가 발생하지 않는 레벨 이상으로 상기 수신기의 수신 레벨을 조절할 수 있다.
상기 에러 체크부는 상기 테스트 패턴의 최초 레벨에서 상기 기준 시간 동안 에러가 발생하지 않는 경우, 상기 테스트 패턴의 최초 레벨을 감소시키도록 상기 수신기의 수신 레벨을 조절할 수 있다.
상기 에러 체크부는 상기 에러가 발생할 때까지 상기 테스트 패턴의 레벨이 감소되도록 상기 수신기의 수신 레벨을 조절할 수 있다.
상기 에러 체크부는 상기 테스트 패턴의 레벨이 단계적으로 감소되도록 상기 수신기의 수신 레벨을 조절할 수 있다.
상기 에러 체크부는, 상기 각 단계마다 상기 기준 시간 동안 에러가 발생하지 않는 경우, 상기 테스트 패턴이 레벨이 다음 단계로 감소되도록 상기 수신기의 수신 레벨을 조절할 수 있다.
상기 에러 체크부는 상기 테스트 패턴의 최초 레벨에서 상기 기준 시간 동안 에러가 발생하는 경우, 상기 테스트 패턴의 최초 레벨을 증가시키도록 상기 수신기의 수신 레벨을 조절할 수 있다.
상기 에러 체크부는 상기 에러가 발생하지 않을 때까지 상기 테스트 패턴의 레벨이 증가되도록 상기 수신기의 수신 레벨을 조절할 수 있다.
상기 에러 체크부는 상기 테스트 패턴의 레벨이 단계적으로 증가되도록 상기 수신기의 수신 레벨을 조절할 수 있다.
상기 에러 체크부는, 상기 각 단계마다 상기 기준 시간 동안 에러가 발생하는 경우, 상기 테스트 패턴이 레벨이 다음 단계로 증가되도록 상기 수신기의 수신 레벨을 조절할 수 있다.
실시예에 있어서, 수직 블랭크 구간 동안 상기 타이밍 컨트롤러로부터 상기 소스 드라이버가 적어도 변조 클럭 신호를 더 수신할 수 있다.
상기 소스 드라이버는 상기 수직 블랭크 구간의 제1 구간 동안 상기 변조 클럭 신호를 수신하고, 상기 제1 구간에 연속하는 상기 수직 블랭크 구간의 제2 구간 동안 상기 테스트 패턴을 수신할 수 있다.
상기 소스 드라이버는 상기 수직 블랭크 구간의 제1 구간 동안 상기 테스트 패턴을 더 수신하고, 상기 제1 구간에 연속하는 상기 수직 블랭크 구간의 제2 구간 동안 상기 변조 클럭 신호를 수신할 수 있다.
본 발명의 실시예들에 따른 디스플레이 데이터 전송 방법은 소스 드라이버의 채널 특성에 따른 구성 데이터에 따라 각각의 소스 드라이버가 동작할 수 있어 전력 소모를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 도 1의 제1 소스 드라이버 구성을 나타낸다.
도 2b는 본 발명의 일 실시예에 따른 도 1의 디스플레이 장치의 일부를 나타낸다.
도 3은 도 1 및 도2의 디스플레이 장치의 동작 모드들을 나타내는 상태도이다.
도 4a는 도 1의 디스플레이 장치의 디스플레이 데이터 전송 방법을 나타내는 순서도이다.
도 4b는 본 발명의 일 실시예에 따른 도 4a의 단계(S330)를 상세히 나타내는 흐름도이다.
도 5는 도 1의 디스플레이 장치에서 전송되는 디스플레이 데이터를 나타내는 도면이다.
도 6은 도 1의 디스플레이 장치에서 데이터 전송 구간 동안 전송되는 데이터 패킷을 나타내는 도면이다.
도 7은 도 5의 테스트 패턴의 레벨이 수신기에서 조절된 경우의 각 테스트 패턴과 도 6의 구성 필드에 포함되는 구성 데이터의 관계를 나타내는 표이다.
도 8은 도 6의 구성 필드에 포함되는 바이어스 정보에 의하여 증폭부에 포함되는 증폭기들의 출력을 나타낸다.
도 9는 도 3의 증폭부에 포함되는 증폭기들 중 하나를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 소스 드라이버의 바이어스 전압 제어 방법을 나타내는 흐름도이다.
도 11은 도 6의 데이터 패킷에 포함된 수평 공백 필드 및 라인 시작 필드의 일 예를 나타내는 도면이다.
도 12는 도 6의 데이터 패킷에 포함된 수평 공백 필드 및 라인 시작 필드의 다른 예를 나타내는 도면이다.
도 13은 본 발명의 다른 실시예에 따른 도 1의 디스플레이 장치에서 전송되는 디스플레이 데이터를 나타내는 도면이다.
도 14은 본 발명의 또 다른 실시예에 따른 도 1의 디스플레이 장치에서 전송되는 디스플레이 데이터를 나타내는 도면이다.
도 15는 도 1의 디스플레이 장치에서 수직 블랭크 구간 동안(또는 수직 블랭크 구간의 제1 구간 또는 수직 블랭크 구간의 제2 구간) 전송되는 변조 클럭 신호의 일 예를 나타내는 도면이다.
도 16은 도 1의 디스플레이 장치에서 수직 블랭크 구간(또는 수직 블랭크 구간의 제1 구간 또는 수직 블랭크 구간의 제2 구간) 동안 전송되는 변조 클럭 신호의 다른 예를 나타내는 도면이다.
도 17는 도 1의 디스플레이 장치에서 수직 블랭크 구간(또는 수직 블랭크 구간의 제1 구간 또는 수직 블랭크 구간의 제2 구간) 동안 전송되는 변조 클럭 신호의 또 다른 예를 나타내는 도면이다.
도 18은 도 1의 디스플레이 장치에서 소프트 페일 정보를 송신하는 동작의 일 예를 설명하기 위한 도면이다.
도 19은 도 1의 디스플레이 장치를 포함하는 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 1을 참조하면, 디스플레이 장치(100)는 타이밍 컨트롤러(110), 제1 내지 제n 소스 드라이버들(121, 122, 12n) 및 디스플레이 패널(170)을 포함한다.
타이밍 컨트롤러(110)는 제1 내지 제n 신호선들(151, 152, 15n)을 통하여 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 이미지 데이터, 제어 데이터 및 클럭 신호를 포함하는 디스플레이 데이터(TD)를 전송한다. 초기화 구간의 제1 구간 동안, 타이밍 컨트롤러(110)는 클럭 복원부(132, 도 2 참조)가 락 상태가 되도록 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 클럭 트레이닝 신호를 전송할 수 있다. 상기 제1 구간에 연속하는 초기화 구간의 제2 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각을 제어하기 위한 구성 데이터를 조절하기 위하여(즉 구성 데이터의 레벨을 결정하기 위하여) 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각에 테스트 패턴을 반복적으로 전송할 수 있다. 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 전송된 테스트 패턴에 기초하여 테스트를 수행하고, 각각의 준비 상태를 나타내는 레디 신호(RDY, 도 2 참조)를 타이밍 컨트롤러(110)에 전송할 수 있다. 여기서 구성 데이터는 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각에 포함되는 수신기의 바이어스 값, 등화 옵션, 증폭기들의 바이어스 값 및 상기 구성 데이터의 업데이트 여부를 나타내는 구성 업데이트 비트를 포함할 수 있다.
데이터 전송 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 이미지 프레임의 라인들에 각각 상응하는 데이터를 전송할 수 있다. 상기 데이터 각각은 데이터 비트들 및 상기 데이터 비트들에 주기적으로 부가된(appended) 클럭 코드를 포함할 수 있다. 상기 클럭 코드는 상기 클럭 트레이닝 신호의 주기와 실질적으로 동일한 주기로 데이터 비트들에 부가될 수 있다.
수직 블랭크 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 적어도 변조 클럭 신호를 전송할 수 있다. 상기 변조 클럭 신호는 상기 클럭 트레이닝 신호의 상승 에지 또는 하강 에지 중 적어도 하나의 에지의 위치를 조절하여 생성될 수 있다. 또한 상기 수직 블랭크 구간의 제1 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 상기 변조 클럭 신호를 전송할 있고, 상기 수직 블랭크 구간의 제2 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 상기 테스트 패턴을 반복적으로 전송하여 제1 내지 제n 소스 드라이버들(121, 122, 12n)의 준비 상태를 확인할 수 있다. 또한, 상기 수직 블랭크 구간의 제1 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 상기 테스트 패턴을 반복적으로 전송하여 제1 내지 제n 소스 드라이버들(121, 122, 12n)의 준비 상태를 확인할 수 있고, 상기 수직 블랭크 구간의 제2 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 상기 변조 클럭 신호를 전송할 수 있다.
제1 내지 제n 소스 드라이버들(121, 122, 12n)은 타이밍 컨트롤러(110)에 제1 내지 제n 신호선들(151, 152, 15n)을 통하여 연결된다. 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 타이밍 컨트롤러(110)에 제1 내지 제n 신호선들(151, 152, 15n)에 의해 포인트-투-포인트(point-to-point) 방식으로 연결될 수 있다. 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 타이밍 컨트롤러(110)로부터 제1 내지 제n 신호선들(151, 152, 15n)을 통하여 디스플레이 데이터(TD)를 수신한다.
또한, 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 역방향 신호선(160)을 통하여 타이밍 컨트롤러(110)에 소프트 페일 정보와 준비 상태 정보를 제공할 수 있다. 예를 들어, 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 클럭 복원부(132)가 언-락 상태가 되거나, 정전기 방전(electrostatic discharge, ESD) 등에 의해 설정 값들이 변경된 경우, 타이밍 컨트롤러(110)에 소프트 페일(soft fail)이 발생하였음을 알릴 수 있다. 또한, 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 타이밍 컨트롤러(110)로부터 반복적으로 수신한 테스트 패턴에 기초하여 테스트를 수행하고, 어느 레벨의 테스트 패턴에서 에러가 발생하지 않는지를 나타내는 준비 상태 정보를 타이밍 컨트롤러(110)에 제공할 수 있다. 타이밍 컨트롤러(110)로부터 제공되는 테스트 패턴은 소스 드라이버들(121, 122, 12n) 각각의 구성 데이터의 레벨과 관련되어 있다.
역방향 신호선(160)은 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 의해 공유되는 공유 역 채널(shared back channel, SBC)일 수 있다. 일 실시예에서, 역방향 신호선(160)은, 도 1에 도시된 바와 같이, 타이밍 컨트롤러(110)와 제1 내지 제n 소스 드라이버들(121, 122, 12n)을 멀티 드롭(multi-drop) 방식으로 연결할 수 있다. 다른 실시예에서, 역방향 신호선(160)은 타이밍 컨트롤러(110)와 제1 내지 제n 소스 드라이버들(121, 122, 12n)을 데이지 체인(daisy chain) 방식으로 연결할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 도 1의 제1 소스 드라이버 구성을 나타낸다.
도 2a에서는 제1 소스 드라이버(121)의 구성을 나타내었지만, 제2 내지 제n 소스 드라이버들(122, 12n) 각각도 제1 소스 드라이버(121)와 동일한 구성을 갖을 수 있다.
제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각은 수신기(131), 클럭 복원부(132), 병렬화기(133), 데이터 래치부(134), 데이터 변환부(135), 제어부(136), 바이어스부(137), 증폭부(138), 구성 레지스터(139) 및 에러 체크부(140)를 포함하여 구성될 수 있다.
수신기(131)는 디스플레이 데이터(TD)를 수신하고, 디스플레이 데이터(TD)의 레벨을 TTL(transistor-transistor logic)으로 변환하여 클럭 복원부(132)에 제공한다. 상기 초기화 구간의 제1 구간 동안 클럭 복원부(132)는 디스플레이 데이터(TD)를 수신하고, 디스플레이 데이터(TD)로부터 복원 클럭 신호를 생성할 수 있다. 실시예에 따라, 클럭 복원부(132)는 지연 고정 루프(delay locked loop, DLL) 또는 위상 고정 루프(phase locked loop, PLL)를 포함할 수 있다.
클럭 복원부(132)는, 상기 초기화 구간의 제1 구간 동안, 디스플레이 데이터(TD)로서 상기 클럭 트레이닝 신호를 수신하고, 상기 클럭 트레이닝 신호에 기초하여 락 상태로 안정화될 수 있다. 클럭 복원부(132)가 락 상태로 안정화되면, 타이밍 컨트롤러(110)는 상기 초기화 구간의 제2 구간 동안, 디스플레이 데이터(TD)로서 소스 드라이버(121)의 구성 데이터의 레벨을 결정하기 위한 테스트 패턴을 소스 드라이버(121)에 반복적으로 전송한다. 디스플레이 데이터(TD)로서 전송된 테스트 패턴은 수신기(132)와 클럭 복원부(132)를 거쳐 에러 체크부(140)로 전송된다. 에러 체크부(131)는 전송된 테스트 패턴의 레벨과 기준 레벨을 비교하는 방식으로 테스트 패턴에 의하여 에러가 발생하는지 여부를 체크할 수 있다. 테스트 패턴이 반복적으로 에러 체크부(140)에 전송되면 에러 체크부(140)는 비교기(미도시)를 포함하여 테스트 패턴의 레벨과 기준 레벨을 비교하고 테스트 패턴의 레벨이 기준 레벨 미만이면 로우 레벨의 통지 신호(NS)를 수신기(131)에 제공할 수 있다. 로우 레벨의 통지 신호(NS)를 수신한 수신기(131)는 수신되는 테스트 패턴의 레벨을 증가시켜 에러 체크부(140)에 제공할 수 있다.
또한 에러 체크부(140)는 테스트 패턴의 레벨이 기준 레벨 이상이면 하이 레벨의 통지 신호(NS)를 수신기(131)에 제공할 수 있다. 수신기(131)가 하이 레벨의 통지 신호(NS)를 수신하면, 수신기(131)는 테스트 패턴의 레벨을 유지시킬 수 있다. 또한 기준 레벨은 구성 레지스터(139)로부터 에러 체크부(140)에 제공될 수 있다. 즉 에러 체크부(140)는 에러가 발생하지 않을 때까지 수신기(131)의 수신 레벨을 증가시켜 테스트 패턴의 레벨을 증가시킬 수 있다.
다른 실시예에서 테스트 패턴이 반복적으로 에러 체크부(140)에 전송되면 에러 체크부(140)는 비교기(미도시)를 포함하여 테스트 패턴의 레벨과 기준 레벨을 비교하고 테스트 패턴의 레벨이 기준 레벨 이상이면 하이 레벨의 레벨의 통지 신호(NS)를 수신기(131)에 제공할 수 있다. 하이 레벨의 통지 신호(NS)를 수신한 수신기(131)는 테스트 패턴의 레벨을 감소시켜 에러 체크부(140)에 제공할 수 있다. 즉 에러 체크부(140)는 에러가 발생할 때까지 수신기(131)의 수신 레벨을 감소시켜 테스트 패턴의 레벨을 감소시킬 수 있다.
다른 실시예에서, 에러 체크부(140)는 반복적으로 수신되는 테스트 패턴의 레벨이 단계적으로 증가되도록 수신기(131)의 수신 레벨을 조절하고 에러가 발생하지 않는 테스트 패턴의 레벨 이상의 수신 레벨을 갖도록 수신기(131)의 수신 레벨을 조절할 수 있다. 또한 에러 체크부(140)는 반복적으로 수신되는 테스트 패턴의 레벨이 단계적으로 감소되도록 수신기(131)의 수신 레벨을 조절하고, 에러가 발생하지 않는 테스트 패턴의 레벨 이상의 수신 레벨을 갖도록 수신기(131)의 수신 레벨을 조절할 수 있다.
이와 같이 상기 초기화 구간의 제2 구간 동안 에러 체크부(140)는 반복적으로 수신되는 테스트 패턴에 기초하여 테스트를 수행하고 에러가 발생하지 않는 레벨 이상의 수신 레벨을 갖도록 수신기(131)의 수신 레벨을 조절하고 소스 드라이버(121)의 준비 상태를 나타내는 준비 신호(RDY)를 출력할 수 있다. 출력된 준비 신호(RDY)는 준비 상태 정보로서 역방향 신호선(160)을 통하여 타이밍 컨트롤러(121)에 제공될 수 있다.
클럭 복원부(132)가 락 상태로 안정화되고, 에러 체크부(140)가 준비 신호(RDY)를 출력하여 소스 드라이버(121)가 데이터를 수신할 준비가 되었음을 타이밍 컨트롤러(121)에 통지할 수 있다. 상기 데이터 전송 구간 동안 클럭 복원부(132)는 상기 클럭 코드와 상기 클럭 코드에 인접한 데이터 비트 사이의 에지를 검출하여 디스플레이 데이터(TD)로부터 상기 복원 클럭 신호를 생성할 수 있다. 또한, 클럭 복원부(132)는, 상기 데이터 전송 구간 동안, 상기 복원 클럭 신호에 기초하여 다중 위상 클럭 신호를 생성하고, 상기 데이터 비트들 및 상기 다중 위상 클럭 신호를 병렬화기(133)에 제공할 수 있다.
병렬화기(133)는 상기 다중 위상 클럭 신호에 기초하여 상기 데이터 비트들을 병렬화할 수 있다. 병렬화기(134)는 병렬화된 디지털 데이터 중 이미지 데이터와 관련된 디지털 데이터를 데이터 래치부(134)에 제공하고 병렬화된 디지털 데이터 중 소스 드라이버를 제어하기 위한 구성 데이터를 제어부(136)와 구성 레지스터(139)에 제공할 수 있다. 데이터 래치부(134)는 병렬화기(133)로부터 제공된 이미지 데이터와 관련된 디지털 데이터를 저장한다. 일 실시예에서, 데이터 래치부(134)는 쉬프트 레지스터(shift resister)를 포함할 수 있다. 상기 쉬프트 레지스터는 병렬화기(133)로부터 제공된 디지털 데이터를 쉬프트 시키면서 저장할 수 있다. 디스플레이 패널(170)에 포함된 한 행의 픽셀들에 상응하는 디지털 데이터가 데이터 래치부(134)에 저장되면, 데이터 래치부(134)는 저장된 디지털 데이터를 데이터 변환부(135)에 제공할 수 있다. 데이터 변환부(135)는 데이터 래치부(134)로부터 제공된 디지털 데이터에 기초하여 계조 전압을 선택하여 아날로그 신호를 생성하고, 상기 아날로그 신호를 증폭부(138)에 제공할 수 있다. 증폭부(138)는 데이터 변환부(135)로부터 제공받은 아날로그 전압을 증폭하여 디스플레이 패널(170)에 제공할 수 있다. 증폭부(138)는 복수의 증폭기들을 포함할 수 있고, 증폭기들의 바이어스는 제어부(136)의 제어에 따라 바이어스부(137)에서 조절할 수 있다. 즉 증폭부(138)가 아날로그 전압을 증폭하여 디스플레이 패널(170)에 제공하는데 증폭된 아날로그 전압의 바이어스를 제어부(136)와 바이어스부(137)를 통하여 제어할 수 있다.
디스플레이 패널(170)은 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 의해 구동되어 이미지를 표시할 수 있다. 예를 들어, 디스플레이 패널(170)은 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 플라스마 표시 패널(plasma display panel) 등일 수 있다. 도 1에 도시되지는 않았으나, 디스플레이 장치(100)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 계조 전압을 제공하는 계조 전압 생성부 및 디스플레이 패널(170)에 포함된 픽셀들을 행 단위로 선택하는 게이트 드라이버를 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치(100)는 초기와 구간의 제2 구간 동안 각각의 소스 드라이버(121, 122, 12n)의 제어하기 위한 구성 데이터의 레벨을 결정하는 수신기의 수신 레벨을 조절하기 위하여 테스트 패턴을 각각의 소스 드라이버(121, 122, 12n)에 반복적으로 전송하여 수신기(131) 각각의 수신 레벨을 조절하여 제1 내지 제n 소스 드라이버들(121, 122, 12n) 구성 데이터를 전송할 수 있고, 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각은 조절된 수신 레벨에서 구성 데이터를 수신하여 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각은 각 채널 특성에 따른 구성 데이터에 따라 동작함으로써 전력 소모를 최소화할 수 있다.
또한, 디스플레이 장치(100)는 수직 블랭크 구간 동안, 타이밍 컨트롤러(110)가 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 변조 클럭 신호를 전송함으로써, 전자기파 간섭(electromagnetic interference, EMI)을 감소시킬 수 있다. 게다가, 디스플레이 장치(100)는 타이밍 컨트롤러(110)가 제1 내지 제n 소스 드라이버들(121, 122, 12n)로부터 역방향 신호선(160)을 통하여 소프트 페일 정보와 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각의 준비 상태에 관한 정보를 수신함으로써, 소프트 페일(soft fail)을 효과적으로 복구할 수 있고, 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각은 각각의 채널 특성에 따른 구성 데이터를 전송함으로써 전력 소모를 최소화할 수 있다.
도 2b는 본 발명의 일 실시예에 따른 도 1의 디스플레이 장치의 일부를 나타낸다.
도 2b를 참조하면, 타이밍 컨트롤러(110)와 소스 드라이버들(12k, 12k+1)이 도시되어 있다. 타이밍 컨트롤러(110)와 소스 드라이버(12k)는 채널(CHk)을 통하여 서로 연결되어 있고, 타이밍 컨트롤러(110)와 소스 드라이버(12k+1)는 채널(CHk+1)을 통하여 서로 연결된다. 또한, 소스 드라이버들(12k, 12k+1)과 타이밍 컨트롤러(110)는 역방향 신호선(160)을 통하여 서로 연결된다.
타이밍 컨트롤러(110)는 제어부(111), 송신기들(112, 113) 및 수신기(114)를 포함하여 구성될 수 있다. 소스 드라이버(12k)는 수신기(12k1), 에러 체크부(12k2) 및 제어부(12k3)를 포함할 수 있다. 소스 드라이버(12k)는 도 2a의 소스 드라이버(121)와 동일한 구성을 갖을 수 있지만 설명의 편의를 위하여 도 2b에서는 수신기(12k1), 에러 체크부(12k2), 제어부(12k3), 바이어스부(12k4) 및 복수의 증폭기들(AMP)을 포함하는 증폭부(12k5)만을 도시하였다. 도시하지는 않았지만, 소스 드라이버(12k+1)는 소스 드라이버(12k)와 동일한 구성을 갖을 수 있다. 송신기(113)는 채널(CHk)을 통하여 소스 드라이버(12k)와 연결되고, 송신기(112)는 채널(CHk+1)을 통하여 소스 드라이버(12k+1)와 연결된다. 채널들(CHk, CHk+1)은 서로 다른 길이를 갖는 등 서로 다른 물리적 특성을 갖기 때문에, 제어부(111)가 송신기들(112, 113)를 통하여 소스 드라이버들(12k, 12k+1)에 동일한 데이터를 전송하여도 소스 드라이버들(12k, 12k+1)에는 서로 다른 데이터가 수신될 수 있다. 본 발명의 실시예에서는 이러한 채널의 물리적 특성과 소스 드라이버들 각각의 상태에 따른 최적의 구성 데이터로서 소스 드라이버들 각각을 제어하기 위하여 테스트 패턴을 소스 드라이버들에 반복적으로 전송하여 테스트를 수행하고, 에러가 발생하지 않는 레벨이상으로 수신기의 수신 레벨을 조절하여 소스 드라이버들 각각이 조절된 수신 레벨에서 수신된 구성 데이터에 따라서 동작할 수 있다.
도 2b에서 소스 드라이버들(12k, 12k+1)은 역방향 신호선(160)을 통하여 타이밍 컨트롤러(110)에 소프트 페일 정보나 소스 드라이버들(12k, 12k+1)의 준비 상태 정보를 전송할 수 있다.
도 3은 도 1 의 디스플레이 장치의 동작 모드들을 나타내는 상태도이다.
도 1 내지 도 3을 참조하면, 타이밍 컨트롤러(110)의 전원이 켜지면(210), 타이밍 컨트롤러(110)는 초기화 모드(220)로 동작한다. 타이밍 컨트롤러(110)는 초기화 구간 동안 초기화 모드(220)로 동작할 수 있다. 초기화 모드(220)는 최초 트레이닝 모드와 테스트 모드를 포함할 수 있다. 최초 트레이닝 모드에서 타이밍 컨트롤러(110)는 클럭 복원부(132)가 락 상태가 되도록 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 클럭 트레이닝 신호를 전송할 수 있다. 테스트 모드에서 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)의 상태를 테스트하기 위하여 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 소스 드라이버들(121, 122, 12n) 각각의 구성 데이터의 레벨을 결정하는 수신기의 수신 레벨을 조절하기 위한 테스트 패턴을 반복적으로 전송할 수 있다.
제1 내지 제n 소스 드라이버들(121, 122, 12n)이 안정화되고, 준비 상태가 되면, 타이밍 컨트롤러(110)는 디스플레이 데이터 모드(230)로 동작한다. 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 라인 시작 필드(SOL)를 포함하는 디스플레이 데이터(TD)를 전송함으로써, 디스플레이 데이터 모드(230)의 시작을 알릴 수 있다. 타이밍 컨트롤러(110)는 데이터 전송 구간 동안 디스플레이 데이터 모드(230)로 동작할 수 있다. 디스플레이 데이터 모드(230)에서 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 이미지 프레임의 라인들에 각각 상응하는 데이터를 전송할 수 있다.
하나의 이미지 프레임에 상응하는 디스플레이 데이터(TD)가 전송되면, 타이밍 컨트롤러(110)는 수직 블랭크 모드(240)로 동작한다. 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 프레임 동기 신호(FSYNC)를 포함하는 디스플레이 데이터(TD)를 전송함으로써, 디스플레이 데이터 모드(230)의 종료를 알릴 수 있다. 타이밍 컨트롤러(110)는 수직 블랭크 모드 동안 수직 트레이닝 모드로 동작할 수 있다. 수직 트레이닝 모드에서 타이밍 컨트롤러(110)는 변조 클럭 신호를 전송할 수 있다. 또한 타이밍 컨트롤러(110)는 수직 블랭크 모드 동안 수직 트레이닝 모드와 테스트 모드로 동작할 수 있다. 즉 수직 블랭크 모드는 수직 트레이닝 모드와 테스트 모드를 포함할 수 있다.
디스플레이 데이터 모드(230) 및 수직 블랭크 모드(240)는 매 이미지 프레임마다 반복적으로 수행될 수 있다. 디스플레이 데이터 모드(230) 및 수직 블랭크 모드(240)는, 타이밍 컨트롤러(110)의 전원이 꺼지거나, 제1 내지 제n 소스 드라이버들(121, 122, 12n)에서 소프트 페일이 발생할 때까지, 반복적으로 수행될 수 있다. 수직 블랭크 모드(240)에서 디스플레이 데이터 모드(230)로 변경될 때, 타이밍 컨트롤러(110)는 제1내지 제n 소스 드라이버들(121, 122, 12n)에 라인 시작 필드(SOL)를 포함하는 디스플레이 데이터(TD)를 전송할 수 있고, 디스플레이 데이터 모드(230)에서 수직 블랭크 모드(240)로 변경될 때, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 프레임 동기 신호(FSYNC)를 포함하는 디스플레이 데이터(TD)를 전송할 수 있다.
디스플레이 데이터 모드(230) 또는 수직 블랭크 모드(240)가 수행되는 도중, 제1내지 제n 소스 드라이버들(121, 122, 12n)에서 소프트 페일, 예를 들어 클럭 복원부(132)의 언-락(UNLOCK)이 발생하면, 다시 초기화 모드(220)가 수행된다. 초기화 모드(220)의 최초 트레이닝 모드에서, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 상기 클럭 트레이닝 신호를 전송하고, 클럭 복원부(132)는 상기 클럭 트레이닝 신호에 기초하여 락될 수 있다. 초기화 모드(220)의 최초 트레이닝 모드에서, 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 상기 소프트 페일에 의해 변경된 설정 값들을 초기화할 수 있다. 또한 초기화 모드(220)의 테스트 모드에서 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각을 제어하기 위한 구성 데이터의 레벨을 결정하는 수신기의 수신 레벨을 조절하기 위한 테스트 패턴을 반복적으로 전송하여 제1 내지 제n 소스 드라이버들(121, 122, 12n)의 준비 상태를 테스트 할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치(100)는 최초 트레이닝 모드와 테스트 모드를 포함하는 초기화 모드(220), 디스플레이 데이터 모드(230) 및 적어도 수직 트레이닝 모드를 포함하는 수직 블랭크 모드(240)로 동작함으로써, 클럭 임베딩 기술을 채용한 인트라 패널 인터페이스를 활용할 수 있다.
도 4a는 도 1의 디스플레이 장치의 디스플레이 데이터 전송 방법을 나타내는 순서도이다.
도 1, 도 2a, 도 2b 및 도 4a를 참조하면, 초기화 구간의 제1 구간 동안, 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 클럭 복원부(132)가 락 상태가 되도록 타이밍 컨트롤러(110)로부터 클럭 트레이닝 신호를 수신한다(S310). 예를 들어, 타이밍 컨트롤러(110)는, 전원이 켜졌을 때 또는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에서 소프트 페일이 발생하였을 때, 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 클럭 트레이닝 신호를 전송할 수 있다. 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 상기 클럭 트레이닝 신호에 응답하여 안정화될 수 있다. 예를 들어, 클럭 복원부(132)는 상기 클럭 트레이닝 신호에 기초하여 락되고, 제1 내지 제n 소스 드라이버들(121, 122, 12n)의 설정 값들이 초기화될 수 있다. 클럭 복원부(132)가 락되고 제1 내지 제n 소스 드라이버들(121, 122, 12n)의 설정 값들이 초기화되면, 초기화 구간의 제2 구간 동안, 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 각각의 상태를 테스트하기 위하여 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각을 제어하기 위한 구성 데이터의 레벨을 결정하는 수신기의 수신 레벨을 조절하기 위한 테스트 패턴을 타이밍 컨트롤러(110)로부터 수신한다(S320). 테스트 패턴이 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 수신되면, 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각의 에러 체크부(140)는 수신된 테스트 패턴을 기초로 테스트를 수행하여 에러가 발생하지 않도록 수신기(131)의 수신 레벨을 조절한다(S330). 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각의 수신기(131)는 조절된 수신 레벨에서 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각을 제어하기 위한 구성 데이터를 수신함으로써 1 내지 제n 소스 드라이버들(121, 122, 12n) 각각에 채널의 상태와 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각의 상태에 적합한 구성 데이터에 따라 동작함으로써 전력 소모를 감소시킬 수 있다.
데이터 전송 구간 동안, 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각은 각각의 수신기(131)의 조절된 수신 레벨에서 타이밍 컨트롤러(110)로부터 구성 데이터를 포함하며 이미지 프레임의 라인들에 각각 상응하는 데이터를 수신한다(S340). 상기 데이터는 클럭 코드가 주기적으로 부가된 데이터 비트들을 포함할 수 있다. 클럭 복원부(132)는 상기 클럭 코드와 상기 클럭 코드에 인접한 데이터 비트 사이의 에지를 검출하여 복원 클럭 신호를 생성할 수 있다. 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 상기 복원 클럭 신호에 기초하여 상기 데이터 비트들을 샘플링하고, 상기 샘플링된 데이터 비트들에 기초하여 디스플레이 패널(140)을 구동할 수 있다.
수직 블랭크 구간 동안, 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 타이밍 컨트롤러(110)로부터 적어도 변조 클럭 신호를 수신한다(S350). 상기 변조 클럭 신호는 상기 클럭 트레이닝 신호의 상승 에지 또는 하강 에지 중 적어도 하나의 에지의 위치를 조절하여 생성될 수 있다. 예를 들어, 상기 변조 클럭 신호는 상기 클럭 트레이닝 신호의 상승 에지를 변조하여 생성되거나, 상기 클럭 트레이닝 신호의 하강 에지를 변조하여 생성되거나, 상기 클럭 트레이닝 신호의 상승 에지 및 하강 에지를 변조하여 생성될 수 있다. 일 실시예에서, 타이밍 컨트롤러(110)는, 수직 블랭크 구간 중 상기 데이터 전송 구간 직전의 마지막 일정 시간 동안, 상기 클럭 트레이닝 신호를 변조하지 않고, 상기 클럭 트레이닝 신호와 실질적으로 동일한 클럭 신호를 전송할 수 있다. 수직 블랭크 구간의 제1 구간 동안 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 변조 클럭 신호를 전송하고 수직 블랭크 구간의 제2 구간 동안 타이밍 컨트롤러(110)는 제1내지 제n 소스 드라이버들(121, 122, 12n)에 테스트 패턴을 전송할 수 있다. 다른 실시예에서는 수직 블랭크 구간의 제1 구간 동안 타이밍 컨트롤러(110)는 제1내지 제n 소스 드라이버들(121, 122, 12n)에 테스트 패턴을 전송하고, 수직 블랭크 구간의 제2 구간 동안 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 변조 클럭 신호를 전송할 수 있다.
데이터 전송 및 변조 클럭 신호 전송은 매 이미지 프레임마다 반복적으로 수행될 수 있다. 상기 데이터 전송 또는 상기 변조 클럭 신호 전송 도중 제1내지 제n 소스 드라이버들(121, 122, 12n)에서 소프트 페일이 발생하면, 제1내지 제n 소스 드라이버들(121, 122, 12n)은 타이밍 컨트롤러(110)에 소프트 페일 정보를 제공할 수 있다. 일 실시예에서, 제1내지 제n 소스 드라이버들(121, 122, 12n)은 역방향 신호선(160)의 전압을 변경함으로써, 타이밍 컨트롤러(110)에 상기 소프트 페일의 발생을 나타내는 소프트 페일 신호를 송신할 수 있다. 다른 실시예에서, 타이밍 컨트롤러(110)가 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 순서 정보들을 각각 제공하고, 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 상기 순서 정보들에 상응하는 응답 시간들 동안 상기 소프트 페일의 발생 여부를 나타내는 상태 신호들을 각각 전송할 수 있다. 타이밍 컨트롤러(110)가 제1 내지 제n 소스 드라이버들(121, 122, 12n)로부터 소프트 페일이 발생하였음을 나타내는 소프트 페일 정보를 수신하면, 제1 내지 제n 소스 드라이버들(121, 122, 12n) 모두에 또는 제1내지 제n 소스 드라이버들(121, 122, 12n) 중 소프트 페일이 발생한 소스 드라이버에 상기 클럭 트레이닝 신호를 다시 전송한 후에 상기 테스트 패턴을 전송할 수 있다.
도 4b는 본 발명의 일 실시예에 따른 도 4a의 단계(S330)를 상세히 나타내는 흐름도이다.
도 1, 도 2a, 도 2b 및 도 4b를 참조하면, 에러 체크부(140)는 수신된 테스트 패턴을 기초로 테스트를 수행하여 수신된 테스트 패턴에서 기준 시간 동안 에러가 발생하는지 여부를 체크한다(S331). 수신된 테스트 패턴에서 기준 시간 동안 에러가 발생하면(S331에서 YES), 에러 체크부(140)는 수신기(131)의 수신 레벨을 조절하여 테스트 패턴의 레벨을 변경한다(S332). 여기서 테스트 패턴의 최초 레벨이 최대 레벨이면, 에러 체크부(140)는 수신기(131)의 수신 레벨을 조절하여 테스트 패턴의 레벨을 감소시킬 수 있다. 여기서 테스트 패턴의 최초 레벨이 최소 레벨이면, 에러 체크부(140)는 수신기(131)의 수신 레벨을 조절하여 테스트 패턴의 레벨을 증가시킬 수 있다. 에러 체크부(140)는 변경된 레벨의 테스트 패턴을 기초로 테스트를 수행하여 변경된 레벨의 테스트 패턴에서 에러가 발생하는지 여부를 체크한다(S333). 변경된 레벨의 테스트 패턴에서 에러가 발생하면(S333에서 YES), 에러 체크부(140)는 수신기(131)의 수신 레벨을 조절하여 테스트 패턴의 레벨을 변경한다(S332). 즉 에러 체크부(140)는 에러가 발생하지 않을 때까지 수신기(131)의 수신 레벨을 조절하여 테스트 패턴의 레벨을 단계적으로 증가시킬 수 있다. 즉 단계들(S332, S333)은 하나의 루프를 구성하고, 에러 체크부(140)는 각 단계의 테스트 패턴의 레벨마다 기준 시간 동안 에러의 발생 여부를 체크할 수 있다. 또한 에러 체크부(140)는 각 단계마다 기준 시간 동안 에러가 발생하는 경우, 테스트 패턴이 레벨이 다음 단계로 증가되도록 수신기(131)의 수신 레벨을 조절할 수 있다. 수신된 테스트 패턴에서 에러가 발생하지 않거나(S331에서 NO), 변경된 레벨의 테스트 패턴에서 에러가 발생하지 않으면(S333에서 NO), 에러 체크부(140)는 테스트 패턴에서 에러가 발생하지 않는 레벨 이상으로 수신기(131)의 수신 레벨을 조절(또는 픽스)할 수 있다.
다른 실시예에서, 수신된 테스트 패턴에서 기준 시간 동안 에러가 발생하지 않으면, 에러 체크부(140)는 수신기(131)의 수신 레벨을 조절하여 테스트 패턴의 레벨을 감소시킬 수 있다. 즉 에러 체크부(140)는 에러가 발생할 때까지 수신기(131)의 수신 레벨을 조절하여 테스트 패턴의 레벨을 단계적으로 감소시킬 수 있다. 또한 에러 체크부(140)는 각 단계마다 기준 시간 동안 에러가 발생하지 않는 경우, 테스트 패턴이 레벨이 다음 단계로 감소되도록 수신기(131)의 수신 레벨을 조절할 수 있다. 감소된 테스트 패턴의 레벨에서 에러가 발생하는 경우, 에러 체크부(140)는 수신기(131)의 수신 레벨을 에러가 발생하지 않는 레벨 이상으로 조절할 수 있다.
즉 수신기(131)의 수신 레벨이 테스트 패턴에서 에러가 발생하지 않는 레벨 이상으로 픽스(fix)되면, 제1 내지 제n 소스 드라이버들(121, 122, 12n) 각각은 데이터 전송 구간 동안에 타이밍 컨트롤러(110)로부터 동일한 레벨의 구성 데이터를 수신하여도 각각의 수신기(131)의 수신 레벨이 조절되어 있으므로 최적화된 레벨의 구성 데이터에 기초하여 동작할 수 있어, 전류 소모를 감소시킬 수 있다.
본 발명의 일 실시예에 따른 디스플레이 데이터 전송 방법은 클럭 임베딩 기술을 채용한 인트라 패널 인터페이스에 적합하다. 또한, 본 발명의 일 실시예에 따른 디스플레이 데이터 전송 방법은 소프트 페일을 효과적으로 복구할 수 있고 복수의 소스 드라이버들 각각에 채널 상태와 소스 드라이버들 각각의 상태에 따라 수신기의 수신 레벨을 조절함으로써 구성 데이터의 레벨을 각 소스 드라이버의 상태에 따라 조절하여 소스 드라이버들 각각이 각각의 상태에 따라 동작할 수 있어 전력 소모를 감소시킬 수 있다.
도 5는 도 1의 디스플레이 장치에서 전송되는 디스플레이 데이터를 나타내는 도면이다.
도 1 및 도 5를 참조하면, 초기화 구간의 제1 구간(IP1) 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 클럭 트레이닝 신호(410)를 전송한다. 초기화 구간의 제2 구간(IP2) 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 테스트 패턴(413)를 반복적으로 전송한다. 데이터 전송 구간 동안, 타이밍 컨트롤러(110)는 이미지 프레임의 라인들에 각각 상응하는 데이터들을 전송할 수 있다. 하나의 데이터는(420)은 복수의 데이터 비트들(421) 및 복수의 데이터 비트들(421)에 주기적으로 부가된 클럭 코드(422)를 포함한다. 예를 들어, 클럭 코드(422)는 N개(N은 2 이상의 자연수)의 데이터 비트들(421a, 421b, 421n) 마다 부가될 수 있다. 일 실시예에서, 클럭 코드(422)는, 도 5에 도시된 바와 같이, 제1 비트(422a) 및 제2 비트(422b)를 포함하는 2 비트를 가질 수 있다. 다른 실시예에서, 클럭 코드(422)는 1 비트를 가질 수 있다. 하나의 이미지 프레임에 대한 데이터 패킷들이 전송된 후인 수직 블랭크 구간 동안, 타이밍 컨트롤러(110)는 제1내지 제n 소스 드라이버들(121, 122, 12n)에 변조 클럭 신호(430)를 전송할 수 있다. 변조 클럭 신호(430)는 상기 클럭 트레이닝 신호의 상승 에지 또는 하강 에지 중 적어도 하나를 변조하여 생성될 수 있다. 상기 수직 블랭크 구간 후 데이터 전송 구간 동안, 다음 이미지 프레임에 대한 데이터 패킷들이 전송될 수 있다. 또한, 상기 데이터 전송 구간 및 상기 수직 블랭크 구간은 반복될 수 있다.
도 6은 도 1의 디스플레이 장치에서 데이터 전송 구간 동안 전송되는 데이터를 나타내는 도면이다.
도 6을 참조하면, 데이터 전송 구간 동안 전송되는 데이터(440)는 라인 시작 필드(441), 구성 필드(442), 픽셀 데이터 필드(443), 대기 필드(444) 및 수평 공백 필드(445)를 포함한다.
라인 시작 필드(441)는 이미지 프레임의 각 라인의 시작을 나타낸다. 소스 드라이버는 라인 시작 필드(441)에 응답하여 내부 카운터를 동작시킴으로써, 상기 카운터의 카운팅 결과에 기초하여 구성 필드(442), 픽셀 데이터 필드(443) 및 대기 필드(444)를 구분할 수 있다. 라인 시작 필드(441)는, 현 이미지 프레임의 이전 라인에 대한 수평 공백 필드(445) 또는 현 이미지 프레임과 이전 이미지 프레임 사이의 수직 블랭크 구간과의 구분을 위하여, 특정한 에지 또는 패턴을 가지는 클럭 코드를 포함할 수 있다.
구성 필드(442)에는 상기 소스 드라이버를 제어하기 위한 구성 데이터가 기입된다. 도 1의 디스플레이 장치(100)는 상기 구성 데이터가 기입된 구성 필드(442)를 전송함으로써 제어 신호 전송을 위한 별도의 제어 신호선을 필요로 하지 않을 수 있다. 상기 구성 데이터는 이미지 프레임의 마지막 라인에 대한 데이터 패킷(440)이 전송될 때 활성화되는 프레임 동기 신호를 포함할 수 있다. 상기 소스 드라이버는 활성화된 프레임 동기 신호를 수신함으로써 현재 데이터 패킷이 전송된 후 수직 블랭크 구간이 시작됨을 알 수 있다. 상기 구성 데이터는 수신기의 바이어스 값, 등화 옵션 등의 설정 값들을 더 포함할 수 있다. 또한 상기 구성 데이터는 증폭부(139)에 포함되는 증폭기들의 바이어스를 제어하기 위한 바이어스 정보를 포함할 수 있다. 일 실시예에서, 상기 구성 데이터는 상기 구성 데이터가 업데이트 되었는지 여부를 나타내는 구성 업데이트 비트를 포함할 수 있다. 예를 들어, 상기 소스 드라이버는, 로직 로우 레벨을 가지는 상기 구성 업데이트 비트를 수신한 경우, 구성 필드(442)에 기입된 상기 구성 데이터를 처리하지 않고, 로직 하이 레벨을 가지는 상기 구성 업데이트 비트를 수신한 경우, 상기 구성 데이터에 기초하여 설정 값들을 변경할 수 있다.
픽셀 데이터 필드(443)에는 이미지 데이터가 기입된다. 상기 소스 드라이버는 픽셀 데이터 필드(443)에 기입된 상기 이미지 데이터를 수신하고, 디스플레이 패널에 상기 이미지 데이터에 상응하는 이미지가 표시되도록 상기 디스플레이 패널을 구동할 수 있다. 대기 필드(444)는 상기 소스 드라이버가 상기 이미지 데이터를 수신 및 저장하는 시간을 확보하도록 할당된 구간이다. 예를 들어, 대기 필드(444)는 도 1의 소스 드라이버(121)가 상기 이미지 데이터를 수신하여 데이터 래치부(135)에 저장하는 시간에 상응하는 비트수를 가질 수 있다. 일 실시예에서, 픽셀 데이터 필드(443) 및 대기 필드(444)에는 스크램블된 데이터 비트들이 기입될 수 있다. 상기 소스 드라이버는 상기 스크램블된 데이터 비트들을 디스크램블링하여 상기 이미지 데이터를 복원할 수 있다. 픽셀 데이터 필드(443) 및 대기 필드(444)에 스크램블된 데이터 비트들이 기입됨으로써, 전자기파 간섭이 감소될 수 있다.
수평 공백 필드(445)는 상기 소스 드라이버가 상기 이미지 데이터에 기초하여 상기 디스플레이 패널을 구동하는 시간을 확보하도록 할당된 구간이다. 예를 들어, 수평 공백 필드(445)는 데이터 래치부(135)에 저장된 이미지 데이터를 아날로그 전압으로 변환하고, 디스플레이 패널(140)에 인가하는 시간에 상응하는 비트수를 가질 수 있다. 수평 공백 필드(445)는 라인 시작 필드(441)와 구분될 수 있도록 일정한 방향을 가지는 에지를 가지거나, 일정한 패턴을 가지는 클럭 코드들을 포함할 수 있다.
도 7은 도 5의 테스트 패턴의 레벨이 수신기에서 조절된 경우의 각 테스트 패턴과 도 6의 구성 필드에 포함되는 구성 데이터의 관계를 나타내는 표이다.
도 7을 참조하면, 테스트 패턴의 제1 내지 제 m 레벨들(TP1~TPm) 각각은 구성 데이터의 제1 내지 제 m 레벨들(CONFIGURATION1~CONFIGURATIONm) 각각에 상응함을(연관되어 있음을) 알 수 있다. 상술한 바와 같이 구성 데이터는 제1 내지 제m 소스 드라이버들(121~12m)을 제어하기 위한 데이터로서 구성 데이터의 제1 내지 제 m 레벨들(CONFIGURATION1~CONFIGURATIONm) 각각은 제1 내지 제m 소스 드라이버들(121~12m) 각각의 PVT 조건, 입력 주파수 등의 레벨과 관련된다. 즉, 테스트 패턴의 제1 내지 제 m 레벨들(TP1~TPm) 중 어느 한 레벨에서 에러가 발생하지 않으면, 그 레벨과 관련된 구성 데이터의 레벨의 PVT 조건 및 입력 주파수 등에서 해당 소스 드라이버는 에러없이 동작할 수 있음을 알 수 있다. 또한 PVT 조건 및 입력 주파수에 의하여 소스 드라이버에서 소모되는 전력이 결정되기 때문에, 에러가 발생하지 않는 PVT 조건 및 입력 주파수에서 그 레벨이 낮은 구성 데이터에 따라 소스 드라이버가 동작할수록 해당 소스 드라이버에서 소모되는 전력을 감소시킬 수 있다. 또한 상술한 바와 같이 제1 내지 제m 소스 드라이버들(121~12m) 각각은 타이밍 컨트롤러(100)와 서로 다른 채널 환경에서 연결되기 때문에 제1 내지 제m 소스 드라이버들(121~12m) 각각에서 에러가 발생하지 않는 테스트 패턴의 레벨은 서로 다를 수 있다. 본 발명의 실시예들에 따르면 제1 내지 제m 소스 드라이버들(121~12m) 각각은 에러가 발생하지 않는 구성 데이터의 레벨에 따라 동작할 수 있기 때문에 서로 다른 채널 환경에서 최적화될 수 있고, 전력 소모를 감소시킬 수 있다.
도 8은 도 6의 구성 필드에 포함되는 바이어스 정보에 의하여 증폭부에 포함되는 증폭기들 중 어느 하나의의 출력을 나타낸다.
도 9는 도 3의 증폭부에 포함되는 증폭기들 중 하나를 나타낸다.
도 9에는 설명의 편의를 위하여 데이터 변환부(135), 제어부(136) 및 바이어스부(137)가 증폭기(1381)와 같이 도시된다. 도 8 및 도 9를 참조하면, 구성 필드(442)에 포함되는 증폭기를 제어하기 위한 바이어스 정보에 의하여 증폭기(1381)를 통하여 출력되는 증폭된 아날로그 전압(AMP_OUT)을 안정화시키기 위한 제1 레벨(L1)의 바이어스 전압(AMP_BIAS)의 인가 구간(Tst), 아날로그 전압(AMP_OUT)이 안정화된 후의 제1 레벨(L1)에서 제2 레벨(L2)로의 변화량(Bstep) 및 아날로그 전압(AMP_OUT)을 원래 레벨로 복귀시키기 위한 레벨 변화 시점(Tend) 등을 포함할 수 있다. 시간(T1)에서 앰프 인에이블 신호(AMP_EN)에 동기되어 제1 레벨(L1)의 바이어스 전압(AMP_BIAS)이 증폭기(1381)에 인가되고, 제1 레벨(L1)의 바이어스 전압(AMP_BIAS)은 시간(T1)에서부터 시간(T2)까지 구간(Tst) 동안 증폭기(1381)에 인가된다. 아날로그 전압(AMP_OUT)이 안정화되면 시간(T2)에서 바이어스 전압(AMP_BIAS)의 레벨은 하강하기 시작하여 제2 레벨(L2)이 된다. 바이어스 전압(AMP_BIAS)의 레벨은 시간(T3)까지 제2 레벨(L2)을 유지한다. 아날로그 전압(AMP_OUT)이 안정화 상태에서 다시 천이를 시작하기 전에 미리 바이어스 전압(AMP_BIAS)의 레벨을 시간(T3)에서 증가시키기 시작한다. 도 8 및 도 9에서 앰프 인에이블 신호(AMP_EN)에 의하여 증폭기(1381)가 활성화됨을 알 수 있다. 또한 증폭기(1381)가 활성화되어 증폭기(1381)에서 아날로그 전압이 출력되는 시점에 동기되어 바이어스 전압(AMP_BIAS)을 조절함을 알 수 있다. 이렇게 구성 필드에 증폭기의 바이어스 전압을 제어하기 위한 바이어스 정보를 포함시켜 증폭기의 출력 상태에 따라 증폭기에 제공되는 바이어스 전압(AMP_BIAS)을 조절하여 전류 소모를 감소시킬 수 있다. 도 10은 본 발명의 일 실시예에 따른 소스 드라이버의 바이어스 전압 제어 방법을 나타내는 흐름도이다.
도 1, 도 2a, 도 6 내지 10을 참조하면, 타이밍 컨트롤러(110)가 증폭기(1381)의 바이어스 전압을 제어하기 위한 바이어스 정보를 포함하는 구성 데이터를 제어부(136)에 전송한다(S410). 제어부(S420)는 바이어스 정보에 따라 바이어스부(137)를 제어하고, 바이어스부(137)는 제어부(136)의 제어에 따른 바이어스 전압(AMP_BIAS)을 증폭기(1381)에 제공한다(S420). 증폭기(1381)는 바이어스부(137)로부터 제공되는 바이어스 전압(AMP_BIAS)에 따라 아날로그 전압을 디스플레이 패널(170)에 출력한다(S430). 상술한 바와 같이 제어부(136)가 타이밍 컨트롤러(110)로부터 제공받는 바이어스 정보는 아날로그 전압(AMP_OUT)을 안정화시키기 위한 제1 레벨(L1)의 바이어스 전압(AMP_BIAS)의 인가 구간(Tst), 아날로그 전압(AMP_OUT)이 안정화된 후의 제1 레벨(L1)에서 제2 레벨(L2)로의 변화량(Bstep) 및 아날로그 전압(AMP_OUT)을 원래 레벨로 복귀시키기 위한 레벨 변화 시점(Tend) 등을 포함할 수 있다.
도 11은 도 6의 데이터에 포함된 수평 공백 필드 및 라인 시작 필드의 일 예를 나타내는 도면이다.
도 11을 참조하면, 수평 공백 필드(HBP)는 일정한 방향의 에지(450)를 가지는 클럭 코드들을 포함하고, 라인 시작 필드(SOL)는 수평 공백 필드(HBP)에 포함된 상기 클럭 코드들의 에지(450)의 방향과 다른 방향의 에지(460)를 가지는 클럭 코드를 포함할 수 있다. 예를 들어, 수평 공백 필드(HBP)에 포함된 클럭 코드들은 상승 에지(450)를 가지고, 라인 시작 필드(SOL)에 포함된 클럭 코드는 하강 에지(460)를 가질 수 있다. 소스 드라이버는, 카운터 인에이블 신호(CNT_EN)를 로직 로우 레벨을 가질 때 수신되는 하강 에지(460)를 검출함으로써, 구성 필드(442), 픽셀 데이터 필드(443) 및 대기 필드(444)가 전송될 것임을 알 수 있다. 또한, 상기 소스 드라이버는 카운터 인에이블 신호(CNT_EN)를 로직 하이 레벨로 활성화함으로써, 상기 카운터의 카운팅 결과에 기초하여 구성 필드(442), 픽셀 데이터 필드(443) 및 대기 필드(444)를 구분할 수 있다. 도 6a에는, 수평 공백 필드(HBP)에 포함된 클럭 코드들이 상승 에지(450)를 가지고, 라인 시작 필드(SOL)에 포함된 클럭 코드가 하강 에지(460)를 가진 예가 도시되어 있으나, 수평 공백 필드(HBP)에 포함된 클럭 코드들이 하강 에지를 가지고, 라인 시작 필드(SOL)에 포함된 클럭 코드가 상승 에지를 가질 수 있다.
도 12는 도 6의 데이터에 포함된 수평 공백 필드 및 라인 시작 필드의 다른 예를 나타내는 도면이다.
도 12를 참조하면, 수평 공백 필드(HBP)는 일정한 패턴(470)을 가지는 클럭 코드들을 포함하고, 라인 시작 필드(SOL)는 수평 공백 필드(HBP)에 포함된 상기 클럭 코드들의 패턴(470)과 다른 패턴(480)을 가지는 클럭 코드를 포함할 수 있다. 예를 들어, 수평 공백 필드(HBP)에 포함된 클럭 코드들은 각각 로직 로우 레벨을 가지는 제1 비트 및 로직 로우 레벨을 가지는 제2 비트를 가지고, 라인 시작 필드(SOL)에 포함된 클럭 코드는 로직 하이 레벨을 가지는 제1 비트 및 로직 로우 레벨을 가지는 제2 비트를 가질 수 있다. 소스 드라이버는, 로직 하이 레벨을 가지는 제1 비트 및 로직 로우 레벨을 가지는 제2 비트를 포함하는 클럭 코드를 검출함으로써, 라인 시작 필드(SOL)가 전송되었음을 알 수 있다.
도 13은 본 발명의 다른 실시예에 따른 도 1의 디스플레이 장치에서 전송되는 디스플레이 데이터를 나타내는 도면이다.
도 13의 실시예가 도 5의 실시예에 차이가 나는 점은 수직 블랭크 구간의 제1 구간(VBP1)에서 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 변조 클럭 신호(430)를 전송하고, 수직 블랭크 구간의 제2 구간(VBP2)에서 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 테스트 패턴(433)을 반복적으로 전송한다는 점이다. 즉 도 10의 실시예에서는 매 프레임마다 제1 내지 제n 소스 드라이버들(121, 122, 12n)의 상태를 테스트하고 이에 따른 구성 데이터를 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 전송할 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 도 1의 디스플레이 장치에서 전송되는 디스플레이 데이터를 나타내는 도면이다.
도 14의 실시예가 도 5의 실시예에 차이가 나는 점은 수직 블랭크 구간의 제1 구간(VBP1)에서 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 테스트 패턴(433)을 반복적으로 전송하고 수직 블랭크 구간의 제2 구간(VBP2)에서 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n) 변조 클럭 신호(430)를 전송한다는 점이다. 즉 도 11의 실시예에서도 매 프레임마다 제1내지 제n 소스 드라이버들(121, 122, 12n)의 상태를 테스트하고 이에 따른 구성 데이터를 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 전송할 수 있다.
도 15는 도 1의 디스플레이 장치에서 수직 블랭크 구간 동안(또는 수직 블랭크 구간의 제1 구간 또는 수직 블랭크 구간의 제2 구간) 전송되는 변조 클럭 신호의 일 예를 나타내는 도면이다.
도 15를 참조하면, 변조 클럭 신호는 클럭 트레이닝 신호의 상승 에지(521, 522, 523)를 변조하여 생성될 수 있다. 예를 들어, 상기 변조 클럭 신호의 상승 에지들(521, 522) 상기 클럭 트레이닝 신호의 상승 에지들은(511, 512)과 비교하여 서로 위치가 다를 수 있다. 또한, 상기 변조 클럭 신호의 상승 에지들 중 일부(523)는 상기 클럭 트레이닝 신호의 상승 에지(513)와 비교하여 실질적으로 동일한 시점에 발생될 수 있다.
이와 같이, 상기 변조 클럭 신호가 전송됨으로써, 전자기파 간섭이 감소될 수 있다. 일 실시예에서, 상기 변조 클럭 신호는, 소스 드라이버의 안정성을 향상시키도록, 상기 데이터 전송 구간 직전의 마지막 일정 시간 동안 상기 클럭 트레이닝 신호와 실질적으로 동일할 수 있다.
도 16은 도 1의 디스플레이 장치에서 수직 블랭크 구간(또는 수직 블랭크 구간의 제1 구간 또는 수직 블랭크 구간의 제2 구간) 동안 전송되는 변조 클럭 신호의 다른 예를 나타내는 도면이다.
도 16을 참조하면, 변조 클럭 신호는 클럭 트레이닝 신호의 하강 에지(531, 532, 533)를 변조하여 생성될 수 있다. 예를 들어, 상기 변조 클럭 신호의 하강 에지들(541, 542)는 상기 클럭 트레이닝 신호의 하강 에지들(531, 532)과 비교하여 서로 위치가 다를 수 있다. 또한, 상기 변조 클럭 신호의 하강 에지들 중 일부(543)는 상기 클럭 트레이닝 신호의 상승 에지(533)와 비교하여 실질적으로 동일한 시점에 발생될 수 있다.
도 17은 도 1의 디스플레이 장치에서 수직 블랭크 구간(또는 수직 블랭크 구간의 제1 구간 또는 수직 블랭크 구간의 제2 구간) 동안 전송되는 변조 클럭 신호의 또 다른 예를 나타내는 도면이다.
도 17을 참조하면, 변조 클럭 신호는 클럭 트레이닝 신호의 상승 에지(511, 512, 513) 및 하강 에지(531, 532, 533)를 변조하여 생성될 수 있다. 예를 들어, 상기 변조 클럭 신호의 상승 에지들(551, 552) 및 하강 에지들(561, 562)는 상기 클럭 트레이닝 신호의 상승 에지들(511, 512) 및 하강 에지들(531, 532)과 비교하여 서로 위치가 다를 수 있다. 또한, 상기 변조 클럭 신호의 상승 에지들 중 일부(553) 및 하강 에지들 중 일부(563)는 상기 클럭 트레이닝 신호의 상승 에지(513) 및 하강 에지(533)와 비교하여 실질적으로 동일한 시점에 발생될 수 있다.
도 18은 도 1의 디스플레이 장치에서 소프트 페일 정보를 송신하는 동작의 일 예를 설명하기 위한 도면이다.
도 18을 참조하면, 제1 내지 제n 소스 드라이버들(121, 122, 12n)은 역방향 신호선(160)을 통하여 타이밍 컨트롤러(110)에 소프트 페일 정보를 전송한다. 제1 내지 제n 소스 드라이버들(121, 122, 12n)은, 소프트 페일(예를 들어, 클럭 복원부의 언-락)이 발생했을 때, 타이밍 컨트롤러(110)에 소프트 페일 신호를 전송할 수 있다.
제 1내지 제n 소스 드라이버들(121, 122, 12n) 각각은 클럭 복원부가 언-락되었음을 나타내는 언-락 신호(UNLOCK)에 응답하여 턴-온되는 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 클럭 복원부가 언-락되었을 때, 역방향 신호선(160)의 전압을 변경한다. 타이밍 컨트롤러(110)의 전압이 변경된 것을 감지하여 제1 내지 제n 소스 드라이버들(121, 122, 12n) 중 적어도 어느 하나의 소스 드라이버에 소프트 페일이 발생하였음을 알 수 있다. 또한, 제1 내지 제n 소스 드라이버들(121, 122, 12n) 중 소프트 페일이 발생하지 않은 소스 드라이버도 역방향 신호선(160)의 전압 변경을 감지함으로써, 다른 소스 드라이버에서 소프트 페일이 발생하였음을 알 수 있다.
소프트 페일을 감지한 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(121, 122, 12n)에 클럭 트레이닝 신호를 전송할 수 있다. 제1 내지 제n 소스 드라이버들(121, 122, 12n)이 상기 클럭 트레이닝 신호에 응답하여 안정화됨으로써, 상기 소프트 페일이 복구될 수 있다.
도 19는 도 1의 디스플레이 장치를 포함하는 시스템을 나타내는 블록도이다.
도 19를 참조하면, 시스템(700)은 소스 장치(710) 및 디스플레이 장치(100)를 포함한다.
소스 장치(710)는 디스플레이 장치(100)에 데이터를 제공하고, 디스플레이 장치(100)는 상기 데이터에 기초하여 이미지를 표시할 수 있다. 실시예에 따라, 소스 장치(710)는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더, 휴대폰의 처리기 등일 수 있다. 실시예에 따라, 디스플레이 장치(100)는 TV(television), 모니터, 휴대폰의 표시 장치 등일 수 있다.
이와 같이, 본 발명의 실시예들에 따른 디스플레이 데이터 전송 방법은 클럭 임베딩 기술을 채용한 인트라 패널 인터페이스에 적합하고, 소스 드라이버의 채널 특성에 따른 구성 데이터에 기초하여 각각의 소스 드라이버가 동작할 수 있고, 소스 드라이버의 출력 신호에 따른 바이어스 정보를 구성 데이터로서 전달함으로써 전력 소모를 감소시킬 수 있다.
본 발명은 임의의 디스플레이 장치 및 시스템에 유용하게 이용될 수 있다. 또한, 본 발명은 클럭 임베딩 기술을 채용한 인트라 패널 인터페이스를 가진 디스플레이 장치 및 시스템에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 소스 드라이버에 포함되는 클럭 복원부가 초기화 구간의 제1 구간에서 락 상태인 경우 상기 초기화 구간의 제2 구간 동안 상기 소스 드라이버에 포함된 수신기에서 상기 소스 드라이버를 제어하기 위한 구성 데이터의 레벨을 조절하기 위하여 타이밍 컨트롤러로부터 상기 소스 드라이버가 상기 구성 데이터와 관련된 테스트 패턴을 수신하는 단계;
    상기 소스 드라이버에 포함된 에러 체크부에서 상기 전송된 테스트 패턴을 기초로 테스트를 수행하여 상기 소스 드라이버에 포함되는 수신기의 수신 레벨을 선택적으로 조절하는 단계; 및
    데이터 전송 구간 동안 상기 타이밍 컨트롤러로부터 상기 소스 드라이버가 변경된 수신 레벨에서, 상기 구성 데이터를 포함하며 이미지 프레임의 라인들에 각각 상응하는 데이터를 수신하는 단계를 포함하는 타이밍 컨트롤러와 소스 드라이버 사이의 디스플레이 데이터 전송 방법.
  2. 제1항에 있어서,
    상기 수신기의 수신 레벨을 선택적으로 조절하는 단계는,
    상기 에러 체크부에서 상기 테스트 패턴에 따른 테스트에서 기준 시간 동안 에러가 발생하는지 여부를 체크하는 단계;
    상기 기준 시간 동안 에러가 발생하는 경우 상기 수신기의 수신 레벨을 조절하여 상기 테스트 패턴의 레벨을 변경하는 단계; 및
    상기 에러 체크부에서 상기 변경된 레벨의 테스트 패턴에서 에러가 발생하는지 여부를 체크하는 단계를 포함하는 것을 특징으로 하는 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
  3. 제2항에 있어서,
    상기 에러 체크부에서 상기 테스트 패턴의 에러가 발생하지 않는 레벨 이상으로 상기 수신기의 수신 레벨을 조절하는 단계를 더 포함하는 것을 특징으로 하는 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
  4. 제2 항에 있어서,
    상기 에러 체크부는 상기 테스트 패턴의 최초 레벨에서 상기 기준 시간 동안 에러가 발생하지 않는 경우, 상기 테스트 패턴의 최초 레벨을 감소시키도록 상기 수신기의 수신 레벨을 조절하는 것을 특징으로 하는 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
  5. 제4항에 있어서,
    상기 에러 체크부는 상기 에러가 발생할 때까지 상기 테스트 패턴의 레벨이 단계적으로 감소되도록 상기 수신기의 수신 레벨을 조절하고,
    상기 각 단계마다 상기 기준 시간 동안 에러가 발생하지 않는 경우, 상기 테스트 패턴이 레벨이 다음 단계로 감소되도록 상기 수신기의 수신 레벨을 조절하는 것을 특징으로 하는 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
  6. 제2항에 있어서,
    상기 에러 체크부는 상기 테스트 패턴의 최초 레벨에서 상기 기준 시간 동안 에러가 발생하는 경우, 상기 테스트 패턴의 최초 레벨을 증가시키도록 상기 수신기의 수신 레벨을 조절하는 것을 특징으로 하는 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
  7. 제6항에 있어서,
    상기 에러 체크부는 상기 에러가 발생할 때까지 상기 테스트 패턴의 레벨이 단계적으로 증가되도록 상기 수신기의 수신 레벨을 조절하고,
    상기 각 단계마다 상기 기준 시간 동안 에러가 발생하지 않는 경우, 상기 테스트 패턴이 레벨이 다음 단계로 감소되도록 상기 수신기의 수신 레벨을 조절하는 것을 특징으로 하는 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법
  8. 제1항에 있어서,
    수직 블랭크 구간 동안 상기 타이밍 컨트롤러로부터 상기 소스 드라이버가 적어도 변조 클럭 신호를 수신하는 단계를 더 포함하는 것을 특징으로 하는 타이밍 컨트롤러와 소스 드라이버 사이의 디스플레이 데이터 전송 방법.
  9. 제8항에 있어서,
    상기 소스 드라이버는 상기 수직 블랭크 구간의 제1 구간 동안 상기 변조 클럭 신호를 수신하고, 상기 제1 구간에 연속하는 상기 수직 블랭크 구간의 제2 구간 동안 상기 테스트 패턴을 수신하는 것을 특징으로 하는 타이밍 컨트롤러와 소스 드라이버 사이의 디스플레이 데이터 전송 방법.
  10. 제8항에 있어서,
    상기 소스 드라이버는 드라이버는 상기 수직 블랭크 구간의 제1 구간 동안 상기 테스트 패턴을 더 수신하고, 상기 제1 구간에 연속하는 상기 수직 블랭크 구간의 제2 구간 동안 상기 변조 클럭 신호를 수신하는 것을 특징으로 하는 타이밍 컨트롤러와 소스 드라이버 사이의 디스플레이 데이터 전송 방법.
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