KR20110021386A - 디스플레이 데이터 전송 방법 - Google Patents

디스플레이 데이터 전송 방법 Download PDF

Info

Publication number
KR20110021386A
KR20110021386A KR1020090079157A KR20090079157A KR20110021386A KR 20110021386 A KR20110021386 A KR 20110021386A KR 1020090079157 A KR1020090079157 A KR 1020090079157A KR 20090079157 A KR20090079157 A KR 20090079157A KR 20110021386 A KR20110021386 A KR 20110021386A
Authority
KR
South Korea
Prior art keywords
clock
transmitting
data
source driver
signal
Prior art date
Application number
KR1020090079157A
Other languages
English (en)
Inventor
백동훈
배한수
임정필
이재열
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090079157A priority Critical patent/KR20110021386A/ko
Priority to US12/832,319 priority patent/US8878792B2/en
Priority to TW99127182A priority patent/TWI468000B/zh
Publication of KR20110021386A publication Critical patent/KR20110021386A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G09G5/008—Clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

타이밍 컨트롤러와 소스 드라이버 사이의 디스플레이 데이터 전송 방법에서, 초기화 구간 동안 클록 복원부가 락 상태가 되도록 클록 트레이닝 신호를 전송한다. 데이터 전송 구간 동안 데이터 비트들 및 데이터 비트들에 주기적으로 부가된 클록 코드를 포함하고, 이미지 프레임의 라인들에 각각 상응하는 데이터 패킷들을 전송한다. 수직 블랭크 구간에서 변조 클록 신호를 전송한다. 클록 임베딩 기술을 채용한 인트라 패널 인터페이스에 적합한 디스플레이 데이터 전송 방법을 통하여 전자기파 간섭을 감소시킬 수 있고, 소프트 페일을 효과적으로 복구할 수 있다.

Description

디스플레이 데이터 전송 방법{METHOD OF TRANSFERRING DISPLAY DATA}
본 발명은 데이터 전송 방법에 관한 것으로서, 더욱 상세하게는 인트라 패널 인터페이스(intra-panel interface)에 관한 것이다.
인트라 패널 인터페이스(intra-panel interface)는 타이밍 컨트롤러에서 소스 드라이버로 디스플레이 데이터를 전송하기 위한 인터페이스이다. 상기 인트라 패널 인터페이스로 멀티 드롭(multi-drop) 방식을 채용한 RSDS(Reduced Swing Differential Signaling) 인터페이스, mini-LVDS(Low Voltage Differential Signaling), 포인트-투-포인트(point-to-point) 방식을 채용한 PPDS(Point-to-Point Differential Signaling) 인터페이스 등이 사용되고 있다.
종래의 인트라 패널 인터페이스에서는 디스플레이 데이터를 전송하는 데이터 신호선과 클록 신호를 전송하는 클록 신호선이 모두 필요하므로, 신호선의 수가 많고, 디스플레이 데이터와 클록 신호 사이의 스큐(skew)가 발생할 수 있는 문제가 있다. 이에 따라, 데이터 신호선에 디스플레이 데이터와 함께 클록 신호를 전송하는 클록 임베딩(clock embedding) 기술을 채용한 인트라 패널 인터페이스 및 이에 적합한 프로토콜이 요구된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 일 목적은 클록 임베딩(clock embedding) 기술을 채용한 인트라 패널 인터페이스(intra-panel interface)에 적합한 디스플레이 데이터 전송 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 디스플레이 데이터 전송 방법에서, 초기화 구간 동안 소스 드라이버에 포함된 클록 복원부가 락 상태가 되도록 타이밍 컨트롤러가 상기 소스 드라이버에 클록 트레이닝 신호를 전송한다. 데이터 전송 구간 동안 상기 타이밍 컨트롤러가 상기 소스 드라이버에 데이터 비트들 및 상기 데이터 비트들에 주기적으로 부가된 클록 코드를 포함하고, 이미지 프레임의 라인들에 각각 상응하는 데이터 패킷들을 전송한다. 수직 블랭크 구간 동안 상기 타이밍 컨트롤러가 상기 소스 드라이버에 변조 클록 신호를 전송한다.
일 실시예에서, 상기 클록 트레이닝 신호는 상기 타이밍 컨트롤러가 파워-온될 때 전송될 수 있다.
일 실시예에서, 상기 클록 트레이닝 신호는 상기 소스 드라이버에서 소프트 페일이 발생했을 때 전송될 수 있다.
일 실시예에서, 상기 클록 복원부는 지연 고정 루프 또는 위상 고정 루프를 포함할 수 있다.
일 실시예에서, 상기 클록 복원부는 상기 데이터 전송 구간 동안 상기 클록 코드와 상기 클록 코드에 인접한 데이터 비트 사이의 에지를 검출하여 복원 클록 신호를 생성할 수 있다.
일 실시예에서, 상기 데이터 패킷들을 전송하도록, 상기 이미지 프레임의 각 라인의 시작을 나타내는 라인 시작 필드를 전송하고, 상기 소스 드라이버를 제어하기 위한 구성 데이터가 기입된 구성 필드를 전송하며, 이미지 데이터가 기입된 픽셀 데이터 필드를 전송하고, 상기 소스 드라이버가 상기 이미지 데이터를 수신 및 저장하는 시간을 확보하기 위한 대기 필드를 전송하며, 상기 소스 드라이버가 상기 이미지 데이터에 기초하여 디스플레이 패널을 구동하는 시간을 확보하기 위한 수평 공백 필드를 전송할 수 있다.
일 실시예에서, 상기 수평 공백 필드는 일정한 방향의 에지를 가지는 클록 코드들을 포함하고, 상기 라인 시작 필드는 이전 라인에 대한 상기 수평 공백 필드에 포함된 상기 클록 코드들의 에지의 방향과 다른 방향을 가진 에지를 가지는 클록 코드를 포함할 수 있다.
일 실시예에서, 상기 수평 공백 필드는 일정한 패턴을 가지는 클록 코드들을 포함하고, 상기 라인 시작 필드는 이전 라인에 대한 상기 수평 공백 필드에 포함된 상기 클록 코드들의 패턴과 다른 패턴을 가진 클록 코드를 포함할 수 있다.
일 실시예에서, 상기 픽셀 데이터 필드 및 상기 대기 필드는 스크램블된 데이터 비트들을 포함할 수 있다.
일 실시예에서, 상기 구성 데이터는 상기 이미지 프레임의 마지막 라인에 대 한 데이터 패킷이 전송될 때 활성화되는 프레임 동기 신호를 포함할 수 있다.
일 실시예에서, 상기 변조 클록 신호를 전송하도록, 상기 클록 트레이닝 신호의 상승 에지를 변조하여 상기 변조 클록 신호를 생성하고, 상기 상승 에지가 변조된 상기 변조 클록 신호를 전송할 수 있다.
일 실시예에서, 상기 변조 클록 신호를 전송하도록, 상기 클록 트레이닝 신호의 하강 에지를 변조하여 상기 변조 클록 신호를 생성하고, 상기 하강 에지가 변조된 상기 변조 클록 신호를 전송할 수 있다.
일 실시예에서, 상기 변조 클록 신호를 전송하도록, 상기 클록 트레이닝 신호의 상승 에지 및 하강 에지를 변조하여 상기 변조 클록 신호를 생성하고, 상기 상승 에지 및 상기 하강 에지가 변조된 상기 변조 클록 신호를 전송할 수 있다.
일 실시예에서, 상기 데이터 전송 구간 직전의 상기 변조 클록 신호는 상기 클록 트레이닝 신호와 실질적으로 동일할 수 있다.
일 실시예에서, 상기 소스 드라이버에서 소프트 페일이 발생했을 때 상기 소스 드라이버가 상기 타이밍 컨트롤러에 상기 소프트 페일의 발생을 나타내는 소프트 페일 신호를 송신할 수 있다.
일 실시예에서, 상기 타이밍 컨트롤러가 상기 소스 드라이버에 순서 정보를 제공하고, 상기 순서 정보가 지시하는 순서에 상응하는 응답 시간 동안 상기 소스 드라이버가 상기 타이밍 컨트롤러에 소프트 페일의 발생 여부를 나타내는 상태 신호를 송신할 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치는 디스플레이 패널, 소스 드라 이버 및 타이밍 컨트롤러를 포함한다.
상기 디스플레이 패널은 이미지를 표시한다. 상기 소스 드라이버는 복원 클록 신호를 생성하는 클록 복원부를 포함하고, 상기 디스플레이 패널을 구동한다. 상기 타이밍 컨트롤러는, 초기화 구간 동안 상기 클록 복원부가 락 상태가 되도록 상기 소스 드라이버에 클록 트레이닝 신호를 전송하고, 데이터 전송 구간 동안 상기 소스 드라이버에 데이터 비트들 및 상기 데이터 비트들에 주기적으로 부가된 클록 코드를 포함하고, 이미지 프레임의 라인들에 각각 상응하는 데이터 패킷들을 전송하며, 수직 블랭크 구간 동안 상기 소스 드라이버에 변조 클록 신호를 전송한다.
일 실시예에서, 상기 디스플레이 장치는 상기 타이밍 컨트롤러와 상기 소스 드라이버를 포인트-투-포인트 방식으로 연결하는 적어도 하나의 신호선을 더 포함할 수 있다.
일 실시예에서, 상기 디스플레이 장치는 상기 소스 드라이버에서 상기 타이밍 컨트롤러로 상기 소스 드라이버의 소프트 페일 정보를 전송하기 위한 역방향 신호선을 더 포함할 수 있다.
일 실시예에서, 상기 역방향 신호선은 상기 소스 드라이버와 상기 타이밍 컨트롤러를 멀티 드롭 방식 또는 데이지 체인 방식으로 연결될 수 있다.
본 발명의 실시예들에 따른 디스플레이 데이터 전송 방법은 클록 임베딩(clock embedding) 기술을 채용한 인트라 패널 인터페이스(intra-panel interface)에 적합하다.
또한, 본 발명의 실시예들에 따른 디스플레이 데이터 전송 방법은 전자기파 간섭(electromagnetic interference, EMI)을 감소시킬 수 있다.
게다가, 본 발명의 실시예들에 따른 디스플레이 데이터 전송 방법은 소스 드라이버에서 발생한 소프트 페일(soft fail)을 효과적으로 복구할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 1을 참조하면, 디스플레이 장치(100)는 타이밍 컨트롤러(110), 제1 내지 제n 소스 드라이버들(120a, 120b, 120n) 및 디스플레이 패널(140)을 포함한다.
타이밍 컨트롤러(110)는 제1 내지 제n 신호선들(130a, 130b, 130n)을 통하여 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 이미지 데이터, 제어 데이터 및 클록 신호를 포함하는 디스플레이 데이터(TD)를 전송한다. 초기화 구간 동안, 타이밍 컨트롤러(110)는 클록 복원부(121)가 락 상태가 되도록 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 클록 트레이닝 신호를 전송할 수 있다. 데이터 전송 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 이미지 프레임의 라인들에 각각 상응하는 데이터 패킷들을 전송할 수 있다. 상기 데이터 패킷들 각각은 데이터 비트들 및 상기 데이터 비트들에 주기적으로 부가된(appended) 클록 코드를 포함할 수 있다. 상기 클록 코드는 상기 클록 트레이닝 신호의 주기와 실질적으로 동일한 주기로 데이터 비트들에 부가될 수 있다. 수직 블랭크 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 변조 클록 신호를 전송할 수 있다. 상기 변조 클록 신호는 상기 클록 트레이닝 신호의 상승 에지 또는 하강 에지 중 적어도 하나의 에지의 위 치를 조절하여 생성될 수 있다.
제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 타이밍 컨트롤러(110)에 제1 내지 제n 신호선들(130a, 130b, 130n)을 통하여 연결된다. 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 타이밍 컨트롤러(110)에 제1 내지 제n 신호선들(130a, 130b, 130n)에 의해 포인트-투-포인트(point-to-point) 방식으로 연결될 수 있다. 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 타이밍 컨트롤러(110)로부터 제1 내지 제n 신호선들(130a, 130b, 130n)을 통하여 디스플레이 데이터(TD)를 수신한다.
또한, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 역방향 신호선(150)을 통하여 타이밍 컨트롤러(110)에 소프트 페일 정보를 제공할 수 있다. 예를 들어, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 클록 복원부(121)가 언-락 상태가 되거나, 정전기 방전(electrostatic discharge, ESD) 등에 의해 설정 값들이 변경된 경우, 타이밍 컨트롤러(110)에 소프트 페일(soft fail)이 발생하였음을 알릴 수 있다. 역방향 신호선(150)은 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 의해 공유되는 공유 역 채널(shared back channel, SBC)일 수 있다. 일 실시예에서, 역방향 신호선(150)은, 도 1에 도시된 바와 같이, 타이밍 컨트롤러(110)와 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)을 멀티 드롭(multi-drop) 방식으로 연결할 수 있다. 다른 실시예에서, 역방향 신호선(150)은 타이밍 컨트롤러(110)와 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)을 데이지 체인(daisy chain) 방식으로 연결할 수 있다.
제1 내지 제n 소스 드라이버들(120a, 120b, 120n) 각각은 클록 복원부(121), 병렬화기(122), 데이터 래치부(123) 및 데이터 변환부(124)를 포함할 수 있다.
클록 복원부(121)는 디스플레이 데이터(TD)를 수신하고, 디스플레이 데이터(TD)로부터 복원 클록 신호를 생성할 수 있다. 실시예에 따라, 클록 복원부(121)는 지연 고정 루프(delay locked loop, DLL) 또는 위상 고정 루프(phase locked loop, PLL)를 포함할 수 있다.
클록 복원부(121)는, 상기 초기화 구간 동안, 디스플레이 데이터(TD)로서 상기 클록 트레이닝 신호를 수신하고, 상기 클록 트레이닝 신호에 기초하여 락 상태로 안정화될 수 있다. 클록 복원부(121)는, 상기 데이터 전송 구간 동안, 상기 클록 코드와 상기 클록 코드에 인접한 데이터 비트 사이의 에지를 검출하여 디스플레이 데이터(TD)로부터 상기 복원 클록 신호를 생성할 수 있다. 또한, 클록 복원부(121)는, 상기 데이터 전송 구간 동안, 상기 복원 클록 신호에 기초하여 다중 위상 클록 신호를 생성하고, 상기 데이터 비트들 및 상기 다중 위상 클록 신호를 병렬화기(122)에 제공할 수 있다.
병렬화기(122)는 상기 다중 위상 클록 신호에 기초하여 상기 데이터 비트들을 병렬화할 수 있다. 병렬화기(122)는 병렬화된 디지털 데이터를 데이터 래치부(123)에 제공한다. 데이터 래치부(123)는 병렬화기(122)로부터 제공된 디지털 데이터를 저장한다. 일 실시예에서, 데이터 래치부(123)는 쉬프트 레지스터(shift resister)를 포함할 수 있다. 상기 쉬프트 레지스터는 병렬화기(122)로부터 제공된 디지털 데이터를 쉬프트 시키면서 저장할 수 있다. 디스플레이 패널(140)에 포함된 한 행의 픽셀들에 상응하는 디지털 데이터가 데이터 래치부(123)에 저장되면, 데이터 래치부(123)는 저장된 디지털 데이터를 데이터 변환부(124)에 제공할 수 있다. 데이터 변환부(124)는 데이터 래치부(123)로부터 제공된 디지털 데이터에 기초하여 계조 전압을 선택하여 아날로그 신호를 생성하고, 상기 아날로그 신호를 디스플레이 패널(140)에 인가할 수 있다.
디스플레이 패널(140)은 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 의해 구동되어 이미지를 표시할 수 있다. 예를 들어, 디스플레이 패널(140)은 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 플라스마 표시 패널(plasma display panel) 등일 수 있다. 도 1에 도시되지는 않았으나, 디스플레이 장치(100)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 계조 전압을 제공하는 계조 전압 생성부 및 디스플레이 패널(140)에 포함된 픽셀들을 행 단위로 선택하는 게이트 드라이버를 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치(100)는 별도의 클록 신호선 없이 디스플레이 데이터를 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 제공할 수 있다. 또한, 디스플레이 장치(100)는 수직 블랭크 구간, 동안 타이밍 컨트롤러(110)가 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 변조 클록 신호를 전송함으로써, 전자기파 간섭(electromagnetic interference, EMI)을 감소시킬 수 있다. 게다가, 디스플레이 장치(100)는 타이밍 컨트롤러(110)가 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)로부터 역방향 신호선(150)을 통하여 소프트 페일 정보를 수신함으로써, 소프트 페일(soft fail)을 효과적으로 복구할 수 있다.
도 2는 도 1의 디스플레이 장치의 동작 모드들을 나타내는 상태도이다.
도 1 및 도 2를 참조하면, 타이밍 컨트롤러(110)의 전원이 켜지면(200), 타이밍 컨트롤러(110)는 최초 트레이닝 모드(210)로 동작한다. 타이밍 컨트롤러(110)는 초기화 구간 동안 최초 트레이닝 모드(210)로 동작할 수 있다. 최초 트레이닝 모드(210)에서 타이밍 컨트롤러(110)는 클록 복원부(121)가 락 상태가 되도록 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 클록 트레이닝 신호를 전송할 수 있다.
제1 내지 제n 소스 드라이버들(120a, 120b, 120n)이 안정화되면, 타이밍 컨트롤러(110)는 디스플레이 데이터 모드(220)로 동작한다. 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 라인 시작 필드(SOL)를 포함하는 디스플레이 데이터(TD)를 전송함으로써, 디스플레이 데이터 모드(220)의 시작을 알릴 수 있다. 타이밍 컨트롤러(110)는 데이터 전송 구간 동안 디스플레이 데이터 모드(220)로 동작할 수 있다. 디스플레이 데이터 모드(220)에서 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 이미지 프레임의 라인들에 각각 상응하는 데이터 패킷들을 전송할 수 있다.
하나의 이미지 프레임에 상응하는 디스플레이 데이터(TD)가 전송되면, 타이밍 컨트롤러(110)는 수직 트레이닝 모드(230)로 동작한다. 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 프레임 동기 신호(FSYNC)를 포 함하는 디스플레이 데이터(TD)를 전송함으로써, 디스플레이 데이터 모드(220)의 종료를 알릴 수 있다. 타이밍 컨트롤러(110)는 수직 블랭크 구간 동안 수직 트레이닝 모드(230)로 동작할 수 있다. 수직 트레이닝 모드(230)에서 타이밍 컨트롤러(110)는 변조 클록 신호를 전송할 수 있다.
디스플레이 데이터 모드(220) 및 수직 트레이닝 모드(230)는 매 이미지 프레임마다 반복적으로 수행될 수 있다. 디스플레이 데이터 모드(220) 및 수직 트레이닝 모드(230)는, 타이밍 컨트롤러(110)의 전원이 꺼지거나, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에서 소프트 페일이 발생할 때까지, 반복적으로 수행될 수 있다. 수직 트레이닝 모드(230)에서 디스플레이 데이터 모드(220)로 변경될 때, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 라인 시작 필드(SOL)를 포함하는 디스플레이 데이터(TD)를 전송할 수 있고, 디스플레이 데이터 모드(220)에서 수직 트레이닝 모드(230)로 변경될 때, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 프레임 동기 신호(FSYNC)를 포함하는 디스플레이 데이터(TD)를 전송할 수 있다.
디스플레이 데이터 모드(220) 또는 수직 트레이닝 모드(230)가 수행되는 도중, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에서 소프트 페일, 예를 들어 클록 복원부(121)의 언-락(UNLOCK)이 발생하면, 다시 최초 트레이닝 모드(210)가 수행된다. 최초 트레이닝 모드(210)에서, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 상기 클록 트레이닝 신호를 전송하고, 클록 복원부(121)는 상기 클록 트레이닝 신호에 기초하여 락될 수 있다. 최초 트레이닝 모 드(210)에서, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 상기 소프트 페일에 의해 변경된 설정 값들을 초기화할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치(100)는 최초 트레이닝 모드(210), 디스플레이 데이터 모드(220) 및 수직 트레이닝 모드(230)로 동작함으로써, 클록 임베딩 기술을 채용한 인트라 패널 인터페이스를 활용할 수 있다.
도 3은 도 1의 디스플레이 장치의 디스플레이 데이터 전송 방법을 나타내는 순서도이다.
도 1 및 도 3을 참조하면, 초기화 구간 동안, 타이밍 컨트롤러(110)는 클록 복원부(121)가 락 상태가 되도록 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 클록 트레이닝 신호를 전송한다(단계 S310). 예를 들어, 타이밍 컨트롤러(110)는, 전원이 켜졌을 때 또는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에서 소프트 페일이 발생하였을 때, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 클록 트레이닝 신호를 전송할 수 있다. 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 상기 클록 트레이닝 신호에 응답하여 안정화될 수 있다. 예를 들어, 클록 복원부(121)는 상기 클록 트레이닝 신호에 기초하여 락되고, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)의 설정 값들이 초기화될 수 있다.
데이터 전송 구간 동안, 타이밍 컨트롤러(110)는 이미지 프레임의 라인들에 각각 상응하는 데이터 패킷들을 전송한다(단계 S330). 상기 데이터 패킷들은 클록 코드가 주기적으로 부가된 데이터 비트들을 포함할 수 있다. 클록 복원부(121)는 상기 클록 코드와 상기 클록 코드에 인접한 데이터 비트 사이의 에지를 검출하여 복원 클록 신호를 생성할 수 있다. 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 상기 복원 클록 신호에 기초하여 상기 데이터 비트들을 샘플링하고, 상기 샘플링된 데이터 비트들에 기초하여 디스플레이 패널(140)을 구동할 수 있다.
수직 블랭크 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 변조 클록 신호를 전송한다(단계 S350). 상기 변조 클록 신호는 상기 클록 트레이닝 신호의 상승 에지 또는 하강 에지 중 적어도 하나의 에지의 위치를 조절하여 생성될 수 있다. 예를 들어, 상기 변조 클록 신호는 상기 클록 트레이닝 신호의 상승 에지를 변조하여 생성되거나, 상기 클록 트레이닝 신호의 하강 에지를 변조하여 생성되거나, 상기 클록 트레이닝 신호의 상승 에지 및 하강 에지를 변조하여 생성될 수 있다. 일 실시예에서, 타이밍 컨트롤러(110)는, 수직 블랭크 구간 중 상기 데이터 전송 구간 직전의 마지막 일정 시간 동안, 상기 클록 트레이닝 신호를 변조하지 않고, 상기 클록 트레이닝 신호와 실질적으로 동일한 클록 신호를 전송할 수 있다.
데이터 패킷 전송 및 변조 클록 신호 전송은 매 이미지 프레임마다 반복적으로 수행될 수 있다. 상기 데이터 패킷 전송 또는 상기 변조 클록 신호 전송 도중 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에서 소프트 페일이 발생하면, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 타이밍 컨트롤러(110)에 소프트 페일 정보를 제공할 수 있다. 일 실시예에서, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 역방향 신호선(150)의 전압을 변경함으로써, 타이밍 컨트롤러(110)에 상기 소프트 페일의 발생을 나타내는 소프트 페일 신호를 송신할 수 있다. 다른 실시예에서, 타이밍 컨트롤러(110)가 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 순서 정보들을 각각 제공하고, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 상기 순서 정보들에 상응하는 응답 시간들 동안 상기 소프트 페일의 발생 여부를 나타내는 상태 신호들을 각각 전송할 수 있다. 타이밍 컨트롤러(110)가 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)로부터 소프트 페일이 발생하였음을 나타내는 소프트 페일 정보를 수신하면, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n) 모두에 또는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n) 중 소프트 페일이 발생한 소스 드라이버에 상기 클록 트레이닝 신호를 다시 전송할 수 있다.
본 발명의 일 실시예에 따른 디스플레이 데이터 전송 방법은 클록 임베딩 기술을 채용한 인트라 패널 인터페이스에 적합하다. 또한, 본 발명의 일 실시예에 따른 디스플레이 데이터 전송 방법은 전자기파 간섭을 감소시킬 수 있고, 소프트 페일을 효과적으로 복구할 수 있다.
도 4는 도 1의 디스플레이 장치에서 전송되는 디스플레이 데이터를 나타내는 도면이다.
도 1 및 도 4를 참조하면, 초기화 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 클록 트레이닝 신호(410)를 전송한다. 데이터 전송 구간 동안, 타이밍 컨트롤러(110)는 이미지 프레임의 라인들에 각각 상응하는 데이터 패킷들을 전송할 수 있다. 하나의 데이터 패킷(420)은 복수의 데이터 비트들(421) 및 복수의 데이터 비트들(421)에 주기적으로 부가된 클록 코 드(422)를 포함한다. 예를 들어, 클록 코드(422)는 N개(N은 2 이상의 자연수)의 데이터 비트들(421a, 421b, 421n) 마다 부가될 수 있다. 일 실시예에서, 클록 코드(422)는, 도 4에 도시된 바와 같이, 제1 비트(422a) 및 제2 비트(422b)를 포함하는 2 비트를 가질 수 있다. 다른 실시예에서, 클록 코드(422)는 1 비트를 가질 수 있다. 하나의 이미지 프레임에 대한 데이터 패킷들이 전송된 후인 수직 블랭크 구간 동안, 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 변조 클록 신호(430)를 전송할 수 있다. 변조 클록 신호(430)는 상기 클록 트레이닝 신호의 상승 에지 또는 하강 에지 중 적어도 하나를 변조하여 생성될 수 있다. 상기 수직 블랭크 구간 후 데이터 전송 구간 동안, 다음 이미지 프레임에 대한 데이터 패킷들이 전송될 수 있다. 또한, 상기 데이터 전송 구간 및 상기 수직 블랭크 구간은 반복될 수 있다.
도 5는 도 1의 디스플레이 장치에서 데이터 전송 구간 동안 전송되는 데이터 패킷을 나타내는 도면이다.
도 5를 참조하면, 데이터 전송 구간 동안 전송되는 데이터 패킷(440)은 라인 시작 필드(441), 구성 필드(442), 픽셀 데이터 필드(443), 대기 필드(444) 및 수평 공백 필드(445)를 포함한다.
라인 시작 필드(441)는 이미지 프레임의 각 라인의 시작을 나타낸다. 소스 드라이버는 라인 시작 필드(441)에 응답하여 내부 카운터를 동작시킴으로써, 상기 카운터의 카운팅 결과에 기초하여 구성 필드(442), 픽셀 데이터 필드(443) 및 대기 필드(444)를 구분할 수 있다. 라인 시작 필드(441)는, 현 이미지 프레임의 이전 라 인에 대한 수평 공백 필드(445) 또는 현 이미지 프레임과 이전 이미지 프레임 사이의 수직 블랭크 구간과의 구분을 위하여, 특정한 에지 또는 패턴을 가지는 클록 코드를 포함할 수 있다.
구성 필드(442)에는 상기 소스 드라이버를 제어하기 위한 구성 데이터가 기입된다. 도 1의 디스플레이 장치(100)는 상기 구성 데이터가 기입된 구성 필드(442)를 전송함으로써 제어 신호 전송을 위한 별도의 제어 신호선을 필요로 하지 않을 수 있다. 상기 구성 데이터는 이미지 프레임의 마지막 라인에 대한 데이터 패킷(440)이 전송될 때 활성화되는 프레임 동기 신호를 포함할 수 있다. 상기 소스 드라이버는 활성화된 프레임 동기 신호를 수신함으로써 현재 데이터 패킷이 전송된 후 수직 블랭크 구간이 시작됨을 알 수 있다. 상기 구성 데이터는 수신기의 바이어스 값, 등화 옵션 등의 설정 값들을 더 포함할 수 있다. 일 실시예에서, 상기 구성 데이터는 상기 구성 데이터가 업데이트 되었는지 여부를 나타내는 구성 업데이트 비트를 포함할 수 있다. 예를 들어, 상기 소스 드라이버는, 로직 로우 레벨을 가지는 상기 구성 업데이트 비트를 수신한 경우, 구성 필드(442)에 기입된 상기 구성 데이터를 처리하지 않고, 로직 하이 레벨을 가지는 상기 구성 업데이트 비트를 수신한 경우, 상기 구성 데이터에 기초하여 설정 값들을 변경할 수 있다.
픽셀 데이터 필드(443)에는 이미지 데이터가 기입된다. 상기 소스 드라이버는 픽셀 데이터 필드(443)에 기입된 상기 이미지 데이터를 수신하고, 디스플레이 패널에 상기 이미지 데이터에 상응하는 이미지가 표시되도록 상기 디스플레이 패널을 구동할 수 있다. 대기 필드(444)는 상기 소스 드라이버가 상기 이미지 데이터를 수신 및 저장하는 시간을 확보하도록 할당된 구간이다. 예를 들어, 대기 필드(444)는 도 1의 소스 드라이버(120a)가 상기 이미지 데이터를 수신하여 데이터 래치부(123)에 저장하는 시간에 상응하는 비트수를 가질 수 있다. 일 실시예에서, 픽셀 데이터 필드(443) 및 대기 필드(444)에는 스크램블된 데이터 비트들이 기입될 수 있다. 상기 소스 드라이버는 상기 스크램블된 데이터 비트들을 디스크램블링하여 상기 이미지 데이터를 복원할 수 있다. 픽셀 데이터 필드(443) 및 대기 필드(444)에 스크램블된 데이터 비트들이 기입됨으로써, 전자기파 간섭이 감소될 수 있다.
수평 공백 필드(445)는 상기 소스 드라이버가 상기 이미지 데이터에 기초하여 상기 디스플레이 패널을 구동하는 시간을 확보하도록 할당된 구간이다. 예를 들어, 수평 공백 필드(445)는 데이터 래치부(123)에 저장된 이미지 데이터를 아날로그 전압으로 변환하고, 디스플레이 패널(140)에 인가하는 시간에 상응하는 비트수를 가질 수 있다. 수평 공백 필드(445)는 라인 시작 필드(441)와 구분될 수 있도록 일정한 방향을 가지는 에지를 가지거나, 일정한 패턴을 가지는 클록 코드들을 포함할 수 있다.
도 6a는 도 5의 데이터 패킷에 포함된 수평 공백 필드 및 라인 시작 필드의 일 예를 나타내는 도면이다.
도 6a를 참조하면, 수평 공백 필드(HBP)는 일정한 방향의 에지(450)를 가지는 클록 코드들을 포함하고, 라인 시작 필드(SOL)는 수평 공백 필드(HBP)에 포함된 상기 클록 코드들의 에지(450)의 방향과 다른 방향의 에지(460)를 가지는 클록 코드를 포함할 수 있다. 예를 들어, 수평 공백 필드(HBP)에 포함된 클록 코드들은 상 승 에지(450)를 가지고, 라인 시작 필드(SOL)에 포함된 클록 코드는 하강 에지(460)를 가질 수 있다. 소스 드라이버는, 카운터 인에이블 신호(CNT_EN)를 로직 로우 레벨을 가질 때 수신되는 하강 에지(460)를 검출함으로써, 구성 필드(442), 픽셀 데이터 필드(443) 및 대기 필드(444)가 전송될 것임을 알 수 있다. 또한, 상기 소스 드라이버는 카운터 인에이블 신호(CNT_EN)를 로직 하이 레벨로 활성화함으로써, 상기 카운터의 카운팅 결과에 기초하여 구성 필드(442), 픽셀 데이터 필드(443) 및 대기 필드(444)를 구분할 수 있다. 도 6a에는, 수평 공백 필드(HBP)에 포함된 클록 코드들이 상승 에지(450)를 가지고, 라인 시작 필드(SOL)에 포함된 클록 코드가 하강 에지(460)를 가진 예가 도시되어 있으나, 수평 공백 필드(HBP)에 포함된 클록 코드들이 하강 에지를 가지고, 라인 시작 필드(SOL)에 포함된 클록 코드가 상승 에지를 가질 수 있다.
도 6b는 도 5의 데이터 패킷에 포함된 수평 공백 필드 및 라인 시작 필드의 다른 예를 나타내는 도면이다.
도 6b를 참조하면, 수평 공백 필드(HBP)는 일정한 패턴(470)을 가지는 클록 코드들을 포함하고, 라인 시작 필드(SOL)는 수평 공백 필드(HBP)에 포함된 상기 클록 코드들의 패턴(470)과 다른 패턴(480)을 가지는 클록 코드를 포함할 수 있다. 예를 들어, 수평 공백 필드(HBP)에 포함된 클록 코드들은 각각 로직 로우 레벨을 가지는 제1 비트 및 로직 로우 레벨을 가지는 제2 비트를 가지고, 라인 시작 필드(SOL)에 포함된 클록 코드는 로직 하이 레벨을 가지는 제1 비트 및 로직 로우 레벨을 가지는 제2 비트를 가질 수 있다. 소스 드라이버는, 로직 하이 레벨을 가지는 제1 비트 및 로직 로우 레벨을 가지는 제2 비트를 포함하는 클록 코드를 검출함으로써, 라인 시작 필드(SOL)가 전송되었음을 알 수 있다.
도 7a는 도 1의 디스플레이 장치에서 수직 블랭크 구간 동안 전송되는 변조 클록 신호의 일 예를 나타내는 도면이다.
도 7a를 참조하면, 변조 클록 신호는 클록 트레이닝 신호의 상승 에지(521, 522, 523)를 변조하여 생성될 수 있다. 예를 들어, 상기 변조 클록 신호의 상승 에지들(521, 522)는 상기 클록 트레이닝 신호의 상승 에지들(511, 512)과 비교하여 서로 위치가 다를 수 있다. 또한, 상기 변조 클록 신호의 상승 에지들 중 일부(523)는 상기 클록 트레이닝 신호의 상승 에지(513)와 비교하여 실질적으로 동일한 시점에 발생될 수 있다.
이와 같이, 상기 변조 클록 신호가 전송됨으로써, 전자기파 간섭이 감소될 수 있다. 일 실시예에서, 상기 변조 클록 신호는, 소스 드라이버의 안정성을 향상시키도록, 상기 데이터 전송 구간 직전의 마지막 일정 시간 동안 상기 클록 트레이닝 신호와 실질적으로 동일할 수 있다.
도 7b는 도 1의 디스플레이 장치에서 수직 블랭크 구간 동안 전송되는 변조 클록 신호의 다른 예를 나타내는 도면이다.
도 7b를 참조하면, 변조 클록 신호는 클록 트레이닝 신호의 하강 에지(531, 532, 533)를 변조하여 생성될 수 있다. 예를 들어, 상기 변조 클록 신호의 하강 에지들(541, 542)는 상기 클록 트레이닝 신호의 하강 에지들(531, 532)과 비교하여 서로 위치가 다를 수 있다. 또한, 상기 변조 클록 신호의 하강 에지들 중 일 부(543)는 상기 클록 트레이닝 신호의 상승 에지(533)와 비교하여 실질적으로 동일한 시점에 발생될 수 있다.
도 7c는 도 1의 디스플레이 장치에서 수직 블랭크 구간 동안 전송되는 변조 클록 신호의 또 다른 예를 나타내는 도면이다.
도 7c를 참조하면, 변조 클록 신호는 클록 트레이닝 신호의 상승 에지(511, 512, 513) 및 하강 에지(531, 532, 533)를 변조하여 생성될 수 있다. 예를 들어, 상기 변조 클록 신호의 상승 에지들(551, 552) 및 하강 에지들(561, 562)는 상기 클록 트레이닝 신호의 상승 에지들(511, 512) 및 하강 에지들(531, 532)과 비교하여 서로 위치가 다를 수 있다. 또한, 상기 변조 클록 신호의 상승 에지들 중 일부(553) 및 하강 에지들 중 일부(563)는 상기 클록 트레이닝 신호의 상승 에지(513) 및 하강 에지(533)와 비교하여 실질적으로 동일한 시점에 발생될 수 있다.
도 8은 도 1의 디스플레이 장치에서 소프트 페일 정보를 송신하는 동작의 일 예를 설명하기 위한 도면이다.
도 8을 참조하면, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 역방향 신호선(150)을 통하여 타이밍 컨트롤러(110)에 소프트 페일 정보를 전송한다. 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은, 소프트 페일(예를 들어, 클록 복원부의 언-락)이 발생했을 때, 타이밍 컨트롤러(110)에 소프트 페일 신호를 전송할 수 있다.
제1 내지 제n 소스 드라이버들(120a, 120b, 120n) 각각은 클록 복원부가 언-락되었음을 나타내는 언-락 신호(UNLOCK)에 응답하여 턴-온되는 트랜지스터(125)를 포함할 수 있다. 트랜지스터(125)는 클록 복원부가 언-락되었을 때, 역방향 신호선(150)의 전압을 변경한다. 타이밍 컨트롤러(110)의 전압이 변경된 것을 감지하여 제1 내지 제n 소스 드라이버들(120a, 120b, 120n) 중 적어도 어느 하나의 소스 드라이버에 소프트 페일이 발생하였음을 알 수 있다. 또한, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n) 중 소프트 페일이 발생하지 않은 소스 드라이버도 역방향 신호선(150)의 전압 변경을 감지함으로써, 다른 소스 드라이버에서 소프트 페일이 발생하였음을 알 수 있다.
소프트 페일을 감지한 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 클록 트레이닝 신호를 전송할 수 있다. 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)이 상기 클록 트레이닝 신호에 응답하여 안정화됨으로써, 상기 소프트 페일이 복구될 수 있다.
도 9는 도 1의 디스플레이 장치에서 소프트 페일 정보를 송신하는 동작의 다른 예를 설명하기 위한 도면이다.
도 9를 참조하면, 타이밍 컨트롤러(110)는 제1 내지 제n 신호선들(130a, 130b, 130n)을 통하여 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에 제1 내지 제n 순서 정보들(SID1, SID2, SIDN)을 제공한다. 제1 내지 제n 순서 정보들(SID1, SID2, SIDN)은 도 5의 구성 필드(442)에 기입될 수 있다. 제1 내지 제n 소스 드라이버들(120a, 120b, 120n) 각각은 제1 내지 제n 순서 정보들(SID1, SID2, SIDN)에 기초하여 자신의 순서를 알 수 있다.
제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 수신된 제1 내지 제n 순 서 정보들(SID1, SID2, SIDN)에 기초하여 미리 결정된 응답 시간 동안 제1 내지 제n 상태 신호들(SS1, SS2, SSN)을 각각 송신한다. 제1 내지 제n 소스 드라이버들(120a, 120b, 120n) 각각은 상기 응답 시간을 체크하기 위한 타이머 또는 카운터(126)를 포함할 수 있다. 타이머 또는 카운터(126)는 상기 응답 시간 동안 스위치(127)를 턴-온시킬 수 있다. 스위치(127)는 정상 동작, 예를 들어 클록 복원부의 락 여부를 나타내는 락 신호(LOCK)를 트랜지스터(128)에 연결할 수 있다. 트랜지스터(128)는, 소스 드라이버가 정상 동작을 할 때, 상기 응답 시간 동안 역방향 신호선(150)의 전압을 변경할 수 있다.
제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에는 각각 서로 다른 응답 시간들이 할당되고, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 각각에 상응하는 응답 시간에 제1 내지 제n 상태 신호들(SS1, SS2, SSN)을 송신할 수 있다. 타이밍 컨트롤러(110)는 소정의 응답 시간에 응답 신호(SS)가 수신되지 않는 경우, 상기 소정의 응답 시간에 상응하는 소스 드라이버에서 소프트 페일이 발생하였음을 알 수 있다. 타이밍 컨트롤러(110)는 제1 내지 제n 소스 드라이버들(120a, 120b, 120n) 중 상기 소프트 페일이 발생한 소스 드라이버에만 클록 트레이닝 신호를 전송할 수 있다. 상기 소프트 페일이 발생한 소스 드라이버는 상기 클록 트레이닝 신호에 응답하여 안정화되고, 다른 소스 드라이버들은 이미지 표시 동작을 계속 수행할 수 있다.
도 10은 도 9의 소프트 페일 정보를 송신하는 동작에 따라 송신되는 상태 신호들을 나타내는 도면이다.
도 9 및 도 10을 참조하면, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 각각 상응하는 응답 시간에 제1 내지 제n 상태 신호들(SS1, SS2, SSN)을 타이밍 컨트롤러(110)에 송신하고, 타이밍 컨트롤러(110)는 수신된 상태 신호(SS)에 기초하여 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)에서 소프트 페일이 발생하였는지 여부를 알 수 있다.
예를 들어, 제1 소스 드라이버(120a)는 제1 소스 드라이버(120a)의 순서에 상응하는 제1 응답 시간에 역방향 신호선(150)의 전압을 로직 로우 레벨(611)로 변경함으로써, 타이밍 컨트롤러(110)에 정상 동작을 수행하고 있음을 알릴 수 있다. 타이밍 컨트롤러(110)는 상기 제1 응답 시간 동안 로직 로우 레벨(621)을 가지는 상태 신호(SS)를 수신함으로써, 제1 소스 드라이버(120a)가 정상 동작을 수행함을 알 수 있다. 제2 소스 드라이버(120b)는 제2 응답 시간에 역방향 신호선(150)의 전압을 로직 로우 레벨(612)로 변경하고, 타이밍 컨트롤러(110)는 상기 제2 응답 시간 동안 로직 로우 레벨(622)을 가지는 상태 신호(SS)를 수신함으로써, 제2 소스 드라이버(SD2)가 정상 동작을 수행함을 알 수 있다.
제N 소스 드라이버(120n)에서 소프트 페일이 발생한 경우, 제N 소스 드라이버(120n)는 제N 응답 시간 동안 역방향 신호선(150)의 전압이 로직 하이 레벨(613)로 유지되도록 한다. 타이밍 컨트롤러(110)는 상기 제N 응답 시간 동안 로직 하이 레벨(623)을 가지는 상태 신호(SS)를 수신함으로써, 제N 소스 드라이버(120n)가 소프트 페일이 발생하였음을 알 수 있다. 타이밍 컨트롤러(110)는 제N 소스 드라이버(120n)에 클록 트레이닝 신호를 전송할 수 있다. 제N 소스 드라이버(120n)는 상 기 클록 트레이닝 신호에 응답하여 안정화될 수 있다.
도 11은 도 1의 디스플레이 장치를 포함하는 시스템을 나타내는 블록도이다.
도 11을 참조하면, 시스템(700)은 소스 장치(710) 및 디스플레이 장치(100)를 포함한다.
소스 장치(710)는 디스플레이 장치(100)에 데이터를 제공하고, 디스플레이 장치(100)는 상기 데이터에 기초하여 이미지를 표시할 수 있다. 실시예에 따라, 소스 장치(710)는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더, 휴대폰의 처리기 등일 수 있다. 실시예에 따라, 디스플레이 장치(100)는 TV(television), 모니터, 휴대폰의 표시 장치 등일 수 있다.
이와 같이, 본 발명의 실시예들에 따른 디스플레이 데이터 전송 방법은 클록 임베딩 기술을 채용한 인트라 패널 인터페이스에 적합하고, 전자기파 간섭을 감소시킬 수 있으며, 소프트 페일을 효과적으로 복구할 수 있다.
본 발명은 임의의 디스플레이 장치 및 시스템에 유용하게 이용될 수 있다. 또한, 본 발명은 클록 임베딩 기술을 채용한 인트라 패널 인터페이스를 가진 디스플레이 장치 및 시스템에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 2는 도 1의 디스플레이 장치의 동작 모드들을 나타내는 상태도이다.
도 3은 도 1의 디스플레이 장치의 디스플레이 데이터 전송 방법을 나타내는 순서도이다.
도 4는 도 1의 디스플레이 장치에서 전송되는 디스플레이 데이터를 나타내는 도면이다.
도 5는 도 1의 디스플레이 장치에서 데이터 전송 구간 동안 전송되는 데이터 패킷을 나타내는 도면이다.
도 6a 및 도 6b는 도 5의 데이터 패킷에 포함된 수평 공백 필드 및 라인 시작 필드의 예들을 나타내는 도면이다.
도 7a, 도 7b 및 도 7c는 도 1의 디스플레이 장치에서 수직 블랭크 구간 동안 전송되는 변조 클록 신호의 예들을 나타내는 도면이다.
도 8은 도 1의 디스플레이 장치에서 소프트 페일 정보를 송신하는 동작의 일 예를 설명하기 위한 도면이다.
도 9는 도 1의 디스플레이 장치에서 소프트 페일 정보를 송신하는 동작의 다른 예를 설명하기 위한 도면이다.
도 10은 도 9의 소프트 페일 정보를 송신하는 동작에 따라 송신되는 상태 신호들을 나타내는 도면이다.
도 11은 도 1의 디스플레이 장치를 포함하는 시스템을 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 디스플레이 장치 110: 타이밍 컨트롤러
120a, 120b, 120n: 소스 드라이버
130a, 130b, 130n: 신호선
140: 디스플레이 패널 150: 역방향 신호선

Claims (10)

  1. 초기화 구간 동안 소스 드라이버에 포함된 클록 복원부가 락 상태가 되도록 타이밍 컨트롤러가 상기 소스 드라이버에 클록 트레이닝 신호를 전송하는 단계;
    데이터 전송 구간 동안 상기 타이밍 컨트롤러가 상기 소스 드라이버에 데이터 비트들 및 상기 데이터 비트들에 주기적으로 부가된 클록 코드를 포함하고, 이미지 프레임의 라인들에 각각 상응하는 데이터 패킷들을 전송하는 단계; 및
    수직 블랭크 구간 동안 상기 타이밍 컨트롤러가 상기 소스 드라이버에 변조 클록 신호를 전송하는 단계를 포함하는 상기 타이밍 컨트롤러와 상기 소스 드라이버 사이의 디스플레이 데이터 전송 방법.
  2. 제1 항에 있어서, 상기 클록 복원부는 상기 데이터 전송 구간 동안 상기 클록 코드와 상기 클록 코드에 인접한 데이터 비트 사이의 에지를 검출하여 복원 클록 신호를 생성하는 것을 특징으로 하는 디스플레이 데이터 전송 방법.
  3. 제1 항에 있어서, 상기 데이터 패킷들을 전송하는 단계는,
    상기 이미지 프레임의 각 라인의 시작을 나타내는 라인 시작 필드를 전송하는 단계;
    상기 소스 드라이버를 제어하기 위한 구성 데이터가 기입된 구성 필드를 전송하는 단계;
    이미지 데이터가 기입된 픽셀 데이터 필드를 전송하는 단계;
    상기 소스 드라이버가 상기 이미지 데이터를 수신 및 저장하는 시간을 확보하기 위한 대기 필드를 전송하는 단계; 및
    상기 소스 드라이버가 상기 이미지 데이터에 기초하여 디스플레이 패널을 구동하는 시간을 확보하기 위한 수평 공백 필드를 전송하는 단계를 포함하는 것을 특징으로 하는 디스플레이 데이터 전송 방법.
  4. 제3 항에 있어서, 상기 수평 공백 필드는 일정한 방향의 에지를 가지는 클록 코드들을 포함하고, 상기 라인 시작 필드는 이전 라인에 대한 상기 수평 공백 필드에 포함된 상기 클록 코드들의 에지의 방향과 다른 방향의 에지를 가지는 클록 코드를 포함하는 것을 특징으로 하는 디스플레이 데이터 전송 방법.
  5. 제3 항에 있어서, 상기 수평 공백 필드는 일정한 패턴을 가지는 클록 코드들을 포함하고, 상기 라인 시작 필드는 이전 라인에 대한 상기 수평 공백 필드에 포함된 상기 클록 코드들의 패턴과 다른 패턴을 가진 클록 코드를 포함하는 것을 특징으로 하는 디스플레이 데이터 전송 방법.
  6. 제1 항에 있어서, 상기 변조 클록 신호를 전송하는 단계는,
    상기 클록 트레이닝 신호의 상승 에지를 변조하여 상기 변조 클록 신호를 생성하는 단계; 및
    상기 상승 에지가 변조된 상기 변조 클록 신호를 전송하는 단계를 포함하는 것을 특징으로 하는 디스플레이 데이터 전송 방법.
  7. 제1 항에 있어서, 상기 변조 클록 신호를 전송하는 단계는,
    상기 클록 트레이닝 신호의 하강 에지를 변조하여 상기 변조 클록 신호를 생성하는 단계; 및
    상기 하강 에지가 변조된 상기 변조 클록 신호를 전송하는 단계를 포함하는 것을 특징으로 하는 디스플레이 데이터 전송 방법.
  8. 제1 항에 있어서, 상기 변조 클록 신호를 전송하는 단계는,
    상기 클록 트레이닝 신호의 상승 에지 및 하강 에지를 변조하여 상기 변조 클록 신호를 생성하는 단계; 및
    상기 상승 에지 및 상기 하강 에지가 변조된 상기 변조 클록 신호를 전송하는 단계를 포함하는 것을 특징으로 하는 디스플레이 데이터 전송 방법.
  9. 제1 항에 있어서,
    상기 소스 드라이버에서 소프트 페일이 발생했을 때 상기 소스 드라이버가 상기 타이밍 컨트롤러에 상기 소프트 페일의 발생을 나타내는 소프트 페일 신호를 송신하는 단계를 더 포함하는 것을 특징으로 하는 디스플레이 데이터 전송 방법.
  10. 제1 항에 있어서,
    상기 타이밍 컨트롤러가 상기 소스 드라이버에 순서 정보를 제공하는 단계; 및
    상기 순서 정보가 지시하는 순서에 상응하는 응답 시간 동안 상기 소스 드라이버가 상기 타이밍 컨트롤러에 소프트 페일의 발생 여부를 나타내는 상태 신호를 송신하는 단계를 더 포함하는 것을 특징으로 하는 디스플레이 데이터 전송 방법.
KR1020090079157A 2009-08-13 2009-08-26 디스플레이 데이터 전송 방법 KR20110021386A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090079157A KR20110021386A (ko) 2009-08-26 2009-08-26 디스플레이 데이터 전송 방법
US12/832,319 US8878792B2 (en) 2009-08-13 2010-07-08 Clock and data recovery circuit of a source driver and a display device
TW99127182A TWI468000B (zh) 2009-08-13 2010-08-13 源極驅動器之時脈及資料回復電路及顯示裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090079157A KR20110021386A (ko) 2009-08-26 2009-08-26 디스플레이 데이터 전송 방법

Publications (1)

Publication Number Publication Date
KR20110021386A true KR20110021386A (ko) 2011-03-04

Family

ID=43930291

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090079157A KR20110021386A (ko) 2009-08-13 2009-08-26 디스플레이 데이터 전송 방법

Country Status (1)

Country Link
KR (1) KR20110021386A (ko)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878828B2 (en) 2011-09-23 2014-11-04 Samsung Electronics Co., Ltd. Display driver circuits having multi-function shared back channel and methods of operating same
KR20150089914A (ko) * 2014-01-27 2015-08-05 삼성전자주식회사 디스플레이 구동 회로
KR20160116262A (ko) * 2015-03-27 2016-10-07 삼성디스플레이 주식회사 데이터 구동회로, 그것을 포함하는 표시 장치 및 그것의 동작 방법
KR20160141232A (ko) * 2015-05-29 2016-12-08 삼성디스플레이 주식회사 표시 장치
KR20170045431A (ko) * 2015-10-16 2017-04-27 삼성디스플레이 주식회사 표시 장치
KR20170053370A (ko) * 2015-11-06 2017-05-16 삼성전자주식회사 소스 드라이버의 동작 방법, 디스플레이 구동 회로 및 디스플레이 구동 회로의 동작 방법
US9898997B2 (en) 2014-01-27 2018-02-20 Samsung Electronics Co., Ltd. Display driving circuit
KR20180068505A (ko) * 2016-12-14 2018-06-22 주식회사 실리콘웍스 디스플레이 장치 및 그의 소스 드라이버와 패킷 인식 방법
US10089918B2 (en) 2015-08-20 2018-10-02 Silicon Works Co., Ltd. Display device
CN109961731A (zh) * 2017-12-26 2019-07-02 三星电子株式会社 数据线驱动电路、显示器驱动电路以及驱动显示器的方法
WO2024094191A1 (zh) * 2022-11-04 2024-05-10 展讯通信（上海）有限公司 一种显示数据处理方法、装置、电子设备及存储介质

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878828B2 (en) 2011-09-23 2014-11-04 Samsung Electronics Co., Ltd. Display driver circuits having multi-function shared back channel and methods of operating same
KR20150089914A (ko) * 2014-01-27 2015-08-05 삼성전자주식회사 디스플레이 구동 회로
US9898997B2 (en) 2014-01-27 2018-02-20 Samsung Electronics Co., Ltd. Display driving circuit
US9818329B2 (en) 2015-03-27 2017-11-14 Samsung Display Co., Ltd. Data driving circuit, display device having the same and operating method thereof
KR20160116262A (ko) * 2015-03-27 2016-10-07 삼성디스플레이 주식회사 데이터 구동회로, 그것을 포함하는 표시 장치 및 그것의 동작 방법
KR20160141232A (ko) * 2015-05-29 2016-12-08 삼성디스플레이 주식회사 표시 장치
US10089918B2 (en) 2015-08-20 2018-10-02 Silicon Works Co., Ltd. Display device
KR20170045431A (ko) * 2015-10-16 2017-04-27 삼성디스플레이 주식회사 표시 장치
KR20170053370A (ko) * 2015-11-06 2017-05-16 삼성전자주식회사 소스 드라이버의 동작 방법, 디스플레이 구동 회로 및 디스플레이 구동 회로의 동작 방법
US11450263B2 (en) 2015-11-06 2022-09-20 Samsung Electronics Co., Ltd. Method of operating source driver, display driving circuit, and method of operating display driving circuit
KR20180068505A (ko) * 2016-12-14 2018-06-22 주식회사 실리콘웍스 디스플레이 장치 및 그의 소스 드라이버와 패킷 인식 방법
CN109961731A (zh) * 2017-12-26 2019-07-02 三星电子株式会社 数据线驱动电路、显示器驱动电路以及驱动显示器的方法
CN109961731B (zh) * 2017-12-26 2024-03-15 三星电子株式会社 数据线驱动电路、显示器驱动电路以及驱动显示器的方法
WO2024094191A1 (zh) * 2022-11-04 2024-05-10 展讯通信（上海）有限公司 一种显示数据处理方法、装置、电子设备及存储介质

Similar Documents

Publication Publication Date Title
KR20110021386A (ko) 디스플레이 데이터 전송 방법
KR20130051182A (ko) 디스플레이 데이터 전송 방법
TWI468000B (zh) 源極驅動器之時脈及資料回復電路及顯示裝置
KR101125504B1 (ko) 클럭 신호가 임베딩된 단일 레벨의 데이터 전송을 이용한 디스플레이 구동 시스템
KR102522805B1 (ko) 표시 장치
CN110010092B (zh) 显示接口装置
CN106935176B (zh) 显示装置、源驱动集成电路、定时控制器及其驱动方法
US10762816B2 (en) Display device and driving method thereof
JP5179467B2 (ja) 直列化されたマルチレベルデータ信号を伝達するためのディスプレイ、タイミング制御部及びデータ駆動部
KR101891710B1 (ko) 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치
KR20110132126A (ko) 모드전환방법, 상기 모드전환방법이 적용되는 디스플레이구동ｉｃ 및 영상신호처리시스템
KR20150077811A (ko) 표시장치와 그 구동 방법
US9240157B2 (en) Timing controller, source driving device, panel driving device, display device and driving method for reducing power consumption through reducing standby durations
KR20140090761A (ko) 디스플레이 구동회로 및 디스플레이 구동 회로의 데이터 전송 방법
CN114170950A (zh) 源驱动器
JP7270422B2 (ja) 表示装置及び表示ドライバ
CN114648930A (zh) 数据驱动电路、其时钟恢复方法及具有其的显示驱动装置
US9054939B2 (en) Method of processing data and a display apparatus performing the method
US9818329B2 (en) Data driving circuit, display device having the same and operating method thereof
JP2016035488A (ja) タイミングコントローラおよびそれを用いたディスプレイ装置
JP2008152023A (ja) 表示ドライバ、ブリッジ回路、電気光学装置及び電子機器
JP6245019B2 (ja) 表示装置
US11694652B2 (en) Data interface device and method of display apparatus
KR102651799B1 (ko) 표시장치
KR102503176B1 (ko) 데이터 전송 시스템, 상기 데이터 전송 시스템을 포함하는 표시 장치 및 이를 이용한 데이터 전송 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination